CN116600566A - 半导体存储器装置及其制造方法 - Google Patents

Abstract

一种半导体存储器装置及其制造方法，该半导体存储器装置包括：基板的单元区域，该单元区域包括第一层叠结构和层叠在第一层叠结构上的第二层叠结构；以及基板的接触区域。第一层叠结构包括在垂直方向上延伸的至少一个下部单元插塞图案和下部狭缝图案。第二层叠结构包括在垂直方向上延伸并且直接接触至少一个下部单元插塞图案的上表面的至少一个上部单元插塞图案和在垂直方向上延伸并且直接接触下部狭缝图案的上表面的上部狭缝图案。上部狭缝图案的与下部狭缝图案的上表面接触的下表面比下部狭缝图案的上表面具有更低的关键尺寸。

Description

半导体存储器装置及其制造方法

技术领域

各种实施方式总体涉及电子装置，并且更具体地，涉及具有垂直沟道结构的半导体存储器装置及制造半导体存储器装置的方法。

背景技术

近来，计算机环境的范例已经变成无所不在的计算，其使计算机系统在任何时间从任何位置可用。因此，诸如蜂窝电话、数码相机和膝上型计算机之类的便携式电子装置的使用已经激增。便携式电子装置通常使用包括半导体存储器装置的存储器系统(即，数据储存装置)。数据储存装置可以用作便携式电子装置的主储存装置或辅助储存装置。

使用半导体存储器装置的数据储存装置具有优异的稳定性和耐久性，因为它不具有任何机械驱动部件。另外，数据储存装置提供对信息的快速访问并且具有低功耗。具有这些优点的存储器系统的数据储存装置的示例可以包括通用串行总线(USB)存储器装置、具有各种接口的存储卡及固态驱动器(SSD)。

半导体存储器装置可以被分类为易失性存储器装置或非易失性存储器装置。

非易失性存储器装置以相对低的写入和读取速度操作，但是它们可以在没有供应电力的情况下保留存储的数据。因此，当需要存储不管电力供应如何都应当保留的数据时，可以使用非易失性存储器装置。非易失性存储器装置的示例可以包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电式RAM(FRAM)。闪存可以被分类为NOR型存储器或NAND型存储器。

发明内容

各个实施方式涉及半导体存储器装置及其制造方法，其通过在形成穿过层叠结构的接触插塞的工艺期间同时执行用于形成单元插塞和狭缝的蚀刻工艺以及在其中填充导电材料的工艺来促进制造工艺。

根据实施方式，一种半导体存储器装置可以包括：基板的单元区域，该单元区域包括第一层叠结构和层叠在第一层叠结构上的第二层叠结构；以及基板的接触区域。第一层叠结构包括在垂直方向上延伸的至少一个下部单元插塞图案和下部狭缝图案。第二层叠结构包括在垂直方向上延伸并且直接接触至少一个下部单元插塞图案的上表面的至少一个上部单元插塞图案和在垂直方向上延伸并且直接接触下部狭缝图案的上表面的上部狭缝图案。上部狭缝图案的与下部狭缝图案的上表面接触的下表面比下部狭缝图案的上表面具有更低的关键尺寸(critical dimension)。

根据实施方式，一种制造半导体存储器装置的方法可以包括以下步骤：在包括单元区域和接触区域的第一基板上形成第一层叠结构；在单元区域中形成穿过第一层叠结构的至少一个第一孔和第一沟槽，并且在接触区域中形成穿过第一层叠结构的第二孔；用第一导电层填充至少一个第一孔、第一沟槽和第二孔；在单元区域中在第一层叠结构上形成第二层叠结构，并且在接触区域中在第一层叠结构上形成层间绝缘层；形成穿过第二层叠结构的至少一个第三孔以暴露至少一个第一孔中的第一导电层，并且去除通过至少一个第三孔暴露的第一导电层；以及在至少一个第一孔和至少一个第三孔中形成单元插塞。

根据实施方式，一种制造半导体存储器装置的方法可以包括以下步骤：在第一基板上形成第一层叠结构并且形成穿过第一层叠结构的用于接触插塞的第一孔、用于单元插塞的第一孔和用于狭缝的下部沟槽；用第一导电层填充用于接触插塞的第一孔、用于单元插塞的第一孔和用于狭缝的下部沟槽；在第一层叠结构上形成第二层叠结构并且形成穿过第二层叠结构的用于单元插塞的第二孔以暴露用于单元插塞的第一孔中的第一导电层；去除通过第二孔暴露的第一导电层并且在用于单元插塞的第一孔和用于单元插塞的第二孔中形成单元插塞；形成穿过第二层叠结构的用于狭缝的上部沟槽，以暴露用于狭缝的下部沟槽中的第一导电层；以及通过去除通过上部沟槽暴露的第一导电层来形成包括用于狭缝的下部沟槽和用于狭缝的上部沟槽的狭缝。

附图说明

图1是例示根据本公开的实施方式的半导体存储装置的框图；

图2是例示图1的存储器单元阵列的电路图；

图3是例示根据本公开的实施方式的半导体存储器装置的立体图；

图4是例示图1所示的存储器单元阵列的实施方式的截面图；

图5A至图5G、图6、图7、图8A和图8B是例示根据本公开的实施方式的制造半导体存储器装置的方法的截面图；

图9是例示图1所示的存储器单元阵列的另一实施方式的截面图；

图10是例示根据本公开的实施方式的存储器系统的配置的框图；以及

图11是例示根据本公开的实施方式的计算系统的配置的框图。

具体实施方式

根据本说明书中公开的构思的实施方式的示例的具体结构性描述或功能性描述被例示以仅用于描述根据构思的实施方式的示例，并且根据构思的实施方式的示例可以通过各种形式来执行，但是描述不限于本说明书中描述的实施方式的示例。

在下文中，将参照附图详细描述本公开的实施方式，以便本领域技术人员能够容易地实现本公开的技术精神。

图1是例示根据本发明的实施方式的半导体存储器装置10的框图。

参照图1，半导体存储器装置10可以包括外围电路PC和存储器单元阵列20。

外围电路PC可以被配置为控制将数据存储在存储器单元阵列20中的编程操作、输出存储在存储器单元阵列20中的数据的读取操作以及擦除存储在存储器单元阵列20中的数据的擦除操作。

根据实施方式，外围电路PC可以包括电压发生器31、行解码器33、控制电路35和页缓冲器组37。

存储器单元阵列20可以包括多个存储块。存储器单元阵列20可以通过字线WL联接到行解码器33并且通过位线BL联接到页缓冲器组37。

控制电路35可以响应于命令CMD和地址ADD而控制电压发生器31、行解码器33和页缓冲器组37。

电压发生器31可以响应于控制电路35的控制而生成用于编程操作、读取操作和擦除操作的各种操作电压，诸如擦除电压、接地电压、编程电压、验证电压、通过电压和读取电压。

行解码器33可以响应于控制电路35的控制而选择存储块。行解码器33可以被配置为将操作电压施加到联接到所选择的存储块的字线WL。

页缓冲器组37可以通过位线BL联接到存储器单元阵列20。页缓冲器组37可以响应于控制电路35的控制而在编程操作期间临时存储从输入和输出电路(未示出)接收的数据。页缓冲器组37可以响应于控制电路35的控制而在读取操作或验证操作期间感测位线BL中的电压或电流。页缓冲器组37可以响应于控制电路35的控制而选择位线BL。

在结构上，存储器单元阵列20可以与外围电路PC的部分交叠。

图2是例示图1的存储器单元阵列20的电路图。

参照图2，存储器单元阵列20可以包括联接在源极线SL与多条位线BL之间的多个单元串CS1和CS2。多个单元串CS1和CS2可以共同联接到多条字线WL1至WLn。

多个单元串CS1和CS2中的每个单元串可以包括联接到源极线SL的至少一个源极选择晶体管SST、联接到位线BL的至少一个漏极选择晶体管DST以及串联联接在源极选择晶体管SST与漏极选择晶体管DST之间的多个存储器单元MC1至MCn。

多个存储器单元MC1至MCn的栅极可以联接到多条字线WL1至WLn，多条字线WL1至WLn彼此分离并且层叠在彼此之上。多条字线WL1至WLn可以布置在源极选择线SSL与至少两条漏极选择线DSL1和DSL2之间。至少两条漏极选择线DSL1和DSL2可以在相同高度彼此分离。

源极选择晶体管SST的栅极可以联接到源极选择线SSL。漏极选择晶体管DST的栅极可以联接到与漏极选择晶体管DST的栅极相对应的漏极选择线。

源极线SL可以联接到源极选择晶体管SST的源极。漏极选择晶体管DST的漏极可以联接到与漏极选择晶体管DST的漏极相对应的位线。

多个单元串CS1和CS2可以被分成分别联接到至少两条漏极选择线DSL1和DSL2的串组。联接到相同字线和相同位线的单元串可以由不同漏极选择线彼此独立地控制。另外，联接到同一漏极选择线的单元串可以通过不同位线彼此独立地控制。

根据实施方式，至少两条漏极选择线DSL1和DSL2可以包括第一漏极选择线DSL1和第二漏极选择线DSL2。多个单元串CS1和CS2可以包括联接到第一漏极选择线DSL1的第一串组的第一单元串CS1以及联接到第二漏极选择线DSL2的第二串组的第二单元串CS2。

图3是例示根据本公开的实施方式的半导体存储器装置10的立体图。

参照图3，半导体存储器装置10可以包括设置在基板SUB上的外围电路PC和与外围电路PC交叠的栅极层叠体GST。

每个栅极层叠体GST可以包括源极选择线SSL、多条字线WL1至WLn以及通过分离结构DSM彼此分离的两条或更多条漏极选择线DSL1和DSL2。

源极选择线SSL和多条字线WL1至WLn可以在第一方向X和第二方向Y上延伸，并且被形成为与基板SUB的顶表面平行的平板。第一方向X可以指XYZ坐标系中的X轴的方向，并且第二方向Y可以指XYZ坐标系中的Y轴的方向。

多条字线WL1至WLn可以在第三方向Z上彼此分离并且层叠在彼此之上。第三方向Z可以指XYZ坐标系中的Z轴的方向。多条字线WL1至WLn可以布置在至少两条漏极选择线DSL1和DSL2与源极选择线SSL之间。

栅极层叠体GST可以通过狭缝SI彼此分离。分离结构DSM可以在第三方向Z比狭缝SI短并且与多条字线WL1至WLn交叠。

分离结构DSM和狭缝SI中的每一者可以以直线、Z字形方式或波形延伸。分离结构DSM和狭缝SI的宽度可以根据实施方式而变化。

根据实施方式，源极选择线SSL可以被布置成比两条或更多条漏极选择线DSL1和DSL2更靠近外围电路PC。

半导体存储器装置10可以包括布置在栅极层叠体GST与外围电路PC之间的源极线SL以及比源极线SL更远离外围电路PC的位线BL。栅极层叠体GST可以布置在多条位线BL与源极线SL之间。

图4是例示图1所示的存储器单元阵列20的实施方式的截面图。

参照图4，存储器单元阵列20可以包括彼此接合的下部结构U和上部结构T。

上部结构T可以包括在垂直方向上彼此层叠的第一栅极层叠体ST1和第二栅极层叠体ST2、在垂直方向上穿过第一栅极层叠体ST1和第二栅极层叠体ST2的沟道结构CH和绝缘图案133以及布置在第二栅极层叠体ST2下方的位线141和第一连接结构1st_CS。

第一栅极层叠体ST1和第二栅极层叠体ST2层叠在彼此之上并且沟道结构CH穿过第一栅极层叠体ST1和第二栅极层叠体ST2的区域可以被限定为单元区域。

穿过第一栅极层叠体ST1和第二栅极层叠体ST2的绝缘图案133的关键尺寸可以在第一栅极层叠体ST1与第二栅极层叠体ST2之间的边界区域处是可变的。例如，穿过第一栅极层叠体ST1的最下表面的绝缘图案133的关键尺寸可以比穿过第二栅极层叠体ST2的最上表面的绝缘图案133的关键尺寸大。

另外，穿过第一栅极层叠体ST1和第二栅极层叠体ST2的沟道结构CH的关键尺寸可以在第一栅极层叠体ST1与第二栅极层叠体ST2之间的边界区域处是可变的。例如，穿过第一栅极层叠体ST1的最下表面的沟道结构CH的关键尺寸可以比穿过第二栅极层叠体ST2的最上表面的沟道结构CH的关键尺寸大。

在单元区域中，第一栅极层叠体ST1和第二栅极层叠体ST2可以包括在垂直方向上彼此交替层叠的层间绝缘层111和111’以及导电图案131。每个导电图案131可以包括各种导电材料，诸如掺杂硅层、金属层、金属硅化物层和屏障层，并且可以包括两种或更多种类型的导电材料。例如，每个导电图案131可以包括钨和围绕钨的表面的氮化钛(TiN)层。钨是低电阻金属并且可以减小导电图案131的电阻。氮化钛(TiN)层可以是屏障层并且防止层间绝缘层111和111’之间的直接接触。

导电图案131当中邻近位线141的导电图案可以用作图2所示的漏极选择线DSL1或DSL2。根据另一实施方式，邻近位线141且层叠在彼此之上的两个或更多个导电图案可以用作漏极选择线。导电图案131当中邻近源极层231的导电图案可以用作图2所示的源极选择线SSL。根据另一实施方式，邻近源极层231且层叠在彼此之上的两个或更多个导电图案可以用作源极选择线。在垂直方向上彼此邻近并且布置在漏极选择线与源极选择线之间的导电图案可以用作图2所示的字线WL1至WLn。

沟道结构CH可以在垂直方向上穿过第一栅极层叠体ST1和第二栅极层叠体ST2。沟道结构CH可以形成为中空型。沟道结构CH可以包括填充其中央区域的芯绝缘层123、位于芯绝缘层123下方的掺杂半导体层125、围绕芯绝缘层123和掺杂半导体层125的侧壁表面以及芯绝缘层123的上表面的沟道层121、以及围绕沟道层121的外壁的存储器层119。沟道层121可以用作与其相对应的单元串的沟道区域。沟道层121可以包括半导体材料。存储器层119可以包括围绕沟道层121的外壁的隧道隔离层、围绕隧道隔离层的外壁的数据储存层以及围绕数据储存层的外壁的阻挡绝缘层。

位线141可以布置在第二栅极层叠体ST2下方。位线141可以通过穿过绝缘层135的接触件139联接到沟道结构CH。位线141可以通过第一绝缘结构151和第二绝缘结构211与第二基板201分离。

第一连接结构1st_CS可以包括第一绝缘结构151和形成在第一绝缘结构151中的第一连接结构143、145、147、149、153和155。第一连接结构143、145、147、149、153和155可以包括各种导电图案。第一绝缘结构151可以包括在位线141与第二绝缘结构211之间层叠在彼此之上的两个或更多个绝缘层151A至151D。

源极层231、用于接触插塞的接触件235和用于源极线的接触件237可以布置在上部结构T上方。源极层231可以电接触且物理接触突出到第一栅极层叠体ST1之上的沟道结构CH的沟道层121。源极层231和第一栅极层叠体ST1可以由绝缘层233覆盖。用于源极线的接触件237可以穿过绝缘层233以联接到源极层231。

在邻近单元区域的接触区域中，第一栅极层叠体ST1和层间绝缘层117可以彼此层叠。第一栅极层叠体ST1和层间绝缘层117彼此层叠并且多个支撑结构SP以及接触插塞115和137穿过第一栅极层叠体ST1和层间绝缘层117的区域可以被限定为接触区域。层间绝缘层117可以设置在第一栅极层叠体ST1下方。上部结构T可以包括穿过层间绝缘层117的多个支撑结构SP。多个支撑结构SP可以包括与沟道结构相同的组件。另外，包括彼此交替层叠的层间绝缘层111和113的层叠结构以及形成在层叠结构下方的层间绝缘层117可以布置在接触区域中。在垂直方向上穿过层间绝缘层111、113和117的第一导电层115和第二导电层137可以包括在接触区域中。层间绝缘层117与层间绝缘层111之间的边界表面的高度可以与单元区域中的第一栅极层叠体ST1与第二栅极层叠体ST2之间的边界表面的高度相同。第一导电层115和第二导电层137可以彼此电联接并且被限定为接触插塞。在第一导电层115和第二导电层137彼此接触的区域中，第一导电层115的关键尺寸可以大于第二导电层137的关键尺寸。

下部结构U可以包括CMOS电路结构CMOS和形成在CMOS电路结构CMOS上的第二连接结构2nd_CS，CMOS电路结构CMOS包括形成在基板SUB上的多个晶体管200。隔离层203可以设置在基板SUB中并且将多个晶体管200的结彼此分离。

第二连接结构2nd_CS可以包括形成在基板SUB上的第二绝缘结构211和形成在第二绝缘结构211中的第二连接结构213、215、217、219、221和223。第二连接结构213、215、217、219、221和223中的每一个可以嵌入在第二绝缘结构211中。第二绝缘结构211可以包括依次层叠的两个或更多个绝缘层211A至211D。

上部结构T和下部结构U可以通过接合工艺彼此附接。例如，上部结构T的第一连接结构1st_CS的暴露的导电图案155与下部结构U的第二连接结构2nd_CS的暴露的导电图案223可以彼此面对且彼此接合。导电图案155和导电图案223可以被限定为接合金属。

图5A至图5G、图6、图7、图8A和图8B是例示根据本公开的实施方式的制造半导体存储器装置10的方法的截面图。

图5A至图5G是例示在第一基板上形成存储器单元阵列、第一布线阵列和第一连接结构的工艺的截面图。

参照图5A，可以通过在第一基板101上彼此交替层叠第一材料层111和第二材料层113来形成第一层叠结构ST1。

第一基板101可以包括接触区域和单元区域。接触区域可以指形成接触插塞的区域。单元区域可以指形成单元插塞的区域。

第一基板101可以包括具有与第一材料层111和第二材料层113的蚀刻速率不同的蚀刻速率的材料。例如，第一基板101可以包括硅。

根据实施方式，第一材料层111可以包括用于如上参照图4所述的层间绝缘层111的绝缘材料。第二材料层113可以包括具有与第一材料层111的蚀刻速率不同的蚀刻速率的材料。例如，第一材料层111可以包括氧化硅，并且第二材料层113可以包括氮化硅。图5B至图5G例示了其中第一材料层111包括绝缘材料并且第二材料层113包括牺牲层的实施方式。然而，本发明不限于此。第一材料层111和第二材料层113的物理性质可以变化。例如，第一材料层111可以包括用于如上参照图4所述的层间绝缘层111的绝缘材料，并且第二材料层113可以包括用于如上参照图4所述的导电图案131的导电材料。

通过执行蚀刻工艺，可以穿过第一层叠结构ST1形成多个第一孔H1和第一虚设孔DH1。例如，可以设置在接触区域中穿过第一层叠结构ST1的第一孔H1以形成接触插塞，并且可以设置在单元区域中穿过第一层叠结构ST1的第一孔H1以形成单元插塞。可以设置在单元区域中穿过第一层叠结构ST1的第一虚设孔DH1以形成虚设单元插塞。

在上述蚀刻工艺期间，也可以形成穿过第一层叠结构ST1的第一沟槽T1。第一沟槽T1可以在单元区域中穿过第一层叠结构ST1并且相对于第一基板101在水平方向上延伸。

第一孔H1和第一虚设孔DH1可以穿过第一层叠结构ST1并且部分地延伸到第一基板101中。

第一孔H1和第一虚设孔DH1可以填充有第一导电层115。第一导电层115可以包括扩散屏障层和导电层。例如，扩散屏障层可以包括氮化钛(TiN)层，并且导电层可以包括低电阻材料。扩散屏障层可以形成为围绕导电层的表面。

参照图5B，可以在第一层叠结构ST1和第一导电层115上形成第二层叠结构ST2。可以通过彼此交替层叠第三材料层113’和第四材料层111’来形成第二层叠结构ST2。例如，第三材料层113’可以与第一层叠结构ST1的第二材料层113相同，并且第四材料层111’可以与第一层叠结构ST1的第一材料层111相同。

随后，可以从接触区域中去除第二层叠结构ST2。可以与在单元区域中形成第二层叠结构ST2的减薄(slim)工艺同时执行从接触区域中去除第二层叠结构ST2的工艺，以具有台阶结构。

层间绝缘层117可以在接触区域中形成在第一层叠结构ST1上。

通过执行蚀刻工艺，可以在接触区域中穿过层间绝缘层117和第一层叠结构ST1形成第二孔H2，可以在单元区域中穿过第二层叠结构ST2形成第二虚设孔DH2以暴露填充第一虚设孔DH1的图5A的第一导电层115，并且可以在单元区域中穿过第二层叠结构ST2形成第三孔H3以暴露填充第一孔H1的图5A的第一导电层115。

可以去除填充第一虚设孔DH1的第一导电层和填充第一孔H1的第一导电层。

在第二孔H2的蚀刻工艺以及去除填充第一虚设孔DH1的第一导电层和填充第一孔H1的第一导电层的工艺期间，在接触区域中穿过第一层叠结构ST1的第一导电层115以及在单元区域中穿过第一层叠结构ST1的第一导电层115可以用作支撑结构。

参照图5C，可以在接触区域中的第二孔H2、单元区域中的第一虚设孔DH1和第二虚设孔DH2以及单元区域中的第一孔H1和第三孔H3中形成沟道结构CH。

例如，存储器层119、沟道层121、芯绝缘层123和掺杂半导体层125可以形成在第二孔H2、第一虚设孔DH1、第二虚设孔DH2、第一孔H1和第三孔H3中。

根据实施方式，可以沿着第二孔H2、第一虚设孔DH1、第二虚设孔DH2、第一孔H1和第三孔H3的内部侧壁形成衬件(liner)的形式的存储器层119。可以通过沿着第二孔H2、第一虚设孔DH1、第二虚设孔DH2、第一孔H1和第三孔H3的内部侧壁依次形成阻挡绝缘层、数据储存层和隧道隔离层来设置存储器层119。

可以通过在存储器层119的表面上形成沟道层121来形成沟道结构CH。沟道层121可以包括掺杂多晶硅。

根据实施方式，沟道层121可以是衬件的形式，并且第二孔H2、第一虚设孔DH1、第二虚设孔DH2、第一孔H1和第三孔H3的中央区域可以包括未被沟道层121填充的部分。当沟道层121是衬件的形式时，形成沟道结构CH的步骤可以包括用芯绝缘层123在沟道层121的表面中填充第二孔H2、第一虚设孔DH1和第二虚设孔DH2的中央区域的工艺，以及蚀刻芯绝缘层123的上部的一部分以在中央区域的一部分中限定凹陷区域并用掺杂半导体层125填充凹陷区域的工艺。芯绝缘层123可以包括氧化物，并且掺杂半导体层125可以包括导电型掺杂剂。导电型掺杂剂可以包括用于结的n型掺杂剂。导电类型掺杂剂可以包括反向掺杂的p型掺杂剂。

填充接触区域中的第二孔H2的沟道结构CH和填充单元区域中的第一虚设孔DH1和第二虚设孔DH2的沟道结构CH可以用作用于防止图案在第一层叠结构ST1和第二层叠结构ST2的蚀刻工艺期间塌陷或倾斜的支撑结构。

参照图5D，可以通过蚀刻单元区域中的第二层叠结构ST2来形成第二沟槽T2，通过第二沟槽T2暴露第一沟槽T1中的图5C的第一导电层115。第二沟槽T2可以在与第一沟槽T1相同的方向上延伸。在第一沟槽T1中暴露的第一导电层可以被去除。第一沟槽T1和第二沟槽T2可以被限定为狭缝。狭缝T1和T2可以与图3的狭缝SI相对应。

可以通过从通过狭缝T1和T2暴露的单元区域中去除图5C的第二材料层113和图5C的第三材料层113’来形成水平空间。从中去除了图5C的第二材料层113和图5C的第三材料层113’的水平空间可以用导电图案131填充。导电图案131可以用作至少一条漏极选择线、多条字线以及至少一条源极选择线。导电图案131可以形成沟道结构CH的侧壁。

其中第一材料层111和导电图案131彼此交替层叠的第一层叠结构ST1可以被限定为第一栅极层叠体。其中第四材料层111’和导电图案131彼此交替层叠的第二层叠结构ST2可以被限定为第二栅极层叠体。因此，沟道结构CH可以穿过第一栅极层叠体和第二栅极层叠体，并且狭缝T1和T2可以穿过第一栅极层叠体和第二栅极层叠体。

在去除通过上述狭缝T1和T2暴露的图5C的第二材料层113和图5C的第三材料层113’的蚀刻工艺期间，可以通过控制蚀刻量和蚀刻时间来保留第二材料层113。例如，可以保留在接触区域中围绕第一导电层115的侧壁的第二材料层113。

参照图5E，可以通过用绝缘材料填充图5D的狭缝T1和T2来形成绝缘图案133。可以在第二层叠结构ST2上形成绝缘层135。通过在接触区域中蚀刻绝缘层135和层间绝缘层117，可以形成通过其暴露第一导电层115的孔，并且可以用导电材料填充该孔以形成电联接且物理联接到第一导电层115的第二导电层137。第二导电层137可以包括扩散屏障层和导电层。例如，扩散屏障层可以包括氮化钛(TiN)层，并且导电层可以包括诸如钨(W)之类的低电阻材料。扩散屏障层可以形成为围绕导电层的表面。第一导电层115和第二导电层137可以被限定为接触插塞。

参照图5F，通过蚀刻单元区域中的绝缘层135的一部分，可以形成接触孔，沟道结构CH的用作单元插塞的上部通过该接触孔开口。可以通过用导电材料填充接触孔来形成接触件139。

根据另一实施方式，形成接触件139的工艺可以与执行如上关于图5E所述的形成第二导电层137的工艺同时执行。

参照图5G，可以在单元区域中在绝缘层135上形成第一布线阵列141。第一布线阵列141可以是联接到接触件139的位线。可以在接触区域中在绝缘层135上形成第二布线阵列141。第二布线阵列141可以电联接且物理联接到第二导电层137。然后可以形成覆盖第一布线阵列和第二布线阵列141的第一绝缘结构151。第一绝缘结构151可以包括两个或更多个绝缘层151A至151D。第一连接结构145、149和155可以嵌入在第一绝缘结构151中。第一连接结构145、149和155可以通过接触件(例如，接触件143、147和153)彼此电联接。

第一连接结构145、149和155可以包括第一接合金属155，其具有暴露于第一绝缘结构151的外部的表面。

图6是例示在第二基板上形成CMOS电路和第二连接结构的工艺的截面图。

参照图6，可以在第二基板201上形成构成互补金属氧化物半导体(CMOS)电路的多个晶体管200。

例如，第二基板201可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长方法形成的外延层。

每个晶体管200可以在第二基板201的由隔离层203划分的有源区域中形成。每个晶体管200可以包括在与其相对应的有源区域中彼此层叠的栅极绝缘层207和栅电极209，以及在有源区域中形成于栅电极209两侧的结205a和205b。结205a和205b可以包括用于实现与其相对应的晶体管的导电型掺杂剂。结205a和205b可以包括n型掺杂剂和p型掺杂剂中的至少一种。

在形成多个晶体管200之后，可以形成第二连接结构220和第二绝缘结构211。第二连接结构220可以联接到构成CMOS电路的晶体管200。第二绝缘结构211可以覆盖第二连接结构220和晶体管200。

第二绝缘结构211可以包括两个或更多个绝缘层211A至211D。第二连接结构220可以嵌入在第二绝缘结构211中。每个第二连接结构220可以包括多个导电图案213、215、217、219、221和223。第二绝缘结构211和第二连接结构220可以不限于图6所示的示例，而是可以变化。

包括在每个第二连接结构220中的导电图案213、215、217、219、221和223可以包括具有暴露于第二绝缘结构211的外部的表面的第二接合金属223。

图7是例示将第一连接结构和第二连接结构彼此接合的工艺的截面图。

参照图7，第一基板101和第二基板201可以彼此对准，使得第一基板101上的第一接合金属155和第二基板201上的第二接合金属223可以彼此接触。第一接合金属155和第二接合金属223可以包括各种金属，例如铜。

第一接合金属155和第二接合金属223可以彼此接合。在对第一接合金属155和第二接合金属223施加热之后，可以使第一接合金属155和第二接合金属223硬化。然而，本公开不限于此。可以执行各种工艺以将第一接合金属155和第二接合金属223彼此连接。

图8A和图8B是例示在第一栅极层叠体ST1上形成联接到多个单元插塞的源极线结构的工艺的截面图。

参照图8A，可以去除图7所示的第一基板101。结果，存储器层119和沟道层121可以突出到第一栅极层叠体ST1的最上表面之上。

通过执行蚀刻工艺，可以蚀刻突出到第一栅极层叠体ST1的最上表面之上的存储器层119以使沟道层121暴露。

随后，可以通过将掺杂剂注入到用作源极选择晶体管的沟道的沟道层121中来执行离子注入以形成结区域。

参照图8B，可以形成源极层231以覆盖第一栅极层叠体ST1的最上表面和沟道层121的暴露表面，并且可以对源极层231进行图案化。因此，源极层231可以电联接且物理联接到多个沟道结构CH的沟道层121。源极层231可以被图案化，以便不联接到形成在第一虚设孔DH1和第二虚设孔DH2中的沟道结构CH以及形成在接触区域中的第二孔H2中的沟道结构CH。

根据实施方式，源极层231可以包括至少一个层。例如，源极层231可以包括：包括掺杂多晶硅层的第一层、包括钛(Ti)或氮化钛(TiN)层的第二层以及包括钨的第三层。

可以形成覆盖包括源极层231的整个结构的绝缘层233，并且可以通过蚀刻绝缘层233来形成通过其暴露第一导电层115和源极层231的部分的开口。可以通过用导电材料填充开口来形成用于接触插塞的接触件235和用于源极线的接触件237。

图9是例示图1所示的存储器单元阵列20的另一实施方式的截面图。

参照图9，存储器单元阵列可以包括彼此接合的下部结构U和上部结构T。

上部结构T可以包括在垂直方向上彼此层叠的第一栅极层叠体ST1和第二栅极层叠体ST2、在垂直方向上穿过第一栅极层叠体ST1和第二栅极层叠体ST2的沟道结构CH和绝缘图案133以及布置在第二栅极层叠体ST2下方的位线141和第一连接结构1st_CS。

第一栅极层叠体ST1和第二栅极层叠体ST2层叠在彼此之上并且沟道结构CH穿过第一栅极层叠体ST1和第二栅极层叠体ST2的区域可以被限定为单元区域。

穿过第一栅极层叠体ST1和第二栅极层叠体ST2的绝缘图案133的关键尺寸可以在第一栅极层叠体ST1与第二栅极层叠体ST2之间的边界区域处是可变的。例如，穿过第一栅极层叠体ST1的最下表面的绝缘图案133的关键尺寸可以大于穿过第二栅极层叠体ST2的最上表面的绝缘图案133的关键尺寸。

另外，穿过第一栅极层叠体ST1和第二栅极层叠体ST2的沟道结构CH的关键尺寸可以在第一栅极层叠体ST1与第二栅极层叠体ST2之间的边界区域处是可变的。例如，穿过第一栅极层叠体ST1的最下表面的沟道结构CH的关键尺寸可以大于穿过第二栅极层叠体ST2的最上表面的沟道结构CH的关键尺寸。

在单元区域中，第一栅极层叠体ST1和第二栅极层叠体ST2可以包括层间绝缘层111和111’以及导电图案131。每个导电图案131可以包括诸如掺杂硅层、金属层、金属硅化物层和屏障层之类的各种导电材料以及两种或更多种类型的导电材料。例如，每个导电图案131可以包括钨和围绕钨的表面的氮化钛(TiN)层。钨可以是低电阻金属并且减小导电图案131的电阻。氮化钛(TiN)层可以是屏障层并且防止层间绝缘层111和111’之间的直接接触。

导电图案131当中邻近位线141的导电图案可以用作图2所示的漏极选择线DSL1或DSL2。根据另一实施方式，邻近位线141并且接连层叠在彼此之上的两个或更多个导电图案可以用作漏极选择线。导电图案131当中邻近源极层231的导电图案可以用作图2所示的源极选择线SSL。根据另一实施方式，邻近源极层231并且接连层叠在彼此之上的两个或更多个导电图案可以用作源极选择线。在垂直方向上彼此邻近并且布置在漏极选择线与源极选择线之间的导电图案可以用作图2所示的字线WL1至WLn。

沟道结构CH可以在垂直方向上穿过第一栅极层叠体ST1和第二栅极层叠体ST2。沟道结构CH可以形成为中空型。沟道结构CH可以包括填充中央区域的芯绝缘层123、位于芯绝缘层123下方的掺杂半导体层125、围绕芯绝缘层123和掺杂半导体层125的侧壁表面以及芯绝缘层123的上表面的沟道层121、以及围绕沟道层121的外壁的存储器层119。沟道层121可以用作与其相对应的单元串的沟道区域。沟道层121可以包括半导体材料。存储器层119可以包括围绕沟道层121的外壁的隧道隔离层、围绕隧道隔离层的外壁的数据储存层以及围绕数据储存层的外壁的阻挡绝缘层。

位线141可以布置在第二栅极层叠体ST2下方。位线141可以通过穿过绝缘层135的接触件139联接到沟道结构CH。位线141可以通过第一绝缘结构151和第二绝缘结构211与第二基板201分离。

第一连接结构1st_CS可以包括第一绝缘结构151和形成在第一绝缘结构151中的第一连接结构143、145、147、149、153和155。第一连接结构143、145、147、149、153和155可以包括各种导电图案。第一绝缘结构151可以包括在位线141与第二绝缘结构211之间层叠在彼此之上的两个或更多个绝缘层151A至151D。

源极层231、用于接触插塞的接触件235和用于源极线的接触件237可以布置在上部结构T上方。源极层231可以电接触且物理接触突出到第一栅极层叠体ST1之上的沟道结构CH的沟道层121。源极层231和第一栅极层叠体ST1可以由绝缘层233覆盖。用于源极线的接触件237可以穿过绝缘层233以联接到源极层231。

多个层间绝缘层241和117可以在邻近单元区域的接触区域中彼此层叠。其中布置有多个支撑结构SP和接触插塞的区域可以被限定为接触区域。层间绝缘层117可以布置在层间绝缘层241下方。接触区域中的上部结构T可以包括穿过多个层间绝缘层241和117的多个支撑结构SP。多个支撑结构SP可以包括与沟道结构相同的组件。另外，接触区域中的上部结构T可以包括在垂直方向上穿过多个层间绝缘层241和117的第一导电层115和第二导电层137。第一导电层115和第二导电层137可以彼此电联接并且被限定为接触插塞。在第一导电层115和第二导电层137彼此接触的区域中，第一导电层115的关键尺寸可以大于第二导电层137的关键尺寸。

下部结构U可以包括CMOS电路结构CMOS和形成在CMOS电路结构CMOS上的第二连接结构2nd_CS，CMOS电路结构CMOS包括形成在基板SUB上的多个晶体管200。隔离层203可以设置在基板SUB中并且将多个晶体管200的结彼此分离。

第二连接结构2nd_CS可以包括形成在基板SUB上的第二绝缘结构211和形成在第二绝缘结构211中的第二连接结构213、215、217、219、221和223。第二连接结构213、215、217、219、221和223中的每一个可以嵌入在第二绝缘结构211中。第二绝缘结构211可以包括依次层叠的两个或更多个绝缘层211A到211D。

上部结构T和下部结构U可以通过接合工艺彼此附接。例如，上部结构T的第一连接结构1st_CS的暴露的导电图案155与下部结构U的第二连接结构2nd_CS的暴露的导电图案223可以彼此相对且彼此接合。导电图案155和导电图案223可以被限定为接合金属。

图10是例示根据本公开的实施方式的存储器系统1100的配置的框图。

参照图10，存储器系统1100包括半导体存储器装置1120和存储器控制器1110。

半导体存储器装置1120可以为包括多个闪存芯片的多芯片封装件。半导体存储器装置1120可以为如上参照图1至图4所描述的半导体存储器装置。

存储器控制器1110可以被配置为控制半导体存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111可以用作CPU 1112的操作存储器，CPU 1112可以执行用于存储器控制器1110的数据交换的整体控制操作，并且主机接口1113可以包括连接到存储器系统1100的主机的数据交换协议。另外，纠错块1114可以检测和校正从半导体存储器装置1120读取的数据中包括的错误，并且存储器接口1115可以执行与半导体存储器装置1120的接口连接。另外，存储器控制器1110还可以包括存储用于与主机接口连接的代码数据的只读存储器(ROM)。

存储器系统1100可以是其中集成有半导体存储器装置1120和存储器控制器1110的存储卡或固态盘(SSD)。例如，当存储器系统1100用作SSD时，存储器控制器1110可以通过包括通用串行总线(USB)、多媒体卡(MMC)、快速外围组件互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小磁盘接口(ESDI)和集成驱动电子设备(IDE)的接口协议中的一种与外部装置(例如，主机)通信。

图11是例示根据本公开的实施方式的计算系统1200的配置的框图。

参照图11，计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。另外，当计算系统1200是移动装置时，还可以包括用于向计算系统1200供应操作电压的电池。另外，还可以包括应用芯片组、图像处理器、移动DRAM等。

根据本公开，可以在形成穿过下部层叠结构的接触插塞的工艺期间一起执行形成单元插塞和狭缝的蚀刻工艺以及在其中填充导电材料的工艺。因此，可以不形成附加的支撑结构，并且可以在狭缝蚀刻工艺期间减小蚀刻深度。

对于本领域技术人员将显而易见的是，在不脱离所附权利要求的精神或范围的情况下，可以对本教导的上述实施方式做出各种修改。因此，本教导旨在覆盖所有这种修改，只要它们落入所附权利要求及其等同物的范围内。

相关申请的交叉引用

本申请要求于2022年2月3日在韩国知识产权局提交的韩国专利申请No.10-2022-0014127的优先权，其全部公开内容通过引用并入本文。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：

基板的单元区域，所述单元区域包括第一层叠结构和层叠在所述第一层叠结构上的第二层叠结构；以及

所述基板的接触区域；

其中，所述第一层叠结构包括在垂直方向上延伸的至少一个下部单元插塞图案和下部狭缝图案；

其中，所述第二层叠结构包括在所述垂直方向上延伸并且直接接触所述至少一个下部单元插塞图案的上表面的至少一个上部单元插塞图案以及在所述垂直方向上延伸并且直接接触所述下部狭缝图案的上表面的上部狭缝图案，并且

其中，所述上部狭缝图案的与所述下部狭缝图案的上表面接触的下表面比所述下部狭缝图案的上表面具有更低的关键尺寸。

2.根据权利要求1所述的半导体存储器装置，其中，形成在所述单元区域中的所述第一层叠结构和所述第二层叠结构还包括在所述垂直方向上延伸的虚设单元插塞。

3.根据权利要求2所述的半导体存储器装置，其中，所述虚设单元插塞包括：

下部虚设插塞图案，所述下部虚设插塞图案被包括在所述第一层叠结构中；以及

上部虚设插塞图案，所述上部虚设插塞图案被包括在所述第二层叠结构中，所述上部虚设插塞图案接触所述下部虚设插塞图案。

4.根据权利要求3所述的半导体存储器装置，其中，所述上部虚设插塞图案的与所述下部虚设插塞图案接触的下表面比所述下部虚设插塞图案的上表面具有更低的关键尺寸。

5.根据权利要求1所述的半导体存储器装置，其中，所述接触区域包括：

第一层间绝缘层；以及

第二层间绝缘层，所述第二层间绝缘层形成在所述第一层间绝缘层上，

其中，所述第一层间绝缘层的最上表面的高度与所述第一层叠结构的最上表面的高度相同。

6.根据权利要求5所述的半导体存储器装置，所述半导体存储器装置还包括穿过所述第一层间绝缘层和所述第二层间绝缘层的接触插塞，

其中，所述接触插塞包括穿过所述第一层间绝缘层的第一导电层以及穿过所述第二层间绝缘层并且直接接触所述第一导电层的上表面的第二导电层。

7.根据权利要求6所述的半导体存储器装置，其中，所述第二导电层的与所述第一导电层的上表面接触的下表面比所述第一导电层的上表面具有更低的关键尺寸。

8.一种制造半导体存储器装置的方法，所述方法包括以下步骤：

在包括单元区域和接触区域的第一基板上形成第一层叠结构；

在所述单元区域中形成穿过所述第一层叠结构的至少一个第一孔和第一沟槽，并且在所述接触区域中形成穿过所述第一层叠结构的第二孔；

用第一导电层填充所述至少一个第一孔、所述第一沟槽和所述第二孔；

在所述单元区域中在所述第一层叠结构上形成第二层叠结构并且在所述接触区域中在所述第一层叠结构上形成层间绝缘层；

形成穿过所述第二层叠结构的至少一个第三孔以暴露所述至少一个第一孔中的所述第一导电层，并且去除通过所述至少一个第三孔暴露的所述第一导电层；以及

在所述至少一个第一孔和所述至少一个第三孔中形成单元插塞。

9.根据权利要求8所述的方法，其中，形成所述第一层叠结构的步骤和形成所述第二层叠结构的步骤二者均包括彼此交替层叠多个绝缘层和多个牺牲层。

10.根据权利要求8所述的方法，所述方法还包括以下步骤：

通过蚀刻所述单元区域中的所述第二层叠结构来形成第二沟槽，所述第二沟槽暴露所述第一沟槽中的所述第一导电层；以及

从所述第一沟槽中去除所述第一导电层并且形成包括所述第一沟槽和所述第二沟槽的狭缝。

11.根据权利要求8所述的方法，所述方法还包括以下步骤：

通过蚀刻所述接触区域中的所述层间绝缘层来形成第四孔，通过所述第四孔暴露所述第一导电层的上表面；以及

通过用第二导电层填充所述第四孔来形成包括所述第一导电层和所述第二导电层的接触插塞。

12.根据权利要求11所述的方法，所述方法还包括以下步骤：

在所述第二层叠结构和所述层间绝缘层上方形成第一连接结构；

在第二基板上形成互补金属氧化物半导体CMOS电路；

在所述第二基板上形成联接到所述CMOS电路的具有导电性的第二连接结构；以及

将所述第一连接结构的第一接合金属和所述第二连接结构的第二接合金属彼此接合以使得所述第一连接结构和所述第二连接结构彼此联接。

13.根据权利要求8所述的方法，所述方法还包括以下步骤：

在形成所述单元插塞之后通过去除所述第一基板来暴露所述单元插塞的端部的部分；以及

形成与所述单元插塞的所述端部的所述部分接触的源极层。

14.一种制造半导体存储器装置的方法，所述方法包括以下步骤：

在第一基板上形成第一层叠结构并且形成穿过所述第一层叠结构的用于接触插塞的第一孔、用于单元插塞的第一孔和用于狭缝的下部沟槽；

用第一导电层填充所述用于接触插塞的第一孔、所述用于单元插塞的第一孔和所述用于狭缝的下部沟槽；

在所述第一层叠结构上形成第二层叠结构并且形成穿过所述第二层叠结构的用于单元插塞的第二孔以暴露所述用于单元插塞的第一孔中的所述第一导电层；

去除通过所述第二孔暴露的所述第一导电层并且在所述用于单元插塞的第一孔和所述用于单元插塞的第二孔中形成单元插塞；

形成穿过所述第二层叠结构的用于狭缝的上部沟槽以暴露所述用于狭缝的下部沟槽中的所述第一导电层；以及

通过去除通过所述上部沟槽暴露的所述第一导电层来形成包括所述用于狭缝的下部沟槽和所述用于狭缝的上部沟槽的狭缝。

15.根据权利要求14所述的方法，其中，所述第一层叠结构和所述第二层叠结构中的每一者包括彼此交替层叠的多个绝缘层和多个牺牲层。

16.根据权利要求15所述的方法，所述方法还包括以下步骤：

在形成所述狭缝之后通过去除通过所述狭缝暴露的所述第一层叠结构的所述多个牺牲层和所述第二层叠结构的所述多个牺牲层来形成水平空间；以及

用导电图案填充所述水平空间。

17.根据权利要求16所述的方法，所述方法还包括在形成所述导电图案之后用绝缘图案填充所述狭缝。

18.根据权利要求14所述的方法，所述方法还包括以下步骤：

在形成所述用于单元插塞的第一孔期间形成穿过所述第一层叠结构的用于支撑结构的虚设孔；以及

在用所述第一导电层填充所述用于单元插塞的第一孔期间，用所述第一导电层填充所述用于支撑结构的虚设孔。

19.根据权利要求14所述的方法，所述方法还包括以下步骤：

在形成所述第二层叠结构之后去除形成在所述用于接触插塞的第一孔中的所述第一导电层上的所述第二层叠结构；以及

在从中去除了所述第二层叠结构的空间中形成层间绝缘层。

20.根据权利要求19所述的方法，所述方法还包括以下步骤：

通过蚀刻所述层间绝缘层来形成用于接触插塞的第二孔，所述第二孔暴露所述用于接触插塞的第一孔中的所述第一导电层；以及

在所述用于接触插塞的第二孔中形成第二导电层。