CN118057928A - 半导体存储器装置和半导体存储器装置的制造方法 - Google Patents

半导体存储器装置和半导体存储器装置的制造方法 Download PDF

Info

Publication number
CN118057928A
CN118057928A CN202310829689.8A CN202310829689A CN118057928A CN 118057928 A CN118057928 A CN 118057928A CN 202310829689 A CN202310829689 A CN 202310829689A CN 118057928 A CN118057928 A CN 118057928A
Authority
CN
China
Prior art keywords
conductive layer
memory device
semiconductor memory
contact plug
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310829689.8A
Other languages
English (en)
Inventor
金在泽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN118057928A publication Critical patent/CN118057928A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供了半导体存储器装置和半导体存储器装置的制造方法。半导体存储器装置包括：层叠结构，其包括交替地层叠在层叠结构中的层间绝缘层和导电层；以及多个接触插塞，其垂直地形成在导电层上。层叠结构被配置为具有阶梯式结构，并且阶梯式结构中包括的多个阶梯中的每一个包括层间绝缘层当中的至少两个层间绝缘层以及导电层当中的至少两个导电层。多个接触插塞包括分别连接到多个阶梯中的每一个中包括的至少两个导电层的至少两个接触插塞。

Description

半导体存储器装置和半导体存储器装置的制造方法
技术领域
本公开总体涉及半导体存储器装置和半导体存储器装置的制造方法，并且更具体地，涉及三维半导体存储器装置和三维半导体存储器装置的制造方法。
背景技术
存储器装置可以被分类为易失性存储器装置和非易失性存储器装置，在易失性存储器装置中数据在供电中断时消失，而在非易失性存储器装置中数据即使在供电中断时也被保留。
非易失性存储器装置设置在其中多个存储器单元晶体管串联连接的单元串结构中。因此，非易失性存储器装置在高集成度方面是有利的。因此，非易失性存储器装置可以主要用于便携式电子产品。例如，由于用于移动电话的存储器装置需要低功率和高集成度，因此非易失性存储器装置可以主要用作用于移动电话的存储器装置。除了便携式电子产品之外，非易失性存储器装置可以用于诸如服务器之类的大容量储存装置。
发明内容
根据本公开的一方面，提供了一种半导体存储器装置，其包括：层叠结构，其包括交替地层叠在层叠结构中的层间绝缘层和导电层；以及多个接触插塞，其垂直地形成在导电层上，其中，层叠结构被配置为具有阶梯式结构，其中，包括在阶梯式结构中的多个阶梯(step)中的每一个包括层间绝缘层当中的至少两个层间绝缘层以及导电层当中的至少两个导电层，并且其中，多个接触插塞包括分别连接到多个阶梯中的每一个中包括的至少两个导电层的至少两个接触插塞。
根据本公开的另一方面，提供了一种半导体存储器装置，其包括：层叠结构，其包括减薄区域，层叠结构的减薄区域具有阶梯式结构；以及与包括在阶梯式结构中的多个阶梯接触的第一接触插塞和第二接触插塞，第一接触插塞和第二接触插塞具有不同的长度，其中，层叠结构包括：第一导电层，其与第一接触插塞接触；以及第二导电层，其与第一导电层间隔开，第二导电层与第二接触插塞接触。
根据本公开的又一方面，提供了一种制造半导体存储器装置的方法，该方法包括：在下部结构上形成包括第一导电层和第二导电层的层叠结构；对层叠结构进行蚀刻以形成包括阶梯的阶梯式结构，第一导电层和第二导电层被包括在阶梯中；在具有阶梯式结构的层叠结构的顶部上形成上部绝缘层；形成在穿透上部绝缘层的同时使第二导电层暴露的多个第一孔；形成在穿透第二导电层的同时使第一导电层暴露的多个第二孔；在第二孔的侧壁上形成侧壁绝缘层；以及分别在多个第一孔内部和多个第二孔内部形成多个第一接触插塞和多个第二接触插塞。
附图说明
现在将在下文中参照附图更全面地描述示例实施方式；然而，它们可以以不同的形式实施并且不应被解释为限于本文阐述的实施方式。相反，提供这些实施方式使得本公开将是透彻和完整的，并且将向本领域技术人员完全传达示例实施方式的范围。
在附图中，为了例示清楚，尺寸可能被夸大。将理解的是，当元件被称为“在”两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相似的附图标记始终指代相似的元件。
图1是例示根据本公开的实施方式的半导体存储器装置的框图。
图2是示意性地例示根据本公开的实施方式的半导体存储器装置的框图。
图3是例示单元区域和减薄区域(slimming region)的布局的图。
图4A和图4B是例示根据本公开的实施方式的半导体存储器装置的一部分的立体图。
图5A和图5B是图4A所示的半导体存储器装置的截面图。
图6是例示图5A所示的垂直沟道结构的截面的图。
图7A至图15B是例示根据本公开的实施方式的半导体存储器装置的制造方法的图。
图16是例示根据本公开的实施方式的存储器系统的配置的框图。
具体实施方式
本文公开的具体的结构性描述或功能性描述仅仅是出于描述根据本公开的构思的实施方式的目的而例示的。根据本公开的构思的实施方式可以以各种形式实现，并且不能被解释为限于本文阐述的实施方式。
将理解的是，尽管术语“第一”、“第二”等在本文中可以用于描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本公开的教导的情况下，下面讨论的“第一”元件也可以被称为“第二”元件。
实施方式提供了半导体存储器装置和半导体存储器装置的制造方法，其能够增加制造工艺的稳定性并且提高操作稳定性。
图1是例示根据本公开的实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置50可以包括外围电路结构40和存储器单元阵列10。
外围电路结构40可以被配置为执行用于在存储器单元阵列10中存储数据的编程操作、用于输出存储在存储器单元阵列10中的数据的读取操作、以及用于擦除存储在存储器单元阵列10中的数据的擦除操作。在实施方式中，外围电路结构40可以包括输入/输出电路21、控制电路23、电压生成电路31、行解码器33、列解码器35、页缓冲器37和源极线驱动器39。
存储器单元阵列10可以包括其中存储有数据的多个存储器单元。存储器单元可以是三维布置的。存储器单元阵列10可以连接到漏极选择线DSL、多条字线WL、源极选择线SSL、多条位线BL和公共源极线CSL。
输入/输出电路21可以将从半导体存储器装置50的外部装置(例如，存储器控制器)接收的命令CMD和地址ADD传送到控制电路23。输入/输出电路21可以与外部装置和列解码器35交换数据DATA。
控制电路23可以响应于命令CMD和地址ADD而输出操作信号OP_S、行地址RADD、源极线控制信号SL_S、页缓冲器控制信号PB_S和列地址CADD。
电压生成电路31可以响应于操作信号OP_S而生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。
行解码器33可以响应于行地址RADD而将操作电压Vop传送到漏极选择线DSL、字线WL和源极选择线SSL。
列解码器35可以响应于列地址CADD而将从输入/输出电路21输入的数据DATA发送到页缓冲器37或将存储在页缓冲器37中的数据DATA发送到输入/输出电路21。列解码器35可以通过列线CM与输入/输出电路21交换数据DATA。列解码器35可以通过数据线DL与页缓冲器交换数据DATA。
页缓冲器37可以响应于页缓冲器控制信号PB_S而临时存储通过位线BL接收的数据DATA。页缓冲器37可以在读取操作中感测位线BL的电压或电流。
源极线驱动器39可以响应于源极线控制信号SL_S而控制施加到公共源极线CSL的电压。
为了提高半导体存储器装置的集成度，存储器单元阵列10可以与外围电路结构40交叠。
图2是示意性地例示根据本公开的实施方式的半导体存储器装置的框图。
参照图2，半导体存储器装置可以包括设置在基板SUB上的外围电路结构PC和存储块BLK1至BLKn。存储块BLK1至BLKn可以与外围电路结构PC交叠。
基板SUB可以是单晶半导体层。例如，基板SUB可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅-锗基板或者通过选择性外延生长工艺形成的外延薄膜。
外围电路结构PC可以包括行解码器、列解码器、页缓冲器、控制电路等，它们构成用于控制存储块BLK1至BLKn的操作的电路。例如，外围电路结构PC可以包括电连接到存储块BLK1至BLKn的NMOS晶体管、PMOS晶体管、电阻器、电容器等。外围电路结构PC可以设置在基板SUB和存储块BLK1至BLKn之间。
存储块BLK1至BLKn中的每一个可以包括源极结构、位线、电连接到源极结构和位线的单元串、电连接到单元串的字线以及电连接到单元串的选择线。每个单元串可以包括通过沟道层串联连接的存储器单元和选择晶体管。每条选择线可以用作与其对应的选择晶体管的栅极，并且每条字线可以用作与其对应的存储器单元的栅极。
在另一实施方式中，基板SUB、外围电路结构PC和存储块BLK1至BLKn可以按与图1所示的顺序相反的顺序来层叠。外围电路结构PC可以设置在存储块BLK1至BLKn上。
图3是例示单元区域和减薄区域的布局的图。
参照图3，可以在单元区域CR中形成多个垂直沟道结构VCH，并且可以在减薄区域SR中形成第一接触插塞CT1和第二接触插塞CT2。减薄区域SR可以从单元区域CR延伸。单元区域CR和减薄区域SR可以具有在Z方向上层叠的层叠结构，并且层叠结构在减薄区域SR中可以是具有多个阶梯的阶梯状(阶梯式)结构。
垂直沟道结构VCH可以垂直穿透沿Z方向层叠在单元区域CR中的层叠结构并且可以包括多个存储器单元。
第一接触插塞CT1和第二接触插塞CT2可以分别对应于减薄区域SR中的阶梯式结构中包括的多个阶梯。第一接触插塞CT1和第二接触插塞CT2可以在Z方向上具有不同的长度。第一接触插塞CT1可以被侧壁绝缘层SWI围绕。下面将参照图4A和图4B来描述第一接触插塞CT1和第二接触插塞CT2的详细结构。
垂直沟道结构VCH、第一接触插塞CT1和第二接触插塞CT2的数量可以不限于如图3所示的数量，并且可以根据包括在层叠结构中的层叠层的数量和存储块的尺寸而变化。
在以下实施方式中，将使用沿着线A-A’截取的截面来描述第一接触插塞CT1的结构和制造方法，并且将使用沿着线B-B’截取的截面来描述第二接触插塞CT2的结构和制造方法。将使用沿着线C-C’截取的截面来描述垂直沟道结构VCH的结构。
图4A和图4B是例示根据本公开的实施方式的半导体存储器装置的一部分的立体图。
参照图4A，半导体存储器装置可以包括单元区域CR和减薄区域SR。半导体存储器装置可以包括单元区域CR中的层叠结构STR和垂直沟道结构VCH。半导体存储器装置可以包括减薄区域SR中的层叠结构STR和接触插塞CT1和CT2。
层叠结构STR可以形成为使得层间绝缘层ILD和导电层CP在第一方向D1上交替地层叠。层叠结构STR的层间绝缘层ILD和导电层CP可以在第二方向D2和第三方向D3上延伸。层叠结构STR可以在单元区域CR中设置成围绕垂直沟道结构VCH的形式。层叠结构STR可以包括在减薄区域SR中具有沿第二方向D2延伸的多个阶梯SC的阶梯式结构。
多个阶梯SC当中的一个阶梯SC可以包括层间绝缘层ILD当中的至少两个层间绝缘层ILD以及导电层CP当中的至少两个导电层CP。
包括在一个阶梯SC中的至少两个导电层CP可以包括第一导电层CP1和第二导电层CP2。包括在一个阶梯SC中的第一导电层CP1和第二导电层CP2可以设置为在第一方向D1上彼此间隔开。包括在一个阶梯SC中的第一导电层CP1和第二导电层CP2可以在第二方向D2上以基本相同的长度延伸。包括在一个阶梯SC中的第一导电层CP1的边缘和包括在一个阶梯SC中的第二导电层CP2的边缘可以设置为沿着阶梯SC的侧壁对准。
层叠结构STR可以覆盖有上部绝缘层UIL。上部绝缘层UIL可以覆盖阶梯式结构。上部绝缘层UIL可以填充垂直沟道结构VCH之间的空间以及第一接触插塞CT1和第二接触插塞CT2之间的空间。上部绝缘层UIL可以具有基本平坦的表面。
垂直沟道结构VCH可以穿透层叠结构STR。垂直沟道结构VCH可以在第一方向D1上延伸。垂直沟道结构VCH可以设置为在第二方向D2和第三方向D3上彼此间隔开。
参照图4A和图4B，接触插塞CT1和CT2可以连接到层叠结构STR的导电层CP。接触插塞CT1和CT2可以包括第一接触插塞CT1和第二接触插塞CT2，第一接触插塞CT1和第二接触插塞CT2对应于阶梯式结构的一个阶梯SC并且形成为具有不同的长度。第一接触插塞CT1和第二接触插塞CT2可以在第一方向D1上从阶梯式结构的多个阶梯SC的顶部延伸。
在实施方式中，当包括在一个阶梯SC中的至少两个导电层CP为第一导电层CP1和第二导电层CP2时，第一接触插塞CT1可以连接到第二导电层CP2，并且第二接触插塞CT2可以连接到第一导电层CP1。
在另一实施方式中，如图所示，第一接触插塞CT1可以连接到第一导电层CP1，并且第二接触插塞CT2可以连接到第二导电层CP2。在下文中，将主要描述图中所示的结构。
图5A和图5B是图4A所示的半导体存储器装置的截面图。更具体地，图5A和图5B是沿着线A-A’、B-B’和C-C’截取的截面图。在下文中，将省略对与图4A和图4B所示的组件重叠的组件的详细描述。
参照图5A和图5B，半导体存储器装置可以包括垂直沟道结构VCH、第一接触插塞CT1和第二接触插塞CT2。
参照图5A，每个垂直沟道结构VCH可以包括沟道结构CH和存储器层ML。沟道结构CH可以包括形成沟道结构CH的中央区域的芯柱CO、以及围绕芯柱CO的沟道层CL和覆盖图案CAP。存储器层ML可以围绕沟道结构CH。存储器层ML可以围绕沟道层CL。沟道层CL可以用作与其对应的存储器单元串的沟道区域。在实施方式中，沟道层CL可以包括硅。覆盖图案CAP可以配置有硅、锗或其组合，其包括用于结的掺杂剂。用于结的掺杂剂可以包括n型杂质和p型杂质中的至少一种。在实施方式中，覆盖图案CAP可以配置有n型掺杂硅。
参照图5B，导电层CP可以通过第一接触插塞CT1和第二接触插塞CT2连接到如图2所示的外围电路结构PC。
层叠结构STR的阶梯式结构中的阶梯SC的顶部可以是第二导电层CP2的顶表面TS。
第一接触插塞CT1可以被第二导电层CP2围绕。第一接触插塞CT1还可以包括围绕第一接触插塞CT1的侧壁的侧壁绝缘层SWI。第一接触插塞CT1可以被第二导电层CP2围绕，其中侧壁绝缘层SWI插置在第一接触插塞CT1和第二导电层CP2之间。侧壁绝缘层SWI可以防止第一接触插塞CT1和第二导电层CP2彼此电短路。
第二接触插塞CT2可以连接到第二导电层CP2的顶表面TS。第二接触插塞CT2可以设置为在第一方向D1上与第一导电层CP1间隔开。
设置在同一阶梯SC中的第一接触插塞CT1和第二接触插塞CT2可以分别电连接到第一导电层CP1和第二导电层CP2。因此，可以减少当除了参照图5A描述的第二方向D2之外还在第三方向D3上形成阶梯式结构时可能发生的缺陷，并且可以提高半导体存储器装置的操作可靠性。
图6是例示图5A所示的垂直沟道结构VCH的截面的图。
参照图6，垂直沟道结构VCH的沟道层CL可以形成为限定核心区域COA的环形形状。核心区域COA可以填充有如图5A所示的芯柱CO。垂直沟道结构VCH的存储器层ML可以包括依次层叠在沟道层CL的表面上的隧道绝缘层TI、数据储存层DA和阻挡绝缘层BI。
数据储存层DA可以由能够存储使用福勒-诺德海姆隧穿而改变的数据的材料层来形成。为此，数据储存层DA可以由各种材料形成。例如，数据储存层DA可以由能够捕获电荷的氮化物层形成。然而，本公开不限于此，并且数据储存层DA可以包括硅、相变材料、纳米点等。阻挡绝缘层BI可以包括能够阻挡电荷的移动的氧化物层。隧道绝缘层TI可以由电荷可以隧穿通过的氧化硅层形成。
在下文中，将基于减薄区域(图3所示的SR)来描述根据本公开的实施方式的半导体存储器装置的制造方法。
图7A至图7B是例示根据本公开的实施方式的半导体存储器装置的制造方法的图。
参照图7A和图7B，层叠结构300可以形成在预先制备的下部结构(未示出)上。下部结构可以是各种各样的，包括基板、掺杂半导体层、多层等。第一材料层311和第二材料层312可以在与下部结构的表面相交的第一方向D1上逐个交替地层叠，由此形成层叠结构300。第一材料层311和第二材料层312可以在平行于下部结构的表面的平面上沿第二方向D2和第三方向D3延伸。
第一材料层311可以配置有与第二材料层312的材料不同的材料。在实施方式中，每个第一材料层311可以包括绝缘材料，并且每个第二材料层312可以包括导电材料。例如，每个第一材料层311可以由诸如氧化硅层之类的氧化物层形成，并且每个第二材料层312可以包括掺杂硅层、金属硅化物层和金属层中的至少一个。每个第二材料层312可以使用诸如钨之类的低电阻金属，从而实现低电阻布线。每个第二材料层312还可以包括诸如氮化钛层、氮化钨层或氮化钽层之类的屏障层。第一材料层311和第二材料层312可以是与参照图4A描述的层间绝缘层ILD和导电层CP相同的组件。
第一材料层311和第二材料层312的数量不限于图8A和图8B所示的数量。
参照图8A和图8B，可以在第二方向D2上蚀刻图7A和图7B所示的层叠结构300，由此形成阶梯式结构300ST。阶梯式结构300ST可以包括多个阶梯SC。多个阶梯SC可以在第二方向D2上延伸。
可以同时蚀刻至少两个第一材料层311和至少两个第二材料层312。一个阶梯SC可以包括同时被蚀刻的至少两个第一材料层311和至少两个第二材料层312。包括在一个阶梯SC中的至少两个第二材料层312可以包括下部第二材料层312A和在下部第二材料层312A上的上部第二材料层312B，下部第二材料层312A和上部第二材料层312B在第一方向D1上彼此间隔开。在实施方式中，上部第二材料层312B可以设置在阶梯式结构300ST的相应阶梯SC的顶部上。
参照图9A和图9B，可以在如图8A所示的阶梯式结构300ST上方形成上部绝缘层321。阶梯式结构300ST可以覆盖有上部绝缘层321。上部绝缘层321可以配置有与第二材料层312的材料不同的材料。在实施方式中，上部绝缘层321可以包括相对于第二材料层312具有蚀刻选择性的绝缘材料。更具体地，上部绝缘层321可以包括氧化物。
参照图10A和图10B，第一孔H1和初步孔PH1可以形成为暴露上部第二材料层312B，同时穿透上部绝缘层321。
当在一个阶梯SC中包括下部第二材料层312A和上部第二材料层312B时，可以形成至少一个第一孔H1和至少一个初步孔PH1。包括在一个阶梯SC中的下部第二材料层312A和上部第二材料层312B可以构成同一阶梯SC。包括在一个阶梯SC中的下部第二材料层312A的边缘和包括在一个阶梯SC中的上部第二材料层312B的边缘可以在第一方向D1上以直线布置。
在多个阶梯SC上具有不同长度的第一孔H1可以在第二方向D2上布置成一行。在多个阶梯SC上具有不同长度的初步孔PH1可以在第二方向D2上布置成一行。
参照图11A和图11B，可以形成填充第一孔H1的保护层325。保护层325可以设置成覆盖第一孔H1的形式。保护层325可以在形成第二孔H2时用作蚀刻停止层。在实施方式中，保护层325可以是通过光刻工艺限定的光刻胶图案。
随后，参照图12A和图12B，可以通过经由如图11A和图11B所示的初步孔PH1蚀刻上部第二材料层312B以使得同一阶梯SC的下部第二材料层312A暴露，来形成第二孔H2。
随后，参照图13A和图13B，可以在阶梯式结构300ST和第二孔H2的侧壁上形成侧壁绝缘层331。
随后，参照图14A和图14B，可以去除阶梯式结构300ST上的侧壁绝缘层331。
随后，参照图15A和图15B，第一接触插塞410和第二接触插塞420可以分别形成在图14A和图14B所示的第一孔H1和第二孔H2内部。第二材料层312可以通过第一接触插塞410和第二接触插塞420连接到图2所示的外围电路结构PC。
图16是例示根据本公开的实施方式的存储器系统的配置的框图。
参照图16，存储器系统1100可以包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。存储器装置1120可以是非易失性存储器。此外，存储器装置1120可以具有上文参照图1至图6所描述的结构，并且可以根据上文参照图7A至图15B所描述的制造方法来制造。在实施方式中，存储器装置1120可以包括：层叠结构，在层叠结构中限定了单元区域和减薄区域并且层间绝缘层和导电层交替地层叠；垂直沟道结构，其穿透单元区域中的层叠结构；以及接触插塞，接触插塞连接到减薄区域中的导电层。层叠结构可以在减薄区域中包括具有多个阶梯的阶梯式结构。多个阶梯当中的一个阶梯可以包括层间绝缘层当中的至少两个层间绝缘层以及导电层当中的至少两个导电层。接触插塞可以具有分别连接到至少两个导电层的至少两个接触插塞。存储器装置1120的结构与上文描述的结构相同，因此将省略详细描述。
存储器控制器1110可以控制存储器装置1120并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114以及存储器接口1115。SRAM 1111可以用作CPU 1112的操作存储器，CPU 1112可以执行用于存储器控制器1110的数据交换的总体控制操作，并且主机接口1113可以包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114可以检测从存储器装置1120读取的数据中包括的错误并且可以校正检测到的错误。存储器接口1115可以与存储器装置1120接口连接。存储器控制器1110还可以包括用于存储用于与主机接口连接的代码数据的只读存储器(ROM)等。
如上所述配置的存储器系统1100可以是其中存储器装置1120与存储器控制器1110组合的存储卡或固态盘(SSD)。例如，当存储器系统1100为SSD时，存储器控制器1110可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、快速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小磁盘接口(ESDI)协议以及集成驱动电子设备(IDE)协议之类的各种接口协议中的一种与外部装置(例如，主机)通信。
根据本公开，能够减少通过在减薄区域中的阶梯式结构和阶梯式结构上的接触插塞之间的制造工艺可能发生的缺陷。因此，能够增强半导体存储器装置的制造工艺的稳定性，并且能够提高半导体存储器装置的操作可靠性。
虽然已经参照本公开的某些示例性实施方式示出和描述了本公开，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。因此，本公开的范围不应限于上述示例性实施方式，而是应当不仅由所附权利要求而且由其等同物来确定。
在上述实施方式中，所有步骤可以被选择性地执行或者可以省略这些步骤的一部分。在每个实施方式中，步骤不一定按照所描述的顺序执行并且可以被重新布置。在本说明书和附图中公开的实施方式仅仅是为了辅助理解本公开的示例，并且本公开不限于此。也就是说，对于本领域技术人员而言应当显而易见的是，可以基于本公开的技术范围做出各种修改。
此外，已经在附图和说明书中描述了本公开的示例性实施方式。尽管这里使用了特定术语，但是这些术语仅用于解释本公开的实施方式。因此，本公开不限于上述实施方式，并且在本公开的精神和范围内，许多变型是可能的。对于本领域技术人员而言应当显而易见的是，除了本文公开的实施方式之外，可以基于本公开的技术范围做出各种修改。
相关申请的交叉引用
本申请要求于2022年11月18日在韩国知识产权局提交的韩国专利申请No.10-2022-0155420的优先权，其全部公开内容通过引用并入本文。

Claims (19)

1.一种半导体存储器装置，所述半导体存储器装置包括：
层叠结构，所述层叠结构包括交替地层叠在所述层叠结构中的层间绝缘层和导电层；以及
多个接触插塞，所述多个接触插塞垂直地形成在所述导电层上，
其中，所述层叠结构具有阶梯式结构，
其中，所述阶梯式结构中包括的多个阶梯中的每一个包括所述层间绝缘层当中的至少两个层间绝缘层以及所述导电层当中的至少两个导电层，并且
其中，所述多个接触插塞包括至少两个接触插塞，所述至少两个接触插塞分别连接到所述多个阶梯中的每一个中包括的所述至少两个导电层。
2.根据权利要求1所述的半导体存储器装置，其中，所述多个阶梯中的每一个中包括的所述至少两个导电层包括下部导电层和位于所述下部导电层上方的上部导电层，并且
其中，所述至少两个接触插塞包括连接到所述下部导电层的第一接触插塞和连接到所述上部导电层的第二接触插塞。
3.根据权利要求2所述的半导体存储器装置，所述半导体存储器装置还包括：侧壁绝缘层，所述侧壁绝缘层围绕所述第一接触插塞的侧壁。
4.一种半导体存储器装置，所述半导体存储器装置包括：
层叠结构，所述层叠结构包括减薄区域，所述层叠结构的所述减薄区域具有阶梯式结构；以及
第一接触插塞和第二接触插塞，所述第一接触插塞和所述第二接触插塞与所述阶梯式结构中包括的多个阶梯接触，所述第一接触插塞和所述第二接触插塞具有不同的长度，
其中，所述层叠结构包括：
第一导电层，所述第一导电层与所述第一接触插塞接触；以及
第二导电层，所述第二导电层与所述第一导电层间隔开，所述第二导电层与所述第二接触插塞接触。
5.根据权利要求4所述的半导体存储器装置，其中，所述多个阶梯当中的同一阶梯中包括的所述第一导电层和所述第二导电层的侧表面沿着所述同一阶梯的侧表面暴露。
6.根据权利要求4所述的半导体存储器装置，其中，所述第一导电层和所述第二导电层具有相同的长度。
7.根据权利要求4所述的半导体存储器装置，其中，所述第一接触插塞穿透所述第二导电层。
8.根据权利要求4所述的半导体存储器装置，其中，所述第二接触插塞与所述第二导电层的顶表面接触。
9.根据权利要求4所述的半导体存储器装置，其中，所述第二接触插塞与所述第一导电层间隔开。
10.根据权利要求4所述的半导体存储器装置，所述半导体存储器装置还包括：侧壁绝缘层，所述侧壁绝缘层围绕所述第一接触插塞的侧壁。
11.根据权利要求10所述的半导体存储器装置，其中，所述第一接触插塞通过所述侧壁绝缘层与所述第二导电层间隔开。
12.根据权利要求4所述的半导体存储器装置，其中，所述层叠结构延伸到邻接所述减薄区域的单元区域。
13.根据权利要求12所述的半导体存储器装置，所述半导体存储器装置还包括：多个垂直沟道结构，所述多个垂直沟道结构穿透形成在所述单元区域中的所述层叠结构。
14.根据权利要求13所述的半导体存储器装置，其中，所述多个垂直沟道结构包括多个存储器单元。
15.一种制造半导体存储器装置的方法，所述方法包括以下步骤：
在下部结构上形成包括第一导电层和第二导电层的层叠结构；
对所述层叠结构进行蚀刻以形成包括阶梯的阶梯式结构，所述第一导电层和所述第二导电层被包括在所述阶梯中；
在具有所述阶梯式结构的所述层叠结构的顶部上形成上部绝缘层；
形成在穿透所述上部绝缘层的同时使所述第二导电层暴露的多个第一孔；
形成在穿透所述第二导电层的同时使所述第一导电层暴露的多个第二孔；
在所述第二孔的侧壁上形成侧壁绝缘层；以及
分别在所述多个第一孔内部和所述多个第二孔内部形成多个第一接触插塞和多个第二接触插塞。
16.根据权利要求15所述的方法，其中，在所述层叠结构中，所述第一导电层和所述第二导电层交替地层叠。
17.根据权利要求15所述的方法，其中，形成所述第二孔的步骤包括以下步骤：
在形成所述多个第一孔时，同时形成使所述第二导电层暴露的初步孔；
形成填充所述多个第一孔的保护层，所述保护层通过所述初步孔使所述第二导电层暴露；以及
通过对经由所述初步孔暴露的所述第二导电层进行蚀刻来暴露所述第一导电层。
18.根据权利要求17所述的方法，所述方法还包括以下步骤：在形成所述侧壁绝缘层之后去除所述保护层。
19.根据权利要求15所述的方法，所述方法还包括以下步骤：在形成所述阶梯式结构之前，在所述层叠结构的单元区域中形成穿透所述层叠结构的多个垂直沟道结构。
CN202310829689.8A 2022-11-18 2023-07-07 半导体存储器装置和半导体存储器装置的制造方法 Pending CN118057928A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220155420A KR20240073508A (ko) 2022-11-18 2022-11-18 반도체 메모리 장치 및 그 제조 방법
KR10-2022-0155420 2022-11-18

Publications (1)

Publication Number Publication Date
CN118057928A true CN118057928A (zh) 2024-05-21

Family

ID=91069588

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310829689.8A Pending CN118057928A (zh) 2022-11-18 2023-07-07 半导体存储器装置和半导体存储器装置的制造方法

Country Status (3)

Country Link
US (1) US20240172440A1 (zh)
KR (1) KR20240073508A (zh)
CN (1) CN118057928A (zh)

Also Published As

Publication number Publication date
KR20240073508A (ko) 2024-05-27
US20240172440A1 (en) 2024-05-23

Similar Documents

Publication Publication Date Title
US10243001B2 (en) Semiconductor device and method of manufacturing the same
US9799672B2 (en) Memory device having cell over periphery (COP) structure, memory package and method of manufacturing the same
KR20190091672A (ko) 3차원 구조의 반도체 메모리 장치
CN111613621A (zh) 半导体存储器装置
CN111968685A (zh) 半导体存储器装置
US11362104B2 (en) Semiconductor memory device
US20220336488A1 (en) Semiconductor memory device and method of manufacturing the same
US11342262B2 (en) Semiconductor memory device and method of manufacturing the semiconductor memory device
US20240172440A1 (en) Semiconductor memory device and manufacturing method of the semiconductor memory device
US20220399366A1 (en) Semiconductor memory device and method of manufacturing the same
US20230200068A1 (en) Semiconductor memory device and method of manufacturing the same
US20230200067A1 (en) Semiconductor memory device and method of manufacturing the semiconductor memory device
US20230247832A1 (en) Semiconductor memory device and manufacturing method thereof
US11963355B2 (en) Semiconductor memory device and manufacturing method thereof
US20240074190A1 (en) Semiconductor device
US20240081060A1 (en) Semiconductor memory device and method of manufacturing the same
US12029035B2 (en) Memory device capable of minimizing bridge phenomenon of word lines and manufacturing method of the memory device
CN112185975B (zh) 具有传输晶体管的半导体存储器装置
US20230067860A1 (en) Semiconductor memory device
US20220093635A1 (en) Memory device and manufacturing method of the memory device
US20240159823A1 (en) Semiconductor device having defect detection circuit
CN116782659A (zh) 半导体存储器装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination