CN114975462A - 存储器装置和该存储器装置的制造方法 - Google Patents

存储器装置和该存储器装置的制造方法 Download PDF

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Abstract

提供了一种存储器装置和该存储器装置的制造方法。该存储器装置包括：设置在基板上的第一栅极层叠结构和第二栅极层叠结构；以及狭缝，其设置在第一栅极层叠结构和第二栅极层叠结构之间以将第一栅极层叠结构和第二栅极层叠结构彼此电隔离。

Description

存储器装置和该存储器装置的制造方法
技术领域
本公开总体上涉及存储器装置和该存储器装置的制造方法，更具体地，涉及一种三维存储器装置和该三维存储器装置的制造方法。
背景技术
最近计算机环境的范式已转变为计算系统可随时随地使用的普适计算环境。这促使越来越多地使用诸如移动电话、数字相机、笔记本计算机等的便携式电子装置。这些便携式电子装置通常可包括使用存储器装置的存储器系统，即，数据存储装置。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。
由于不存在机械驱动部分，使用存储器装置的数据存储装置具有优异的稳定性和耐久性、高信息存取速度和低功耗。在具有这些优点的存储器系统的示例中，数据存储装置包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、固态驱动器(SSD)等。
存储器装置通常被分类为易失性存储器装置和非易失性存储器装置。
非易失性存储器装置具有相对慢的写速度和读速度，但即使当供电中断时仍保留所存储的数据。因此，非易失性存储器装置用于存储不管是否供电都要保留的数据。非易失性存储器的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪存被分类为NOR型闪存和NAND型闪存。
随着存储器单元以单层形式形成在基板上方的半导体装置的集成度改进达到极限，最近提出了存储器单元垂直层叠在基板上方的三维非易失性存储器装置。
三维非易失性存储器装置包括交替地层叠的层间绝缘层和栅电极以及穿透层间绝缘层和栅电极的沟道层，并且存储器单元沿着沟道层层叠。已开发了各种结构和制造方法以改进具有三维结构的这种非易失性存储器装置的操作可靠性并改进制造产率。
发明内容
根据本公开的一方面，可提供一种存储器装置，该存储器装置可包括：设置在基板上的第一栅极层叠结构和第二栅极层叠结构；以及狭缝，其设置在第一栅极层叠结构和第二栅极层叠结构之间以将第一栅极层叠结构和第二栅极层叠结构彼此电隔离，其中，狭缝可具有多个第一孔彼此连接的结构。
根据本公开的另一方面，可提供一种制造存储器装置的方法，该方法可包括以下步骤：通过在基板上交替地层叠多个层间绝缘层和多个牺牲层来形成层叠结构，所述基板包括第一存储器区域、第二存储器区域以及第一存储器区域和第二存储器区域之间的狭缝区域；形成在狭缝区域内穿透层叠结构的多个第一孔以及在第一存储器区域和第二存储器区域内穿透层叠结构的第二孔；在第二孔中形成单元插塞；在通过第一孔的内侧壁暴露的牺牲层被去除之后，通过在牺牲层被去除的空间中填充导电层来形成板电极层；以及通过蚀刻通过第一孔暴露的板电极来将设置在第一存储器区域内的板电极层和设置在第二存储器区域内的板电极层彼此电隔离。
根据本公开的另一方面，可提供一种制造存储器装置的方法，该方法可包括以下步骤：通过在基板上交替地层叠多个层间绝缘层和多个牺牲层来形成层叠结构，所述基板包括第一存储器区域、第二存储器区域以及第一存储器区域和第二存储器区域之间的狭缝区域；在狭缝区域内形成穿透层叠结构的多个孔；通过所述多个孔去除牺牲层；通过在牺牲层被去除的空间中填充导电层来形成板电极层；以及通过所述多个孔去除形成在狭缝区域内的板电极层。
附图说明
现在将在下文参照附图更充分地描述实施方式的示例；然而，其可按照不同的形式具体实现，不应被解释为限于本文中所阐述的实施方式。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1是示出根据本公开的实施方式的存储器装置的框图。
图2是示出根据本公开的实施方式的存储器单元阵列的电路图。
图3和图4是示出根据本公开的实施方式的存储器装置的立体图。
图5A和图5B是示出根据本公开的实施方式的层叠结构和第二狭缝的截面图和平面图。
图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图12C、图13A和图13B是示出根据本公开的实施方式的存储器装置的栅极层叠结构的制造方法的平面图和截面图。
图14A、图14B和图14C是示出根据本公开的另一实施方式的栅极层叠结构的结构的平面图和截面图。
图15是示出根据本公开的实施方式的存储器系统的配置的框图。
图16是示出根据本公开的实施方式的存储器系统的配置的框图。
图17是示出根据本公开的实施方式的计算系统的配置的框图。
图18是示出根据本公开的实施方式的计算系统的框图。
具体实施方式
以下，将描述本公开的实施方式的示例。在附图中，厚度和距离是为了描述方便而表示的，并且与实际物理厚度和距离相比可能被夸大并示出。在本说明书中，可省略与本公开无关的已知配置。在说明书中，当赋予各个图中的组件以标号时，应该注意的是，即使描绘在多个图中，相似的标号也表示相似的元件。
实施方式提供了一种具有容易的制造工艺和稳定的结构的存储器装置以及该存储器装置的制造方法。
图1是示出根据本公开的实施方式的存储器装置的框图。
参照图1，存储器装置10可包括外围电路PC和存储器单元阵列20。
外围电路PC可被配置为控制用于将数据存储在存储器单元阵列20中的编程操作、用于输出存储在存储器单元阵列20中的数据的读操作以及用于擦除存储在存储器单元阵列20中的数据的擦除操作。
在实施方式中，外围电路PC可包括电压发生器31、行解码器33、控制逻辑35和页缓冲器组37。
存储器单元阵列20可包括多个存储块，并且各个存储块可包括存储数据的多个存储器单元。存储器单元可三维布置。
存储器单元阵列20可通过字线WL连接到行解码器33并且通过位线BL连接到页缓冲器组37。
控制逻辑35可响应于命令CMD和地址ADD来控制外围电路PC。
电压发生器31可在控制逻辑35的控制下生成用于编程操作、读操作和擦除操作的各种操作电压。这些操作电压可包括编程电压、验证电压、通过电压、读电压、擦除电压等。
行解码器33可在控制逻辑35的控制下向存储器单元阵列20提供由电压发生器生成的操作电压。例如，行解码器33可将由电压发生器31生成的操作电压提供给包括在存储器单元阵列20中的多个存储块当中的至少一个所选存储块。
页缓冲器组37可通过位线BL连接到存储器单元阵列20。页缓冲器组37可在控制逻辑35的控制下在编程操作中暂时存储从输入/输出电路(未示出)接收的数据，并且基于暂时存储的数据来控制位线BL的电位。页缓冲器组37可在控制逻辑35的控制下在读操作或验证操作中感测位线BL的电压或电流。
结构上，存储器单元阵列20可设置在外围电路PC上。存储器单元阵列20可与外围电路PC的一部分交叠。
图2是示出根据本公开的实施方式的存储器单元阵列的电路图。
参照图2，存储器单元阵列20可包括连接在源极线SL和多条位线BL之间的多个单元串CS1和CS2。多个单元串CS1和CS2可共同连接到多条字线WL1至WLn。
多个单元串CS1和CS2中的每一个可包括连接到源极线SL的至少一个源极选择晶体管SST、连接到位线BL的至少一个漏极选择晶体管DST以及串联连接在源极选择晶体管SST和漏极选择晶体管DST之间的多个存储器单元MC1至MCn。
多个存储器单元MC1至MCn的栅极可分别连接到层叠以彼此间隔开的多条字线WL1至WLn。两条或更多条漏极选择线DSL1和DSL2可在同一高度彼此间隔开。
源极选择晶体管SST的栅极可连接到源极选择线SSL。漏极选择晶体管DST的栅极可连接到与漏极选择晶体管DST的栅极对应的漏极选择线。
源极线SL可连接到源极选择晶体管SST的源极。漏极选择晶体管DST的漏极可连接到与漏极选择晶体管DST的漏极对应的位线。
多个单元串CS1和CS2可被分成分别连接到两条或更多条漏极选择线DSL1和DSL2的串组。连接到同一字线和同一位线的单元串可由不同的漏极选择线独立地控制。另外，连接到同一漏极选择线的单元串可由不同的位线独立地控制。
在实施方式中，两条或更多条漏极选择线DSL1和DSL2可包括第一漏极选择线DSL1和第二漏极选择线DSL2。多个单元串CS1和CS2可包括连接到第一漏极选择线DSL1的第一单元串组的第一单元串CS1和连接到第二漏极选择线DSL2的第二单元串组的第二单元串CS2。
图3和图4是示出根据本公开的实施方式的存储器装置的立体图。
参照图3和图4，存储器装置10A和10B中的每一个可包括设置在基板SUB上的外围电路PC以及与外围电路PC交叠的栅极层叠结构GST。
各个栅极层叠结构GST可包括源极选择线SSL、多条字线WL1至WLn以及在同一高度通过第一狭缝S1彼此隔离的两条或更多条漏极选择线DSL1和DSL2。
源极选择线SSL和多条字线WL1至WLn可形成为在第一方向X和第二方向Y上扩展并且平行于基板SUB的顶表面的板形状。第一方向X可以是XYZ坐标系中X轴面向的方向，第二方向Y可以是XYZ坐标系中Y轴面向的方向。
多条字线WL1至WLn可在第三方向Z上层叠以彼此间隔开。第三方向Z可以是XYZ坐标系中Z轴面向的方向。多条字线WL1至WLn可设置在两条或更多条漏极选择线DSL1和DSL2与源极选择线SSL之间。
栅极层叠结构GST可通过第二狭缝S2彼此隔离。第一狭缝S1可形成为在第三方向Z上比第二狭缝S2短，并且与多条字线WL1至WLn交叠。
第一狭缝S1可按线性形状延伸，按锯齿形形状延伸，或者按波浪形式延伸。第一狭缝S1和第二狭缝S2中的每一个的宽度可根据设计规则而不同地改变。
在第二狭缝S2中，多个圆孔可彼此连接以在第二方向Y上延伸。例如，栅极层叠结构GST的多条字线WL1至WLn通过第二狭缝S2与相邻栅极层叠结构GST的多条字线WL1至WLn电间隔开和物理间隔开。
尽管图中未示出，层间绝缘层形成在多个栅极层叠结构GST中的每一个的多条字线WL1至WLn之间，以阻挡多条字线WL1至WLn之间的电接触。
参照图3，根据实施方式，源极选择线SSL可被设置为比两条或更多条漏极选择线DSL1和DSL2更靠近外围电路PC。
存储器装置10A可包括设置在栅极层叠结构GST与外围电路PC之间的源极线SL以及相比源极线SL与外围电路PC更加间隔开的多条位线BL。栅极层叠结构GST可设置在多条位线BL与源极线SL之间。
参照图4，根据实施方式，两条或更多条漏极选择线DSL1和DSL2可被设置为比源极选择线SSL更靠近外围电路PC。
存储器装置10B可包括设置在栅极层叠结构GST与外围电路PC之间的多条位线BL以及相比多条位线BL与外围电路PC更加间隔开的源极线SL。栅极层叠结构GST可设置在多条位线BL与源极线SL之间。
图5A和图5B是示出根据本公开的实施方式的层叠结构和第二狭缝的截面图和平面图。
参照图5A，多个层间绝缘层11和多个板电极SSL和WL1至WLn交替地层叠的层叠结构设置在层叠结构区域GST_R上。在实施方式中，板电极WL1至WLn可用作字线，并且板电极SSL可用作源极选择线。另外，层叠结构区域GST_R上的多个单元插塞CP在垂直方向上穿透多个层间绝缘层11和多个板电极SSL和WL1至WLn。在实施方式中，包括在栅极层叠结构GST中的多个单元插塞CP可朝着基板SUB垂直延伸。
两个相邻层叠结构区域GST_R之间的空间可被定义为第二狭缝区域S2_R，第二狭缝S2形成在第二狭缝区域S2_R中。
两个相邻层叠结构区域GST_R上形成在同一层的多个板电极SSL和WL1至WLn中的每一个通过第二狭缝S2彼此电间隔开和物理间隔开。
遮蔽多个板电极SSL和WL1至WLn中的每一个的端部的覆盖图案CAP和连接到源极线(图3所示的SL)的源极线触点SCT可形成在第二狭缝S2的内部。
尽管在上述实施方式中示出和描述了源极线触点SCT形成在第二狭缝S2的内部的情况，但是可利用绝缘材料填充第二狭缝S2，以使得多个层叠结构彼此间隔开。
图5B是设置有板电极(例如，WLn)的层的平面图。参照图5B，在第二狭缝S2中，多个圆孔彼此连接，以使得形成在两个层叠结构区域GST_R上的板电极彼此物理间隔开和电间隔开。在垂直方向上延伸的源极线触点SCT可形成在第二狭缝S2的内部。覆盖图案CAP形成在板电极的端部与源极线触点SCT之间，以允许板电极和源极线触点SCT彼此物理间隔开和电间隔开。
图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图12C、图13A和图13B是示出根据本公开的实施方式的存储器装置的栅极层叠结构的制造方法的平面图和截面图。
参照图6，可形成层间绝缘层11和牺牲层12交替地层叠的层叠结构ST。辅助牺牲层13可另外设置在层叠结构ST的最上部。例如，层间绝缘层11和牺牲层12可交替地层叠，并且辅助牺牲层13可形成在设置在最上部的层间绝缘层11的顶部。层叠结构ST可形成在包括外围电路的基板(未示出)上。基板可包括第一存储器区域MR1、第二狭缝区域S2_R和第二存储器区域MR2。第一存储器区域MR1和第二存储器区域MR2是形成有图3或图4所示的栅极层叠结构GST的区域，并且第二狭缝区域S2_R是形成有图3或图4所示的第二狭缝S2的区域。例如，图3示出通过第二狭缝S2与第二栅极层叠结构GST电隔离的第一栅极层叠结构GST。例如，图4示出通过第二狭缝S2与第二栅极层叠结构GST电隔离的第一栅极层叠结构GST。
牺牲层12可由与层间绝缘层11的材料不同的材料形成。例如，层间绝缘层11可由诸如氧化硅层的氧化物形成。牺牲层12可由蚀刻速率与层间绝缘层11的蚀刻速率不同的材料形成。例如，牺牲层12可由诸如氮化硅层的氮化物形成。
在本公开的实施方式中，示出和描述了层间绝缘层11和牺牲层12交替地层叠，并且层间绝缘层11设置在最上层。然而，在另一实施方式中，牺牲层或绝缘层可形成在最上层。
参照图7A和图7B，在层叠结构ST上形成第一掩模图案M1，并且通过使用第一掩模图案M1执行蚀刻工艺来形成穿透层叠结构ST的第一孔H1和第二孔H2。
第一孔H1可穿透设置在第一存储器区域MR1和第二存储器区域MR2之间的第二狭缝区域S2_R内的层叠结构ST，并且被设置成一排以在第二方向Y上彼此间隔开特定距离。
第一孔H1和第二孔H2可形成为具有大小彼此相似的阈值数值。
参照图8，在第一掩模图案M1被去除之后，在形成有第一孔H1和第二孔H2的层叠结构ST的整个结构的顶部形成掩模层14。第一孔H1和第二孔H2可形成为使得掩模层14不掩埋在第一孔H1和第二孔H2中。例如，掩模层14形成在层叠结构ST的顶部，并且第一孔H1和第二孔H2可形成为使得由于在第一孔H1和第二孔H2的最上开口中生成由掩模层14导致的悬垂(overhang)，所以掩模层14不掩埋在第一孔H1和第二孔H2中。掩模层14可形成为氧化物层。
参照图9A和图9B，在掩模层14上形成使第一存储器区域MR1和第二存储器区域MR2敞开的第二掩模图案M2。随后，通过使用第二掩模图案M2经由蚀刻工艺对掩模层14进行构图来暴露形成在第一存储器区域MR1和第二存储器区域MR2中的第二孔H2。形成在第二狭缝区域S2_R中的第一孔H1处于第一孔H1的开口被构图的掩模层14阻挡的状态。在实施方式中，在第二孔H2中形成单元插塞CP之前，第二掩模图案M2可遮蔽第二狭缝区域S2_R内的层叠结构的顶部上的第一孔H1的开口。
参照图10，在形成在第一存储器区域MR1和第二存储器区域MR2中的第二孔H2的内部形成单元插塞CP。可通过在第二孔H2的侧壁上依次层叠存储器层21、沟道层22和芯绝缘层23来形成单元插塞CP。
存储器层21可形成为多层。例如，存储器层21可包括阻挡绝缘层、电荷存储层和隧道绝缘层。阻挡绝缘层可形成在第二孔H2的侧壁上。阻挡绝缘层可包括能够阻挡电荷的氧化物层。在实施方式中，阻挡绝缘层可由Al2O3形成。电荷存储层可形成在阻挡绝缘层的侧壁上。电荷存储层可形成为电荷捕获层，形成为包括导电纳米点的材料层，或者形成为相变材料层。例如，电荷存储层可存储利用福勒-诺德汉姆(Fowler-Nordheim)隧穿而改变的数据。为此，电荷存储层可形成为可捕获电荷的氮化硅层。隧道绝缘层可形成在电荷存储层的侧壁上。隧道绝缘层可形成为电荷可隧穿的氧化硅层。
沟道层22可包括半导体层。在实施方式中，沟道层22可包括硅。
可形成芯绝缘层23以填充第二孔H2的中央区域。芯绝缘层23可形成为氧化物层。
随后，通过将单元插塞CP蚀刻至特定厚度来去除单元插塞CP的最上部，并且可在单元插塞CP被去除的空间中形成接触插塞图案24。接触插塞图案24可形成为掺杂半导体层。
参照图11，通过去除设置在第二狭缝区域S2_R内的第二掩模图案和掩模层来暴露第一孔H1。
随后，通过暴露的第一孔H1去除牺牲层。随后，通过利用导电材料填充牺牲层被去除的空间来形成板电极25。
参照图12A，通过经由蚀刻工艺将形成在第一孔H1内部的板电极25蚀刻至特定厚度来使形成在第一存储器区域MR1内的板电极25和形成在第二存储器区域MR2内的板电极25彼此物理间隔开和电间隔开。即，使用湿法蚀刻工艺来去除形成在第二狭缝区域S2_R内的板电极25，以使得形成在第一存储器区域MR1内的板电极25和形成在第二存储器区域MR2内的板电极25彼此物理间隔开和电间隔开。
图12B是设置有图12A所示的板电极的层(B-B’)的平面图。参照图12B，通过将形成在第一孔H1内部的板电极25蚀刻至特定厚度来使形成在第二狭缝区域S2_R内的第一孔彼此连接，以使得形成在第一存储器区域MR1内的板电极25和形成在第二存储器区域MR2内的板电极25彼此物理间隔开和电间隔开。另外，形成在第一存储器区域MR1内的板电极25的与第二狭缝区域S2_R相邻的一个端部由于第一孔H1而具有波浪图案。形成在第二存储器区域MR2内的板电极25的与第二狭缝区域S2_R相邻的一个端部由于第一孔H1而具有波浪图案。形成在第一存储器区域MR1内的板电极25的一个端部和形成在第二存储器区域MR2内的板电极25的一个端部具有彼此面对并彼此对称的波浪图案。
形成在第二狭缝区域S2_R内的彼此连接的第一孔H1可被定义为图3或图4所示的第二狭缝S2。根据本公开的实施方式的第二狭缝可具有这样的结构：设置成一排的多个第一孔H1彼此连接，并且第二狭缝的与第一存储器区域MR1相邻的表面和第二狭缝的与第二存储器区域MR2相邻的表面可具有彼此对称的波浪图案。
图12C是设置有图12A所示的层间绝缘层的层(C-C’)的平面图。参照图12C，在将上述板电极25蚀刻至特定厚度的工艺中，不蚀刻形成在第二狭缝区域S2_R内的层间绝缘层11，因此，穿透层间绝缘层11的第一孔H1可被设置成一排以彼此间隔开特定距离d。即，设置在第一存储器区域MR1和第二存储器区域MR2内的层间绝缘层11被设置为延伸到第二狭缝区域S2_R上，并且设置为延伸到第二狭缝区域S2_R上的层间绝缘层11被第一孔H1穿透。在实施方式中，从如图12C所示的平面图，第一孔可具有圆角形状、圆形形状、椭圆形状等。在实施方式中，从如图12C所示的平面图，第一孔可具有与圆角形状、圆形形状、椭圆形状等不同的形状。
参照图13A和图13B，可形成覆盖图案26以遮蔽通过第二狭缝S2暴露的板电极25的侧壁。可通过使暴露的板电极25的部分氧化来形成覆盖图案26。另选地，可通过利用绝缘材料填充通过将板电极25蚀刻至特定厚度而形成的空白空间来形成覆盖图案26。
随后，可在第二狭缝S2的内部形成源极线触点27。源极线触点27可形成为多晶硅层或钨层。
在上述实施方式中，作为示例示出和描述了源极线触点27形成在第二狭缝S2的内部的情况。然而，可利用绝缘材料而非源极线触点SCT来填充第二狭缝S2。
根据本公开的实施方式，用于形成单元插塞的第二孔和用于形成第二狭缝的第一孔通过一个工艺一起形成，以使得制造工艺可简化。另外，形成具有与第二孔相同的尺寸的第一孔以形成第二狭缝，以使得设置在与第二狭缝相邻的区域中的第二孔的尺寸的减小可最小化。
图14A、图14B和图14C是示出根据本公开的另一实施方式的栅极层叠结构的结构的平面图和截面图。
在图12A、图12B和图12C所示的本公开的上述实施方式中，描述了多个第一孔H1在第二狭缝区域S2_R中设置成一排。在本公开的另一实施方式中，多个第一孔H1可在第二狭缝区域S2_R中设置成多排。在实施方式中，多个第一孔H1可如图14C所示按锯齿形形状布置。
参照图14A，多个第一孔H1可在第一存储器区域MR1和第二存储器区域MR2之间的第二狭缝区域S2_R中在A-A’方向上布置成至少两排。设置在第一存储器区域MR1和第二存储器区域MR中的板电极25通过布置在第二狭缝区域S2_R中的多个第一孔H1使用湿法工艺彼此电间隔开和物理间隔开。
图14B是设置有图14A所示的板电极的层(B-B’)的平面图。参照图14B，通过将形成在第一孔H1内部的板电极25蚀刻至特定厚度来使形成在第二狭缝区域S2_R内的第一孔H1彼此连接，以使得形成在第一存储器区域MR1内的板电极25和形成在第二存储器区域MR2内的板电极25彼此物理间隔开和电间隔开。另外，形成在第一存储器区域MR1内的板电极25的与第二狭缝区域S2_R相邻的一个端部由于第一孔H1而具有波浪图案。形成在第二存储器区域MR2内的板电极25的与第二狭缝区域S2_R相邻的一个端部由于第一孔H1而具有波浪图案。形成在第一存储器区域MR1内的板电极25的一个端部和形成在第二存储器区域MR2内的板电极25的一个端部具有彼此面对并且彼此对称的波浪图案。
形成在第二狭缝区域S2_R内的彼此连接的第一孔H1可被定义为图3或图4所示的第二狭缝S2。根据本公开的另一实施方式的第二狭缝可具有这样的结构：设置成多排的多个第一孔H1彼此连接，并且第二狭缝的与第一存储器区域MR1相邻的表面和第二狭缝的与第二存储器区域MR2相邻的表面可具有彼此对称的波浪图案。
图14C是设置有图14A所示的层间绝缘层的层(C-C’)的平面图。参照图14C，在将上述板电极25蚀刻至特定厚度的工艺中不蚀刻形成在第二狭缝区域S2_R内的层间绝缘层11，因此，穿透层间绝缘层11的第一孔H1可被设置为彼此间隔开特定距离。
图15是示出根据本公开的实施方式的存储器系统的配置的框图。
参照图15，根据本公开的实施方式的存储器系统1000包括存储器装置1200和控制器1100。
存储器装置1200用于存储具有各种数据格式的数据信息(例如，文本、图形和软件代码)。存储器装置1200可以是非易失性存储器并且根据参照图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图12C、图13A和图13B描述的存储器装置的制造方法或参照图14A、图14B和图14C描述的存储器装置的制造方法来制造。存储器装置1200的结构和制造方法与上述相同，因此，将省略详细描述。
控制器1100连接到主机和存储器装置1200，并且响应于来自主机的请求而访问存储器装置1200。例如，控制器1100控制存储器装置1200的读操作、写操作、擦除操作和后台操作。
控制器1100包括随机存取存储器(RAM)1110、中央处理单元(CPU)1120、主机接口1130、纠错码(ECC)电路1140、存储器接口1150等。
RAM 1110可用作CPU 1120的工作存储器、存储器装置1200与主机之间的高速缓存存储器以及存储器装置1200与主机之间的缓冲存储器。RAM 1110可由静态随机存取存储器(SRAM)、只读存储器(ROM)等代替。
CPU 1120控制控制器1100的总体操作。例如，CPU 1120被配置为操作存储在RAM1110中的诸如闪存转换层(FTL)的固件。
主机接口1130被配置为与主机接口。例如，控制器1100使用诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和私有协议的各种接口协议中的至少一种来与主机通信。
ECC电路1140被配置为使用纠错码(ECC)来检测并纠正从存储器装置1200读取的数据中包括的错误。
存储器接口1150可被配置为与存储器装置1200接口。例如，存储器接口1150包括NAND接口或NOR接口。
控制器1100还可包括用于暂时地存储数据的缓冲存储器(未示出)。缓冲存储器可用于暂时地存储通过主机接口1130传送到外部的数据或者通过存储器接口1150从存储器装置1200传送的数据。控制器1100还可包括存储用于与主机接口的代码数据的ROM。
如上所述，根据本公开的实施方式的存储器系统1000包括具有改进的集成度和改进的特性的存储器装置1200，因此存储器系统1000的集成度和特性可改进。
图16是示出根据本公开的实施方式的存储器系统的配置的框图。以下，将省略与上述部分重复的部分的描述。
参照图16，根据本公开的实施方式的存储器系统1000’包括存储器装置1200’和控制器1100。控制器1100包括RAM 1110、CPU 1120、主机接口1130、ECC电路1140、存储器接口1150等。
存储器装置1200’可以是非易失性存储器并且根据参照图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图12C、图13A和图13B描述的存储器装置的制造方法或参照图14A、图14B和图14C描述的存储器装置的制造方法来制造。存储器装置1200’的结构和制造方法与上述相同，因此，将省略其详细描述。
存储器装置1200’可以是包括多个存储器芯片的多芯片封装。这多个存储器芯片被分成多个组，其被配置为经由第一通道至第k通道(CH1至CHk)与控制器1100通信。另外，包括在一个组中的存储器芯片可被配置为经由公共通道与控制器1100通信。作为参考，存储器系统1000’可被修改，使得一个存储器芯片连接到一个通道。
如上所述，根据本公开的实施方式的存储器系统1000’包括具有改进的集成度和改进的特性的存储器装置1200’，因此存储器系统1000’的集成度和特性可改进。具体地，存储器装置1200’被配置为多芯片封装，以使得存储器系统1000’的数据存储容量可增加，并且存储器系统1000’的操作速度可改进。
图17是示出根据本公开的实施方式的计算系统的配置的框图。以下，将省略与上述部分重复的部分的描述。
参照图17，根据本公开的实施方式的计算系统2000包括存储器装置2100、CPU2200、RAM 2300、用户接口2400、电源2500、系统总线2600等。
存储器装置2100存储通过用户接口2400提供的数据、由CPU 2200处理的数据等。另外，存储器装置2100通过系统总线2600电连接到CPU 2200、RAM 2300、用户接口2400、电源2500等。例如，存储器装置2100可通过控制器(未示出)或者直接连接到系统总线2600。当存储器装置2100直接连接到系统总线2600时，控制器的功能可由CPU 2200、RAM 2300等执行。
存储器装置2100可以是非易失性存储器并且根据参照图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图12C、图13A和图13B描述的存储器装置的制造方法或参照图14A、图14B和图14C描述的存储器装置的制造方法来制造。存储器装置2100的结构和制造方法与上述相同，因此，将省略其详细描述。
存储器装置2100可以是包括如参照图16描述的多个存储器芯片的多芯片封装。
如上所述配置的计算系统2000可以是计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码相机、3维电视、数字音频记录仪、数字音频播放器、数字图像记录仪、数字图像播放器、数字视频记录仪、数字视频播放器、用于在无线环境中通信信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息网络的各种电子装置之一、RFID装置等。
如上所述，根据本公开的实施方式的计算系统2000包括具有改进的集成度和改进的特性的存储器装置2100，因此计算系统2000的特性也可改进。
图18是示出根据本公开的实施方式的计算系统的框图。
参照图18，根据本公开的实施方式的计算系统3000包括软件层，该软件层包括操作系统3200、应用3100、文件系统3300、转换层3400等。另外，计算系统3000包括存储器装置3500等的硬件层。
操作系统3200可管理计算系统3000的软件资源、硬件资源等，并且控制中央处理单元的程序执行。应用3100是在计算系统3000上运行的各种应用程序之一，并且可以是由操作系统3200执行的实用程序。
文件系统3300意指用于管理计算系统3000中的数据、文件等的逻辑结构，并且根据规则来组织存储在存储器装置3500中的数据或文件。文件系统3300可根据计算系统3000中所使用的操作系统3200来确定。例如，当操作系统3200是微软的Windows操作系统之一时，文件系统3300可以是文件分配表(FAT)或NT文件系统(NTFS)。当操作系统3200是Unix/Linux操作系统之一时，文件系统3300可以是扩展文件系统(EXT)、Unix文件系统(UFS)或日志文件系统(JFS)。
在该图中，操作系统3200、应用3100和文件系统3300被示出为单独的块。然而，应用3100和文件系统3300可被包括在操作系统3200中。
响应于来自文件系统3300的请求，转换层3400将地址转换为适合于存储器装置3500的形式。例如，转换层3400将文件系统3300所生成的逻辑地址转换成存储器装置3500的物理地址。逻辑地址与物理地址之间的映射信息可被存储为地址转换表。例如，转换层3400可以是闪存转换层(FTL)、通用闪存链路层(ULL)等。
存储器装置3500可以是非易失性存储器并且根据参照图6、图7A、图7B、图8、图9A、图9B、图10、图11、图12A、图12B、图12C、图13A和图13B描述的存储器装置的制造方法或参照图14A、图14B和图14C描述的存储器装置的制造方法来制造。存储器装置3500的结构和制造方法与上述相同，因此，将省略其详细描述。
如上所述配置的计算系统3000可被分为在上层区域中执行的操作系统层以及在下层区域中执行的控制器层。应用3100、操作系统3200和文件系统3300被包括在操作系统层中，并且可由计算系统3000的工作存储器驱动。另外，转换层3400可被包括在操作系统层或控制器层中。
如上所述，根据本公开的实施方式的计算系统3000包括具有改进的集成度和改进的特性的存储器装置3500，因此计算系统3000的特性也可改进。
根据本公开，在形成将第一存储器区域和第二存储器区域彼此电隔离的狭缝的工艺中，第一存储器区域和第二存储器区域的栅电极可使用狭缝区域中的孔彼此隔离，以使得形成狭缝的工艺可更容易地执行。此外，不需要形成狭缝的工艺的任何附加掩模工艺，因此可均匀地形成与狭缝相邻的单元插塞的阈值数值。
尽管参考其实施方式的特定示例示出和描述了本公开，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可对其进行形式和细节上的各种改变。因此，本公开的范围不应限于实施方式的上述示例，而是应该不仅由所附权利要求，而且由其等同物确定。
在上述实施方式中，所有步骤可选择性地执行，或者可省略部分步骤。在各个实施方式中，步骤未必根据所描述的顺序执行，而是可重新布置。本说明书和附图中公开的实施方式仅是示例以方便本公开的理解，本公开不限于此。即，对于本领域技术人员而言应该显而易见的是，可基于本公开的技术范围进行各种修改。
此外，已在附图和说明书中描述了本公开的实施方式的示例。尽管这里使用了特定术语，但这些仅用于说明本公开的实施方式。因此，本公开不限于上述实施方式，在本公开的精神和范围内可进行许多变化。对于本领域技术人员而言应该显而易见，除了本文所公开的实施方式之外，还可基于本公开的技术范围进行各种修改。
相关申请的交叉引用
本申请要求2021年2月24日提交于韩国知识产权局的韩国专利申请号10-2021-0024839的优先权，其完整公开通过引用并入本文。

Claims (23)

1.一种存储器装置，该存储器装置包括：
设置在基板上的第一栅极层叠结构和第二栅极层叠结构；以及
狭缝，该狭缝设置在所述第一栅极层叠结构和所述第二栅极层叠结构之间以将所述第一栅极层叠结构和所述第二栅极层叠结构彼此电隔离，
其中，所述狭缝具有多个第一孔彼此连接的结构。
2.根据权利要求1所述的存储器装置，其中，在所述狭缝中，所述多个第一孔布置成一排以彼此连接，或者所述多个第一孔按锯齿形形状布置以彼此连接。
3.根据权利要求1所述的存储器装置，其中，所述基板包括第一存储器区域、第二存储器区域以及设置在所述第一存储器区域和所述第二存储器区域之间的狭缝区域，并且
其中，所述第一栅极层叠结构形成在所述第一存储器区域内，所述第二栅极层叠结构形成在所述第二存储器区域内，并且所述狭缝形成在所述狭缝区域内。
4.根据权利要求3所述的存储器装置，其中，所述第一栅极层叠结构和所述第二栅极层叠结构包括交替地层叠的多个板电极和多个层间绝缘层。
5.根据权利要求4所述的存储器装置，其中，所述多个第一孔在所述狭缝区域内将所述第一栅极层叠结构的多个板电极和所述第二栅极层叠结构的多个板电极彼此电隔离和物理隔离。
6.根据权利要求4所述的存储器装置，其中，所述第一栅极层叠结构的多个层间绝缘层和所述第二栅极层叠结构的多个层间绝缘层延伸到所述狭缝区域中以彼此连接，并且
其中，所述多个第一孔在所述狭缝区域内穿透所述第一栅极层叠结构的多个层间绝缘层和所述第二栅极层叠结构的多个层间绝缘层。
7.根据权利要求4所述的存储器装置，其中，所述第一栅极层叠结构的板电极的与所述狭缝相邻的一个端部具有第一波浪图案。
8.根据权利要求7所述的存储器装置，其中，所述第二栅极层叠结构的板电极的与所述狭缝相邻的一个端部具有第二波浪图案。
9.根据权利要求8所述的存储器装置，其中，所述第一波浪图案和所述第二波浪图案彼此对称。
10.根据权利要求1所述的存储器装置，其中，所述第一栅极层叠结构和所述第二栅极层叠结构中的每一个包括朝着所述基板垂直延伸的单元插塞。
11.根据权利要求1所述的存储器装置，该存储器装置还包括形成在所述狭缝的内部的源极线触点。
12.一种制造存储器装置的方法，该方法包括以下步骤：
通过在基板上交替地层叠多个层间绝缘层和多个牺牲层来形成层叠结构，其中，所述基板包括第一存储器区域、第二存储器区域以及所述第一存储器区域和所述第二存储器区域之间的狭缝区域；
形成在所述狭缝区域内穿透所述层叠结构的多个第一孔以及在所述第一存储器区域和所述第二存储器区域内穿透所述层叠结构的第二孔；
在所述第二孔中形成单元插塞；
在通过所述第一孔的内侧壁暴露的所述牺牲层被去除之后，通过在所述牺牲层被去除的空间中填充导电层来形成板电极层；以及
通过蚀刻通过所述第一孔暴露的板电极来将设置在所述第一存储器区域内的板电极层和设置在所述第二存储器区域内的板电极层彼此电隔离。
13.根据权利要求12所述的方法，其中，所述多个第一孔在所述狭缝区域内布置成一排，或者在所述狭缝区域内按锯齿形形状布置。
14.根据权利要求12所述的方法，该方法还包括以下步骤：在所述第二孔中形成所述单元插塞之前，在所述狭缝区域内在所述层叠结构的顶部形成遮蔽所述第一孔的开口的掩模图案。
15.根据权利要求12所述的方法，其中，在将所述板电极层彼此电隔离的步骤中，设置在所述第一存储器区域内的板电极层的与所述第一孔相邻的一个端部被蚀刻为具有第一波浪图案，并且设置在所述第二存储器区域内的板电极层的与所述第一孔相邻的一个端部被蚀刻为具有第二波浪图案。
16.根据权利要求15所述的方法，其中，所述第一波浪图案和所述第二波浪图案彼此对称。
17.根据权利要求12所述的方法，其中，在将所述板电极层彼此电隔离的步骤中，蚀刻并去除形成在所述狭缝区域内的所述板电极层，使得所述多个第一孔彼此连接。
18.根据权利要求12所述的方法，该方法还包括以下步骤：
在将所述板电极层彼此电隔离之后，在所述板电极层被蚀刻的空间中形成覆盖图案；以及
在所述狭缝的内部形成源极线触点。
19.一种制造存储器装置的方法，该方法包括以下步骤：
通过在基板上交替地层叠多个层间绝缘层和多个牺牲层来形成层叠结构，其中，所述基板包括第一存储器区域、第二存储器区域以及所述第一存储器区域和所述第二存储器区域之间的狭缝区域；
在所述狭缝区域内形成穿透所述层叠结构的多个孔；
通过所述多个孔去除所述牺牲层；
通过在所述牺牲层被去除的空间中填充导电层来形成板电极层；以及
通过所述多个孔去除形成在所述狭缝区域内的所述板电极层。
20.根据权利要求19所述的方法，其中，在去除所述板电极层的步骤中，形成在所述第一存储器区域内的板电极层和形成在所述第二存储器区域内的板电极层彼此电隔离和物理隔离。
21.根据权利要求19所述的方法，其中，在去除所述板电极层的步骤中，蚀刻并去除形成在所述狭缝区域内的所述板电极层，使得所述多个孔彼此连接。
22.根据权利要求19所述的方法，其中，在去除所述板电极层的步骤中，设置在所述第一存储器区域内的板电极层的与所述孔相邻的一个端部被蚀刻为具有第一波浪图案，并且设置在所述第二存储器区域内的板电极层的与所述孔相邻的一个端部被蚀刻为具有第二波浪图案。
23.根据权利要求22所述的方法，其中，所述第一波浪图案和所述第二波浪图案彼此对称。
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