CN115643758A - 半导体存储器装置及其制造方法 - Google Patents

半导体存储器装置及其制造方法 Download PDF

Info

Publication number
CN115643758A
CN115643758A CN202210034893.6A CN202210034893A CN115643758A CN 115643758 A CN115643758 A CN 115643758A CN 202210034893 A CN202210034893 A CN 202210034893A CN 115643758 A CN115643758 A CN 115643758A
Authority
CN
China
Prior art keywords
layer
channel
source layer
substrate
gate stack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210034893.6A
Other languages
English (en)
Inventor
李东奂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN115643758A publication Critical patent/CN115643758A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供了一种半导体存储器装置及其制造方法。该半导体存储器装置包括：栅极层叠结构，其包括在垂直方向上交替地层叠在基板上的层间绝缘层和导电图案；多个沟道结构，所述多个沟道结构穿透栅极层叠结构，所述多个沟道结构中的每一个的一个端部突出超过栅极层叠结构的边界；以及源极层，该源极层形成在栅极层叠结构上。所述多个沟道结构中的每一个的突出的端部延伸到源极层中。所述多个沟道结构中的每一个的突出的端部具有平坦截面。

Description

半导体存储器装置及其制造方法
技术领域
本公开总体上涉及电子装置，更具体地，涉及一种具有垂直沟道结构的半导体存储器装置及其制造方法。
背景技术
最近计算机环境的范式已转变为计算系统可随时随地使用的普适计算环境。这促使越来越多地使用诸如移动电话、数字相机、笔记本计算机等的便携式电子装置。这些便携式电子装置通常可包括使用半导体存储器装置的存储器系统，即，数据存储装置。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。
由于不存在机械驱动部分，使用半导体存储器装置的数据存储装置具有优异的稳定性和耐久性、高信息存取速度和低功耗。在具有这些优点的存储器系统的示例中，数据存储装置包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、固态驱动器(SSD)等。
半导体存储器装置通常被分类为易失性存储器装置和非易失性存储器装置。
非易失性存储器装置具有相对慢的写速度和读速度，但即使当供电中断时仍保留所存储的数据。因此，非易失性存储器装置用于存储不管是否供电都要保留的数据。非易失性存储器的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪存被分类为NOR型闪存和NAND型闪存。
发明内容
根据本公开的一方面，提供了一种半导体存储器装置，该半导体存储器装置包括：栅极层叠结构，其包括在垂直方向上交替地层叠在基板上的层间绝缘层和导电图案；多个沟道结构，所述多个沟道结构穿透栅极层叠结构，所述多个沟道结构中的每一个的一个端部突出超过栅极层叠结构的边界；以及源极层，该源极层形成在栅极层叠结构上，其中，所述多个沟道结构中的每一个的突出的端部延伸到源极层中，并且其中，所述多个沟道结构中的每一个的突出的端部具有平坦截面。
根据本公开的另一方面，提供了一种制造半导体存储器装置的方法，该方法包括以下步骤：在第一基板上形成存储器单元阵列，其中，该存储器单元阵列包括：具有在垂直方向上交替地层叠的层间绝缘层和导电图案的栅极层叠结构，穿透栅极层叠结构的多个沟道结构，所述多个沟道结构各自具有延伸到第一基板中的端部，以及从所述多个沟道结构与栅极层叠结构之间延伸至所述多个沟道结构中的每一个的端部与第一基板之间的存储器层；去除第一基板以暴露存储器层；在包括存储器层的整个结构的顶部形成第一源极层；执行蚀刻工艺以暴露存储器层、沟道结构和第一源极层并且将存储器层、沟道结构和第一源极层平整(level)至相同的高度；以及在存储器层、沟道结构和第一源极层上形成第二源极层。
根据本公开的另一方面，提供了一种制造半导体存储器装置的方法，该方法包括以下步骤：在第一基板上形成存储器单元阵列，其中，该存储器单元阵列包括：具有在垂直方向上交替地层叠的层间绝缘层和导电图案的栅极层叠结构，穿透栅极层叠结构的多个沟道结构，所述多个沟道结构各自具有延伸到第一基板中的端部，以及从所述多个沟道结构与栅极层叠结构之间延伸至所述多个沟道结构中的每一个的端部与第一基板之间的存储器层；形成连接到存储器单元阵列的位线；去除第一基板以暴露存储器层；在包括存储器层的整个结构的顶部上形成第一源极层；通过执行化学机械平坦化(CMP)工艺来蚀刻第一源极层、存储器层和所述多个沟道结构中的每一个的端部；以及在包括经平坦化的第一源极层、存储器层和所述多个沟道结构中的每一个的端部的整个结构的顶部上形成第二源极层。
附图说明
现在将在下文参照附图更充分地描述示例实施方式；然而，它们可按照不同的形式具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
图2是示出图1所示的存储器单元阵列的电路图。
图3是示意性地示出根据本公开的实施方式的半导体存储器装置的立体图。
图4是示出图1所示的存储器单元阵列的截面图。
图5A至图5F、图6、图7和图8A至图8D是示出根据本公开的实施方式的半导体存储器装置的制造方法的截面图。
图9是示出根据本公开的实施方式的存储器系统的配置的框图。
图10是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按各种形式实现，不能被解释为限于本文中所阐述的实施方式。
以下，将参照附图详细描述本公开的示例性实施方式，以便于本领域技术人员能够容易地实现本公开的技术精神。
实施方式提供了一种能够在将具有垂直沟道结构的沟道层和源极层彼此连接的工艺中抑制图案缺陷的半导体存储器装置和该半导体存储器装置的制造方法。
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置10可包括外围电路PC和存储器单元阵列20。
外围电路PC可被配置为控制将数据存储在存储器单元阵列20中的编程操作、输出存储在存储器单元阵列20中的数据的读操作以及擦除存储在存储器单元阵列20中的数据的擦除操作。
在实施方式中，外围电路PC可包括电压发生器31、行解码器33、控制逻辑35和页缓冲器组37。
存储器单元阵列20可包括多个存储块。存储器单元阵列20可通过字线WL连接到行解码器33并且通过位线BL连接到页缓冲器组37。
控制逻辑35可响应于命令CMD和地址ADD而控制电压发生器31、行解码器33和页缓冲器组37。
电压发生器31可基于控制逻辑35生成用于编程操作、读操作和擦除操作的各种操作电压(例如，擦除电压、接地电压、编程电压、验证电压、通过电压和读电压)。
行解码器33可基于控制电路35选择存储块。行解码器33可将操作电压施加到连接到所选存储块的字线WL。
页缓冲器组37可通过位线BL连接到存储器单元阵列20。页缓冲器组37可在编程操作中基于控制逻辑35暂时存储从输入/输出电路(未示出)接收的数据。页缓冲器组37可在读操作或验证操作中基于控制逻辑35感测位线BL的电压或电流。页缓冲器组37可基于控制电路35选择位线BL。
结构上，存储器单元阵列20可与外围电路PC的一部分交叠。
图2是示出图1所示的存储器单元阵列的电路图。
参照图2，存储器单元阵列20可包括连接在源极线SL和多条位线BL之间的多个单元串CS1和CS2。多个单元串CS1和CS2可共同连接到多条字线WL1至WLn。
多个单元串CS1和CS2中的每一个可包括连接到源极线SL的至少一个源极选择晶体管SST、连接到位线BL的至少一个漏极选择晶体管DST以及串联连接在源极选择晶体管SST和漏极选择晶体管DST之间的多个存储器单元MC1至MCn。
多个存储器单元MC1至MCn的栅极可分别连接到层叠以彼此间隔开的多条字线WL1至WLn。两条或更多条漏极选择线DSL1和DSL2可在同一高度彼此间隔开。
源极选择晶体管SST的栅极可连接到源极选择线SSL。漏极选择晶体管DST的栅极可连接到与漏极选择晶体管DST的栅极对应的漏极选择线。
源极线SL可连接到源极选择晶体管SST的源极。漏极选择晶体管DST的漏极可连接到与漏极选择晶体管DST的漏极对应的位线。
多个单元串CS1和CS2可被分成分别连接到两条或更多条漏极选择线DSL1和DSL2的串组。连接到同一字线和同一位线的单元串可由不同的漏极选择线独立地控制。另外，连接到同一漏极选择线的单元串可由不同的位线独立地控制。
在实施方式中，两条或更多条漏极选择线DSL1和DSL2可包括第一漏极选择线DSL1和第二漏极选择线DSL2。多个单元串CS1和CS2可包括连接到第一漏极选择线DSL1的第一单元串组的第一单元串CS1和连接到第二漏极选择线DSL2的第二单元串组的第二单元串CS2。
图3是示意性地示出根据本公开的实施方式的半导体存储器装置的立体图。
参照图3，半导体存储器装置10可包括设置在基板SBU上的外围电路以及与外围电路PC交叠的栅极层叠结构GST。
各个栅极层叠结构GST可包括源极选择线SSL、多条字线WL1至WLn以及在同一高度通过隔离结构DSM彼此隔离的两条或更多条漏极选择线DSL1和DSL2。
源极选择线SSL和多条字线WL1至WLn可在第一方向X和第二方向Y上延伸并且可形成为平行于基板SUB的顶表面的平板形状。第一方向X可以是XYZ坐标系中X轴面向的方向，第二方向Y可以是XYZ坐标系中Y轴面向的方向。
多条字线WL1至WLn可在第三方向Z上层叠以彼此间隔开。第三方向Z可以是XYZ坐标系中Z轴面向的方向。多条字线WL1至WLn可设置在两条或更多条漏极选择线DSL1和DSL2与源极选择线SSL之间。
栅极层叠结构GST可通过狭缝SI彼此隔离。隔离结构DSM可形成为在第三方向Z上比狭缝SI短，并且可与多条字线WL1至WLn交叠。
隔离结构DSM和狭缝SI中的每一个可按线性形状延伸，按锯齿形形状延伸，或者按波浪形式延伸。隔离结构DSM和狭缝SI中的每一个的宽度可根据设计规则不同地改变。
根据实施方式，源极选择线SSL可被设置为比两条或更多条漏极选择线DSL1和DSL2更靠近外围电路PC。
半导体存储器装置10可包括设置在栅极层叠结构GST与外围电路PC之间的源极线SL以及与外围电路PC间隔开比源极线SL更远的多条位线BL。栅极层叠结构GST可设置在多条位线BL与源极线SL之间。
图4是示出图1所示的存储器单元阵列的截面图。
参照图4，在存储器单元阵列中，下结构U和上结构T可彼此粘附，并且串线结构STL_S可设置在上结构T的顶部上。
上结构T可包括通过狭缝SI隔离的栅极层叠结构GST、穿透栅极层叠结构GST的沟道结构CH、沿着各个沟道结构CH的侧壁延伸的存储器层ML以及设置在栅极层叠结构GST下方的位线41和第一连接结构C1。
栅极层叠结构GST可包括在垂直方向上交替地层叠的层间绝缘层ILD和导电图案CP1至CPn。导电图案CP1至CPn中的每一个可包括各种导电材料，包括掺杂硅层、金属层、金属硅化物层和屏障层等。导电图案CP1至CPn中的每一个可包括两种或更多种类型的导电材料。例如，导电图案CP1至CPn中的每一个可包括钨和围绕钨的表面的氮化钛层(TiN)。钨是低电阻金属并且可减小导电图案CP1至CPn的电阻。氮化钛层TiN是屏障层并且可防止钨和层间绝缘层ILD之间的直接接触。
导电图案CP1至CPn当中的与位线41相邻的第一导电图案CP1可用作漏极选择线DSL。在另一实施方式中，与位线41相邻并且连续层叠的两个或更多个导电图案可用作漏极选择线。导电图案CP1至CPn当中的与第一源极层SL1和第二源极层SL2相邻的第n导电图案CPn可用作源极选择线SSL。在另一实施方式中，与第一源极层SL1和第二源极层SL2相邻并且连续层叠的两个或更多个导电图案可用作源极选择线。在垂直方向上彼此相邻并且设置在漏极选择线和源极选择线之间的导电图案(例如，CP2至CPn-1)可用作上面参照图2描述的字线WL1至WLn。
沟道结构CH可在垂直方向上穿透栅极层叠结构GST，并且沟道结构CH的一个端部可形成为比栅极层叠结构GST突出更远。沟道结构CH可形成为中空型。沟道结构CH可包括填充在其中央区域中的芯绝缘层11、位于芯绝缘层11的下端的掺杂半导体层13以及围绕芯绝缘层11和掺杂半导体层13的表面的沟道层15。沟道层15可用作与之对应的单元串的沟道区域。沟道层15可由半导体材料形成。在实施方式中，沟道层15可包括硅层。沟道结构CH可形成为比设置在栅极层叠结构GST的最上部的层间绝缘层ILD突出更远。突出端部(即，沟道结构CH的芯绝缘层11和沟道层15)可形成为穿透第一源极层SL1并且直接连接到第二源极层SL2。比栅极层叠结构GST突出更远的芯绝缘层11和沟道层15可延伸至相同的高度。
存储器层ML可形成为围绕沟道结构CH的表面。存储器层ML可包括围绕沟道结构CH的沟道层的隧道绝缘层TI、围绕隧道绝缘层TI的数据存储层DS和围绕数据存储层DS的阻挡绝缘层BI。存储器层ML可形成为在垂直方向上具有与沟道结构CH相同的长度。存储器层ML可形成为比设置在栅极层叠结构GST的最上部的层间绝缘层ILD突出更远。存储器层ML的突出端部可形成为穿透第一源极层SL1并且直接连接到第二源极层SL2。比栅极层叠结构GST突出更远的芯绝缘层11、沟道层15和存储器层ML可延伸至相同的高度。存储器层ML可被定义为包括在沟道结构CH中的组件。换言之，比栅极层叠结构GST突出更远的芯绝缘层11、沟道层15和存储器层ML可在沟道结构CH的顶部具有平坦端部。
位线41可设置在栅极层叠结构GST下方。位线41可通过穿透多个绝缘层21、25和27的接触插塞31连接到沟道结构CH。位线41可通过第一绝缘结构51和第二绝缘结构81与基板SUB间隔开。
第一连接结构1st_CS可包括第一绝缘结构51和形成在第一绝缘结构51中的第一连接结构C1。第一连接结构C1可包括各种导电图案63、65和67。第一绝缘结构51可包括层叠在位线41和第二绝缘结构81之间的两个或更多个绝缘层51A至51D。
下结构U可包括形成在基板SUB上的具有多个晶体管TR和元件隔离层ISO的CMOS电路结构CMOS，并且可包括形成在CMOS电路结构CMOS上的第二连接结构2nd_CS。元件隔离层ISO可包括掩埋在基板SUB中的绝缘材料。
第二连接结构2nd_CS可包括形成在基板SUB上的第二绝缘结构81和形成在第二绝缘结构81中的第二连接结构C2。各个第二连接结构C2可包括掩埋在第二绝缘结构81中的各种导电图案83、85、87、89和91。第二绝缘结构81可包括依次层叠的两个或更多个绝缘层81A至81D。
上结构T和下结构U可具有上结构T通过接合工艺粘附到下结构U的结构。例如，上结构T的第一连接结构1st_CS的暴露的导电图案67和下结构U的第二连接结构2nd_CS的暴露的导电图案91可被设置为彼此面对并且彼此粘附。导电图案67和导电图案91可被定义为接合金属。
串线结构STL_S可设置在上结构T上。串线结构STL_S可设置在栅极层叠结构GST的顶部上。串线结构STL_S可包括与比栅极层叠结构GST突出更远的沟道结构CH接触的第一源极层SL1和第二源极层SL2、设置在第二源极层SL2的顶部上的绝缘层93和上线99以及穿透绝缘层93以将第二源极层SL2连接到上线99的至少一个接触插塞CT。
接触插塞CT可包括接触导电层95和围绕接触导电层95的侧壁的扩散屏障97。各个接触插塞CT将一个导电层93和一条上线99彼此电连接。
第一源极层SL1和第二源极层SL2、接触插塞CT和上线99可用作图2所示的源极线SL。
图5A至图5F、图6、图7和图8A至图8D是示出根据本公开的实施方式的半导体存储器装置的制造方法的截面图。
图5A至图5F是示出在第一基板上形成存储器单元阵列、第一线阵列和第一连接结构的工艺的截面图。
参照图5A，第一材料层111和第二材料层113可逐个地交替层叠在第一基板101上。
第一基板101可由蚀刻速率与第一材料层111和第二材料层113的蚀刻速率不同的材料形成。例如，基板101可包括硅。
在实施方式中，第一材料层111可由用于上面参照图4描述的层间绝缘层ILD的绝缘材料形成。第二材料层113可由蚀刻速率与第一材料层111的蚀刻速率不同的材料形成。例如，第一材料层111可包括氧化硅，第二材料层113可包括氮化硅。在以下附图中，示出第一材料层111由绝缘材料形成并且第二材料层113形成为牺牲层的实施方式，但是本公开不限于此。第一材料层111和第二材料层113的性质可不同地改变。例如，第一材料层111可由用于上面参照图4描述的层间绝缘层ILD的绝缘材料形成，第二材料层113可由用于上面参照图4描述的导电图案CP1至CPn的导电材料形成。
参照图5B，可在第一材料层111和第二材料层113的层叠结构上形成具有第一开口125的第一掩模图案121。随后，可通过第一掩模图案121的第一开口125形成穿透第一材料层111和第二材料层113的沟道孔115。沟道孔115可延伸到基板101中至基板101的部分深度。根据用于形成沟道孔115的蚀刻材料，沟道孔115可由各种形状形成。
在实施方式中，可使用第一蚀刻材料来形成沟道孔115。第一材料层111和第二材料层113相对于第一蚀刻材料的蚀刻速度可比第一基板101相对于第一蚀刻材料的蚀刻速度快。结果，延伸到第一基板101中的沟道孔115的端部的宽度可形成为比穿透第一材料层111和第二材料层113的沟道孔115的端部的宽度窄。
参照图5C，可在沟道孔115中形成存储器层137和沟道结构147。延伸到第一基板101中的沟道结构147的侧壁和沟道结构147的端部可由存储器层137围绕。
形成存储器层137的工艺可包括在各个沟道孔115的表面上依次层叠阻挡绝缘层135、数据存储层133和隧道绝缘层131的工艺。阻挡绝缘层135、数据存储层133和隧道绝缘层131可包括与上面参照图4描述的阻挡绝缘层BI、数据存储层DS和隧道绝缘层TI相同的材料。存储器层137可形成为衬垫形状，并且各个沟道孔115的中央区域可由存储器层137限定。
随后，可通过在存储器层137的表面上形成沟道层141来形成沟道结构147。沟道层141可包括用作沟道区域的半导体层。例如，沟道层141可包括硅。
在实施方式中，沟道层141可形成为衬垫形状，并且各个沟道孔115的中央区域可包括未被沟道层141填充的部分。当沟道层141形成为衬垫形状时，形成沟道结构147的工艺可包括在沟道层141上的各个沟道孔的中央区域中填充芯绝缘层143的工艺、通过蚀刻芯绝缘层143的一部分来在各个沟道孔115的中央区域的部分处限定凹陷区域的工艺以及利用掺杂半导体层145填充凹陷区域的工艺。芯绝缘层143可包括氧化物，并且掺杂半导体层145可包括导电型掺杂剂。导电型掺杂剂可包括用于结的n型掺杂剂。导电型掺杂剂可包括反掺杂p型掺杂剂。
在另一实施方式中，沟道层141可形成为填充各个沟道孔115的中央区域，并且可省略芯绝缘层143和掺杂半导体层145。当芯绝缘层143和掺杂半导体层145被省略时，形成沟道结构147的工艺还可包括将导电型掺杂剂掺杂到沟道层141中的工艺。
参照图5D，可在图5C所示的第一掩模图案121被去除之后形成第一绝缘层151。
随后，可形成狭缝153。狭缝153可穿透第一绝缘层151并且穿透第一材料层111和第二材料层113的层叠结构。狭缝153可对应于图4所示的狭缝SI。随后，可通过选择性地去除通过狭缝153暴露的第二材料层113来限定水平空间155。水平空间155可限定在沿垂直方向彼此相邻的第一材料层111之间。
参照图5E，分别通过狭缝153利用第三材料层157填充图5D所示的水平空间155。第三材料层157可以是上面参照图4描述的导电图案CP1至CPn。第三材料层157可填充水平空间155以围绕沟道结构147和存储器层137。
如上所述，可通过利用作为导电图案的第三材料层157替换作为牺牲层的第二材料层113来在第一基板101上形成栅极层叠结构150。栅极层叠结构150可包括作为层间绝缘层的第一材料层111和作为导电图案的第三材料层157交替地层叠的结构。栅极层叠结构150可被沟道结构147穿透，并且沟道结构147可延伸到第一基板101中。存储器层137可围绕沟道结构147，从而在沟道结构147与栅极结构150之间以及沟道结构147与第一基板101之间提供屏障。
通过上面参照图5A至图5E描述的工艺，可在第一基板101上形成上面参照图3描述的具有多个单元串CS1和CS2的存储块。各个单元串可包括串联连接的漏极选择晶体管DST和存储器单元MC1至MCn。上面参照图3描述的漏极选择晶体管DST和存储器单元MC1至MCn可将沟道结构147和第三材料层137的交叉部分限定为图5E所示的导电图案，并且可通过沟道结构147串联连接。
随后，可形成侧壁绝缘层161，从而覆盖栅极层叠结构150的侧壁。随后，可形成第二绝缘层163，从而填充狭缝153并且延伸以覆盖侧壁绝缘层161和第一绝缘层151。
参照图5F，可在第二绝缘层163上形成第三绝缘层171。随后，可形成接触插塞173，从而穿透第三绝缘层171或者穿透第三绝缘层171和第二绝缘层163。接触插塞173可延伸以与沟道结构147接触。
随后，可形成第一线阵列175。第一线阵列175可以是连接到接触插塞173的位线。随后，可形成覆盖第一线阵列175的第一绝缘结构181。第一绝缘结构181可包括两个或更多个绝缘层181A至181D。第一连接结构185、189、191和193可被掩埋在第一绝缘结构181中。第一连接结构185、189、191和193可通过接触插塞(未示出)彼此电连接。
第一连接结构185、189、191和193可包括第一接合金属193，其具有暴露于第一绝缘结构181的外部的表面。
图6是示出在第二基板上形成CMOS电路和第二连接结构的工艺的截面图。
参照图6，可包括形成构成互补金属氧化物半导体(CMOS)电路的多个晶体管200的工艺。
第二基板201可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或者通过选择性外延生长工艺形成的外延薄膜。
各个晶体管200可形成在第二基板201的通过隔离层203分隔的有源区域中。各个晶体管200可包括层叠在与之对应的有源区域上的栅极绝缘层207和栅电极209以及形成在栅电极209两侧的有源区域中的结205a和205b。结205a和205b可包括用于实现与之对应的晶体管的导电型掺杂剂。结205a和205b可包括n型掺杂剂和p型掺杂剂中的至少一种。
在形成多个晶体管200之后，可形成第二连接结构220和第二绝缘结构211。第二连接结构220可连接到构成CMOS电路的晶体管200，并且第二绝缘结构211可覆盖第二连接结构220和晶体管200。
第二绝缘结构211可包括两个或更多个绝缘层211A至211D。第二连接结构220可被掩埋在第二绝缘结构211中。各个第二连接结构220可包括多个导电图案213、215、217、219、221和223。第二绝缘结构211和第二连接结构220不限于附图所示的示例，而是可不同地改变。
包括在各个第二连接结构220中的导电图案213、215、217、219、221和223可包括第二接合金属223，其具有暴露于外部的表面。
图7是示出允许第一连接结构和第二连接结构彼此粘附的工艺的截面图。
参照图7，第一基板101和第二基板201可对准，使得第一基板101上的第一接合金属193和第二基板201上的第二接合金属223可彼此接触。第一接合金属193和第二接合金属223可包括各种金属，并且包括例如铜。
随后，第一接合金属193和第二接合金属223可彼此粘附。为此，在对第一接合金属193和第二接合金属223施加热之后，第一接合金属193和第二接合金属223可固化。然而，本公开不限于此，可引入将第一接合金属193和第二接合金属223彼此连接的各种工艺。
图8A至图8D是示出在栅极层叠结构150上形成连接到多个单元串的串线的工艺的截面图。
参照图8A，可去除图7所示的第一基板101。当第一基板101被去除时，存储器层137可用作蚀刻停止层。因此，比栅极层叠结构150突出更远的沟道层141可由存储器层137保护。
随后，可通过执行离子注入工艺来向用作源极选择晶体管的沟道的沟道层14中注入硼。因此，可调节源极选择晶体管的阈值电压。
参照图8B，可在栅极层叠结构150上形成第一源极层301以覆盖比栅极层叠结构150突出更远的存储器层137。第一源极层301可形成为掺杂有N型杂质的多晶硅层。
随后，可执行蚀刻工艺以暴露芯绝缘层143。可优选使用化学机械平坦化(CMP)工艺来执行蚀刻工艺。在暴露芯绝缘层143的蚀刻工艺中，存储器层137的端部可被蚀刻为具有均匀高度。作为通过使用CMP工艺执行蚀刻工艺而获得的结果，第一源极层301、存储器层137、沟道层141和芯绝缘层143的上表面可具有均匀高度。
参照图8C，可在第一源极层301、存储器层137和沟道层141以及芯绝缘层143的顶部上形成第二源极层302。第二源极层302可形成为掺杂有N型杂质的多晶硅层。第二源极层302可在与沟道层141直接接触的同时连接到沟道层141。
随后，利用热处理工艺，使得第一源极层301和第二源极层302中的杂质扩散到沟道层141中。热处理工艺可使用激光来进行热处理。可通过使用激光的热处理工艺来对第二源极层302和沟道层141彼此接触的区域进行局部热处理。
参照图8D，可形成覆盖第二源极层302的层间绝缘层305。随后，可形成穿透层间绝缘层305的至少一个接触插塞315。接触插塞315可与第二源极层302接触。接触插塞315可包括形成在接触孔的侧壁上的扩散屏障311以及填充接触孔的接触导电层313。
随后，在层间绝缘层350上形成连接到接触插塞315的上线317。第一源极层301、第二源极层302、接触插塞315和上线317可被定义为图2所示的源极线SL。
图9是示出根据本公开的实施方式的存储器系统1100的配置的框图。
参照图9，存储器系统1100可包括半导体存储器装置1120和存储控制器1110。
半导体存储器装置1120可以是配置有多个闪存芯片的多芯片封装。半导体存储器装置1120可以是参照图1至图4描述的半导体存储器装置。
存储控制器1110可控制半导体存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM1111可用作CPU 1112的操作存储器，CPU 1112可执行对存储控制器1110的数据交换的总体控制操作，并且主机接口1113可包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114可检测并纠正包括在从半导体存储器装置1120读取的数据中的错误，并且存储器接口1115可与半导体存储器装置1120接口。另外，存储控制器1110还可包括存储用于与主机接口的代码数据等的只读存储器(ROM)。
如上所述配置的存储器系统1100可以是存储卡或固态盘(SSD)，其中半导体存储器装置1120与控制器1110组合。例如，当存储器系统1100是SSD时，存储控制器1100可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机系统接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议的各种接口协议中的一种来与外部(例如，主机)通信。
图10是示出根据本公开的实施方式的计算系统的配置的框图。
参照图10，计算系统1200可包括CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210，它们电连接到系统总线1260。当计算系统1200是移动装置时，还可包括用于向计算系统1200供应操作电压的电池，并且还可包括应用芯片组、图像处理器、移动D-RAM等。
根据本公开，可防止在将垂直沟道结构的沟道层和源极层彼此连接的工艺中用于暴露沟道层的垂直沟道结构的蚀刻工艺中形成角状物(horn)，因此，可抑制半导体存储器装置的图案缺陷。
尽管参考其特定示例性实施方式示出和描述了本公开，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可对其进行形式和细节上的各种改变。因此，本公开的范围不应限于上述示例性实施方式，而是应该不仅由所附权利要求，而且由其等同物确定。
在上述实施方式中，所有步骤可选择性地执行，或者可省略部分步骤。在各个实施方式中，步骤未必根据所描述的顺序执行，而是可重新布置。本说明书和附图中公开的实施方式仅是示例以方便本公开的理解，本公开不限于此。即，对于本领域技术人员而言应该显而易见的是，可基于本公开的技术范围进行各种修改。
此外，已在附图和说明书中描述了本公开的示例性实施方式。尽管这里使用了特定术语，但这些术语仅用于说明本公开的实施方式。因此，本公开不限于上述实施方式，在本公开的精神和范围内可进行许多变化。对于本领域技术人员而言应该显而易见，除了本文所公开的实施方式之外，还可基于本公开的技术范围进行各种修改。
相关申请的交叉引用
本申请要求2021年7月6日提交于韩国知识产权局的韩国专利申请号10-2021-0088742的优先权，其完整公开通过引用并入本文。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
栅极层叠结构，该栅极层叠结构包括在垂直方向上交替地层叠在基板上的层间绝缘层和导电图案；
多个沟道结构，所述多个沟道结构穿透所述栅极层叠结构，所述多个沟道结构中的每一个的一个端部突出超过所述栅极层叠结构的边界；以及
源极层，该源极层形成在所述栅极层叠结构上，
其中，所述多个沟道结构中的每一个的突出的端部延伸到所述源极层中，并且
其中，所述多个沟道结构中的每一个的突出的端部具有平坦截面。
2.根据权利要求1所述的半导体存储器装置，其中，所述多个沟道结构中的每一个包括：
芯绝缘层，该芯绝缘层在所述垂直方向上延伸；
沟道层，该沟道层围绕所述芯绝缘层的侧壁；以及
存储器层，该存储器层围绕所述沟道层的侧壁，并且
其中，所述芯绝缘层的上端部、所述沟道层的上端部和所述存储器层的上端部向上突出并且延伸至相同的高度。
3.根据权利要求2所述的半导体存储器装置，其中，所述沟道层的上端部与所述源极层直接接触。
4.根据权利要求2所述的半导体存储器装置，其中，所述源极层包括依次层叠在所述栅极层叠结构的顶部上的第一源极层和第二源极层，并且
其中，所述多个沟道结构中的每一个的突出的端部穿透所述第一源极层并且与所述第二源极层接触。
5.根据权利要求4所述的半导体存储器装置，其中，所述沟道层的上端部与所述第二源极层接触。
6.根据权利要求4所述的半导体存储器装置，其中，所述第一源极层、所述芯绝缘层、所述沟道层和所述存储器层的上表面延伸至相同的高度。
7.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括设置在所述源极层上方的上线。
8.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括连接到所述多个沟道结构中的每一个的下端部的位线，该位线设置在所述基板和所述栅极层叠结构之间。
9.根据权利要求8所述的半导体存储器装置，该半导体存储器装置还包括：
导电连接线，所述导电连接线设置在所述位线的下层中；
绝缘结构，该绝缘结构围绕所述导电连接线；以及
导电连接结构，所述导电连接结构穿透所述绝缘结构并且将所述导电连接线连接到互补金属氧化物半导体CMOS电路。
10.一种制造半导体存储器装置的方法，该方法包括以下步骤：
在第一基板上形成存储器单元阵列，其中，该存储器单元阵列包括：
栅极层叠结构，该栅极层叠结构具有在垂直方向上交替地层叠的层间绝缘层和导电图案，
多个沟道结构，所述多个沟道结构穿透所述栅极层叠结构，所述多个沟道结构各自具有延伸到所述第一基板中的端部，以及
存储器层，该存储器层从所述多个沟道结构与所述栅极层叠结构之间延伸至所述多个沟道结构中的每一个的端部与所述第一基板之间；
去除所述第一基板以暴露所述存储器层；
在包括所述存储器层的整个结构的顶部上形成第一源极层；
执行蚀刻工艺以暴露所述存储器层、所述沟道结构和所述第一源极层并且将所述存储器层、所述沟道结构和所述第一源极层平整至相同的高度；以及
在所述存储器层、所述沟道结构和所述第一源极层上形成第二源极层。
11.根据权利要求10所述的方法，其中，所述蚀刻工艺使用化学机械平坦化CMP工艺来执行。
12.根据权利要求10所述的方法，该方法还包括以下步骤：在形成所述第一源极层之前，通过执行离子注入工艺来向所述沟道结构中注入杂质。
13.根据权利要求10所述的方法，该方法还包括以下步骤：在形成所述第二源极层之后，执行热处理工艺。
14.根据权利要求13所述的方法，其中，在所述热处理工艺中，使用激光对所述第二源极层和沟道层彼此接触的区域局部地施加热。
15.一种制造半导体存储器装置的方法，该方法包括以下步骤：
在第一基板上形成存储器单元阵列，其中，该存储器单元阵列包括：
栅极层叠结构，该栅极层叠结构具有在垂直方向上交替地层叠的层间绝缘层和导电图案，
多个沟道结构，所述多个沟道结构穿透所述栅极层叠结构，所述多个沟道结构各自具有延伸到所述第一基板中的端部，以及
存储器层，该存储器层从所述多个沟道结构与所述栅极层叠结构之间延伸至所述多个沟道结构中的每一个的端部与所述第一基板之间；
形成连接到所述存储器单元阵列的位线；
去除所述第一基板以暴露所述存储器层；
在包括所述存储器层的整个结构的顶部上形成第一源极层；
通过执行化学机械平坦化CMP工艺来蚀刻所述第一源极层、所述存储器层和所述多个沟道结构中的每一个的端部；以及
在包括经平坦化的所述第一源极层、所述存储器层和所述多个沟道结构中的每一个的端部在内的整个结构的顶部上形成第二源极层。
16.根据权利要求15所述的方法，该方法还包括以下步骤：
在所述第二源极层上形成绝缘层；
形成穿透所述绝缘层以连接到所述第二源极层的触点；以及
在所述绝缘层上形成上线以连接到所述触点。
17.根据权利要求15所述的方法，该方法还包括以下步骤：在形成所述第一源极层之前，通过执行离子注入工艺来向所述沟道结构中注入杂质。
18.根据权利要求15所述的方法，该方法还包括以下步骤：在形成所述第二源极层之后，执行热处理工艺。
19.根据权利要求18所述的方法，其中，在所述热处理工艺中，使用激光对所述第二源极层和沟道层彼此接触的区域局部地施加热。
20.根据权利要求15所述的方法，该方法还包括，在所述第一基板被去除之前：
在所述位线上形成导电的第一连接结构；
在第二基板上形成互补金属氧化物半导体CMOS电路；
在所述第二基板上形成连接到所述CMOS电路的导电的第二连接结构；以及
允许所述第一连接结构的第一接合金属和所述第二连接结构的第二接合金属彼此粘附，使得所述第一连接结构和所述第二连接结构彼此连接。
CN202210034893.6A 2021-07-06 2022-01-13 半导体存储器装置及其制造方法 Pending CN115643758A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210088742A KR20230007880A (ko) 2021-07-06 2021-07-06 반도체 메모리 장치 및 이의 제조 방법
KR10-2021-0088742 2021-07-06

Publications (1)

Publication Number Publication Date
CN115643758A true CN115643758A (zh) 2023-01-24

Family

ID=84799905

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210034893.6A Pending CN115643758A (zh) 2021-07-06 2022-01-13 半导体存储器装置及其制造方法

Country Status (3)

Country Link
US (2) US11963355B2 (zh)
KR (1) KR20230007880A (zh)
CN (1) CN115643758A (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150109213A (ko) 2014-03-19 2015-10-01 에스케이하이닉스 주식회사 관통 전극을 갖는 반도체 소자 및 그 제조방법
KR102658194B1 (ko) 2018-12-21 2024-04-18 삼성전자주식회사 반도체 장치
KR20210015445A (ko) * 2019-08-02 2021-02-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20220142199A (ko) * 2021-04-14 2022-10-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
US20240188296A1 (en) 2024-06-06
US11963355B2 (en) 2024-04-16
US20230008539A1 (en) 2023-01-12
KR20230007880A (ko) 2023-01-13

Similar Documents

Publication Publication Date Title
US9331095B2 (en) Vertically-integrated nonvolatile memory devices having laterally-integrated ground select transistors
US11417672B2 (en) Semiconductor memory device and manufacturing method thereof
US11296021B2 (en) Semiconductor memory device and manufacturing method thereof
US20220336488A1 (en) Semiconductor memory device and method of manufacturing the same
US20220216231A1 (en) Semiconductor memory device and method of manufacturing the same
KR101642929B1 (ko) 비휘발성 메모리 장치
CN116261333A (zh) 存储器装置及制造存储器装置的方法
US11963355B2 (en) Semiconductor memory device and manufacturing method thereof
US20230200068A1 (en) Semiconductor memory device and method of manufacturing the same
CN113629058A (zh) 半导体存储器装置和制造该半导体存储器装置的方法
US20230200067A1 (en) Semiconductor memory device and method of manufacturing the semiconductor memory device
US20220399366A1 (en) Semiconductor memory device and method of manufacturing the same
US20230247832A1 (en) Semiconductor memory device and manufacturing method thereof
US20240074190A1 (en) Semiconductor device
US10854294B1 (en) Semiconductor memory device having pass transistors
US20220367485A1 (en) Semiconductor memory device and method of manufacturing the same
US20240172440A1 (en) Semiconductor memory device and manufacturing method of the semiconductor memory device
US20240049465A1 (en) Semiconductor memory device and method of manufacturing the same
CN117016049A (zh) 三维存储装置及其形成方法
CN114256265A (zh) 半导体存储器装置及其制造方法
KR20220120974A (ko) 메모리 장치 및 그 제조방법
CN116782661A (zh) 包括选择线的存储器设备
CN112242396A (zh) 半导体存储器装置
CN116828857A (zh) 存储器装置和制造该存储器装置的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination