KR20150109213A - 관통 전극을 갖는 반도체 소자 및 그 제조방법 - Google Patents

관통 전극을 갖는 반도체 소자 및 그 제조방법 Download PDF

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KR20150109213A
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문종규
김종훈
박성수
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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Abstract

본 기술의 관통 전극을 갖는 반도체 소자는, 제1 면 및 제2 면을 포함하는 실리콘층; 실리콘층의 제1 면으로부터 제2 면으로 내부를 관통하며, 실리콘층의 제2 면으로부터 소정 높이만큼 돌출된 관통 전극; 관통 전극과 전기적으로 연결되어 실리콘층의 제1 면 상에 형성된 전면 범프; 실리콘층의 제2 면 및 관통 전극의 돌출된 부분의 일부를 둘러싸는 폴리머 패턴; 및 관통 전극의 돌출된 나머지 부분을 둘러싸게 형성되며, 폴리머 패턴의 표면으로 연장하여 형성된 후면 범프를 포함한다.

Description

관통 전극을 갖는 반도체 소자 및 그 제조방법{Semiconductor device having through silicon via and the method for manufacturing of the same}
본 출원은 반도체 소자에 관한 것으로서, 보다 상세하게는 관통 전극을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
최근 전자 제품의 소형화 및 고성능화됨에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 반도체 메모리의 저장용량을 증대시키는 방법가운데 하나로 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장하여 조립하는 방법이 있다. 하나의 패키지 내에 여러 개의 반도체 칩을 실장하는 방법은 패키징하는 방법만을 변경하여 손쉽게 반도체 메모리의 저장용량을 늘릴 수 있는 이점이 있다.
멀티 칩 패키지 기술은 적층되는 칩의 수 및 크기 증가에 따라 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다. 이러한 단점을 개선하기 위하여 관통 전극(TSV: Through Silicon Via)을 이용한 패키지 구조가 제안되었다. 관통 전극(TSV)을 채용한 패키지는, 웨이퍼 단계에서 각 칩 내에 관통 실리콘 비아를 형성한 후, 이 관통 실리콘 비아에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조이다. 관통 전극 기술은 다수의 칩을 하나의 패키지에 적층할 수 있어 고용량 패키지 개발이 가능하면서 적층된 칩 간에 다수의 연결 구현이 가능하여 총 대역폭(bandwidth)을 향상시킬 수 있는 장점이 있다.
본 출원이 해결하고자 하는 과제는, 관통 전극이 웨이퍼 외부로 노출되어 공정을 진행하는 과정에서 부러지는 현상을 방지할 수 있는 관통 전극을 갖는 반도체 소자 및 그 제조방법을 제공하는 것이다.
본 출원의 일 실시예에 따른 관통 전극을 갖는 반도체 소자는, 제1 면 및 제2 면을 포함하는 실리콘층; 상기 실리콘층의 제1 면으로부터 제2 면으로 내부를 관통하며, 상기 실리콘층의 제2 면으로부터 소정 높이만큼 돌출된 관통 전극; 상기 관통 전극과 전기적으로 연결되어 실리콘층의 제1 면 상에 형성된 전면 범프; 상기 실리콘층의 제2 면 및 상기 관통 전극의 돌출된 부분의 일부를 둘러싸는 폴리머 패턴; 및 상기 관통 전극의 돌출된 나머지 부분을 둘러싸게 형성되며, 상기 폴리머 패턴의 표면으로 연장하여 형성된 후면 범프를 포함한다.
본 출원의 다른 실시예에 따른 관통 전극을 갖는 반도체 소자는, 활성 영역이 존재하는 제1면 및 상기 제1면과 반대되는 제2면을 포함하는 실리콘층; 상기 실리콘층의 내부를 관통하고, 상기 실리콘층의 제1면 방향으로 배치된 제1 단부 표면 및 상기 실리콘층의 제2면 방향으로 배치된 제2 단부 표면을 포함하되, 상기 실리콘층의 제2면으로부터 소정 높이만큼 돌출되어 상기 제2 단부 표면을 노출시키는 관통 전극; 상기 관통 전극의 제1 단부 표면과 전기적으로 연결되어 상기 실리콘층의 제1면 상에 형성된 전면 범프; 상기 실리콘층의 제2면 및 상기 관통 전극의 돌출된 부분의 측벽 일부를 둘러싸되, 상기 관통 전극의 측벽에 인접한 부분에서 가장 두꺼운 두께를 가지게 형성된 폴리머 패턴; 및 상기 관통 전극의 제2 단부 표면, 상기 폴리머 패턴 상부로 노출된 관통 전극의 돌출된 측벽 부분 및 상기 폴리머 패턴의 표면 일부를 덮도록 연장하여 형성된 후면 범프를 포함한다.
본 출원의 일 실시예에 따른 관통 전극을 갖는 반도체 소자의 제조방법은, 관통 전극과 전기적으로 연결된 전면 범프가 제1면 상에 형성된 웨이퍼를 준비하는 단계; 상기 관통 전극을 제외한 상기 웨이퍼의 제2 면을 리세스시켜 상기 관통 전극이 상기 웨이퍼의 리세스된 제2 면으로부터 소정 높이만큼 돌출하게 노출시키는 단계; 상기 웨이퍼의 리세스된 제2 면의 표면 및 관통 전극의 돌출된 부분의 측벽 일부를 둘러싸는 폴리머 패턴을 형성하는 단계; 및 상기 관통 전극의 돌출된 나머지 부분을 둘러싸게 형성되며, 상기 폴리머 패턴의 표면으로 연장하여 형성된 후면 범프를 형성하는 단계를 포함한다.
본 출원에 따르면, 웨이퍼 외부로 돌출된 관통 전극과 웨이퍼 사이에 폴리머 패턴을 도입하여 관통 전극을 양쪽에서 지지하여 고정함으로써 관통 전극이 부러지는 것을 방지할 수 있다.
또한, 후면 범프를 폴리머 패턴 방향으로 연장하게 형성하여 관통 전극 사이의 접합 면적을 증가시켜 접합 강도를 강화할 수 있다.
도 1은 일 예에 따른 관통 전극을 갖는 반도체 소자를 나타내보인 단면도이다.
도 2 내지 도 11b는 일 예에 따른 관통 전극을 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 12는 일 예에 따른 후면 범프를 설명하기 위해 나타내보인 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 일 예에 따른 관통 전극을 갖는 반도체 소자를 나타내보인 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 소자는 관통 전극(35)이 배치된 실리콘층(10)의 제1 면(10a)상에 관통 전극(35)과 전기적으로 연결된 전면 범프(29)가 배치되고 제1 면(10a)과 대향하는 제2 면(10b) 상에 후면 범프(50)가 배치되는 구조를 포함한다.
실리콘층(10)의 제1 면(10a)은 활성 영역이 존재하는 전면부(front-side)이고, 제2 면(10b)은 전면부에 반대되는 면인 후면부(back-side)로 정의될 수 있다. 실리콘층(10)의 제1 면(10a) 상에는 게이트(12) 및 소스/드레인(14)을 포함하는 트랜지스터를 포함할 수 있다. 트랜지스터 상에는 층간절연막(16), 게이트(12)와 소스/드레인(14)에 전기적 신호를 인가하기 위한 비트라인 등의 회로패턴(18)들을 포함하여 구성될 수 있다.
관통 전극(35)은 실리콘층(10)의 제1 면(10a)으로부터 제2 면(10b)까지 관통하는 관통 홀(30)이 관통 금속(34)으로 채워진 형상으로 구성될 수 있다. 관통 홀(30)을 채우는 관통 금속(34)은 일 예에서, 구리(Cu)를 포함할 수 있다. 또한 관통 전극(35)을 구성하는 관통 금속(34)이 실리콘층(10) 내부로 확산되는 것을 억제하기 위해 관통 홀(30)의 벽면과 관통 금속(34) 사이에 배리어층(32)이 배치될 수 있다. 관통 전극(35)은 실리콘층(10)의 제1 면(10a) 방향으로 배치된 제1 단부 표면(35a)과, 실리콘층(10)의 제2 면(10b) 방향으로 배치된 제2 단부 표면(35b)을 포함한다. 관통 전극(35)의 제1 단부 표면(35a)은 회로 패턴(18)으로 연결될 수 있다. 회로 패턴(18)은 외부 회로기판 등과 전기적으로 연결하기 위한 본딩 패드(20)로 연결될 수 있다. 본딩 패드(20)의 상부면은 절연층(22)의 개구부(24)에 의해 노출된다.
본딩 패드(20)는 전면 범프(front-side bump, 29)로 연결될 수 있다. 전면 범프(29)는 개구부(24)를 채우는 금속 필라(26) 및 금속 필라(26) 상에 형성된 솔더 범프(28)를 포함하여 구성될 수 있다. 금속 필라(26)는 구리(Cu) 재질을 포함할 수 있다.
관통 전극(35)의 제1 단부 표면(35a)과 반대 방향에 배치된 제2 단부 표면(35b)은 실리콘층(10)의 제2 면(10b)의 표면으로부터 소정 높이만큼 돌출된 형상을 가진다.
관통 전극(35)이 실리콘층(10)의 제2 면(10b)으로부터 돌출되어 노출된 제2 단부 표면(35b) 및 측벽 일부(42)는 후면 범프(back-side bump, 50)로 덮여 있는 형상을 가진다. 후면 범프(50)는 시드 금속 패턴(44), 제1 금속층(46), 제2 금속층(48) 및 접착 금속층(49)을 포함하여 구성될 수 있다. 후면 범프(50)는 관통 전극 (35)의 노출된 단부 표면(35b) 및 측벽면의 표면 일부(42)와 접촉하게 형성된다. 다시 말해, 후면 범프(50)과 관통 전극(35)은 세 면에서 접촉한다. 또한, 후면 범프(50)는 폴리머 패턴(40)의 표면 일부에 제1 폭(43)만큼 연장하여 형성된다. 이에 따라, 관통 전극의 단부 표면의 한 면에서만 접촉되는 경우와 비교하여 접촉 면적이 증가한다.
후면 범프(50)의 시드 금속 패턴(44)은 일 예에서, 제1 금속층(46)과 동일한 재질로 이루어질 수 있고, 제1 금속층(46)은 구리(Cu)를 포함하는 재질로 이루어질 수 있다. 제1 금속층(46) 상에 형성된 제2 금속층(48)은 니켈(Ni) 또는 금(Au)을 포함하는 재질로 이루어질 수 있다. 다른 실시예에서, 제2 금속층(48)은 주석(Sn) 또는 은(Ag)을 포함하는 재질로 이루어질 수 있다. 후면 범프(50)는 반구형의 형상을 가지게 형성될 수 있다.
시드 금속 패턴(44) 상에 형성된 제1 금속층(46), 제2 금속층(48) 및 접착 금속층(49)은 폴리머 패턴(40) 상부로 돌출된 관통 전극(35)의 돌출부 모양을 따라 볼록하게 돌출된 형상을 가지게 형성될 수 있다. 한편, 일 실시예에서, 후면 범프는 제2 금속층의 폭보다 제1 금속층의 폭이 좁은 버섯 형상을 가지게 형성될 수 있다.
폴리머 패턴(40)은 실리콘층 제2면(10b)으로부터 돌출된 관통 전극(35)의 측벽에 인접한 부분에서 가장 두꺼운 제1 두께(40a)를 가지게 형성되고, 관통 전극(35)으로부터 멀어질수록 제1 두께(40a) 보다 상대적으로 얇은 제2 두께(40b)를 가지게 형성될 수 있다. 이에 따라, 제1 두께(40a)로 형성된 폴리머 패턴(40)이 관통 전극(35)의 돌출부를 지지해주므로 공정을 진행하는 도중에 관통 전극(35)의 돌출부가 부러지는 것을 방지할 수 있다. 또한, 폴리머 패턴(40)이 후면 범프(50)의 하부면과 접합되므로 후면 범프(50)와 관통전극, 폴리머 패턴이 견고하게 체결될 수 있다.
폴리머 패턴(40)은 비씨비(BCB: Benzocyclobutene), 폴리이미드 또는 페놀계열 폴리머의 그룹으로 이루어진 절연성 폴리머 재료 가운데, 단일 물질 또는 하나 이상의 폴리머 재료들을 혼합하여 적용할 수 있다. 폴리머 패턴(40)은 산화물 또는 질화물 등의 절연성 재료의 깨지는 특성이 없어 제조 공정을 진행하는 도중 또는 제품을 사용하는 중에 깨지는 불량이 발생하는 것을 방지할 수 있다.
한편, 실리콘층(10)의 제2 면(10b)에 표면을 거칠게 연마하는 공정을 진행하여 게더링층(gettering layer, 11)을 형성할 수 있다. 실리콘층(10) 상에 형성된 게더링층(11)은 후면 범프(50)의 구리(Cu) 등을 포함하는 금속 물질이 실리콘층(10) 내부로 확산되어 오염되는 것을 방지하는 역할을 한다.
도 2 내지 도 11b는 일 예에 따른 관통 전극을 갖는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다. 그리고 도 12는 일 예에 따른 후면 범프를 설명하기 위해 나타내보인 도면이다.
도 2를 참조하면, 관통 전극(125)과 전기적으로 연결된 전면 범프(front-side bump, 119)가 형성된 웨이퍼(100)를 준비한다. 웨이퍼(100)는 전면부(front-side, 100a)와 이에 대향하는 후면부(back-side, 100b)을 갖는 실리콘(Si) 웨이퍼를 포함한다. 웨이퍼(100)는 반도체 메모리 소자, 로직 소자, 광소자 또는 디스플레이 소자 등을 제조하기 위한 웨이퍼일 수 있다. 본 실시예에서 '전면부'는 능동 소자 또는 수동 소자 등의 반도체 소자가 형성되는 면(활성 영역이 존재하는 면)을 가리키는 용어로 사용하며, '후면부'는 전면부와 반대되는 면을 가리키는 용어로 사용하기로 한다.
웨이퍼(100)의 전면부(100a)에는 게이트(102) 및 소스/드레인(104)을 포함하는 트랜지스터가 제조될 수 있다. 트랜지스터 상에는 층간절연막(106), 게이트(102)와 소스/드레인(104)에 전기적 신호를 인가하기 위한 비트라인 등의 회로패턴(108)들이 형성될 수 있다.
웨이퍼(100) 내에는 관통 전극(TSV: Through silicon via, 125)이 형성될 수 있다. 관통 전극(TSV, 125)은 웨이퍼(100)의 전면부(100a)에서 후면부(100b) 방향으로 소정 깊이를 가지게 형성된 트렌치 홀(120), 트렌치 홀(120)의 내측의 노출면 상에 형성된 배리어층(122) 및 트렌치 홀(120)을 채우는 관통 금속(124)으로 이루어질 수 있다. 관통 전극(125)은 적어도 2개 이상의 관통 전극(125)들이 소정 거리만큼 이격하여 배열된 형상을 가지게 배치될 수 있다. 관통 전극(125)을 구성하는 관통 금속(124)은 구리(Cu), 은(Ag) 또는 주석(Sn)을 포함하는 물질을 이용하여 트렌치 홀(120)을 채울 수 있다. 배리어층(122)은 트렌치 홀(120)을 채우는 관통 금속(124)의 금속 물질이 웨이퍼(100)로 확산되는 것을 방지하는 역할을 한다. 관통 전극(125)은 웨이퍼(100)의 전면부(100a) 방향으로 배치된 제1 단부 표면(125a)과, 웨이퍼(100)의 후면부(100b) 방향으로 배치된 제2 단부 표면(125b)을 포함한다. 여기서 관통 전극(125)의 제1 단부 표면(125a)은 회로 패턴(108)과 연결될 수 있다.
회로 패턴(108)은 외부 회로기판 등과 전기적으로 연결하기 위한 본딩 패드(110)로 연결될 수 있다. 본딩 패드(110)는 절연층(112)에 의해 표면 일부가 노출된다. 본딩 패드(110) 상에는 금속 필라(116) 상에 솔더 범프(118)가 형성된 전면 범프(119)가 배치될 수 있다. 금속 필라(116)는 원기둥 형상으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 직각 기둥 등의 다각형 기둥의 형상으로 형성될 수 있다. 금속 필라(116) 상에 형성된 솔더 범프(118)는 반구형의 형상을 가지게 형성될 수 있다.
다음에 도 3에 도시한 바와 같이, 전면 범프(119)가 형성된 웨이퍼(100)의 전면부(100a) 상에 캐리어 기판(carrier substrate, 127)을 부착한다. 웨이퍼(100)와 캐리어 기판(127)은 접착층(126)을 매개로 부착될 수 있다. 접착층(126)은 전면 범프(119)의 노출면이 모두 덮이는 두께로 형성될 수 있다.
도 4를 참조하면, 웨이퍼(100)를 후면부(100b, 도 3 참조)로부터 소정 두께만큼 제거하여 관통 전극(125)의 일부를 노출시킨다. 이를 위해 먼저 웨이퍼(100)를 그라인딩(grinding)을 통해 후면부(100b)로부터 소정 두께만큼 제거하고, 이어서 관통 전극은 남기고 웨이퍼만 식각하는 선택적 식각을 진행하여 웨이퍼(100)를 관통 전극(125)의 제2 단부 표면(125b)의 아래로 리세스시킬 수 있다. 선택적 식각은 건식 식각 또는 습식 식각 방식으로 진행할 수 있다. 웨이퍼(100)의 후면부(100b)를 소정 두께로 제거하면 관통 전극(125)은 웨이퍼(100)의 리세스된 후면부(100c)의 평평한 표면으로부터 소정 높이(130)만큼 돌출된 형태로 노출될 수 있다. 일 예에서, 웨이퍼(100)의 후면부(100b)를 제거하는 공정은 그라인딩, 화학적기계적연마(CMP: Chemical mechanical polishing), 등방성 식각 및 이방성 식각 중에서 하나 또는 둘 이상을 결합하여 수행할 수 있다.
한편, 일 예에서, 선택적 식각을 진행한 이후에, 웨이퍼의 리세스된 후면부(100c)의 표면을 거칠게 연마하는 공정을 진행하여 웨이퍼의 리세스된 후면부(100c) 상에 게더링층(101)을 형성할 수 있다.
웨이퍼의 리세스된 후면부(100c) 상에 형성된 게더링층(101)은 이후 후면 범프를 형성하는 과정에서 구리(Cu) 등의 금속 물질이 웨이퍼(100) 내부로 확산되어 오염되는 것을 방지할 수 있다.
도 5를 참조하면, 관통 전극(125)이 돌출된 형태로 노출된 웨이퍼(100)의 리세스된 후면부(100c) 상에 폴리머층(polymer layer, 140)을 형성한다. 폴리머층(140)은 관통 전극(125)의 노출된 부분을 모두 덮는 두께로 형성할 수 있다. 폴리머층(140)은 흐름성이 충분한 겔(gel) 상태의 폴리머 물질을 스핀 코팅(spin-coating) 방식으로 도포하여 형성하며, 웨이퍼 리세스된 후면부(100c)의 평평한 부분 및 관통 전극(125)의 돌출된 형상을 따라 형성된다. 폴리머층(140)은 저온, 예를 들어 200도 이하의 온도에서 큐어링 공정을 수행할 수 있는 절연성 폴리머 물질을 이용할 수 있다. 구체적인 실시예로 폴리머층(140)은 비씨비(BCB: Benzocyclobutene), 폴리이미드 또는 페놀계열 폴리머의 그룹으로 이루어진 절연성 폴리머 재료 가운데, 단일 물질 또는 하나 이상의 폴리머 재료들을 혼합하여 적용할 수 있다. 폴리머층(140)은 산화물 또는 질화물 등의 재료의 깨지는 특성이 없다. 이에 따라, 산화물 또는 질화물을 도입하는 경우에는 제품을 사용하는 중에 깨지는 불량이 발생하는 반면, 폴리머층(140)은 깨지는 불량이 발생하는 것을 방지할 수 있다.
여기서 관통 전극(125)이 웨이퍼의 리세스된 후면부(100c)의 평평한 표면으로부터 돌출된 형상을 가지고 노출되어 있음에 따라, 폴리머층(140)이 코팅되는 위치에 따라 코팅 두께가 달라진다. 다시 말해, 관통 전극(125)이 돌출된 상부에 코팅되는 폴리머층의 두께와, 웨이퍼의 리세스된 후면부(100c)의 표면 위에 코팅되는 폴리머층의 두께 및 관통 전극(125)과 인접하는 위치에서 폴리머층이 코팅되는 두께가 서로 상이하다. 구체적으로, 폴리머층(140)은 상술한 바와 같이, 겔(gel) 상태의 폴리머 물질을 스핀 코팅 방식으로 도포하여 형성할 수 있다. 여기서, 돌출된 형상을 가지는 관통 전극(125) 상부 및 평평한 웨이퍼의 리세스된 후면부(100c)의 표면에서는 폴리머 물질이 주변으로 빠르게 확산된다. 이와 반면에, 관통 전극(125)과 인접한 위치에서는 폴리머 물질이 주변으로 확산되는 속도보다 폴리머 물질이 쌓이는 속도가 더 빠르다. 이에 따라, 관통 전극(125)의 주변에 형성되는 폴리머층(140)이 가장 두꺼운 제1 두께(140a)를 가지게 형성되고, 관통 전극(125)에서 멀어질수록 폴리머층(140)의 두께가 얇아지게 된다. 이에 따라, 웨이퍼의 리세스된 후면부(100c) 상부에 형성되는 폴리머층(140)은 제1 두께(140a)보다 상대적으로 얇은 제2 두께(140b)를 가지게 형성된다. 그리고 관통 전극(125)의 돌출된 상부면에 형성된 폴리머층(140)은 가장 얇은 제3 두께(140c)를 가지게 형성될 수 있다.
도 6을 참조하면, 폴리머층(140, 도 5 참조)의 일부를 제거하여 관통 전극(125)의 제2 단부 표면(125b) 및 측벽면의 일부(156)를 노출시키는 폴리머 패턴(141)을 형성한다. 일 실시예에서, 이를 위해 폴리머층(140) 상에 현상액(developer)을 도포한다. 현상액을 도포한 다음, 일정 시간을 유지하면 폴리머층(140)이 현상액에 의해 용해되어 제거되면서 전체적인 막의 두께가 줄어든다. 여기서 관통 전극(125)의 돌출된 상부면에는 폴리머층(140)이 가장 얇은 제3 두께(140c, 도 5 참조)로 형성되어 있다. 이에 따라, 동일한 시간 동안 현상액에 노출되더라도 관통 전극(125)의 제2 단부 표면(125b) 및 측벽면의 일부(156)가 먼저 노출된다. 또한, 관통 전극(125) 주변에 형성된 폴리머층(140)은 가장 두꺼운 제1 두께(140a, 도 5 참조)를 가지게 형성되어 있다. 이에 따라, 현상액에 의해 용해되어 남게 되는 폴리머 패턴(141)은 웨이퍼의 리세스된 후면부(100c)로부터 돌출된 관통 전극(125)의 측벽을 덮고 있는 부분에서 가장 두꺼운 제1 잔여부분(141a)을 가지게 형성된다. 그리고 관통 전극(125)의 측벽으로부터 멀어질수록 제1 잔여부분(141a) 보다 상대적으로 얇은 제2 잔여부분(141b)을 가지게 남아 있게 된다.
다음에 큐어링(curing) 공정을 진행하여 폴리머 패턴(141)을 경화시킨다. 큐어링 공정은 200도 이하의 온도에서 진행할 수 있다. 여기서 큐어링 공정을 진행하는 온도가 200도를 초과하는 경우에는 반도체 소자가 열화(degradation)됨에 따라 200도를 넘지 않도록 한다.
도 7을 참조하면, 관통 전극(125) 상에 식각 공정을 진행하여 관통 금속(124)의 단부 표면(124a) 및 측벽면의 표면 일부(124b)를 노출시킨다. 관통 전극(125) 상에 수행하는 식각 공정은 플라즈마 식각 방식 등을 이용한 건식 식각 방식으로 진행할 수 있다. 관통 전극(125) 상에 식각 공정을 진행하면, 폴리머 패턴(141)으로 덮여 있지 않고 관통 금속(124)의 외주면을 둘러싸고 있는 배리어층(122)의 노출된 부분이 제거된다. 그러면 관통 금속(124)의 단부 표면(124a) 및 측벽면의 표면 일부(124b)가 노출된다. 관통 금속(124)의 노출된 부분은 후속 형성될 후면 범프와의 접합 면적을 증가시켜 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 8을 참조하면, 웨이퍼(100)의 리세스된 후면부(100c) 상에 시드 금속층(seed layer, 160)을 형성한다. 도시하지는 않았으나, 시드 금속층(160)을 형성하기 이전에 웨이퍼의 리세스된 후면부(100c) 상에 접착층(adhesion layer)을 형성할 수 있다. 시드 금속층(160)을 직접 폴리머 패턴(141) 상에 형성하게 되면, 접착성이 좋지 않은 경우 후속 공정 과정에서 시드 금속층(160)과 폴리머 패턴(141) 사이가 벌어지거나 일부 시드 금속층(160)이 떨어져 나갈 수 있다. 접착층은 티타늄(Ti), 텅스텐(W) 또는 티타늄-텅스텐(TiW)으로 이루어진 그룹에서 단일 물질 또는 하나 이상의 물질을 선택하여 사용할 수 있다.
접착층을 형성하는 경우, 접착층 상에 시드 금속층(160)을 형성한다. 시드 금속층(160)은 화학기상증착(CVD) 방식이나 물리화학적기상증착(PVD) 방식으로 구리(Cu)층을 형성할 수 있다.
도 9를 참조하면, 후면 범프(back-side bump)가 형성될 영역을 정의하는 개구부(166)를 포함하는 마스크 패턴(165)을 형성한다. 이를 위해 시드 금속층(160) 전면에 포토레지스트 물질을 도포한다. 다음에, 포토레지스트 물질 상에 노광 및 현상 공정을 진행하여 개구부(166)를 포함하는 마스크 패턴(165)을 형성한다. 마스크 패턴(165)의 개구부(166)는 이후 후면 범프가 형성될 영역의 시드 금속층(160)을 선택적으로 노출시키고 나머지 부분은 덮는다.
도 10을 참조하면, 마스크 패턴(165)의 개구부(166)에 의해 노출된 시드 금속층(160) 상에 제1 금속층(170) 및 제2 금속층(180)을 형성한다. 제1 금속층(170) 및 제2 금속층(180)은 전해 도금 공정으로 형성할 수 있다. 도금 공정을 수행하면 시드 금속층(160)이 노출된 부분에서 선택적으로 금속막이 성장하여 제1 금속층(170)이 형성될 수 있다.
제1 금속층(170)은 구리(Cu)를 포함하는 물질로 이루어질 수 있고, 제2 금속층(180)은 니켈(Ni)을 포함하는 물질로 이루어질 수 있다. 시드 금속층(160) 상에 형성된 제1 금속층(170) 및 제2 금속층(180) 은 폴리머 패턴(141) 상부로 돌출된 관통 전극(125)의 돌출부 모양을 따라 볼록하게 돌출된 형상을 가지게 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 마스크 패턴(165)은 애싱(ashing) 또는 스트립(strip) 공정을 통해 제거한다. 그리고, 시드 금속층(160)의 노출 부분을 제거하는 식각 공정을 수행하여 시드 금속 패턴(161)을 형성한다. 식각 공정은 습식 식각 방식으로 수행할 수 있다. 식각 공정은 제1 금속층(170) 및 제2 금속층(180)이 덮여 있는 부분을 제외한 나머지 부분의 시드 금속층(160, 도 10 참조)을 제거하며, 폴리머 패턴(141)의 표면이 노출되는 지점까지 수행할 수 있다. 다음에 제2 금속층(180) 상에 접착 금속층(190)을 형성한다. 접착 금속층(190)은 금(Au)을 포함하는 물질로 구성될 수 있다. 이와 같은 과정을 통해, 시드 금속 패턴(161), 제1 금속층(170), 제2 금속층(180) 및 접착 금속층(190)으로 이루어진 후면 범프(190)가 형성될 수 있다. 한편, 시드 금속층(160)의 식각 공정을 수행하는 과정에서 시드 금속층(160)과 실질적으로 같은 식각 선택비(etch selectivity)를 가진 재질로 이루어진 제1 금속층(170)의 측면부가 후면 범프(190)의 내측 방향으로 추가 식각될 수 있다. 이와 같이, 제1 금속층(170)이 추가 식각되면, 도 12에 도시한 바와 같이, 제2 금속층(180)의 폭보다 좁은 폭을 가지는 버섯 형상의 구조를 가지게 형성될 수도 있다. 다시 말해, 후면 범프(125)의 제1 금속층(170)은 제2 금속층(180)의 외주면(180a)보다 내측 방향으로 제1 폭(d)만큼 리세스된 형상을 가지게 형성될 수 있다.
도 11b를 참조하면, 후면 범프(190)는 관통 금속(124)의 노출된 단부 표면(124a) 및 측벽면의 표면 일부(124b)와 접촉하게 형성된다. 또한, 후면 범프(190)는 폴리머 패턴(141)의 표면 일부에 제1 폭(161a)만큼 연장하여 형성된다. 다시 말해, 후면 범프(190)과 관통 전극(125)은 관통 금속(124)의 노출된 단부 표면(124a), 측벽면의 표면 일부(124b) 및 폴리머 패턴(141)의 세 면에서 접촉한다. 이에 따라, 관통 전극의 단부 표면의 한 면에서만 접촉되는 경우와 비교하여 접촉 면적이 증가하여 결합력이 높아지는 이점이 있다.
다시 도 11a 및 도 11b를 참조하면, 폴리머 패턴(141)은 웨이퍼(100)의 리세스된 후면부(100c)의 표면으로부터 돌출된 관통 전극(125)의 측벽부를 덮는 형상을 가지게 형성된다. 이에 따라, 관통 전극(125)을 양 측벽부에서 고정시켜 지지하는 역할을 함에 따라, 관통 전극(125)의 노출된 부분이 부러지는 불량이 발생하는 것을 방지할 수 있다.
10, 100 : 웨이퍼 32, 122 : 배리어층
35, 125 : 관통 전극 26, 116 : 금속 필라
28, 118 : 솔더 범프 29, 119 : 전면 범프
40, 140 : 폴리머층 46, 170 : 제1 금속층
48, 180 : 제2 금속층 50, 190 : 후면 범프

Claims (35)

  1. 제1 면 및 제2 면을 포함하는 실리콘층;
    상기 실리콘층의 제1 면으로부터 제2 면으로 내부를 관통하며, 상기 실리콘층의 제2 면으로부터 소정 높이만큼 돌출된 관통 전극;
    상기 관통 전극과 전기적으로 연결되어 실리콘층의 제1 면 상에 형성된 전면 범프;
    상기 실리콘층의 제2 면 및 상기 관통 전극의 돌출된 부분의 일부를 둘러싸는 폴리머 패턴; 및
    상기 관통 전극의 돌출된 나머지 부분을 둘러싸게 형성되며, 상기 폴리머 패턴의 표면으로 연장하여 형성된 후면 범프를 포함하는 관통 전극을 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 실리콘층의 제1 면은 활성 영역이 존재하는 전면부(front-side)이고, 상기 제2 면은 상기 제1 면에 반대되는 후면부(back-side)인 관통 전극을 갖는 반도체 소자.
  3. 제1항에 있어서,
    상기 관통 전극은 상기 실리콘층의 제1 면 방향으로 배치된 제1 단부 표면 및 상기 실리콘층의 제2 면 방향으로 배치되어 상기 제2 면으로부터 돌출된 제2 단부 표면을 포함하는 관통 전극을 갖는 반도체 소자.
  4. 제1항에 있어서,
    상기 관통 전극은 구리(Cu)를 포함하는 관통 전극을 갖는 반도체 소자.
  5. 제1항에 있어서,
    상기 폴리머 패턴은 상기 관통 전극의 돌출된 부분의 측벽을 둘러싸 상기 관통 전극을 고정하여 지지하는 관통 전극을 갖는 반도체 소자.
  6. 제1항에 있어서,
    상기 폴리머 패턴은 비씨비(BCB), 폴리이미드 또는 페놀계열 폴리머의 그룹으로 이루어진 폴리머 재료 가운데, 단일 물질 또는 하나 이상의 폴리머 재료들을 혼합하여 사용하는 관통 전극을 갖는 반도체 소자.
  7. 제1항에 있어서,
    상기 전면 범프와 상기 관통 전극 사이에 개구부가 구비된 절연층을 더 포함하여 형성된 관통 전극을 갖는 반도체 소자.
  8. 제7항에 있어서,
    상기 전면 범프는 상기 절연층의 개구부를 채우는 금속 필라 및 상기 금속 필라 상에 형성된 솔더 범프를 포함하는 관통 전극을 갖는 반도체 소자.
  9. 제1항에 있어서,
    상기 후면 범프는 상기 폴리머 패턴 상부로 돌출된 상기 관통 전극의 돌출된 형상을 따라 볼록하게 돌출된 형상을 가지게 형성된 관통 전극을 갖는 반도체 소자.
  10. 제1항에 있어서,
    상기 후면 범프는 상기 관통 전극의 제2 단부 표면과 상기 폴리머 패턴 상부로 돌출된 나머지 양 측벽을 포함하는 상기 관통 전극의 세 면에서 접촉하게 형성된 관통 전극을 갖는 반도체 소자.
  11. 제1항에 있어서, 상기 후면 범프는,
    상기 관통 전극의 제2 단부 표면과 상기 폴리머 패턴 상부로 돌출된 나머지 측벽을 둘러싸면서 상기 폴리머 패턴의 표면 일부를 덮도록 소정 폭만큼 연장하여 형성된 시드 금속 패턴;
    상기 시드 금속 패턴 상에 형성된 제1 금속층;
    상기 제1 금속층 상에 형성된 제2 금속층; 및
    상기 제2 금속층 상에 형성된 접착 금속층을 포함하는 관통 전극을 갖는 반도체 소자.
  12. 제1항에 있어서,
    상기 폴리머 패턴은 상기 실리콘층 제2면으로부터 돌출된 상기 관통 전극의 측벽에 인접한 부분에서는 제1 두께를 가지게 형성되고, 상기 관통 전극으로부터 멀어질수록 상기 제1 두께보다 상대적으로 얇은 제2 두께를 가지게 형성된 관통 전극을 갖는 반도체 소자.
  13. 제1항에 있어서,
    상기 웨이퍼의 제2 면은 게더링층을 더 포함하는 관통 전극을 갖는 반도체 소자.
  14. 제11항에 있어서,
    상기 시드 금속 패턴 상에 형성된 제1 금속층, 제2 금속층 및 접착 금속층은 상기 폴리머 패턴 상부로 돌출된 상기 관통 전극의 돌출된 형상을 따라 볼록하게 돌출된 형상을 가지게 형성된 관통 전극을 갖는 반도체 소자.
  15. 제1항에 있어서, 상기 후면 범프는,
    상기 관통 전극의 제2 단부 표면 및 상기 폴리머 패턴 상부로 돌출된 나머지 측벽을 둘러싸게 형성되며, 상기 폴리머 패턴의 표면으로 소정 폭만큼 연장하여 형성된 시드 금속 패턴;
    상기 시드 금속 패턴 상에 순차적으로 형성된 제1 금속층, 제2 금속층 및 접착 금속층을 포함하되, 상기 후면 범프의 제1 금속층은 상기 제2 금속층의 외주면보다 내측 방향으로 리세스된 형상을 가지게 형성된 관통 전극을 갖는 반도체 소자.
  16. 관통 전극과 전기적으로 연결된 전면 범프가 제1면 상에 형성된 웨이퍼를 준비하는 단계;
    상기 관통 전극을 제외한 상기 웨이퍼의 제2 면을 리세스시켜 상기 관통 전극이 상기 웨이퍼의 리세스된 제2 면으로부터 소정 높이만큼 돌출하게 노출시키는 단계;
    상기 웨이퍼의 리세스된 제2 면의 표면 및 관통 전극의 돌출된 부분의 측벽 일부를 둘러싸는 폴리머 패턴을 형성하는 단계; 및
    상기 관통 전극의 돌출된 나머지 부분을 둘러싸게 형성되며, 상기 폴리머 패턴의 표면으로 연장하여 형성된 후면 범프를 형성하는 단계를 포함하는 관통 전극을 갖는 반도체 소자의 제조방법.
  17. 제16항에 있어서,
    상기 웨이퍼의 제1 면은 활성 영역이 존재하는 전면부이고, 상기 웨이퍼의 제2 면은 상기 제1 면에 반대되는 후면부인 관통 전극을 갖는 반도체 소자의 제조방법.
  18. 제16항에 있어서,
    상기 관통 전극은 상기 웨이퍼의 제1 면 방향으로 배치된 제1 단부 표면 및 상기 웨이퍼의 제2 면 방향으로 배치되어 상기 웨이퍼의 리세스된 제2 면으로부터 돌출하여 노출된 제2 단부 표면을 포함하는 관통 전극을 갖는 반도체 소자의 제조방법.
  19. 제16항에 있어서, 상기 관통 전극을 노출시키는 단계는,
    상기 웨이퍼의 제2 면을 표면으로부터 소정 두께만큼 제거하는 그라인딩 공정을 수행하는 단계; 및
    상기 웨이퍼의 제2 면 상에 선택적 식각을 진행하여 상기 웨이퍼의 제2 면을 상기 관통 전극의 제2 단부 표면 아래로 리세스시키는 단계를 포함하는 관통 전극을 갖는 반도체 소자의 제조방법.
  20. 제19항에 있어서,
    상기 선택적 식각을 진행한 이후에, 상기 웨이퍼의 리세스된 제2 면의 표면을 거칠게 연마하는 공정을 진행하여 상기 웨이퍼의 리세스된 제2 면 상에 게더링층을 형성하는 단계를 포함하는 관통 전극을 갖는 반도체의 제조방법.
  21. 제16에 있어서, 상기 폴리머 패턴을 형성하는 단계는,
    상기 관통 전극의 돌출된 부분을 포함하는 상기 웨이퍼의 리세스된 제2 면 상에 폴리머 물질을 도포하여 폴리머층을 형성하는 단계; 및
    상기 폴리머층 상에 현상액을 도포하여 상기 관통 전극의 돌출된 부분 및 측벽면 일부를 노출시키는 폴리머 패턴을 형성하는 단계를 포함하는 관통 전극을 갖는 반도체 소자의 제조방법.
  22. 제21항에 있어서,
    상기 폴리머층은 상기 웨이퍼의 리세스된 제2면으로부터 돌출된 상기 관통 전극의 측벽에 인접한 부분에서 가장 두꺼운 제1 두께를 가지게 형성되고, 상기 관통 전극으로부터 멀어질수록 상기 제1 두께보다 상대적으로 얇은 제2 두께를 가지게 형성되는 관통 전극을 갖는 반도체 소자의 제조방법.
  23. 제16항에 있어서,
    상기 폴리머층은 200도 이하의 저온의 온도에서 큐어링 공정을 수행할 수 있는 절연성 폴리머 물질을 포함하는 관통 전극을 갖는 반도체 소자의 제조방법.
  24. 제16항에 있어서,
    상기 폴리머층은 비씨비(BCB), 폴리이미드 또는 페놀계열 폴리머의 그룹으로 이루어진 절연성 폴리머 재료 가운데, 단일 물질 또는 하나 이상의 폴리머 재료들을 혼합하여 사용하는 관통 전극을 갖는 반도체 소자의 제조방법.
  25. 제16항에 있어서,
    상기 후면 범프는 상기 관통 전극의 제2 단부 표면과 상기 폴리머 패턴 상부로 돌출된 나머지 양 측벽을 포함하는 상기 관통 전극의 세 면에서 접촉하게 형성하는 된 관통 전극을 갖는 반도체 소자의 제조방법.
  26. 제16항에 있어서, 상기 후면 범프를 형성하는 단계는,
    상기 관통 전극의 제2 단부 표면과, 상기 폴리머 패턴 표면 위로 돌출된 관통 전극의 나머지 측벽 부분을 둘러싸면서 상기 폴리머 패턴의 표면 일부를 덮도록 소정 폭만큼 연장하는 시드 금속 패턴을 형성하는 단계;
    상기 시드 금속 패턴 상에 제1 금속층을 형성하는 단계;
    상기 제1 금속층 상에 제2 금속층을 형성하는 단계; 및
    상기 제2 금속층 상에 접착 금속층을 형성하는 단계를 포함하는 관통 전극을 갖는 반도체 소자의 제조방법.
  27. 제16항에 있어서, 상기 후면 범프를 형성하는 방법은,
    상기 관통 전극의 제2 단부 표면 및 상기 폴리머 패턴 상부로 돌출된 상기 관통 전극의 나머지 측벽 부분을 둘러싸게 형성되며, 상기 폴리머 패턴의 표면 일부를 덮도록 소정 폭만큼 연장하는 시드 금속 패턴을 형성하는 단계; 및
    상기 시드 금속 패턴 상에 순차적으로 제1 금속층, 제2 금속층 및 접착 금속층을 형성하되, 상기 후면 범프의 제1 금속층은 상기 제2 금속층의 외주면보다 내측 방향으로 리세스된 형상을 가지게 형성된 관통 전극을 갖는 반도체 소자의 제조방법.
  28. 활성 영역이 존재하는 제1면 및 상기 제1면과 반대되는 제2면을 포함하는 실리콘층;
    상기 실리콘층의 내부를 관통하고, 상기 실리콘층의 제1면 방향으로 배치된 제1 단부 표면 및 상기 실리콘층의 제2면 방향으로 배치된 제2 단부 표면을 포함하되, 상기 실리콘층의 제2면으로부터 소정 높이만큼 돌출되어 상기 제2 단부 표면을 노출시키는 관통 전극;
    상기 관통 전극의 제1 단부 표면과 전기적으로 연결되어 상기 실리콘층의 제1면 상에 형성된 전면 범프;
    상기 실리콘층의 제2면 및 상기 관통 전극의 돌출된 부분의 측벽 일부를 둘러싸되, 상기 관통 전극의 측벽에 인접한 부분에서 가장 두꺼운 두께를 가지게 형성된 폴리머 패턴; 및
    상기 관통 전극의 제2 단부 표면, 상기 폴리머 패턴 상부로 노출된 관통 전극의 돌출된 측벽 부분 및 상기 폴리머 패턴의 표면 일부를 덮도록 연장하여 형성된 후면 범프를 포함하는 관통 전극을 갖는 반도체 소자.
  29. 제28항에 있어서,
    상기 관통 전극은 구리(Cu)를 포함하는 관통 전극을 갖는 반도체 소자.
  30. 제28항에 있어서,
    상기 폴리머 패턴은 비씨비(BCB), 폴리이미드 또는 페놀계열 폴리머의 그룹으로 이루어진 폴리머 재료 가운데, 단일 물질 또는 하나 이상의 폴리머 재료들을 혼합하여 사용하는 관통 전극을 갖는 반도체 소자.
  31. 제28항에 있어서,
    상기 후면 범프는 상기 관통 전극의 제2 단부 표면과 상기 폴리머 패턴 상부로 돌출된 나머지 양 측벽을 포함하는 상기 관통 전극의 세 면에서 접촉하게 형성된 관통 전극을 갖는 반도체 소자.
  32. 제28항에 있어서, 상기 후면 범프는,
    상기 관통 전극의 제2 단부 표면, 상기 폴리머 패턴 상부로 돌출하여 노출된 관통 전극의 측벽 부분 및 상기 폴리머 패턴의 표면 일부를 덮도록 소정 폭만큼 연장하여 형성된 시드 금속 패턴;
    상기 시드 금속 패턴 상에 형성된 제1 금속층;
    상기 제1 금속층 상에 형성된 제2 금속층; 및
    상기 제2 금속층 상에 형성된 접착 금속층을 포함하는 관통 전극을 갖는 반도체 소자.
  33. 제32항에 있어서,
    상기 시드 금속 패턴 상에 형성된 제1 금속층, 제2 금속층 및 접착 금속층은 상기 폴리머 패턴 상부로 돌출된 상기 관통 전극의 돌출된 형상을 따라 볼록하게 돌출된 형상을 가지게 형성된 관통 전극을 갖는 반도체 소자.
  34. 제28항에 있어서, 상기 후면 범프는,
    상기 관통 전극의 제2 단부 표면 및 상기 폴리머 패턴 상부로 돌출된 상기 관통 전극의 나머지 측벽 부분을 둘러싸게 형성되며, 상기 폴리머 패턴의 표면 일부를 덮도록 소정 폭만큼 연장하여 형성된 시드 금속 패턴;
    상기 시드 금속 패턴 상에 순차적으로 형성된 제1 금속층, 제2 금속층 및 접착 금속층을 포함하되, 상기 후면 범프의 제1 금속층은 상기 제2 금속층의 외주면보다 내측 방향으로 리세스된 형상을 가지게 형성된 관통 전극을 갖는 반도체 소자.
  35. 제28항에 있어서,
    상기 웨이퍼의 제2 면은 게더링층을 더 포함하는 관통 전극을 갖는 반도체 소자.
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