KR20100021856A - 관통 전극을 갖는 반도체장치의 형성방법 및 관련된 장치 - Google Patents

관통 전극을 갖는 반도체장치의 형성방법 및 관련된 장치 Download PDF

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substrate
conductive
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김남석
김평완
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Abstract

관통 전극을 갖는 반도체장치의 형성방법을 제공한다. 전면 및 후면을 갖는 반도체기판에 관통 전극을 형성한다. 상기 관통 전극은 상기 전면에 노출된 전면 전극 및 상기 후면에 돌출된 후면 돌기 전극을 갖는다. 상기 후면을 제 1 두께로 덮고 상기 후면 돌기 전극의 측벽을 제 2 두께로 덮는 후면 절연막을 형성한다. 상기 제 2 두께는 상기 제 1 두께보다 작다. 상기 후면 절연막은 스핀코트(spin coat) 방법 또는 스프레이(spray) 방법으로 형성된 폴리머(polymer) 막일 수 있다.

Description

관통 전극을 갖는 반도체장치의 형성방법 및 관련된 장치{Method of forming semiconductor device having TSV and related device}
본 발명은 반도체장치에 관한 것으로, 특히 관통 전극(through Si via; TSV)을 갖는 반도체장치의 형성방법 및 관련된 장치에 관한 것이다.
전자시스템의 경박단소화에 따라 관통 전극을 이용한 반도체 패키지의 형성기술이 널리 연구되고 있다. 상기 관통 전극의 재료에는 저저항을 갖는 금속이 사용될 수 있으며, 특히 구리(Cu)가 많이 이용되고 있다. 상기 구리(Cu)는 확산성이 매우 강한 것으로 보고되고 있으며, 또한 상기 구리(Cu)는 산화되기 쉬운 것으로 알려져 있다.
그런데 상기 관통 전극은 그 형성과정에 식각 공정에 반복적으로 노출된다. 이에 따라, 상기 관통 전극의 표면은 손상되고, 표면 산화 막이 형성된다. 상기 표면 산화 막은 상기 관통 전극의 접촉저항을 나쁘게 한다. 또한, 상기 반도체 기판의 후면을 연마하여 두께를 얇게 형성하는 경우에, 상기 반도체 기판의 전면에 형성된 막들의 영향으로 상기 반도체 기판에 뒤틀림(warpage)이 발생한다. 따라서 상기 반도체 기판의 뒤틀림(warpage)을 방지할 수 있는 기술이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 반도체 기판의 뒤틀림(warpage)을 억제할 수 있는 반도체장치의 형성방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 낮은 접촉저항을 갖는 반도체장치의 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예에서, 반도체장치의 형성방법을 제공한다. 전면 및 후면을 갖는 반도체기판에 관통 전극을 형성한다. 상기 관통 전극은 상기 전면에 노출된 전면 전극 및 상기 후면에 돌출된 후면 돌기 전극을 갖는다. 상기 후면을 제 1 두께로 덮고 상기 후면 돌기 전극의 측벽을 제 2 두께로 덮는 후면 절연막을 형성한다. 상기 제 2 두께는 상기 제 1 두께보다 작다.
본 발명의 몇몇 실시 예에서, 상기 후면 절연막은 상기 후면을 덮는 폴리머(polymer) 막을 스핀코트(spin coat) 방법 또는 스프레이(spray) 방법으로 형성하고, 상기 후면 돌기 전극이 노출될 때까지 상기 폴리머(polymer) 막을 에치백(etch back)하여 형성할 수 있다.
다른 실시 예에서, 상기 반도체기판에 비아 홀을 형성할 수 있다. 상기 비아 홀은 상기 전면에서 상기 후면을 향하여 확장된 형태를 구비할 수 있다. 상기 비아 홀의 내벽에 비아 절연막을 형성할 수 있다. 상기 비아 절연막 상에 도전성 보호막 을 형성할 수 있다. 상기 도전성 보호막 상에 상기 비아 홀을 채우는 도전성 전극막을 형성할 수 있다. 상기 도전성 보호막이 노출될 때까지 상기 반도체기판을 부분적으로 제거하여 상기 관통 전극을 형성할 수 있다.
또 다른 실시 예에서, 상기 비아 절연막 및 상기 도전성 보호막 사이에 장벽금속막을 형성할 수 있다.
또 다른 실시 예에서, 상기 도전성 보호막은 상기 비아 절연막 및 상기 후면 절연막에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 도전성 보호막은 상기 비아 절연막을 식각하는 가스(gas) 또는 약품에 대하여 Ti, TiN, Ta, TaN, 및 이들의 조합막보다 낮은 식각속도를 갖는 물질막으로 형성할 수 있다. 상기 도전성 보호막은 Au 보다 확산성이 낮고, Cu보다 산화성이 낮으며, Pd보다 솔더(solder)에 대한 웨팅성(wetting)이 우수한 도전막으로 형성할 수 있다.
또 다른 실시 예에서, 상기 도전성 보호막은 Ni막, Co막, 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나가 첨가된 Ni막, 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나가 첨가된 Co막, 또는 이들의 조합막으로 형성할 수 있다. 상기 도전성 보호막은 제 1 도전막 및 제 2 도전막을 번갈아가며 반복적으로 적층하여 형성할 수 있다. 상기 제 1 도전막은 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나를 첨가한 Co막 및 Co막으로 이루어진 일군에서 선택된 하나일 수 있으며, 상기 제 2 도전막은 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나를 첨가한 Ni막 및 Ni막으로 이루어진 일군에서 선택된 하나일 수 있다. 상기 도전성 보호막의 최하층 및 최상층은 모두 상기 제 1 도전막으로 형성할 수 있다.
또 다른 실시 예에서, 상기 전면 전극은 평탄화된 표면 또는 오목한 영역을 갖도록 형성할 수 있다. 상기 전면 전극의 표면은 상기 반도체 기판의 상기 전면보다 낮은 레벨에 위치할 수 있다.
또 다른 실시 예에서, 상기 반도체 기판의 일측에 도전성 접착막을 사용하여 적어도 하나의 다른 반도체 기판을 부착할 수 있다. 상기 도전성 접착막은 상기 반도체 기판의 상기 전면 전극 및 상기 다른 반도체 기판의 후면 돌기 전극 사이에 형성하거나, 상기 반도체 기판의 상기 후면 돌기 전극 및 상기 다른 반도체 기판의 전면 전극 사이에 형성할 수 있다. 상기 반도체 기판의 상기 전면 전극이 상기 다른 반도체 기판의 후면 돌기 전극에 접촉하거나, 상기 반도체 기판의 상기 후면 돌기 전극이 상기 다른 반도체 기판의 전면 전극에 접촉할 수 있다.
또 다른 실시 예에서, 상기 반도체 기판의 한쪽에 베이스 기판을 형성할 수 있다. 상기 베이스 기판은 패키지 기판, 카드 기판, 모듈 기판, 및 시스템 기판으로 이루어진 일군에서 선택된 하나일 수 있다.
또한, 본 발명의 다른 실시 예에서, 반도체장치의 다른 형성방법을 제공한다. 전면 및 후면을 갖는 반도체기판에 비아 홀을 형성한다. 상기 비아 홀은 상기 전면에서 상기 후면을 향하여 확장된 형태를 구비한다. 상기 비아 홀의 내벽에 비아 절연막을 형성한다. 상기 비아 절연막 상에 도전성 보호막을 형성한다. 상기 도전성 보호막은 Ni막, Co막, 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나가 첨가된 Ni막, 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나가 첨가된 Co막, 또는 이들의 조합막이다. 상기 도전성 보호막 상에 상기 비아 홀을 채우는 도전성 전극막을 형성한다. 상기 도전성 보호막이 노출될 때까지 상기 반도체기판을 부분적으로 제거하여 관통 전극을 형성한다. 상기 관통 전극은 상기 전면에 노출된 전면 전극 및 상기 후면에 돌출된 후면 돌기 전극을 갖는다.
몇몇 실시 예에서, 상기 전면 전극은 평탄화된 표면 또는 오목한 영역을 갖도록 형성할 수 있다.
다른 실시 예에서, 상기 후면 및 상기 후면 돌기 전극의 측벽을 덮는 후면 절연막을 형성할 수 있다. 상기 후면 절연막은 스핀코트(spin coat) 방법 또는 스프레이(spray) 방법에 의한 폴리머(polymer) 막일 수 있다.
또 다른 실시 예에서, 상기 반도체 기판의 일측에 도전성 접착막을 사용하여 적어도 하나의 다른 반도체 기판을 부착할 수 있다. 상기 도전성 접착막은 상기 반도체 기판의 상기 전면 전극 및 상기 다른 반도체 기판의 후면 돌기 전극 사이에 형성하거나, 상기 반도체 기판의 상기 후면 돌기 전극 및 상기 다른 반도체 기판의 전면 전극 사이에 형성할 수 있다. 상기 반도체 기판의 상기 전면 전극이 상기 다른 반도체 기판의 상기 후면 돌기 전극에 접촉하거나, 상기 반도체 기판의 상기 후면 돌기 전극이 상기 다른 반도체 기판의 상기 전면 전극에 접촉할 수 있다.
또 다른 실시 예에서, 상기 반도체 기판의 한쪽에 베이스 기판을 형성할 수 있다. 상기 베이스 기판은 패키지 기판, 카드 기판, 모듈 기판, 및 시스템 기판으로 이루어진 일군에서 선택된 하나일 수 있다.
이에 더하여, 본 발명의 또 다른 실시 예에서, 반도체장치를 제공한다. 전면 및 후면을 갖는 반도체기판에 형성된 관통 전극이 제공된다. 상기 관통 전극은 상기 전면에 노출된 전면 전극 및 상기 후면에 돌출된 후면 돌기 전극을 갖는다. 상기 후면을 제 1 두께로 덮고 상기 후면 돌기 전극의 측벽을 제 2 두께로 덮는 후면 절연막이 제공된다. 상기 제 2 두께는 상기 제 1 두께보다 작다.
또 다른 실시 예에서, 상기 반도체 기판의 한쪽에 다른 반도체 기판이 부착될 수 있다. 상기 반도체 기판 및 상기 다른 반도체 기판 사이에 형성된 도전성 접착막이 제공될 수 있다. 상기 도전성 접착막은 상기 반도체 기판의 상기 전면 전극 및 상기 다른 반도체 기판의 후면 돌기 전극 사이에 제공되거나, 상기 반도체 기판의 상기 후면 돌기 전극 및 상기 다른 반도체 기판의 전면 전극 사이에 제공될 수 있다.
또 다른 실시 예에서, 상기 반도체 기판의 한쪽에 제어 칩이 부착될 수 있다.
또 다른 실시 예에서, 상기 반도체 기판의 한쪽에 베이스 기판이 부착될 수 있다. 상기 베이스 기판은 패키지 기판, 카드 기판, 모듈 기판, 및 시스템 기판으로 이루어진 일군에서 선택된 하나일 수 있다.
더 나아가서, 본 발명의 또 다른 실시 예에서, 다른 반도체장치를 제공한다. 전면 및 후면을 갖는 반도체기판이 제공된다. 상기 반도체기판을 관통하고 도전성 전극막 및 도전성 보호막을 갖는 관통 전극이 제공된다. 상기 관통 전극은 상기 전면에 노출된 전면 전극 및 상기 후면에 돌출된 후면 돌기 전극을 갖는다. 상기 후 면 돌기 전극에 있어서 상기 도전성 보호막은 상기 도전성 전극막을 감싼다. 상기 도전성 보호막은 Ni막, Co막, 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나가 첨가된 Ni막, 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나가 첨가된 Co막, 또는 이들의 조합막이다.
본 발명의 실시 예들에 따르면, 후면 절연막 및 도전성 보호막이 제공된다. 상기 후면 절연막은 반도체 기판의 뒤틀림(warpage)을 억제하는 역할을 할 수 있다. 상기 도전성 보호막은 관통 전극의 표면 산화 및 손상을 방지해주는 역할을 할 수 있다. 따라서, 전기적 특성이 우수하고 높은 신뢰성을 갖는 반도체 장치를 구현할 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
[제 1 실시 예]
도 1 내지 도 7은 본 발명의 제 1 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(11)에 내부배선(13) 및 제 1 절연막(15)을 형성할 수 있다. 상기 반도체 기판(11)은 전면(11f) 및 상기 전면(11f)과 마주보는 후면(11b)을 가질 수 있다. 상기 반도체 기판(11)은 실리콘웨이퍼일 수 있다.
상기 내부배선(13)은 본드패드(bond pad) 및/또는 금속배선일 수 있다. 상기 반도체 기판(11)의 상기 전면(11f)에는 상기 내부배선(13)뿐만 아니라 다른 소자들(도시하지 않음)이 추가로 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 내부배선(13)은 Cu, Al, W, Ti, Ta, 또는 이들의 조합막 과 같은 도전막으로 형성할 수 있다.
상기 제 1 절연막(15)은 상기 전면(11f)을 덮도록 형성할 수 있다. 이 경우에, 상기 제 1 절연막(15)은 상기 내부배선(13)을 부분적으로 노출하는 패드윈도우(pad window; 15h)를 갖도록 형성할 수 있다. 상기 제 1 절연막(15)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 예를 들면, 상기 제 1 절연막(15)은 패시베이션막(passivation layer)일 수 있다.
도 2를 참조하면, 상기 반도체 기판(11)에 비아 홀(20)을 형성할 수 있다. 상기 비아 홀(20)은 상기 제 1 절연막(15) 및 상기 반도체 기판(11)을 차례로 패터닝하여 형성할 수 있다. 상기 비아 홀(20)은 이방성식각기술 또는 레이저드릴링(laser drilling) 기술을 이용하여 형성할 수 있다. 예를 들면, 상기 비아 홀(20)은 직경 30 ㎛, 깊이 50 - 100㎛ 크기를 갖도록 형성할 수 있다. 상기 비아 홀(20)은 상기 전면(11f)에서 상기 후면(11b)을 향하여 확장된 형태를 갖도록 형성할 수 있다. 상기 비아 홀(20)의 측벽 및 바닥에 상기 반도체 기판(11)이 노출될 수 있다.
도 3을 참조하면, 상기 비아 홀(20)의 내벽 및 상기 전면(11f) 상에 제 2 절연막(21), 장벽금속막(23), 및 도전성 보호막(24)을 차례로 형성할 수 있다. 상기 제 2 절연막(21)은 상기 비아 홀(20)의 내벽 및 상기 제 1 표면(11f)을 덮도록 형성할 수 있다. 상기 제 2 절연막(21)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 장벽금속막(23) 및 상기도전성 보호막(24)을 형성하기 전에, 상기 제 2 절연막(21)을 패터닝하여 상기 패드윈도우(pad window; 15h)에 상기 내부배선(13)을 부분적으로 노출할 수 있다. 본 발명의 몇몇 실시 예에서, 상기 제 2 절연막(21)은 비아 절연막으로 명명할 수 있다.
상기 장벽금속막(23)은 상기 제 2 절연막(21)을 덮으며 상기 내부배선(13)에 접촉하도록 형성할 수 있다. 상기 장벽금속막(23)은 Ti, TiN, Ta, TaN, 또는 이들의 조합막으로 형성할 수 있다. 상기 도전성 보호막(24)은 상기 장벽금속막(23)을 덮도록 형성할 수 있다. 그 결과, 상기 비아 홀(20)의 측벽 및 바닥은 차례로 적층된 상기 제 2 절연막(21), 상기 장벽금속막(23), 및 상기 도전성 보호막(24)으로 덮일 수 있으며, 상기 장벽금속막(23)은 상기 내부배선(13)에 접촉될 수 있다. 상기 장벽금속막(23)은 상기 도전성 보호막(24)의 물질에 따라서 생략될 수도 있다.
도 4를 참조하면, 상기 도전성 보호막(24) 상에 도전성 전극막(25)을 형성할 수 있다. 상기 도전성 전극막(25)은 Cu, W, 또는 이들의 조합막 과 같은 도전막으로 형성할 수 있다. 상기 도전성 전극막(25), 상기 도전성 보호막(24), 및 상기 장벽금속막(23)을 차례로 패터닝하여 관통 전극(27)을 형성할 수 있다.
상기 관통 전극(27)은 제 1 단(27s) 및 제 2 단(27b)을 구비할 수 있다. 상기 제 1 단(27s) 및 상기 제 2 단(27b)은 서로 마주볼 수 있으며, 상기 제 1 단(27s)은 상기 전면(11f)에 노출될 수 있고, 상기 제 2 단(27b)은 상기 반도체 기판(11)에 의하여 둘러싸일 수 있다. 상기 제 2 단(27b) 및 상기 반도체 기판(11) 사이에 상기 제 2 절연막(21)이 개재될 수 있다. 상기 관통 전극(27)은 연장부(27e)를 구비할 수 있다. 상기 연장부(27e)는 상기 제 1 단(27s)에 접촉될 수 있다. 상기 연장부(27e)는 상기 내부배선(13)에 접촉할 수 있다. 상기 관통 전극(27)은 상기 연장부(27e)를 통하여 상기 내부배선(13)에 전기적으로 접속될 수 있다. 상기 연장부(27e)는 재배선(redistribution layer; RDL)의 일부일 수 있다.
상기 제 1 단(27s)의 표면은 오목한 영역을 갖도록 형성할 수 있다. 이 경우에, 상기 제 1 단(27s)의 표면은 상기 반도체 기판(11)의 상기 전면(11f) 보다 낮은 레벨에 형성될 수 있다. 즉, 상기 전면(11f) 및 상기 제 1 단(27s)의 표면 사이에 제 1 거리(d1)에 해당하는 표면단차가 발생할 수 있다. 평면도 상에서 볼 때, 상기 오목한 영역은 상기 비아 홀(20)의 중심에 자기정렬될 수 있다. 즉, 상기 제 1 단(27s)의 표면 최저점은 상기 비아 홀(20)의 중심에 형성될 수 있다. 반면, 상기 제 1 단(27s)의 가장자리는 상기 전면(11f)보다 상부레벨에 돌출될 수 있다.
상기 도전성 전극막(25)은 전해도금 방법, 무전해도금 방법, 화학기상증 착(chemical vapor deposition; CVD) 방법, 또는 물리기상증착(physical vapor deposition; PVD) 방법으로 형성할 수 있다. 다른 실시 예에서, 상기 도전성 전극막(25)은 박막형성 공정 및 에치백(etch back) 공정을 번갈아가며 반복하여 형성할 수도 있다.
상기 도전성 보호막(24)은 확산성이 낮고, 산화성이 낮으며, 부식에 대한 내성이 높고, 솔더(solder)에 대한 웨팅성(wetting)이 우수한 도전막으로 형성할 수 있다. 상기 도전성 보호막(24)은 Au 보다 확산성이 낮은 도전막으로 형성할 수 있다. 상기 도전성 보호막(24)은 상기 도전성 전극막(25) 보다 산화성이 낮은 도전막으로 형성할 수 있다. 예를 들면, 상기 도전성 전극막(25)이 Cu일 경우, 상기 도전성 보호막(24)은 Cu 보다 산화성이 낮은 도전막으로 형성할 수 있다.
상기 도전성 보호막(24)은 상기 제 2 절연막(21)에 대하여 식각선택비를 갖는 도전막으로 형성할 수 있다. 예를 들면, 상기 도전성 보호막(24)은 상기 제 2 절연막(21)에 대하여 100:1 이상의 식각선택비를 갖는 도전막으로 형성할 수 있다. 즉, 상기 도전성 보호막(24)은 상기 제 2 절연막(21)을 식각하는 가스(gas) 또는 약품에 대하여 내식각성을 갖는 도전막으로 형성할 수 있다. 상기 제 2 절연막(21)을 식각하는 가스(gas) 또는 약품에 대한 내식각성에 있어서, 상기 도전성 보호막(24)은 상기 장벽금속막(23) 보다 우수한 도전막으로 형성할 수 있다. 예를 들면, 상기 제 2 절연막(21)을 식각하는 가스(gas) 또는 약품에 대한 내식각성에 있어서, 상기 도전성 보호막(24)은 Ti, TiN, Ta, TaN, 및 이들의 조합막보다 우수한 도전막으로 형성할 수 있다. 또한, 상기 도전성 보호막(24)은 Pd, Ti, TiN, Ta, TaN, 및 이들의 조합막보다 솔더(solder)에 대한 웨팅성(wetting)이 우수한 도전막으로 형성할 수 있다.
상기 도전성 보호막(24)은 Ni막, Co막, 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나가 첨가된 Ni막, 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나가 첨가된 Co막, 또는 이들의 조합막으로 형성할 수 있다. 예를 들면, 상기 도전성 보호막(24)은 V 및 P로 이루어진 일군에서 선택된 하나가 첨가된 Ni막으로 형성할 수 있다. 상기 도전성 보호막(24)은 W, P, Cr, 및 B로 이루어진 일군에서 선택된 하나가 첨가된 Co막으로 형성할 수 있다. 상기 도전성 보호막(24)은 제 1 도전막 및 제 2 도전막을 번갈아가며 반복적으로 적층한 다층막으로 형성할 수 있다. 이 경우에, 상기 도전성 보호막(24)의 최하층 및 최상층은 모두 상기 제 1 도전막으로 형성할 수 있다. 상기 제 1 도전막은 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나가 첨가된 Co막 및 Co막으로 이루어진 일군에서 선택된 하나일 수 있으며, 상기 제 2 도전막은 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나가 첨가된 Ni막 및 Ni막으로 이루어진 일군에서 선택된 하나일 수 있다.
상기 도전성 보호막(24)은 전해도금 방법, 무전해도금 방법, 화학기상증착(chemical vapor deposition; CVD) 방법, 또는 물리기상증착(physical vapor deposition; PVD) 방법으로 형성할 수 있다.
도 5를 참조하면, 상기 관통 전극(27)의 상기 제 2 단(27b)이 노출될 때까지 상기 반도체 기판(11)을 부분적으로 제거할 수 있다. 또한, 상기 관통 전극(27)의 상기 제 2 단(27b)은 상기 반도체 기판(11)의 후면(11b)에 대하여 상대적으로 돌출되도록 형성할 수 있다. 상기 제 1 단(27s)은 전면 전극으로 명명할 수 있으며, 상기 제 2 단(27b)은 후면 돌기 전극으로 명명할 수 있다.
구체적으로, 상기 반도체 기판(11)의 상기 후면(11b)을 화학기계적연마(chemical mechanical polishing; CMP)공정을 이용하여 평탄화할 수 있다. 상기 제 2 단(27b)의 표면에 상기 제 2 절연막(21)이 잔존할 수 있다. 상기 제 2 절연막(21)을 등방성식각공정 또는 이방성식각공정을 이용하여 제거할 수 있다. 이 경우에, 상기 제 2 절연막(21)을 제거하는 동안 상기 장벽금속막(23) 또한 제거될 수 있다. 다른 방법으로, 상기 제 2 절연막(21)과 상기 장벽금속막(23)의 식각선택비가 다를 경우, 상기 제 2 절연막(21)을 제거한 후 식각 공정을 이용하여 상기 장벽금속막(23)을 추가로 제거할 수도 있다. 반면, 상기 도전성 보호막(24)은 상기 제 2 절연막(21)에 대하여 식각선택비를 갖는 도전막이므로, 상기 도전성 보호막(24)은 상기 제 2 절연막(21)을 제거하는 동안 식각저지막의 역할을 수행할 수 있다. 결과적으로, 상기 제 2 단(27b)의 표면에는 상기 도전성 보호막(24)이 노출될 수 있다. 즉, 상기 도전성 보호막(24)은 상기 제 2 단(27b)의 표면에 상기 도전성 전극막(25)이 노출되는 것을 방지해주는 역할을 수행할 수 있다.
도 6을 참조하면, 상기 반도체 기판(11)의 상기 후면(11b)에 후면 절연막(31)을 형성할 수 있다. 상기 후면 절연막(31)은 절연특성이 우수하고 상기 도전성 보호막(24)에 대하여 식각선택비를 갖는 절연막으로 형성할 수 있다. 즉, 상기 후면 절연막(31)은 상기 도전성 보호막(24) 보다 높은 식각속도를 갖는 절연막으로 형성할 수 있다. 상기 후면 절연막(31)은 스핀코트(spin coat)방법 또는 스프레이(spray)방법에 의한 폴리머(polymer) 막으로 형성할 수 있다.
한편, 상기 반도체 기판(11)의 상기 전면(11f)에는 상기 내부배선(13) 및 다른 소자들(도시하지 않음)이 형성될 수 있다. 즉, 상기 전면(11f) 및 상기 후면(11b)은 서로 다른 막들이 층층이 쌓인 구조를 갖는다. 이에 따라, 상기 반도체 기판(11)은 뒤틀림(warpage)이 발생할 수 있다. 상기 후면 절연막(31)은 상기 반도체 기판(11)의 뒤틀림(warpage)을 완화할 수 있는 물질막으로 형성할 수 있다. 상기 폴리머(polymer) 막으로 형성된 상기 후면 절연막(31)은 상기 반도체 기판(11)의 뒤틀림(warpage) 감소에 우수한 효과를 보일 수 있다.
도 7을 참조하면, 상기 후면 절연막(31)을 에치백(etch back)하여 상기 제 2 단(27b)의 표면을 노출할 수 있다. 상기 후면 절연막(31)은 상기 제 2 단(27b)의 측벽 및 상기 반도체 기판(11)의 상기 후면(11b)을 덮을 수 있다.
상기 도전성 보호막(24)은 상기 후면 절연막(31) 보다 낮은 식각속도를 갖는 도전막이므로, 상기 도전성 보호막(24)은 상기 후면 절연막(31)을 에치백(etch back)하는 동안 식각저지막의 역할을 수행할 수 있다. 결과적으로, 상기 제 2 단(27b)의 표면에는 상기 도전성 보호막(24)이 잔존할 수 있다. 즉, 상기 도전성 보호막(24)은 상기 제 2 단(27b)의 표면에 상기 도전성 전극막(25)이 노출되는 것을 방지해주는 역할을 수행할 수 있다.
상기 후면(11b) 상의 상기 후면 절연막(31)은 제 2 거리(d2)의 두께를 갖도록 형성할 수 있다. 상기 제 2 거리(d2)는 상기 제 2 단(27b)의 돌출된 길이보다 작을 수 있다. 즉, 상기 제 2 단(27b)은 상기 후면 절연막(31)에 대하여 상대적으로 돌출될 수 있다. 상기 제 2 단(27b)의 측벽 상의 상기 후면 절연막(31)은 제 3 거리(d3)의 두께를 갖도록 형성할 수 있다. 여기서, 상기 제 3 거리(d3)는 폴리머(polymer)의 점도를 제어하여 정밀하게 조절할 수 있다. 상기 제 3 거리(d3)는 상기 제 2 거리(d2) 보다 작을 수 있다.
[제 2 실시 예]
도 8은 본 발명의 제 2 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 단면도이다.
도 8을 참조하면, 비아 홀(20)의 내벽 및 전면(11f) 상에 제 2 절연막(21), 장벽금속막(23), 및 도전성 보호막(24)을 차례로 형성할 수 있다. 본 발명의 제 2 실시 예에 따른 반도체장치의 형성방법은 상기 도전성 보호막(24) 상에 초기 전극막(25p)을 형성하는 것을 포함할 수 있다. 상기 초기 전극막(25p)을 에치백(etch back)하여 상기 비아 홀(20)의 일부분을 채우는 부분 전극막(25p')을 형성할 수 있다. 상기 초기 전극막(25p)의 형성 및 에치백(etch back)을 번갈아가며 반복적으로 수행하여 상기 도전성 전극막(도 7의 25)과 유사한 구조를 형성할 수 있다.
[제 3 실시 예]
도 9 및 도 10은 본 발명의 제 3 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 단면도이다.
도 9를 참조하면, 도전성 전극막(25C)은 비아 홀(20)을 완전히 채우고 반도체기판(11)의 전면(11f)을 덮도록 형성할 수 있다. 상기 도전성 전극막(25C)을 화 학기계적연마(CMP) 공정 또는 에치백(etch back) 공정을 이용하여 평탄화 할 수 있다. 이어서, 상기 도전성 전극막(25C), 도전성 보호막(24), 및 장벽금속막(23)을 차례로 패터닝하여 관통 전극(27')을 형성할 수 있다.
상기 관통 전극(27')은 제 1 단(27s') 및 제 2 단(27b')을 구비할 수 있다. 상기 제 1 단(27s') 및 상기 제 2 단(27b')은 서로 마주볼 수 있으며, 상기 제 1 단(27s')은 상기 전면(11f)에 노출될 수 있다. 상기 제 1 단(27s')은 평탄화된 상부표면을 가질 수 있으며 상기 반도체기판(11)의 상기 전면(11f)보다 돌출될 수 있다. 상기 제 1 단(27s')은 전면 전극으로 명명할 수 있으며, 상기 제 2 단(27b')은 후면 돌기 전극으로 명명할 수 있다. 상기 관통 전극(27')은 연장부(27e')를 구비할 수 있다. 상기 연장부(27e')는 상기 제 1 단(27s')에 접촉될 수 있다. 상기 연장부(27e')는 상기 내부배선(13)에 접촉할 수 있다. 상기 관통 전극(27')은 상기 연장부(27e')를 통하여 상기 내부배선(13)에 전기적으로 접속될 수 있다.상기 연장부(27e')는 재배선(redistribution layer; RDL)의 일부일 수 있다.
도 10을 참조하면, 내부배선(13')은 본드패드(bond pad)일 수 있다. 본 실시 예에서, 상기 내부배선(13')은 본드패드(13')로 부르기로 한다. 이 경우에, 관통 전극(27)은 상기 본드패드(13')를 관통하도록 형성할 수 있다. 상기 관통 전극(27)의 제 1 단(27s)은 상기 본드패드(13')에 접촉할 수 있다. 이 경우에, 상기 관통 전극(27)은 상기 본드패드(13')에 전기적으로 접속될 수 있다. 상기 제 1 단(27s)의 표면은 오목한 영역을 갖도록 형성할 수 있다. 이 경우에, 상기 제 1 단(27s)의 표면은 상기 반도체 기판(11)의 전면보다 낮은 레벨에 형성될 수 있다. 평면도 상 에서 볼 때, 상기 오목한 영역은 상기 비아 홀(20)의 중심에 자기정렬될 수 있다. 즉, 상기 제 1 단(27s)의 표면 최저점은 상기 비아 홀(20)의 중심에 형성될 수 있다. 반면, 상기 제 1 단(27s)의 가장자리는 상기 반도체 기판(11)의 전면보다 상부레벨에 돌출될 수 있다.
본 발명의 몇몇 실시 예에서, 제 2 절연막(21)을 부분적으로 제거하여, 상기 본드패드(13')를 부분적으로 노출할 수 있다. 예를 들면, 상기 제 2 절연막(21)을 형성한 후, 상기 비아 홀(20)을 채우는 희생막(도시하지 않음)을 형성할 수 있다. 상기 희생막은 상기 제 2 절연막(21)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 희생막을 선택적으로 제거하여 상기 본드패드(13')를 덮는 상기 제 2 절연막(21)을 노출할 수 있다. 노출된 상기 제 2 절연막(21)을 제거하여 상기 본드패드(13')를 노출할 수 있다. 이어서, 상기 희생막을 모두 제거할 수 있다. 계속하여, 상기 관통 전극(27)을 형성할 수 있다.
[제 4 실시 예]
도 11은 본 발명의 제 4 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 단면도이고, 도 12 내지 도 14는 도 11의 E1 부분을 상세히 보여주는 확대도면들이다.
도 11을 참조하면, 패키지 기판(110)의 일면에 제 1 내지 제 8 반도체 칩들(121-128)을 차례로 장착할 수 있다. 상기 제 8 반도체 칩(128) 상에 제어 칩(control chip; 129)을 장착할 수 있다. 상기 제 1 내지 제 8 반도체 칩들(121-128), 상기 제어 칩(129) 및 상기 패키지 기판(110)은 열경화성 수지와 같은 덮 개(encapsulant; 118)로 덮을 수 있다.
상기 패키지 기판(110)은 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 형성할 수 있다. 상기 패키지 기판(110)은 기판 내부배선(113) 및 접속단자(114)를 갖도록 형성할 수 있다. 상기 접속단자(114)는 상기 패키지 기판(110)의 일면에 형성할 수 있다. 상기 패키지 기판(110)의 다른 일면에 솔더 볼(111)을 형성할 수 있다. 상기 접속단자(114)는 상기 기판 내부배선(113)을 통하여 상기 솔더 볼(111) 에 전기적으로 접속될 수 있다. 본 발명의 또 다른 실시 예에서, 상기 솔더 볼(111)은 도전성 범프(conductive bump)로 대체할 수 있으며, 생략할 수도 있고, 돌기 전극 또는 엘지에이(lead grid array; LGA)와 같은 접속장치로 변경될 수 있다.
상기 제 1 내지 제 8 반도체 칩들(121-128) 및 상기 제어 칩(129)은 관통 전극(27, 27')을 갖도록 형성할 수 있다. 상기 관통 전극(27, 27')은 도 1 내지 도 10을 참조하여 설명한 바와 같은 방법으로 형성할 수 있다. 또한, 상기 제 1 내지 제 8 반도체 칩들(121-128) 및 상기 제어 칩(129)은 도 1 내지 도 10을 참조하여 설명한 바와 같은 방법으로 형성된 상기 반도체기판(11), 및 상기 후면 절연막(31) 과 같은 구성요소들을 포함할 수 있으나, 간략한 설명을 위하여 생략하기로 한다.
상기 제 1 반도체 칩(121)의 상기 관통 전극(27, 27')은 상기 패키지 기판(110)의 상기 접속단자(114)에 부착할 수 있다. 제 2 반도체 칩(122)의 상기 관통 전극(27, 27')은 상기 제 1 반도체 칩(121)의 상기 관통 전극(27, 27')에 부착 할 수 있다. 상기 제어 칩(129)의 상기 관통 전극(27, 27')은 상기 제 8 반도체 칩(128)의 상기 관통 전극(27, 27')에 부착할 수 있다.
상기 제 1 내지 제 8 반도체 칩들(121-128)은 비휘발성 메모리, DRAM, 또는 이들의 조합일 수 있다. 상기 제어 칩(129)은 서데스(SER/DES) 회로와 같은 로직 회로들을 갖는 것일 수 있다. 상기 제 1 내지 제 8 반도체 칩들(121-128)은 상기 관통 전극(27, 27')을 통하여 상기 패키지 기판(110)에 전기적으로 접속될 수 있다. 상기 제어 칩(129) 또한 상기 관통 전극(27, 27')을 통하여 상기 패키지 기판(110) 및 상기 제 1 내지 제 8 반도체 칩들(121-128)에 전기적으로 접속될 수 있다. 본 발명의 제 4 실시 예에 따른 반도체장치는 반도체 메모리 패키지일 수 있다. 상기 패키지 기판(110)은 베이스 기판의 역할을 할 수 있다. 더 나아가서, 상기 제어 칩(129)을 생략하여 메모리 패키지만의 활용도 가능하다. 본 발명의 제 4 실시 예에서 8개의 반도체 칩들을 사용하였으나, 상기 반도체 칩들의 개수는 이에 한정되지 않는다.
도 12를 참조하면, 상기 제 1 내지 제 8 반도체 칩들(121-128) 및 상기 제어 칩(129)은 도 1 내지 도 10을 참조하여 설명한 바와 같은 방법으로 형성된 관통 전극(27)을 구비할 수 있다. 즉, 상기 관통 전극(27)의 제 1 단(27s)의 표면은 오목한 영역을 갖도록 형성할 수 있다.
상기 제 1 반도체 칩(121)의 상기 제 1 단(27s) 및 상기 제 2 반도체 칩(122)의 제 2 단(27b) 사이에 솔더 볼, 솔더 페이스트, 및/또는 도전성 범프와 같은 도전성 접착막(33)을 형성할 수 있다. 상기 도전성 접착막(33)은 상기 제 1 단(27s)의 오목한 영역에 형성될 수 있다. 상기 도전성 접착막(33)은 상기 반도체 기판(11)의 상기 전면(11f) 보다 낮은 레벨에 침투할 수 있다.
이 경우에, 상기 제 1 반도체 칩(121)의 상기 제 1 단(27s) 및 상기 제 2 반도체 칩(122)의 상기 제 2 단(27b)은 서로 접촉될 수 있다. 즉, 상기 제 1 반도체 칩(121) 및 상기 제 2 반도체 칩(122)의 적층에 추가적인 공간을 필요로 하지않는다. 결과적으로, 상기 제 1 내지 제 8 반도체 칩들(121-128) 및 상기 제어 칩(129)의 적층 두께를 상대적으로 줄일 수 있다. 상기 제 1 반도체 칩(121)의 상기 제 1 단(27s)은 상기 도전성 접착막(33)을 통하여 상기 제 2 반도체 칩(122)의 상기 제 2 단(27b)에 전기적으로 접속될 수 있다.
도 13을 참조하면, 다른 실시 예에서, 도전성 접착막(33')이 상당한 두께를 갖는 경우에, 상기 제 1 반도체 칩(121)의 상기 제 1 단(27s) 및 상기 제 2 반도체 칩(122)의 상기 제 2 단(27b)은 서로 떨어질 수 있다. 상기 제 1 반도체 칩(121)의 상기 제 1 단(27s)은 상기 도전성 접착막(33')을 통하여 상기 제 2 반도체 칩(122)의 상기 제 2 단(27b)에 전기적으로 접속될 수 있다.
도 14를 참조하면, 상기 제 1 내지 제 8 반도체 칩들(121-128) 및 상기 제어 칩(129)은 도 9를 참조하여 설명한 바와 같은 방법으로 형성된 관통 전극(27')을 구비할 수 있다. 즉, 상기 관통 전극(27')의 제 1 단(27s')은 평탄화된 표면을 갖도록 형성할 수 있다.
상기 제 1 반도체 칩(121)의 상기 제 1 단(27s') 및 상기 제 2 반도체 칩(122)의 제 2 단(27b') 사이에 솔더 볼, 솔더 페이스트, 및/또는 도전성 범프와 같은 도전성 접착막(34)을 형성할 수 있다. 이 경우에, 상기 제 1 반도체 칩(121)의 상기 제 1 단(27s') 및 상기 제 2 반도체 칩(122)의 상기 제 2 단(27b') 사이에 제 4 거리(d4)의 두께를 갖는 상기 도전성 접착막(34)이 개재될 수 있다.
[제 5 실시 예]
도 15는 본 발명의 제 5 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 단면도이다.
도 15를 참조하면, 패키지 기판(110)의 일면에 제 1 내지 제 3 반도체 칩들(131-138)을 장착할 수 있다. 상기 제 3 반도체 칩(138) 상에 제어 칩(control chip; 139)을 장착할 수 있다. 상기 제 1 내지 제 3 반도체 칩들(131-138) 및 상기 제어 칩(139)은 관통 전극(27, 27')을 갖도록 형성할 수 있다. 상기 관통 전극(27, 27')은 도 1 내지 도 10을 참조하여 설명한 바와 같은 방법으로 형성할 수 있다. 상기 제 1 내지 제 3 반도체 칩들(131-138) 및 상기 제어 칩(139)은 서로 어긋나게 장착할 수 있다. 상기 제 1 내지 제 3 반도체 칩들(131-138), 상기 제어 칩(139) 및 상기 패키지 기판(110)은 열경화성 수지와 같은 덮개(encapsulant; 118)로 덮을 수 있다.
상기 제 1 내지 제 3 반도체 칩들(131-138)은 상기 관통 전극(27, 27')과 연장부(27e, 27e')를 통하여 상기 패키지 기판(110)에 전기적으로 접속될 수 있다. 상기 연장부(27e, 27e')는 재배선(redistribution layer; RDL)의 일부일 수 있다. 상기 제어 칩(139) 또한 상기 관통 전극(27, 27')을 통하여 상기 패키지 기판(110) 및 상기 제 1 내지 제 3 반도체 칩들(131-138)에 전기적으로 접속될 수 있다. 제 2 반도체 칩(132) 및 상기 제 3 반도체 칩(138) 사이에 복수의 다른 반도체 칩들을 장착할 수 있다.
상기 제 1 내지 제 3 반도체 칩들(131-138)은 비휘발성 메모리, DRAM, 또는 이들의 조합일 수 있다. 본 발명의 제 5 실시 예에 따른 반도체장치는 반도체 메모리 패키지일 수 있다. 상기 패키지 기판(110)은 베이스 기판의 역할을 할 수 있다.
[제 6 실시 예]
도 16은 본 발명의 제 6 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 단면도이다.
도 16을 참조하면, 패키지 기판(110)의 일면에 제 1 내지 제 3 반도체 칩들(141-148)을 장착할 수 있다. 상기 제 1 내지 제 3 반도체 칩들(141-148)은 관통 전극(27, 27')을 갖도록 형성할 수 있다. 상기 관통 전극(27, 27')은 도 1 내지 도 10을 참조하여 설명한 바와 같은 방법으로 형성할 수 있다. 상기 제 1 내지 제 3 반도체 칩들(141-148) 및 상기 패키지 기판(110)은 열경화성 수지와 같은 덮개(encapsulant; 118)로 덮을 수 있다. 상기 제어 칩(도 11의 129)은 생략될 수 있다.
상기 제 1 내지 제 3 반도체 칩들(141-148)은 상기 관통 전극(27, 27')을 통하여 상기 패키지 기판(110)에 전기적으로 접속될 수 있다. 제 2 반도체 칩(142) 및 상기 제 3 반도체 칩(148) 사이에 복수의 다른 반도체 칩들을 장착할 수 있다. 상기 제 1 내지 제 3 반도체 칩들(141-148)은 비휘발성 메모리, DRAM, 또는 이들의 조합일 수 있다. 본 발명의 제 6 실시 예에 따른 반도체장치는 반도체 메모리 패키 지일 수 있다. 상기 패키지 기판(110)은 베이스 기판의 역할을 할 수 있다.
[제 7 실시 예]
도 17은 본 발명의 제 7 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 단면도이고, 도 18 및 도 19는 도 17의 E2 부분을 상세히 보여주는 확대도면들이다.
도 17을 참조하면, 패키지 기판(110)의 일면에 제 1 내지 제 3 반도체 칩들(151-158)을 차례로 장착할 수 있다. 상기 제 3 반도체 칩(158) 상에 제어 칩(control chip; 159)을 장착할 수 있다. 상기 제 1 내지 제 3 반도체 칩들(151-158), 상기 제어 칩(159) 및 상기 패키지 기판(110)은 열경화성 수지와 같은 덮개(encapsulant; 118)로 덮을 수 있다.
상기 패키지 기판(110)은 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 형성할 수 있다. 상기 패키지 기판(110)은 기판 내부배선(113) 및 접속단자(114)를 갖도록 형성할 수 있다. 상기 패키지 기판(110)의 다른 일면에 솔더 볼(111)을 형성할 수 있다. 본 발명의 또 다른 실시 예에서, 상기 솔더 볼(111)은 도전성 범프(conductive bump)로 대체할 수 있으며, 생략할 수도 있고, 돌기 전극 또는 엘지에이(lead grid array; LGA)와 같은 접속장치로 변경될 수 있다.
상기 제 1 내지 제 3 반도체 칩들(151-158) 및 상기 제어 칩(159)은 관통 전극(27, 27')을 갖도록 형성할 수 있다. 상기 관통 전극(27, 27')은 도 1 내지 도 10을 참조하여 설명한 바와 같은 방법으로 형성할 수 있다. 또한, 상기 제 1 내지 제 3 반도체 칩들(151-158) 및 상기 제어 칩(159)은 도 1 내지 도 10을 참조하여 설명한 바와 같은 방법으로 형성된 상기 반도체기판(11), 및 상기 후면 절연막(31) 과 같은 구성요소들을 포함할 수 있으나, 간략한 설명을 위하여 생략하기로 한다.
상기 제 1 반도체 칩(151)의 상기 관통 전극(27, 27')은 상기 패키지 기판(110)의 상기 접속단자(114)에 부착할 수 있다. 제 2 반도체 칩(152)의 상기 관통 전극(27, 27')은 상기 제 1 반도체 칩(151)의 상기 관통 전극(27, 27')에 부착할 수 있다. 상기 제어 칩(159)의 상기 관통 전극(27, 27')은 상기 제 3 반도체 칩(158)의 상기 관통 전극(27, 27')에 부착할 수 있다.
상기 제 1 내지 제 3 반도체 칩들(151-158)은 비휘발성 메모리, DRAM, 또는 이들의 조합일 수 있다. 상기 제어 칩(159)은 서데스(SER/DES) 회로와 같은 로직 회로들을 갖는 것일 수 있다. 상기 제 1 내지 제 3 반도체 칩들(151-158)은 상기 관통 전극(27, 27')을 통하여 상기 패키지 기판(110)에 전기적으로 접속될 수 있다. 상기 제어 칩(159) 또한 상기 관통 전극(27, 27')을 통하여 상기 패키지 기판(110) 및 상기 제 1 내지 제 3 반도체 칩들(151-158)에 전기적으로 접속될 수 있다. 제 2 반도체 칩(152) 및 상기 제 3 반도체 칩(158) 사이에 복수의 다른 반도체 칩들을 장착할 수 있다. 본 발명의 제 7 실시 예에 따른 반도체장치는 반도체 메모리 패키지일 수 있다. 상기 패키지 기판(110)은 베이스 기판의 역할을 할 수 있다.
도 18을 참조하면, 상기 제 1 내지 제 3 반도체 칩들(151-158) 및 상기 제어 칩(159)은 도 1 내지 도 10을 참조하여 설명한 바와 같은 방법으로 형성된 관통 전극(27)을 구비할 수 있다. 즉, 상기 관통 전극(27)의 제 1 단(27s)의 표면은 오목 한 영역을 갖도록 형성할 수 있다.
상기 제 1 반도체 칩(151)의 제 2 단(27b) 및 상기 제 2 반도체 칩(152)의 상기 제 1 단(27s) 사이에 솔더 볼, 솔더 페이스트, 및/또는 도전성 범프와 같은 도전성 접착막(33)을 형성할 수 있다. 상기 제 1 단(27s)은 전면 전극으로 명명할 수으며, 상기 제 2 단(27b)은 후면 돌기 전극으로 명명할 수 있다. 상기 도전성 접착막(33)은 상기 제 1 단(27s)의 오목한 영역에 형성될 수 있다.
이 경우에, 상기 제 1 반도체 칩(151)의 상기 제 2 단(27b) 및 상기 제 2 반도체 칩(152)의 상기 제 1 단(27s)은 서로 접촉될 수 있다. 즉, 상기 제 1 반도체 칩(151) 및 상기 제 2 반도체 칩(152)의 적층에 추가적인 공간을 필요로 하지않는다. 결과적으로, 상기 제 1 내지 제 3 반도체 칩들(151-158) 및 상기 제어 칩(159)의 적층 두께를 상대적으로 줄일 수 있다.
도 19를 참조하면, 상기 제 1 내지 제 3 반도체 칩들(151-158) 및 상기 제어 칩(159)은 도 9를 참조하여 설명한 바와 같은 방법으로 형성된 관통 전극(27')을 구비할 수 있다. 즉, 상기 관통 전극(27')의 제 1 단(27s')은 평탄화된 표면을 갖도록 형성할 수 있다.
상기 제 1 반도체 칩(151)의 제 2 단(27b') 및 상기 제 2 반도체 칩(152)의 상기 제 1 단(27s') 사이에 솔더 볼, 솔더 페이스트, 및/또는 도전성 범프와 같은 도전성 접착막(34)을 형성할 수 있다. 이 경우에, 상기 제 1 반도체 칩(151)의 상기 제 2 단(27b') 및 상기 제 2 반도체 칩(152)의 상기 제 1 단(27s') 사이에 제 4 거리(d4)의 두께를 갖는 상기 도전성 접착막(34)이 개재될 수 있다.
[제 8 실시 예]
도 20은 본 발명의 제 8 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 단면도이다.
도 20을 참조하면, 패키지 기판(110)의 일면에 제 1 내지 제 3 반도체 칩들(181-188)을 장착할 수 있다. 상기 제 3 반도체 칩(188) 상에 제어 칩(control chip; 189)을 장착할 수 있다. 상기 제 1 내지 제 3 반도체 칩들(181-188) 및 상기 제어 칩(189)은 관통 전극(27, 27')을 갖도록 형성할 수 있다. 상기 관통 전극(27, 27')은 도 1 내지 도 10을 참조하여 설명한 바와 같은 방법으로 형성할 수 있다. 상기 제 1 내지 제 3 반도체 칩들(181-188) 및 상기 제어 칩(189)은 서로 어긋나게 장착할 수 있다. 상기 제 1 내지 제 3 반도체 칩들(181-188), 상기 제어 칩(189) 및 상기 패키지 기판(110)은 열경화성 수지와 같은 덮개(encapsulant; 118)로 덮을 수 있다.
상기 제 1 내지 제 3 반도체 칩들(181-188)은 상기 관통 전극(27, 27')과 연장부(27e, 27e')를 통하여 상기 패키지 기판(110)에 전기적으로 접속될 수 있다. 상기 연장부(27e, 27e')는 재배선(redistribution layer; RDL)의 일부일 수 있다. 상기 제어 칩(189) 또한 상기 관통 전극(27, 27')과 연장부(27e, 27e')를 통하여 상기 패키지 기판(110) 및 상기 제 1 내지 제 3 반도체 칩들(181-188)에 전기적으로 접속될 수 있다. 제 2 반도체 칩(182) 및 상기 제 3 반도체 칩(188) 사이에 복수의 다른 반도체 칩들을 장착할 수 있다.
상기 제 1 내지 제 3 반도체 칩들(181-188)은 비휘발성 메모리, DRAM, 또는 이들의 조합일 수 있다. 본 발명의 제 8 실시 예에 따른 반도체장치는 반도체 메모리 패키지일 수 있다. 상기 패키지 기판(110)은 베이스 기판의 역할을 할 수 있다.
[제 9 실시 예]
도 21은 본 발명의 제 9 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 평면도이고, 도 22는 도 21의 절단선 I-I'에 따라 취해진 단면도이다.
도 21 및 도 22를 참조하면, 카드 기판(191)의 일면에 복수의 반도체 칩들(197) 및 제어 칩(195)을 장착할 수 있다. 상기 반도체 칩들(197)은 제 1 내지 제 3 반도체 칩들(197A-197C)을 포함할 수 있다. 상기 제 1 내지 제 3 반도체 칩들(197A-197C)은 관통 전극(27, 27')을 갖도록 형성할 수 있다. 상기 관통 전극(27, 27')은 도 1 내지 도 10을 참조하여 설명한 바와 같은 방법으로 형성할 수 있다. 또한, 상기 반도체 칩들(197) 및 상기 제어 칩(195)은 도 1 내지 도 10을 참조하여 설명한 바와 같은 방법으로 형성된 상기 반도체기판(11), 및 상기 후면 절연막(31) 과 같은 구성요소들을 포함할 수 있으나, 간략한 설명을 위하여 생략하기로 한다. 상기 제 1 내지 제 3 반도체 칩들(197A-197C), 상기 제어 칩(195) 및 상기 카드 기판(191)은 열경화성 수지와 같은 덮개(encapsulant; 199)로 덮을 수 있다. 상기 관통 전극(27, 27')은 상기 제어 칩(195) 또는 상기 반도체 칩들(197) 중 최소 하나의 칩 이상에서 형성될 수 있다.
상기 카드 기판(191)은 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 형성할 수 있다. 상기 카드 기판(191)은 기판 내부배선(192) 및 접속단자(114)를 갖도록 형성 할 수 있다. 상기 접속단자(114)는 상기 카드 기판(191)의 일면에 형성할 수 있다. 상기 카드 기판(191)의 다른 일면에 외부 단자(193)를 형성할 수 있다. 상기 접속단자(114)는 상기 기판 내부배선(192)을 통하여 상기 외부 단자(193)에 전기적으로 접속될 수 있다.
상기 제 1 내지 제 3 반도체 칩들(197A-197C)은 상기 관통 전극(27, 27')을 통하여 상기 카드 기판(191)에 전기적으로 접속될 수 있다. 상기 제어 칩(195) 또한 상기 관통 전극(27, 27')을 통하여 상기 카드 기판(191)에 전기적으로 접속될 수 있다. 상기 제 1 내지 제 3 반도체 칩들(197A-197C)은 상기 기판 내부배선(192) 및 상기 제어 칩(195)을 경유하여 상기 외부 단자(193)에 전기적으로 접속될 수 있다.
제 2 반도체 칩(197B) 및 상기 제 3 반도체 칩(197C) 사이에 복수의 다른 반도체 칩들을 장착할 수 있다. 상기 제 1 내지 제 3 반도체 칩들(197A-197C)은 비휘발성 메모리, DRAM, 또는 이들의 조합일 수 있다. 본 발명의 제 9 실시 예에 따른 반도체장치는 반도체 메모리 카드일 수 있다. 상기 카드 기판(191)은 베이스 기판의 역할을 할 수 있다.
[제 10 실시 예]
도 23은 본 발명의 제 10 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 평면도이고, 도 24는 도 23의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 23 및 도 24를 참조하면, 카드 기판(191')의 일면에 복수의 반도체 칩들(198)을 장착할 수 있다. 상기 반도체 칩들(198)은 제 1 내지 제 3 반도체 칩 들(198A-198C)을 포함할 수 있다. 상기 제 3 반도체 칩(198C) 상에 제어 칩(195')을 장착할 수 있다. 상기 제 1 내지 제 3 반도체 칩들(198A-198C) 및 상기 제어 칩(195')은 관통 전극(27, 27')을 갖도록 형성할 수 있다. 상기 관통 전극(27, 27')은 도 1 내지 도 10을 참조하여 설명한 바와 같은 방법으로 형성할 수 있다. 또한, 상기 반도체 칩들(198) 및 상기 제어 칩(195')은 도 1 내지 도 10을 참조하여 설명한 바와 같은 방법으로 형성된 상기 반도체기판(11), 및 상기 후면 절연막(31) 과 같은 구성요소들을 포함할 수 있으나, 간략한 설명을 위하여 생략하기로 한다. 상기 제 1 내지 제 3 반도체 칩들(198A-198C), 상기 제어 칩(195') 및 상기 카드 기판(191')은 열경화성 수지와 같은 덮개(encapsulant; 199')로 덮을 수 있다.
상기 카드 기판(191')은 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 형성할 수 있다. 상기 카드 기판(191')은 기판 내부배선(192) 및 접속단자(114)를 갖도록 형성할 수 있다. 상기 접속단자(114)는 상기 카드 기판(191')의 일면에 형성할 수 있다. 상기 카드 기판(191')의 다른 일면에 외부 단자(193)를 형성할 수 있다. 상기 접속단자(114)는 상기 기판 내부배선(192)을 통하여 상기 외부 단자(193)에 전기적으로 접속될 수 있다.
상기 제 1 내지 제 3 반도체 칩들(198A-198C) 및 상기 제어 칩(195')은 상기 관통 전극(27, 27')을 통하여 상기 카드 기판(191')에 전기적으로 접속될 수 있다. 상기 제 1 내지 제 3 반도체 칩들(197A-197C) 및 상기 제어 칩(195')은 상기 기판 내부배선(192)을 경유하여 상기 외부 단자(193)에 전기적으로 접속될 수 있다.
제 2 반도체 칩(198B) 및 상기 제 3 반도체 칩(198C) 사이에 복수의 다른 반도체 칩들을 장착할 수 있다. 상기 제 1 내지 제 3 반도체 칩들(198A-198C)은 비휘발성 메모리, DRAM, 또는 이들의 조합일 수 있다. 본 발명의 제 10 실시 예에 따른 반도체장치는 반도체 메모리 카드일 수 있다. 상기 카드 기판(191')은 베이스 기판의 역할을 할 수 있다.
[제 11 실시 예]
도 25는 본 발명의 제 11 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 평면도이다.
도 25를 참조하면, 모듈 기판(201)에 제어 칩(203) 및 복수의 반도체 메모리 패키지들(207)을 장착할 수 있다. 상기 모듈 기판(201)에 입출력 단자들(205)을 형성할 수 있다. 상기 반도체 메모리 패키지들(207) 및 상기 제어 칩(203)은 도 1 내지 도 20을 참조하여 설명한 바와 같은 방법으로 형성된 상기 반도체기판(11), 상기 관통 전극(27, 27') 및 상기 후면 절연막(31)과 같은 구성요소들을 포함할 수 있으나, 간략한 설명을 위하여 생략하기로 한다. 상기 반도체 메모리 패키지들(207) 및 상기 제어 칩(203)은 상기 모듈 기판(201)에 형성된 내부배선들(도시하지 않음)을 통하여 상기 입출력 단자들(205)에 전기적으로 접속될 수 있다. 상기 모듈 기판(201)은 베이스 기판의 역할을 할 수 있다. 본 발명의 제 11 실시 예에 따른 반도체장치는 반도체 메모리 모듈일 수 있다.
[제 12 실시 예]
도 26은 본 발명의 제 12 실시 예에 따른 반도체장치를 설명하기 위한 블럭도이다.
도 26을 참조하면, 시스템 기판(211)에 프로세서(processor; 215), 메모리(memory; 217), 및 입/출력 장치(I/O device; 213)를 형성할 수 있다. 상기 프로세서(processor; 215), 상기 메모리memory; 217), 및 상기 입/출력 장치(I/O device; 213)는 버스 구조체들(bus architectures; 219)을 통하여 전기적으로 접속될 수 있다.
상기 프로세서(processor; 215), 상기 메모리(memory; 217), 및 상기 입/출력 장치(I/O device; 213)는 도 1 내지 도 20을 참조하여 설명한 바와 같은 방법으로 형성된 상기 반도체기판(11), 상기 관통 전극(27, 27') 및 상기 후면 절연막(31)과 같은 구성요소들을 포함할 수 있다. 예를 들면, 상기 메모리(memory; 217)는 도 11 내지 도 20을 참조하여 설명된 반도체 메모리 패키지일 수 있다. 상기 메모리(217)는 상기 프로세서(215)의 실행을 위한 데이터 저장 매체(data storage media)의 역할을 할 수 있다. 상기 시스템 기판(211)은 베이스 기판의 역할을 할 수 있다. 본 발명의 제 12 실시 예에 따른 반도체장치는 컴퓨터, 디지털 카메라, 휴대용 전화기, 디스플레이 장치, 게임기기, 또는 MP3와 같은 전자 장치(electronic system)의 일부일 수 있다.
도 1 내지 도 7은 본 발명의 제 1 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 제 2 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 단면도이다.
도 9 및 도 10은 본 발명의 제 3 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 단면도이다.
도 11은 본 발명의 제 4 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 단면도이다.
도 12 내지 도 14는 도 11의 E1 부분을 상세히 보여주는 확대도면들이다.
도 15는 본 발명의 제 5 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 단면도이다.
도 16은 본 발명의 제 6 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 단면도이다.
도 17은 본 발명의 제 7 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 단면도이다.
도 18 및 도 19는 도 17의 E2 부분을 상세히 보여주는 확대도면들이다.
도 20은 본 발명의 제 8 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 단면도이다.
도 21은 본 발명의 제 9 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 평면도이다.
도 22는 도 21의 절단선 I-I'에 따라 취해진 단면도이다.
도 23은 본 발명의 제 10 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 평면도이다.
도 24는 도 23의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 25는 본 발명의 제 11 실시 예에 따른 반도체장치의 형성방법을 설명하기 위한 평면도이다.
도 26은 본 발명의 제 12 실시 예에 따른 반도체장치를 설명하기 위한 블럭도이다.

Claims (26)

  1. 전면 및 후면을 갖는 반도체기판에 관통 전극을 형성하되, 상기 관통 전극은 상기 전면에 노출된 전면 전극 및 상기 후면에 돌출된 후면 돌기 전극을 갖고,
    상기 후면을 제 1 두께로 덮고 상기 후면 돌기 전극의 측벽을 제 2 두께로 덮는 후면 절연막을 형성하는 것을 포함하되, 상기 제 2 두께는 상기 제 1 두께보다 작은 반도체장치의 형성방법.
  2. 제 1 항에 있어서,
    상기 후면 절연막을 형성하는 것은
    상기 후면을 덮는 폴리머(polymer)막을 스핀코트(spin coat) 방법 또는 스프레이(spray) 방법으로 형성하고,
    상기 후면 돌기 전극이 노출될 때까지 상기 폴리머(polymer)막을 에치백(etch back)하는 것을 포함하는 반도체장치의 형성방법.
  3. 제 1 항에 있어서,
    상기 관통 전극을 형성하는 것은
    상기 반도체기판에 비아 홀을 형성하되, 상기 비아 홀은 상기 전면에서 상기 후면을 향하여 확장된 형태를 갖고,
    상기 비아 홀의 내벽에 비아 절연막을 형성하고,
    상기 비아 절연막 상에 도전성 보호막을 형성하고,
    상기 도전성 보호막 상에 상기 비아 홀을 채우는 도전성 전극막을 형성하고,
    상기 도전성 보호막이 노출될 때까지 상기 반도체기판을 부분적으로 제거하는 것을 포함하는 반도체장치의 형성방법.
  4. 제 3 항에 있어서,
    상기 비아 절연막 및 상기 도전성 보호막 사이에 장벽금속막을 형성하는 것을 더 포함하는 반도체장치의 형성방법.
  5. 제 3 항에 있어서,
    상기 도전성 보호막은 상기 비아 절연막 및 상기 후면 절연막에 대하여 식각선택비를 갖는 물질막으로 형성하는 반도체장치의 형성방법.
  6. 제 3 항에 있어서,
    상기 도전성 보호막은 상기 비아 절연막을 식각하는 가스(gas) 또는 약품에 대하여 Ti, TiN, Ta, TaN, 및 이들의 조합막보다 낮은 식각속도를 갖는 물질막으로 형성하는 반도체장치의 형성방법.
  7. 제 3 항에 있어서,
    상기 도전성 보호막은 Au 보다 확산성이 낮고, Cu보다 산화성이 낮으며, Pd 보다 솔더(solder)에 대한 웨팅성(wetting)이 우수한 도전막으로 형성하는 반도체장치의 형성방법.
  8. 제 3 항에 있어서,
    상기 도전성 보호막은 Ni막, Co막, 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나가 첨가된 Ni막, 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나가 첨가된 Co막, 또는 이들의 조합막으로 형성하는 반도체장치의 형성방법.
  9. 제 3 항에 있어서,
    상기 도전성 보호막은 제 1 도전막 및 제 2 도전막을 번갈아가며 반복적으로 적층하여 형성하되, 상기 제 1 도전막은 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나를 첨가한 Co막 및 Co막으로 이루어진 일군에서 선택된 하나일 수 있으며, 상기 제 2 도전막은 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나를 첨가한 Ni막 및 Ni막으로 이루어진 일군에서 선택된 하나인 반도체장치의 형성방법.
  10. 제 9 항에 있어서,
    상기 도전성 보호막의 최하층 및 최상층은 모두 상기 제 1 도전막으로 형성하는 반도체장치의 형성방법.
  11. 제 1 항에 있어서,
    상기 전면 전극은 평탄화된 표면 또는 오목한 영역을 갖도록 형성하는 반도체장치의 형성방법.
  12. 제 11 항에 있어서,
    상기 전면 전극의 표면은 상기 반도체기판의 상기 전면보다 낮은 레벨에 위치하는 반도체장치의 형성방법.
  13. 제 1 항에 있어서,
    상기 반도체기판의 한쪽에 도전성 접착막을 사용하여 적어도 하나의 다른 반도체기판을 부착하는 것을 더 포함하되, 상기 도전성 접착막은 상기 반도체기판의 상기 전면 전극 및 상기 다른 반도체기판의 후면 돌기 전극 사이에 형성하거나, 상기 반도체기판의 상기 후면 돌기 전극 및 상기 다른 반도체기판의 전면 전극 사이에 형성하는 반도체장치의 형성방법.
  14. 제 13 항에 있어서,
    상기 반도체기판의 상기 전면 전극이 상기 다른 반도체기판의 후면 돌기 전극에 접촉하거나, 상기 반도체기판의 상기 후면 돌기 전극이 상기 다른 반도체기판의 전면 전극에 접촉하는 반도체장치의 형성방법.
  15. 제 1 항에 있어서,
    상기 반도체기판의 한쪽에 베이스 기판을 형성하는 것을 더 포함하되, 상기 베이스 기판은 패키지 기판, 카드 기판, 모듈 기판, 및 시스템 기판으로 이루어진 일군에서 선택된 하나인 반도체장치의 형성방법.
  16. 전면 및 후면을 갖는 반도체기판에 비아 홀을 형성하되, 상기 비아 홀은 상기 전면에서 상기 후면을 향하여 확장된 형태를 갖고,
    상기 비아 홀의 내벽에 비아 절연막을 형성하고,
    상기 비아 절연막 상에 도전성 보호막을 형성하되, 상기 도전성 보호막은 Ni막, Co막, 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나가 첨가된 Ni막, 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나가 첨가된 Co막, 또는 이들의 조합막이고,
    상기 도전성 보호막 상에 상기 비아 홀을 채우는 도전성 전극막을 형성하고,
    상기 도전성 보호막이 노출될 때까지 상기 반도체기판을 부분적으로 제거하여 관통 전극을 형성하는 것을 포함하되, 상기 관통 전극은 상기 전면에 노출된 전면 전극 및 상기 후면에 돌출된 후면 돌기 전극을 갖는 반도체장치의 형성방법.
  17. 제 16 항에 있어서,
    상기 전면 전극은 평탄화된 표면 또는 오목한 영역을 갖도록 형성하는 반도 체장치의 형성방법.
  18. 제 16 항에 있어서,
    상기 후면 및 상기 후면 돌기 전극의 측벽을 덮는 후면 절연막을 형성하는 것을 더 포함하되, 상기 후면 절연막은 스핀코트(spin coat) 방법 또는 스프레이(spray) 방법에 의한 폴리머(polymer) 막인 반도체장치의 형성방법.
  19. 제 16 항에 있어서,
    상기 반도체기판의 한쪽에 도전성 접착막을 사용하여 적어도 하나의 다른 반도체기판을 부착하는 것을 더 포함하되, 상기 도전성 접착막은 상기 반도체기판의 상기 전면 전극 및 상기 다른 반도체기판의 후면 돌기 전극 사이에 형성하거나, 상기 반도체기판의 상기 후면 돌기 전극 및 상기 다른 반도체기판의 전면 전극 사이에 형성하는 반도체장치의 형성방법.
  20. 제 19 항에 있어서,
    상기 반도체기판의 상기 전면 전극이 상기 다른 반도체기판의 상기 후면 돌기 전극에 접촉하거나, 상기 반도체기판의 상기 후면 돌기 전극이 상기 다른 반도체기판의 상기 전면 전극에 접촉하는 반도체장치의 형성방법.
  21. 제 16 항에 있어서,
    상기 반도체기판의 한쪽에 베이스 기판을 형성하는 것을 더 포함하되, 상기 베이스 기판은 패키지 기판, 카드 기판, 모듈 기판, 및 시스템 기판으로 이루어진 일군에서 선택된 하나인 반도체장치의 형성방법.
  22. 전면 및 후면을 갖는 반도체기판에 형성되고 상기 전면에 노출된 전면 전극 및 상기 후면에 돌출된 후면 돌기 전극을 갖는 관통 전극; 및
    상기 후면을 제 1 두께로 덮고 상기 후면 돌기 전극의 측벽을 제 2 두께로 덮는 후면 절연막을 포함하되, 상기 제 2 두께는 상기 제 1 두께보다 작은 반도체장치.
  23. 제 22 항에 있어서,
    상기 반도체기판의 한쪽에 부착된 다른 반도체기판; 및
    상기 반도체기판 및 상기 다른 반도체기판 사이에 형성된 도전성 접착막을 더 포함하되, 상기 도전성 접착막은 상기 반도체기판의 상기 전면 전극 및 상기 다른 반도체기판의 후면 돌기 전극 사이에 제공되거나, 상기 반도체기판의 상기 후면 돌기 전극 및 상기 다른 반도체기판의 전면 전극 사이에 제공되는 반도체장치.
  24. 제 23 항에 있어서,
    상기 반도체기판의 한쪽에 부착된 제어 칩을 더 포함하는 반도체장치.
  25. 제 22 항에 있어서,
    상기 반도체기판의 한쪽에 형성된 베이스 기판을 더 포함하되, 상기 베이스 기판은 패키지 기판, 카드 기판, 모듈 기판, 및 시스템 기판으로 이루어진 일군에서 선택된 하나인 반도체장치.
  26. 전면 및 후면을 갖는 반도체기판; 및
    상기 반도체기판을 관통하고 도전성 전극막 및 도전성 보호막을 갖는 관통 전극을 포함하되, 상기 관통 전극은 상기 전면에 노출된 전면 전극 및 상기 후면에 돌출된 후면 돌기 전극을 갖고, 상기 후면 돌기 전극에 있어서 상기 도전성 보호막은 상기 도전성 전극막을 감싸며, 상기 도전성 보호막은 Ni막, Co막, 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나가 첨가된 Ni막, 희토류계 원소 및 전이금속 원소로 이루어진 일군에서 선택된 하나가 첨가된 Co막, 또는 이들의 조합막인 반도체장치.
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