KR20130075765A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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하루오 이와쯔
마사또시 시라이시
겐이찌 가따오까
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도쿄엘렉트론가부시키가이샤
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Abstract

표면에 복수의 전자 회로가 형성된 기판의 관통 구멍의 위치와 템플릿 표면의 개구부 위치가 대응하고, 기판의 이면과 템플릿의 표면이 대향하도록 기판과 템플릿을 배치한다. 그 후, 템플릿의 유통로로부터 관통 구멍 내에 도금액을 공급하는 동시에, 전자 회로의 회로 전극과 템플릿의 전극과의 사이에 전압을 인가하고, 관통 구멍 내에 회로 전극과 전극에 접속되는 관통 전극을 형성한다. 그 후, 회로 전극과 전극 사이에 전압을 인가하고, 전자 회로의 전기적 시험을 행한다.

Description

반도체 장치의 제조 방법 및 반도체 장치 {PROCESS FOR PRODUCTION OF SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법 및 그 제조 방법으로 제조되는 반도체 장치에 관한 것이다.
최근, 반도체 장치의 고성능화가 요구되어, 반도체 디바이스의 고집적화가 진행되고 있다. 이러한 상황하에서, 고집적화된 반도체 디바이스를 수평면 내에 복수 배치하고, 이들 반도체 디바이스를 배선으로 접속해서 반도체 장치를 제조할 경우, 배선 길이가 증대하여, 그에 의해 배선의 저항이 커지는 것, 또한 배선 지연이 커지는 것이 염려된다.
따라서, 반도체 디바이스를 3차원으로 적층하는 3차원 집적 기술이 제안되어 있다. 이 3차원 집적 기술에 있어서는, 예를 들어 표면에 복수의 전자 회로가 형성된 반도체 웨이퍼(이하,「웨이퍼」라고 함)에 TSV(Through Silicon Via)라고 불리는 미세한, 예를 들어 100㎛ 이하의 지름을 갖는 관통 구멍이 복수 형성된다. 그리고 각 관통 구멍 내에 관통 전극을 형성한 후, 상하로 적층된 웨이퍼가, 각각 관통 전극을 통해 전기적으로 접속된다(특허 문헌 1).
이와 같이 관통 구멍 내에 관통 전극을 형성할 때에는, 예를 들어 도금 방법에 의해 관통 구멍 내에 금속을 매립한 후, 예를 들어 화학 기계 연마(CMP : Chemical Mechanical Polishing)에 의해 금속의 잉여 부분을 제거하고 있다.
또한, 반도체 장치의 제조 공정에 있어서는, 상술한 바와 같이 관통 구멍 내에 관통 전극을 형성한 후, 웨이퍼 위의 전자 회로의 전기적 시험이 행해진다. 이 전기적 시험은, 예를 들어 테스터나, 프로브 카드, 웨이퍼를 적재하는 적재대 등을 갖는 프로브 장치를 사용해서 행해진다. 그리고 예를 들어 프로브 카드에 설치된 프로브 핀을 웨이퍼 위의 전극에 접촉시킨 상태에서, 테스터로부터 프로브 카드를 통해 각 전극에 전기 신호가 송신되어, 웨이퍼 위의 전자 회로의 전기적 시험이 행해지고 있다(특허 문헌 2).
일본 특허 출원 공개 제2009-004722호 공보 일본 특허 출원 공개 제2010-034482호 공보
그러나 상술한 바와 같이 반도체 장치를 제조할 때, 관통 구멍 내에 금속을 매립하는 도금 공정, 화학 기계 연마를 행하는 CMP 공정, 웨이퍼 위의 전자 회로의 전기적 시험을 행하는 프로빙 공정이 각각의 장치로 행해지고 있으므로, 이들 장치의 비용이 들어, 반도체 장치의 제조 비용을 저렴화하는 것이 곤란했다. 또한, 이들 도금 공정, CMP 공정, 프로빙 공정이 각각의 장치로 행해지므로, 이들 장치 사이에서 웨이퍼의 반송을 행할 필요가 있어, 반도체 장치의 제조 공정의 처리량에 개선의 여지가 있었다.
또한, 프로빙 공정에 있어서, 프로브 핀을 웨이퍼 위의 전극에 접촉시킬 때, 당해 프로브 핀과 전극이 압접하도록 오버 드라이브가 걸린다. 그리고 전극 위의 산화막이 깎이게 되어, 프로브 핀과 전극과의 도전성이 확보된다. 이와 같이 프로빙 공정에서는, 큰 하중을 가하는 것이 필요해지므로, 프로브 장치가 대규모가 된다. 이것도, 반도체 장치의 제조 비용이 고가가 되는 요인이 되고 있었다.
본 발명은, 이러한 점에 비추어 이루어진 것이며, 반도체 장치의 제조 비용을 저렴화하면서, 그 제조 공정의 처리량을 향상시키는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 기판 표면에 복수의 전자 회로가 형성된 반도체 장치를 제조하는 방법에 있어서, 두께 방향으로 관통해 상기 전자 회로의 회로 전극에 연통하는 관통 구멍이 복수 형성된 기판을, 상기 복수의 전자 회로가 형성된 표면이 하방을 향하도록 배치하는 동시에, 표면에 있어서 상기 관통 구멍에 대응하는 위치에 개구부가 복수 형성되고, 당해 개구부로부터 이면에 연통하는 도금액의 유통로가 복수 형성되고, 또한 이면에 있어서 상기 유통로에 대응하는 위치로부터 상기 유통로의 내부를 지나 상기 개구부까지 연신하는 전극이 복수 설치된 템플릿을 사용하고, 상기 기판의 이면과 상기 템플릿의 표면이 대향하도록, 상기 템플릿을 배치하는 배치 공정과, 그 후, 상기 유통로로부터 상기 관통 구멍 내에 도금액을 공급하는 동시에, 상기 회로 전극을 음극으로 하고, 또한 상기 전극을 양극으로 하여, 상기 회로 전극과 상기 전극 사이에 전압을 인가하고, 상기 관통 구멍 내에 있어서, 상기 회로 전극과 상기 전극에 접속되는 관통 전극을 형성하는 관통 전극 형성 공정과, 그 후, 상기 회로 전극과 상기 전극 사이에 전압을 인가하고, 상기 전자 회로의 전기적 시험을 행하는 회로 시험 공정을 갖는다.
본 발명에 따르면, 배치 공정에 있어서, 기판의 관통 구멍에 대응하는 위치에 템플릿의 개구부가 위치하도록, 기판과 템플릿이 배치된다. 또한, 템플릿의 개구부 그 자체는, 예를 들어 기계 가공을 행하거나, 포토리소그래피 처리와 에칭 처리를 일괄해서 행함으로써, 높은 위치 정밀도로 형성할 수 있다. 이로 인해, 그 후 관통 전극 형성 공정에 있어서, 템플릿의 유통로로부터 개구부를 통해 기판의 관통 구멍 내에, 도금액을 높은 위치 정밀도로 적절하게 공급할 수 있다. 또한, 관통 전극 형성 공정에서는, 기판의 회로 전극과 템플릿의 전극과의 사이에 전압을 인가함으로써, 관통 구멍 내의 도금액을 반응시켜, 당해 관통 구멍 내에 금속을 퇴적시키고 있다. 그리고 관통 전극 형성 공정의 최종 단계에서는, 퇴적된 금속과 템플릿의 전극이 접촉하기 직전에, 기판의 회로 전극과 템플릿의 전극과의 사이의 전위차가 제로가 되어, 도금액의 반응이 자동으로 정지한다. 이로 인해, 여분의 관통 전극이 형성되는 일 없이, 종래와 같이 금속의 잉여 부분을 제거하는 화학 기계 연마를 행할 필요가 없으므로, 반도체 장치의 제조 비용을 저렴화할 수 있다. 또한, 종래 각각의 장치로 행하고 있던 관통 전극 형성 공정과 회로 시험 공정을 일련의 프로세스 중에서 행할 수 있으므로, 반도체 장치의 제조 비용을 저렴화할 수 있는 동시에, 제조 공정의 처리량을 향상시킬 수 있다. 또한, 회로 시험 공정에서는, 관통 전극에 의해 접속된 회로 전극과 전극 사이에 전압을 인가함으로써 전자 회로의 전기적 시험을 행할 수 있다. 이로 인해, 종래와 같이 큰 하중을 가할 필요가 없어, 시험을 행하는 장치를 간소화할 수 있어, 반도체 장치의 제조 비용을 더욱 저렴화할 수 있다.
다른 관점에 의한 본 발명은, 소정의 제조 방법을 이용해서 제조되는 반도체 장치이며, 상기 소정의 제조 방법은 두께 방향으로 관통해 상기 전자 회로의 회로 전극에 연통하는 관통 구멍이 복수 형성된 기판을, 상기 복수의 전자 회로가 형성된 표면이 하방을 향하도록 배치하는 동시에, 표면에 있어서 상기 관통 구멍에 대응하는 위치에 개구부가 복수 형성되고, 당해 개구부로부터 이면에 연통하는 도금액의 유통로가 복수 형성되고, 또한 이면에 있어서 상기 유통로에 대응하는 위치로부터 상기 유통로의 내부를 지나 상기 개구부까지 연신하는 전극이 복수 설치된 템플릿을 사용하여, 상기 기판의 이면과 상기 템플릿의 표면이 대향하도록, 상기 템플릿을 배치하는 배치 공정과, 그 후, 상기 유통로로부터 상기 관통 구멍 내에 도금액을 공급하는 동시에, 상기 회로 전극을 음극으로 하고, 또한 상기 전극을 양극으로 하여, 상기 회로 전극과 상기 전극 사이에 전압을 인가하고, 상기 관통 구멍 내에 있어서, 상기 회로 전극과 상기 전극에 접속되는 관통 전극을 형성하는 관통 전극 형성 공정과, 그 후, 상기 회로 전극과 상기 전극 사이에 전압을 인가하여, 상기 전자 회로의 전기적 시험을 행하는 회로 시험 공정을 갖는다.
본 발명에 따르면, 반도체 장치의 제조 비용을 저렴화하면서, 그 제조 공정의 처리량을 향상시킬 수 있다.
도 1은 본 실시 형태에 관한 반도체 장치를 구성하는 웨이퍼의 구성 개략을 도시하는 종단면도다.
도 2는 웨이퍼 처리 장치의 구성 개략을 도시하는 종단면도다.
도 3은 템플릿의 구성 개략을 도시하는 설명도다.
도 4는 템플릿의 구성 개략을 도시하는 종단면도다.
도 5는 본 실시 형태에 관한 반도체 장치의 제조 방법에 있어서 행해지는, 웨이퍼 처리의 주된 공정을 도시하는 흐름도다.
도 6은 웨이퍼 처리의 각 공정에 있어서의 웨이퍼와 템플릿의 상태를 모식적으로 도시한 설명도이며, (a)는 웨이퍼와 템플릿을 배치한 모습을 도시하고, (b)는 관통 구멍에 도금액을 공급하는 모습을 도시하고, (c)는 전자 회로와 전극 사이에 전압을 인가하는 모습을 도시하고, (d)는 관통 구멍 내에 관통 전극이 형성된 모습을 도시하고, (e)는 전자 회로의 전기적 시험을 행하는 모습을 도시하고 있다.
도 7은 템플릿의 유통로에 도금액을 충전하는 모습을 도시하는 설명도다.
도 8은 반도체 장치의 구성 개략을 도시하는 종단면도다.
도 9는 다른 실시 형태에 관한 템플릿의 일부 구성의 개략을 도시하는 종단면도다.
도 10은 다른 실시 형태에 관한 템플릿 구성의 개략을 도시하는 종단면도다.
도 11은 다른 실시 형태에 관한 템플릿의 일부 구성의 개략을 도시하는 횡단면도다.
도 12는 다른 실시 형태에 관한 템플릿을 사용한 웨이퍼 처리에 있어서, 각 공정에 있어서의 웨이퍼와 템플릿의 상태를 모식적으로 도시한 설명도이며, (a)는 관통 구멍에 도금액을 공급하는 모습을 도시하고, (b)는 관통 구멍 내에 관통 전극이 형성된 모습을 도시하고, (c)는 전자 회로의 전기적 시험을 행하는 모습을 도시하고 있다.
도 13은 다른 실시 형태에 관한 템플릿을 사용한 웨이퍼 처리에 있어서, 각 공정에 있어서의 웨이퍼와 템플릿의 상태를 모식적으로 도시한 설명도이며, (a)는 유통로 내의 도금액을 순수(純水)로 치환한 모습을 도시하고, (b)는 전자 회로의 전기적 시험을 행하는 모습을 도시하고 있다.
이하, 본 발명의 실시 형태에 대해서 설명한다. 또, 이하의 설명에서 사용하는 도면에 있어서, 각 구성 요소의 치수는 기술 이해의 용이함을 우선시키기 위해, 반드시 실제 치수에 대응하고 있지 않다.
도 1에 도시한 바와 같이, 본 실시 형태의 반도체 장치를 구성하는 기판으로서의 웨이퍼(W)의 표면(Wa)에는, 복수의 회로 전극(10)이 설치되어 있다. 또한, 웨이퍼(W)의 표면(Wa)에는, 예를 들어 전원용이나 접지용 등의 신호용 배선(도시하지 않음)이나, 회로 전극(10)이 접속되는 전자 회로(11)가 형성되어 있다. 그리고 웨이퍼(W)의 표면(Wa)에 있어서, 회로 전극(10)이 배치되어 있지 않은 부위에는, 예를 들어 절연막(12)이 형성되어 있다.
웨이퍼(W)에는 표면(Wa)으로부터 이면(Wb)으로 두께 방향으로 관통하고, 3차원 집적 기술에 있어서 TSV라 불리는 미세한 지름을 갖는 관통 구멍(13)이 복수 형성되어 있다. 각 관통 구멍(13)은, 표면(Wa)에 있어서 회로 전극(10)에 연통하고 있다. 또한, 웨이퍼(W)의 이면(Wb)에 있어서, 복수의 관통 구멍(13)이 형성되어 있지 않은 부위에는 소수화 처리가 실시되어 있다.
또, 웨이퍼(W)의 각 관통 구멍(13)의 내주면에는, 예를 들어 폴리이미드의 절연막(도시하지 않음)이 미리 형성되어 있다. 또한, 절연막의 표면에는 배리어 메탈로서, 예를 들어 니켈의 금속막(도시하지 않음)이 더 형성되어 있다. 또한, 본 실시 형태에서는, 반도체 장치를 제조하는 데 있어서, 후술하는 바와 같이 웨이퍼(W)는 적층된다. 이로 인해 웨이퍼(W)는 박판 형상으로 형성되어 있으므로, 웨이퍼(W) 표면(Wa)의 회로 전극(10) 및 절연막(12) 위에는, 예를 들어 글래스 기판 등의 지지판(도시하지 않음)이 접합되어 있어도 된다.
다음에, 본 실시 형태에 관한 반도체 장치의 제조 방법을 실시하기 위한 웨이퍼 처리 장치의 구성에 대해서 설명한다. 도 2는, 웨이퍼 처리 장치(20)의 구성 개략을 도시하는 종단면도다.
웨이퍼 처리 장치(20)는, 그 내부에 웨이퍼(W)를 수용하는 처리 용기(30)를 갖고 있다. 처리 용기(30) 내의 저면에는, 웨이퍼(W)를 적재하는 적재대(31)가 설치되어 있다. 적재대(31)에는, 예를 들어 진공 척 등이 사용되고, 적재대(31)는 웨이퍼(W)의 이면(Wb)이 상방을 향한 상태에서 당해 웨이퍼(W)를 수평으로 적재할 수 있다.
적재대(31)의 상방에는, 템플릿(40)이 보유 지지 부재(41)에 보유 지지되어서 배치되어 있다. 보유 지지 부재(41)는 샤프트(42)를 통해, 처리 용기(30) 내의 천장면에 설치된 이동 기구(43)에 지지되어 있다. 템플릿(40)과 보유 지지 부재(41)는, 이 이동 기구(43)에 의해 연직 방향 및 수평 방향으로 이동 가능하게 되어 있다.
템플릿(40)은, 도 3 및 도 4에 도시한 바와 같이 대략 원반 형상을 갖고 있다. 템플릿(40)에는, 예를 들어 탄화 규소(SiC) 등이 사용된다. 템플릿(40)의 표면(40a)에는 복수의 개구부(50)가 형성되어 있다. 이들 개구부(50)는 웨이퍼(W)의 관통 구멍(13)에 대응하는 위치에 형성되어 있다. 또한, 템플릿(40)의 표면(40a)에 있어서, 복수의 개구부(50)가 형성되어 있지 않은 부위에는, 소수화 처리가 실시되어 있다.
템플릿(40)의 내부에는, 각 개구부(50)와 연통하는 도금액의 유통로(51)가 복수 형성되어 있다. 유통로(51)는 템플릿(40)을 두께 방향으로 관통하고, 템플릿(40)의 이면(40b)까지 연신하고 있다. 그리고 이들 유통로(51)에는, 후술하는 바와 같이 도금액이 유통하도록 되어 있다.
템플릿(40)의 이면(40b)에는, 도 4에 도시한 바와 같이 복수의 전극(52)이 설치되어 있다. 전극(52)에는, 예를 들어 후술하는 도금액에 대하여 내성을 갖는 금속이 사용된다. 이들 전극(52)은 유통로(51)에 대응하는 위치에 배치되어 있다. 전극(52)은 템플릿(40)의 이면(40b)으로부터 유통로(51)의 내부를 지나 개구부(50)까지 연신하고 있다. 또한, 전극(52)은 유통로(51)의 내부에 있어서 당해 유통로(51)의 내주면을 따라 설치되어 있다. 이하, 템플릿(40)의 이면(40b)에 설치된 전극(52)을「제1 전극(52a)」이라 하고, 유통로(51)의 내주면을 따라 설치된 전극(52)을「제2 전극(52b)」이라 하는 경우가 있다. 이 제1 전극(52a)은 수평 방향으로 이동 가능하게 구성되어 있어, 이면(40b)측의 유통로(51)의 단부[개구부(50)의 반대측 단부]를 개폐할 수 있다. 또, 제1 전극(52a)은 연직 방향으로 개폐 가능하게 구성되어 있어도 된다. 또한, 도시한 예에 있어서는, 제1 전극(52a)은 템플릿(40)의 이면(40b)측의 유통로(51)의 개구부에 배치되어 있지만, 제1 전극(52a)의 배치는 이에 한정되지 않는다. 예를 들어 제1 전극(52a)은, 템플릿(40)에 매립되어 설치되어 있어도 된다.
템플릿(40)의 이면(40b)에는, 제1 전극(52a)이 배치되어 있지 않은 부위에, 예를 들어 절연막(53)이 형성되어 있다. 또, 제1 전극(52a)이 이동하는 범위에는 절연막(53)이 형성되어 있지 않다.
이상과 같이 구성된 템플릿(40)은, 도 2에 도시한 바와 같이 그 표면(40a)이 하방을 향한 상태에서 보유 지지 부재(41)에 보유 지지된다. 그리고 보유 지지 부재(41)에 보유 지지된 템플릿(40)은, 그 표면(40a)이 적재대(31) 위의 웨이퍼(W)의 이면(Wb)에 대향하도록 배치된다.
또한, 웨이퍼 처리 장치(20)에 있어서, 웨이퍼(W)의 회로 전극(10)과 템플릿(40)의 전극(52)에는, 후술하는 바와 같이 전자 회로(11)의 전기적 시험을 행하기 위한 테스터(60)가 접속된다. 테스터(60)는 회로 전극(10)과 전극(52)과의 사이에 전압을 인가하고, 전극(52)을 통해 전자 회로(11)에 전기 신호를 송신하여, 전자 회로(11)의 전기적 시험을 행한다.
이상의 웨이퍼 처리 장치(20)에는 제어부(100)가 설치되어 있다. 제어부(100)는, 예를 들어 컴퓨터이며, 프로그램 저장부(도시하지 않음)를 갖고 있다. 프로그램 저장부에는, 웨이퍼 처리 장치(20)에 있어서의 후술하는 웨이퍼 처리를 실현시키기 위한 프로그램 등이 저장되어 있다. 또, 상기 프로그램은, 예를 들어 컴퓨터 판독 가능한 하드 디스크(HD), 플렉시블 디스크(FD), 콤팩트 디스크(CD), 마그넷 옵티컬 디스크(MO), 메모리 카드 등의 컴퓨터에 판독 가능한 기억 매체에 기록되어 있던 것으로, 그 기억 매체로부터 제어부(100)에 인스톨된 것이라도 좋다.
다음에, 이상과 같이 구성된 웨이퍼 처리 장치(20)를 사용해서 행해지는 웨이퍼(W)의 처리 방법에 대해서 설명한다. 도 5는 본 실시 형태에 관한 반도체 장치의 제조 방법에 있어서 행해지는, 웨이퍼 처리의 주된 공정을 도시하는 흐름도다. 도 6은, 웨이퍼 처리의 각 공정에 있어서의 웨이퍼(W)와 템플릿(40)의 상태를 모식적으로 도시한 설명도다. 또, 도 6에서는, 기술 이해의 용이성을 우선시키기 위해, 웨이퍼(W)의 일부[1개의 관통 구멍(13)의 근방]와 템플릿(40)의 일부[1개의 유통로(51)의 근방]를 도시하고 있다.
우선, 웨이퍼 처리 장치(20) 내에 있어서, 웨이퍼(W)가 적재대(31)에 적재되는 동시에, 템플릿(40)이 보유 지지 부재(41)에 보유 지지된다. 웨이퍼(W)는, 그 이면(Wb)이 상방을 향하도록 적재대(31)에 적재된다. 또한, 템플릿(40)은, 그 표면(40a)이 하방을 향하도록 보유 지지 부재(41)에 보유 지지된다. 그 후, 이동 기구(43)에 의해 템플릿(40)의 수평 방향의 위치를 조정하는 동시에, 템플릿(40)을 소정의 위치까지 하강시킨다. 그리고 도 6의 (a)에 도시한 바와 같이 템플릿(40)의 유통로(51)에 있어서의 개구부(50)의 위치가 웨이퍼(W)의 관통 구멍(13)의 위치와 대응하도록, 웨이퍼(W)와 템플릿(40)이 배치된다(도 5의 공정 S1). 또, 도 6의 (a)의 예에서는, 웨이퍼(W)와 템플릿(40)과의 사이에는 미소한 간격의 간극이 형성되어 있지만, 웨이퍼(W)와 템플릿(40)을 밀착시켜 배치해도 좋다.
이때, 도 6의 (a)에 도시한 바와 같이 템플릿(40)의 유통로(51) 내에는, 미리 도금액(M)이 충전되어 있다. 이 도금액(M)의 충전은, 예를 들어 도 7에 도시한 바와 같이 웨이퍼 처리 장치(20)의 외부에 설치된 액 공급 장치(110)로 행해진다. 또, 유통로(51) 내에는, 후술하는 바와 같이 관통 구멍(13) 내를 충전하는 데 충분한 용량의 도금액(M)이 충전된다. 바꾸어 말하면, 유통로(51) 내의 용적은 관통 구멍(13) 내의 용적보다도 크게 되어 있다. 또한, 도금액(M)으로서는, 예를 들어 CuSO4 오수화물과 황산의 도금액이 사용된다.
액 공급 장치(110)에는 템플릿(40)을 보유 지지해서 회전시키는 스핀 척(111)이 설치되어 있다. 스핀 척(111)은 수평한 상면을 갖고, 당해 상면에는, 예를 들어 템플릿(40)을 흡인하는 흡인구(도시하지 않음)가 마련되어 있다. 이 흡인구로부터의 흡인에 의해, 템플릿(40)을 스핀 척(111) 위에 흡착 유지할 수 있다. 이때, 템플릿(40)은 그 표면(40a)의 복수의 개구부(50)가 상방을 향하도록 스핀 척(111) 위에 유지된다. 또한, 템플릿(40)의 이면(40b)측의 유통로(51)의 단부는, 제1 전극(52a)에 의해 막혀져 있다. 스핀 척(111)은, 예를 들어 모터 등을 구비한 척 구동 기구(112)를 갖고, 그 척 구동 기구(112)에 의해 소정의 속도로 회전할 수 있다. 또한, 척 구동 기구(112)에는 실린더 등의 승강 구동원이 설치되어 있고, 스핀 척(111)은 상하 이동 가능하다.
스핀 척(111)의 주위에는, 템플릿(40)으로부터 비산 또는 낙하하는 액체를 받아내어, 회수하는 컵(113)이 설치되어 있다. 컵(113)의 하면에는 회수한 액체를 배출하는 배출관(114)과, 컵(113) 내의 분위기를 배기하는 배기관(115)이 접속되어 있다. 또한, 스핀 척(111)의 상방에는 템플릿(40) 위에 도금액(M)을 공급하는 액 공급 노즐(116)이 배치되어 있다.
그리고 이러한 액 공급 장치(110)에 있어서, 스핀 척(111)에 보유 지지된 템플릿(40)을 회전시키는 동시에, 액 공급 노즐(116)로부터 도금액(M)이 템플릿(40)의 표면(40a) 중앙부에 공급된다. 템플릿(40) 위에 공급된 도금액(M)은, 원심력에 의해 템플릿(40)의 표면(40a)으로 확산되어, 개구부(50)를 통해 템플릿(40)의 유통로(51) 내에 충전된다. 또, 남은 도금액(M)은 템플릿(40)의 외주부로부터 떨쳐내어져, 컵(113)으로부터 배출관(114)에 의해 배출된다.
그 후, 도금액(M)이 충전된 템플릿(40)은, 그 표리면이 반전되어, 상술한 바와 같이 웨이퍼 처리 장치(20)에 있어서, 그 표면(40a)이 하방을 향하도록 보유 지지 부재(41)에 보유 지지된다. 또, 템플릿(40)의 표리면의 반전은, 액처리 장치(110) 내나, 웨이퍼 처리 장치(20)로의 반송 중, 혹은 웨이퍼 처리 장치(20) 내 등, 어떠한 장소에서 행해져도 좋다. 또한, 템플릿(40)의 이면(40b)측의 유통로(51)의 단부가 제1 전극(52a)에 의해 막혀져 있으므로, 템플릿(40)의 표리면을 반전시켜도 도금액(M)이 유통로(51)로부터 유출되는 일은 없다. 또, 이 도금액(M)의 유출을 더욱 확실하게 방지하기 위해, 템플릿(40)의 이면(40b)측에, 지수판(도시하지 않음)을 설치해도 좋다.
그 후, 도 6의 (b)에 도시한 바와 같이 제1 전극(52a)을 수평 방향으로 이동시켜, 이면(40b)측의 유통로(51)의 단부를 개방하여, 당해 유통로(51) 내에 공기를 유입시킨다. 그리고 유통로(51)로부터 개구부(50)를 통해 웨이퍼(W)의 관통 구멍(13)에 도금액(M)이 공급된다(도 5의 공정 S2). 이때, 템플릿(40)의 표면(40a)과 웨이퍼(W)의 이면(Wb)에는 각각 소수화 처리가 실시되어 있으므로, 도금액(M)은 템플릿(40)과 웨이퍼(W) 사이로 확산하는 일 없이, 관통 구멍(13) 내로 적절하게 유입한다. 또, 유통로(51)로부터 관통 구멍(13)으로의 도금액(M)의 공급은, 모세관 현상을 이용해서 행해도 된다.
계속해서, 도 6의 (c)에 도시한 바와 같이 웨이퍼(W)의 회로 전극(10)을 음극으로 하고, 또한 템플릿(40)의 전극(52)을 양극으로 하여, 전원 장치(120)에 의해 회로 전극(10)과 전극(52)과의 사이에 전압을 인가한다. 그렇게 하면, 관통 구멍(13) 내의 도금액(M)이 반응하여, 관통 구멍(13) 내에 구리가 퇴적한다. 그리고 도 6의 (d)에 도시한 바와 같이, 이와 같이 퇴적된 구리가 제2 전극(52b)에 접촉하기 직전에, 회로 전극(10)과 전극(52)과의 전위차가 제로가 되어, 도금액(M)의 반응이 자동으로 정지한다. 그 후, 이 공정 S3의 최종 단계에 있어서, 이동 기구(43)에 의해 템플릿(40)을 약간 하강시켜, 템플릿(40)과 웨이퍼(W) 사이에 하중을 가한다. 그렇게 하면, 상술한 구리와 제2 전극(52b)이 접촉한다. 이렇게 해서, 관통 구멍(13) 내에, 도 6의 (e)에 도시한 바와 같이 회로 전극(10)과 전극(52)에 접속되는 관통 전극(130)이 형성된다(도 5의 공정 S3).
관통 구멍(13) 내에 회로 전극(10)과 전극(52)에 접속되는 관통 전극(130)이 형성되면, 도 6의 (e)에 도시한 바와 같이 회로 전극(10)과 전극(52)에 테스터(60)가 접속된다. 그리고 회로 전극(10)과 전극(52) 사이에 전압을 인가하고, 테스터(60)로부터 전극(52) 및 관통 전극(130)을 통해 전자 회로(11)에 검사용의 전기 신호가 송신된다. 이렇게 해서 전자 회로(11)의 전기적 시험이 행해진다(도 5의 공정 S4).
그 후, 웨이퍼(W)는 웨이퍼 처리 장치(20)로부터 반출되어, 웨이퍼 접합 장치(도시하지 않음)로 반송된다. 웨이퍼 접합 장치에는, 웨이퍼 처리 장치(20)에서 처리된 웨이퍼(W)가 복수 반송되어, 도 8에 도시한 바와 같이 회로 전극(10)과 관통 전극(130)이 도통하도록 복수의 웨이퍼(W)가 접합된다(도 5의 공정 S5). 이렇게 해서, 전자 회로(11)를 갖는 반도체 디바이스가 형성된 웨이퍼(W)가 3차원적으로 적층되어, 반도체 장치(140)가 제조된다.
이상의 실시 형태에 따르면, 공정 S1에 있어서, 웨이퍼(W)의 관통 구멍(13)에 대응하는 위치에 템플릿(40)의 개구부(50)가 위치하도록, 웨이퍼(W)와 템플릿(40)이 배치된다. 또한, 템플릿(40)의 개구부(50) 그 자체는, 예를 들어 기계 가공을 행하거나, 포토리소그래피 처리와 에칭 처리를 일괄적으로 행함으로써, 높은 위치 정밀도로 형성할 수 있다. 이로 인해, 그 후 공정 S2에 있어서, 템플릿(40)의 유통로(51)로부터 개구부(50)를 통해 웨이퍼(W)의 관통 구멍(13) 내에, 도금액(M)을 높은 위치 정밀도로 적절하게 공급할 수 있다.
또한, 웨이퍼(W)의 이면(Wb)과 템플릿(40)의 표면(40a)에는, 각각 소수화 처리가 실시되어 있으므로, 공정 S2에 있어서 유통로(51)로부터 관통 구멍(13)에 도금액(M)을 공급할 때, 도금액(M)은 템플릿(40)과 웨이퍼(W) 사이로 확산되는 일이 없다. 따라서, 관통 구멍(13) 내에 도금액(M)을 보다 높은 위치 정밀도로 적절하게 공급할 수 있다.
또한, 공정 S3에서는 웨이퍼(W)의 회로 전극(10)과 템플릿(40)의 전극(52)과의 사이에 전압을 인가함으로써, 관통 구멍(13) 내의 도금액(M)을 반응시켜, 당해 관통 구멍(13) 내에 구리를 퇴적시키고 있다. 그리고 공정 S3의 최종 단계에서는, 퇴적된 구리와 템플릿(40)의 제2 전극(52a)이 접촉하기 직전에, 회로 전극(10)과 전극(52)과의 전위차가 제로가 되어, 도금액(M)의 반응이 자동으로 정지한다. 이로 인해, 여분의 관통 전극(130)이 형성되는 일이 없어, 종래와 같이 금속의 잉여 부분을 제거하는 화학 기계 연마를 행할 필요가 없으므로, 반도체 장치(140)의 제조 비용을 저렴화할 수 있다.
또한, 공정 S3의 최종 단계에 있어서, 퇴적된 구리와 제2 전극(52b)이 접촉할 때, 웨이퍼(W)와 템플릿(40) 사이에 하중을 가하고 있으므로, 구리와 제2 전극(52b)을 확실하게 접촉시킬 수 있다. 따라서, 후속 공정 S4에 있어서의 전자 회로(11)의 전기적 시험을 적절하게 행할 수 있다.
또한, 종래 각각의 장치로 행하고 있던 공정 S2 및 S3과 공정 S4를 일련의 프로세스 중에서 행할 수 있으므로, 반도체 장치(140)의 제조 비용을 저렴화할 수 있는 동시에, 제조 공정의 처리량을 향상시킬 수 있다.
또한, 공정 S4에서는, 관통 전극(130)에 의해 접속된 회로 전극(10)과 전극(52) 사이에 전압을 인가함으로써 전자 회로(11)의 전기적 시험을 행할 수 있다. 이로 인해, 종래와 같이 큰 하중을 가할 필요가 없어, 웨이퍼 처리 장치(20)를 간소화할 수 있어, 반도체 장치(140)의 제조 비용을 더욱 저렴화할 수 있다.
이상의 실시 형태에서는, 웨이퍼 처리 장치(20)에서 처리되는 템플릿(40)에는, 그 유통로(51) 내에 미리 도금액(M)이 충전되어 있었지만, 당해 웨이퍼 처리 장치(20) 내에 있어서, 템플릿(40)의 유통로(51) 내에 도금액(M)을 공급해도 좋다. 이러한 경우, 예를 들어 도 9에 도시한 바와 같이 템플릿(40)의 이면(40b)측의 유통로(51)에는, 당해 유통로(51)에 도금액(M)을 공급하는 도금액 공급관(150)과, 유통로(51)로부터 도금액(M)을 배출하는 배출관(151)이 접속된다. 각 도금액 공급관(150)에는, 도 10에 도시한 바와 같이 당해 도금액 공급관(150)에 도금액(M)을 압송해서 공급하는 펌프(160)가 접속되어 있다. 또, 도시한 예에 있어서는, 펌프(160)는 1대 설치되어 있지만, 소정수의 도금액 공급관(150)마다, 혹은 각 도금액 공급관(150)마다 복수 설치되어 있어도 된다.
또한, 제1 전극(52a)은, 도 9에 도시한 바와 같이 유통로(51) 내의 중심부를 삽입 관통하고, 이면(40b)측의 유통로(51)로부터 돌출되는 동시에, 개구부(50)로부터 돌출하고 있다. 이 제1 전극(52a)에 의해, 도 11에 도시한 바와 같이 평면에서 보아, 유통로(51)는 도금액 공급관(150)측의 유통로(51)와 배출관(151)측의 유통로(51)로 구획된다. 그리고 도 9에 도시한 바와 같이, 도금액 공급관(150)으로부터 공급된 도금액(M)은, 유통로(51)와 관통 구멍(13)을 순환하여, 배출관(151)으로부터 배출된다.
이러한 경우, 공정 S1에 있어서, 상술한 바와 같이 웨이퍼(W)와 템플릿(40)을 소정의 위치에 배치한 후, 공정 S2에 있어서, 펌프(160)를 가동시킨다. 그렇게 하면, 도 12의 (a)에 도시한 바와 같이 펌프(160)에 의해, 도금액(M)은 유통로(51)로부터 관통 구멍(13) 내로 압송된다. 이와 같이, 미세한 관통 구멍(13) 내에도 도금액(M)을 원활하게 유입시킬 수 있다.
그 후, 공정 S3에 있어서도, 펌프(160)를 가동시킨다. 그렇게 하면, 도 12의 (a)에 도시한 바와 같이 펌프(160)에 의해, 도금액(M)은 유통로(51)와 관통 구멍(13) 사이에서 순환한다. 이때, 제1 전극(52a)이 유통로(51)의 중앙부에 형성되어 있으므로, 제1 전극(52a)을 사이에 두고 도금액(M)을 적절하게 순환시킬 수 있다. 여기서, 공정 S3에 있어서 회로 전극(10)과 전극(52) 사이에 전압을 인가하면, 도금액(M)의 반응에 기인해서 관통 구멍(13) 내에 미소한 기포가 발생한다. 본 실시 형태에서는, 도금액(M)이 유통로(51)와 관통 구멍(13) 사이에서 순환하므로, 이 미소한 기포를 관통 구멍(13) 및 유통로(51)로부터 빠르게 배출시킬 수 있다.
그 후, 도 12의 (b)에 도시한 바와 같이 전원 장치(120)에 의해 회로 전극(10)과 전극(52) 사이에 전압을 인가하고, 구리를 퇴적시킨다. 퇴적된 구리가 제1 전극(52a)에 접촉하기 직전에, 회로 전극(10)과 전극(52)과의 전위차가 제로가 되어, 도금액(M)의 반응이 자동으로 정지한다. 그 후, 이 공정 S3의 최종 단계에 있어서, 이동 기구(43)에 의해 템플릿(40)을 약간 하강시켜, 템플릿(40)과 웨이퍼(W) 사이에 하중을 가해, 구리와 제1 전극(52a)을 접촉시킨다. 이렇게 해서 관통 구멍(13) 내에 관통 전극(130)을 형성한다. 그 후, 공정 S4에 있어서, 도 12의 (c)에 도시한 바와 같이 회로 전극(10)과 전극(52)에 테스터(60)를 접속하고, 전자 회로(11)의 전기적 시험이 행해진다.
본 실시 형태에 있어서도, 상기 실시 형태와 마찬가지의 효과를 발휘할 수 있다.
또, 이상의 실시 형태의 공정 S4에 있어서, 관통 전극(130)의 상방의 유통로(51) 내에 순수가 충전된 상태에서, 전자 회로(11)의 전기적 시험을 행해도 된다. 이러한 경우, 템플릿(40)의 이면(40b)측의 유통로(51)에는, 도금액 공급관(150)과 배출관(151)이 접속되어 있었지만, 이들에 더하여, 도 13의 (a)에 도시한 바와 같이 유통로(51)에 순수(P)를 공급하는 순수 공급관(170)이 더 접속되어 있다. 그리고 공정 S3에 있어서, 예를 들어 도금액(M)의 반응이 정지된 후이며, 템플릿(40)과 웨이퍼(W) 사이에 하중을 가하기 전에, 도금액 공급관(150)으로부터의 도금액(M)의 공급을 정지하는 동시에, 순수 공급관(170)으로부터의 순수(P)의 공급을 개시한다. 그렇게 하면, 도 13의 (a)에 도시한 바와 같이 유통로(51) 내의 도금액(M)이 순수(P)로 치환되어, 당해 유통로(51) 내가 순수(P)로 충전된다. 그 후, 도 13의 (b)에 도시한 바와 같이 회로 전극(10)과 전극(52)에 테스터(60)를 접속하고, 전자 회로(11)의 전기적 시험이 행해진다. 또, 본 실시 형태에서는 순수 공급관(170)을 별도로 설치했지만, 이 순수 공급관(170)을 설치하지 않고 도금액 공급관(150)을 사용해서 유통로(51)에 순수(P)를 공급해도 좋다. 이러한 경우, 예를 들어 도금액 공급관(150)의 상류측에 설치된 펌프(도시하지 않음)를 전환하여, 도금액(M)의 공급과 순수(P)의 공급이 전환된다.
이러한 경우, 공정 S3에 있어서, 유통로(51) 내의 도금액(M)을 순수(P)로 치환하고 있으므로, 당해 유통로(51) 내를 세정할 수 있다. 또한, 공정 S4에 있어서, 회로 전극(10)과 전극(52) 사이에 전압을 인가하면, 이들 회로 전극(10)과 전극(52)이 발열하지만, 본 실시 형태에서는 유통로(51) 내가 순수(P)로 충전되어 있으므로, 회로 전극(10)과 전극(52)이 냉각되어, 발열을 억제할 수 있다.
이상의 실시 형태에 있어서는, 템플릿(40)은 그 내부에 유통로(51)가 형성된 원반 형상으로 형성되어 있었지만, 템플릿(40)은 반드시 원반 형상일 필요는 없고, 예를 들어 직사각 형상이라도 좋다.
이상의 실시 형태에서는, 공정 S3의 최종 단계에 있어서, 이동 기구(43)에 의해 템플릿(40)을 약간 하강시켜, 템플릿(40)과 웨이퍼(W) 사이에 하중을 가하고 있었지만, 구리와 전극(52)과의 접속 방법은 이에 한정되지 않고, 다양한 방법을 취할 수 있다. 예를 들어 퇴적된 구리와 전극(52)[제1 전극(52a) 또는 제2 전극(52b)] 사이에 전압을 인가해도 좋다. 이러한 경우, 구리와 전극(52)이 용착하므로, 구리와 전극(52)을 확실하게 접촉시킬 수 있다.
구체적으로는, 전극(52)과 회로 전극(10) 사이에 50mA로부터 1A의 전류를 흐르게 함으로써 구리와 전극(52)과의 용착을 행한다. 이때, 전자 회로(11)에 열적인 악영향이 미치는 것을 방지하기 위해, 펄스 형상으로 해서 가능한 한 짧은 시간에 전류를 흐르게 하는 것이 바람직하다. 본 발명자들은 실험에 의해, 300mA의 전류를 10msec(0.01sec) 동안 흐르게 함으로써, 구리와 전극(52) 사이의 저항을 낮추는 데 충분한 용착이 가능한 것을 확인하고 있다.
여기서, 템플릿(40)의 유통로(51) 내부에는 도금액(M)이 통과하므로, 당해 내부에 공동을 형성할 필요가 있다. 또한, 도금에 의해 퇴적되는 구리는 전극(52)에 가까운 쪽으로부터 성장이 진행되므로, 구리가 면 내에서 불균일하게 성장하는 외에, 도금에 의한 퇴적 자체가 그다지 치밀한 구리를 형성하지 않는다. 따라서, 구리와 전극(52) 사이의 저항이 높아지기 쉬워, 웨이퍼(W)의 면내에 있어서도 저항값이 불규칙해지게 된다.
이 점에서, 본 실시 형태에서는, 전류에 의한 국소적인 가열에 의해, 도금 퇴적물이 용융하여, 전극(52)과의 용착에 의해 접촉 저항이 내려가는 효과 외에, 퇴적물이 가열됨으로써 치밀화하여, 퇴적물 내부의 저항값을 낮추는 효과가 발생한다. 따라서, 구리와 전극(52) 사이의 용착은 전자 회로(11)를 안정적으로 전기적 시험을 행하기 위해, 매우 유효한 수단이다.
또한, 구리와 전극(52) 사이에 전압을 인가하지 않고 도금해도 좋다. 이 무전해 도금에 의해, 구리와 전극(52)을 접촉시킬 수 있다. 또, 무전해 도금으로서 예를 들어 무전해 구리 도금을 행할 경우, 구리염(CuSO4), 착화제(로셸염), 환원제(HCHO), pH 조정제(NaOH), 첨가제(유황 화합물)의 혼합액이 사용된다.
이상의 실시 형태에서는, 공정 S4에 있어서, 회로 전극(10)과 전극(52)에 테스터(60)를 접속해서 전자 회로(11)의 전기적 시험을 행하고 있었지만, 시험 방법은 상기 실시 형태에 한정되지 않고, 다양한 방법을 취할 수 있다. 예를 들어 템플릿(40)의 이면(40b)에 테스트 회로(도시하지 않음)를 형성해 두고, 당해 테스트 회로로부터 전자 회로(11)에 전기 신호를 송신하여, 전자 회로(11)의 전기적 시험을 행해도 된다. 혹은, 전기 신호를 무선으로 송신 가능한 테스터를 준비하고, 당해 테스터로부터 전자 회로(11)에 무선으로 전기 신호를 송신하여, 전자 회로(11)의 전기적 시험을 행해도 된다.
이상, 첨부 도면을 참조하면서 본 발명의 적합한 실시 형태에 대해서 설명했지만, 본 발명은 이러한 예에 한정되지 않는다. 당업자라면 특허청구의 범위에 기재된 사상의 범주 내에 있어서, 각종 변경예 또는 수정예에 상도할 수 있는 것은 명백하며, 그들에 대해서도 당연히 본 발명의 기술적 범위에 속하는 것이라 양해된다. 본 발명은 이러한 예에 한정되지 않고 다양한 형태를 채용할 수 있는 것이다. 본 발명은, 기판이 웨이퍼 이외의 FPD(플랫 패널 디스플레이), 포토마스크용의 마스크 레티클 등의 다른 기판인 경우에도 적용할 수 있다.
10 : 회로 전극
11 : 전자 회로
13 : 관통 구멍
20 : 웨이퍼 처리 장치
40 : 템플릿
40a : 표면
40b : 이면
50 : 개구부
51 : 유통로
52 : 전극
52a : 제1 전극
52b : 제2 전극
60 : 테스터
100 : 제어부
110 : 액 공급 장치
120 : 전원 장치
130 : 관통 전극
140 : 반도체 장치
150 : 도금액 공급관
151 : 배출관
160 : 펌프
170 : 순수 공급관
M : 도금액
P : 순수
W : 웨이퍼
Wa : 표면
Wb : 이면

Claims (10)

  1. 기판 표면에 복수의 전자 회로가 형성된 반도체 장치를 제조하는 반도체 장치의 제조 방법에 있어서,
    두께 방향으로 관통해 상기 전자 회로의 회로 전극에 연통하는 관통 구멍이 복수 형성된 기판을, 상기 복수의 전자 회로가 형성된 표면이 하방을 향하도록 배치하는 동시에,
    표면에 있어서 상기 관통 구멍에 대응하는 위치에 개구부가 복수 형성되고, 당해 개구부로부터 이면에 연통하는 도금액의 유통로가 복수 형성되고, 또한 이면에 있어서 상기 유통로에 대응하는 위치로부터 상기 유통로의 내부를 지나 상기 개구부까지 연신하는 전극이 복수 설치된 템플릿을 사용하고,
    상기 기판의 이면과 상기 템플릿의 표면이 대향하도록, 상기 템플릿을 배치하는 배치 공정과,
    그 후, 상기 유통로로부터 상기 관통 구멍 내에 도금액을 공급하는 동시에, 상기 회로 전극을 음극으로 하고, 또한 상기 전극을 양극으로 하여, 상기 회로 전극과 상기 전극 사이에 전압을 인가하고, 상기 관통 구멍 내에 있어서, 상기 회로 전극과 상기 전극에 접속되는 관통 전극을 형성하는 관통 전극 형성 공정과,
    그 후, 상기 회로 전극과 상기 전극 사이에 전압을 인가하고, 상기 전자 회로의 전기적 시험을 행하는 회로 시험 공정을 갖는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 기판의 이면과 상기 템플릿의 표면에는, 각각 소수화 처리가 실시되어 있는, 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 템플릿의 이면측에는 펌프가 설치되고,
    상기 관통 전극 형성 공정에 있어서, 상기 펌프를 가동시켜, 상기 유통로로부터 상기 관통 구멍에 도금액을 압송하는 동시에, 상기 유통로와 상기 관통 구멍 사이에서 도금액을 순환시키는, 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 전극은 상기 유통로의 내측면을 따라 설치되어 있는, 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 전극은 상기 유통로 내의 중심부를 삽입 관통하고, 상기 개구부로부터 돌출하고 있는, 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 관통 전극 형성 공정에 있어서, 상기 관통 전극과 상기 전극이 접촉할 때, 상기 기판과 상기 템플릿 사이에 하중을 가하여, 상기 관통 전극과 상기 전극을 접속하는, 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 관통 전극 형성 공정에 있어서, 상기 관통 전극과 상기 전극이 접촉할 때, 상기 관통 전극과 상기 전극 사이에 전압을 인가하여, 상기 관통 전극과 상기 전극을 용착해서 접속하는, 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 관통 전극 형성 공정에 있어서, 상기 관통 전극과 상기 전극이 접촉할 때, 상기 관통 전극과 상기 전극 사이에 전압을 인가하지 않고 도금하여, 상기 관통 전극과 상기 전극을 접속하는, 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 회로 시험 공정에 있어서, 상기 유통로 내에 순수가 충전된 상태에서, 상기 전자 회로의 전기적 시험을 행하는, 반도체 장치의 제조 방법.
  10. 소정의 제조 방법을 이용해서 제조되는 반도체 장치이며, 상기 소정의 제조 방법은,
    두께 방향으로 관통해 상기 전자 회로의 회로 전극에 연통하는 관통 구멍이 복수 형성된 기판을, 상기 복수의 전자 회로가 형성된 표면이 하방을 향하도록 배치하는 동시에,
    표면에 있어서 상기 관통 구멍에 대응하는 위치에 개구부가 복수 형성되고, 당해 개구부로부터 이면에 연통하는 도금액의 유통로가 복수 형성되고, 또한 이면에 있어서 상기 유통로에 대응하는 위치로부터 상기 유통로의 내부를 지나 상기 개구부까지 연신하는 전극이 복수 설치된 템플릿을 사용하고,
    상기 기판의 이면과 상기 템플릿의 표면이 대향하도록, 상기 템플릿을 배치하는 배치 공정과,
    그 후, 상기 유통로로부터 상기 관통 구멍 내에 도금액을 공급하는 동시에, 상기 회로 전극을 음극으로 하고, 또한 상기 전극을 양극으로 하여, 상기 회로 전극과 상기 전극 사이에 전압을 인가하고, 상기 관통 구멍 내에 있어서, 상기 회로 전극과 상기 전극에 접속되는 관통 전극을 형성하는 관통 전극 형성 공정과,
    그 후, 상기 회로 전극과 상기 전극 사이에 전압을 인가하고, 상기 전자 회로의 전기적 시험을 행하는 회로 시험 공정을 갖는, 반도체 장치.


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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014082291A (ja) * 2012-10-16 2014-05-08 Tokyo Electron Ltd 半導体装置の製造方法及び半導体装置
JP2014107469A (ja) * 2012-11-29 2014-06-09 Tokyo Electron Ltd 半導体装置の製造方法及び製造装置
JP6198456B2 (ja) * 2013-05-20 2017-09-20 東京エレクトロン株式会社 基板の処理方法及びテンプレート
KR102499511B1 (ko) * 2016-10-07 2023-02-14 도쿄엘렉트론가부시키가이샤 전해 처리 지그 및 전해 처리 방법
CN110634792B (zh) * 2019-09-26 2023-01-24 上海航天电子通讯设备研究所 一种电气互连基板制造方法
CN111916357A (zh) * 2020-06-24 2020-11-10 江苏长电科技股份有限公司 一种利用毛细效应填充tsv的工艺方法
US20220235481A1 (en) * 2021-01-26 2022-07-28 Seagate Technology Llc Selective screen electroplating

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6773570B2 (en) * 2002-11-14 2004-08-10 International Business Machines Corporation Integrated plating and planarization process and apparatus therefor
JP2004319821A (ja) * 2003-04-17 2004-11-11 Sharp Corp 半導体装置の製造方法
JP2005171288A (ja) * 2003-12-09 2005-06-30 Ebara Corp めっき装置及びめっき方法
US7645364B2 (en) * 2004-06-30 2010-01-12 Lam Research Corporation Apparatus and method for plating semiconductor wafers
JP2007049103A (ja) * 2005-08-05 2007-02-22 Zycube:Kk 半導体チップおよびその製造方法、ならびに半導体装置
US20090218233A1 (en) * 2005-11-18 2009-09-03 Mikael Fredenberg Method of Forming a Multilayer Structure
JP2009218302A (ja) * 2008-03-09 2009-09-24 Fujikura Ltd 半導体基板の電解めっき方法および電解めっき装置
TWI440154B (zh) * 2008-07-31 2014-06-01 Powertech Technology Inc 具有全貫穿矽穿孔之晶片封裝結構
KR20100021856A (ko) * 2008-08-18 2010-02-26 삼성전자주식회사 관통 전극을 갖는 반도체장치의 형성방법 및 관련된 장치
JP5538951B2 (ja) * 2010-02-25 2014-07-02 東京エレクトロン株式会社 成膜方法、プログラム及びコンピュータ記憶媒体

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