JPWO2011158698A1 - 半導体装置の製造方法及び半導体装置 - Google Patents

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Abstract

表面に複数の電子回路が形成された基板の貫通孔の位置とテンプレート表面の開口部の位置が対応し、基板の裏面とテンプレートの表面が対向するように、基板とテンプレートを配置する。その後、テンプレートの流通路から貫通孔内にめっき液を供給すると共に、電子回路の回路電極とテンプレートの電極との間に電圧を印加し、貫通孔内に回路電極と電極に接続される貫通電極を形成する。その後、回路電極と電極との間に電圧を印加し、電子回路の電気的試験を行う。

Description

本発明は、半導体装置の製造方法及びその製造方法で製造される半導体装置に関する。
近年、半導体装置の高性能化が要求され、半導体デバイスの高集積化が進んでいる。かかる状況下で、高集積化された半導体デバイスを水平面内に複数配置し、これら半導体デバイスを配線で接続して半導体装置を製造する場合、配線長が増大し、それにより配線の抵抗が大きくなること、また配線遅延が大きくなることが懸念される。
そこで、半導体デバイスを３次元に積層する３次元集積技術が提案されている。この３次元集積技術においては、例えば表面に複数の電子回路が形成された半導体ウェハ（以下、「ウェハ」という）にＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）と呼ばれる微細な、例えば１００μｍ以下の径を有する貫通孔が複数形成される。そして、各貫通孔内に貫通電極を形成した後、上下に積層されたウェハが、それぞれ貫通電極を介して電気的に接続される（特許文献１）。
このように貫通孔内に貫通電極を形成する際には、例えばめっき方法によって貫通孔内に金属を埋め込んだ後、例えば化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって金属の余剰部分を除去している。
また、半導体装置の製造工程においては、上述したように貫通孔内に貫通電極を形成した後、ウェハ上の電子回路の電気的試験が行われる。この電気的試験は、例えばテスタや、プローブカード、ウェハを載置する載置台などを有するプローブ装置を用いて行われる。そして、例えばプローブカードに設けられたプローブピンをウェハ上の電極に接触させた状態で、テスタからプローブカードを介して各電極に電気信号が送信されて、ウェハ上の電子回路の電気的試験が行われている（特許文献２）。
日本国特開２００９−００４７２２号公報 日本国特開２０１０−０３４４８２号公報
しかしながら、上述のように半導体装置を製造する際、貫通孔内に金属を埋め込むめっき工程、化学機械研磨を行うＣＭＰ工程、ウェハ上の電子回路の電気的試験を行うプロービング工程が別々の装置で行われているため、これら装置のコストが掛かり、半導体装置の製造コストを低廉化することが困難であった。また、これらめっき工程、ＣＭＰ工程、プロービング工程が別々の装置で行われるため、これら装置間でウェハの搬送を行う必要があり、半導体装置の製造工程のスループットに改善の余地があった。
さらに、プロービング工程において、プローブピンをウェハ上の電極に接触させる際、当該プローブピンと電極が圧接するようにオーバードライブがかけられる。そして、電極上の酸化膜が削り取られ、プローブピンと電極との導電性が確保される。このようにプロービング工程では、大きな荷重をかけることが必要となるため、プローブ装置が大掛かりなものとなる。このことも、半導体装置の製造コストが高価格になる要因となっていた。
本発明は、かかる点に鑑みてなされたものであり、半導体装置の製造コストを低廉化しつつ、その製造工程のスループットを向上させることを目的とする。
前記の目的を達成するため、本発明は、基板表面に複数の電子回路が形成された半導体装置を製造する方法において、厚み方向に貫通し前記電子回路の回路電極に連通する貫通孔が複数形成された基板を、前記複数の電子回路が形成された表面が下方を向くように配置すると共に、表面において前記貫通孔に対応する位置に開口部が複数形成され、当該開口部から裏面に連通するめっき液の流通路が複数形成され、且つ裏面において前記流通路に対応する位置から前記流通路の内部を通って前記開口部まで延伸する電極が複数設けられたテンプレートを用い、前記基板の裏面と前記テンプレートの表面が対向するように、前記テンプレートを配置する配置工程と、その後、前記流通路から前記貫通孔内にめっき液を供給すると共に、前記回路電極を陰極とし、且つ前記電極を陽極として、前記回路電極と前記電極との間に電圧を印加し、前記貫通孔内において、前記回路電極と前記電極に接続される貫通電極を形成する貫通電極形成工程と、その後、前記回路電極と前記電極との間に電圧を印加し、前記電子回路の電気的試験を行う回路試験工程と、を有する。
本発明によれば、配置工程において、基板の貫通孔に対応する位置にテンプレートの開口部が位置するように、基板とテンプレートが配置される。また、テンプレートの開口部そのものは、例えば機械加工を行ったり、フォトリソグラフィー処理とエッチング処理を一括して行うことで、高い位置精度で形成できる。このため、その後貫通電極形成工程において、テンプレートの流通路から開口部を介して基板の貫通孔内に、めっき液を高い位置精度で適切に供給することができる。また、貫通電極形成工程では、基板の回路電極とテンプレートの電極との間に電圧を印加することで、貫通孔内のめっき液を反応させ、当該貫通孔内に金属を堆積させている。そして、貫通電極形成工程の最終段階では、堆積した金属とテンプレートの電極とが接触する直前に、基板の回路電極とテンプレートの電極との間の電位差がゼロになり、めっき液の反応が自動的に停止する。このため、余剰な貫通電極が形成されることが無く、従来のように金属の余剰部分を除去する化学機械研磨を行う必要がないため、半導体装置の製造コストを低廉化することができる。また、従来別々の装置で行っていた貫通電極形成工程と回路試験工程とを一連のプロセス中で行うことができるため、半導体装置の製造コストを低廉化できると共に、製造工程のスループットを向上させることができる。さらに、回路試験工程では、貫通電極で接続された回路電極と電極との間に電圧を印加することで電子回路の電気的試験を行うことができる。このため、従来のように大きな荷重をかける必要がなく、試験を行う装置を簡素化でき、半導体装置の製造コストをさらに低廉化することができる。
別な観点による本発明は、所定の製造方法を用いて製造される半導体装置であって、前記所定の製造方法は、厚み方向に貫通し前記電子回路の回路電極に連通する貫通孔が複数形成された基板を、前記複数の電子回路が形成された表面が下方を向くように配置すると共に、表面において前記貫通孔に対応する位置に開口部が複数形成され、当該開口部から裏面に連通するめっき液の流通路が複数形成され、且つ裏面において前記流通路に対応する位置から前記流通路の内部を通って前記開口部まで延伸する電極が複数設けられたテンプレートを用い、前記基板の裏面と前記テンプレートの表面が対向するように、前記テンプレートを配置する配置工程と、その後、前記流通路から前記貫通孔内にめっき液を供給すると共に、前記回路電極を陰極とし、且つ前記電極を陽極として、前記回路電極と前記電極との間に電圧を印加し、前記貫通孔内において、前記回路電極と前記電極に接続される貫通電極を形成する貫通電極形成工程と、その後、前記回路電極と前記電極との間に電圧を印加し、前記電子回路の電気的試験を行う回路試験工程と、を有する。
本発明によれば、半導体装置の製造コストを低廉化しつつ、その製造工程のスループットを向上させることができる。
本実施の形態にかかる半導体装置を構成するウェハの構成の概略を示す縦断面図である。 ウェハ処理装置の構成の概略を示す縦断面図である。 テンプレートの構成の概略を示す説明図である。 テンプレートの構成の概略を示す縦断面図である。 本実施の形態にかかる半導体装置の製造方法において行われる、ウェハ処理の主な工程を示すフローチャートである。 ウェハ処理の各工程におけるウェハとテンプレートの状態を模式的に示した説明図であり、（ａ）はウェハとテンプレートを配置した様子を示し、（ｂ）は貫通孔にめっき液を供給する様子を示し、（ｃ）は電子回路と電極にとの間に電圧を印加する様子を示し、（ｄ）は貫通孔内に貫通電極が形成された様子を示し、（ｅ）は電子回路の電気的試験を行う様子を示している。 テンプレートの流通路にめっき液を充填する様子を示す説明図である。 半導体装置の構成の概略を示す縦断面図である。 他の実施の形態にかかるテンプレートの一部の構成の概略を示す縦断面図である。 他の実施の形態にかかるテンプレートの構成の概略を示す縦断面図である。 他の実施の形態にかかるテンプレートの一部の構成の概略を示す横断面図である。 他の実施の形態にかかるテンプレートを用いたウェハ処理において、各工程におけるウェハとテンプレートの状態を模式的に示した説明図であり、（ａ）は貫通孔にめっき液を供給する様子を示し、（ｂ）は貫通孔内に貫通電極が形成された様子を示し、（ｃ）は電子回路の電気的試験を行う様子を示している。 他の実施の形態にかかるテンプレートを用いたウェハ処理において、各工程におけるウェハとテンプレートの状態を模式的に示した説明図であり、（ａ）は流通路内のめっき液を純水に置換した様子を示し、（ｂ）は電子回路の電気的試験を行う様子を示している。
以下、本発明の実施の形態について説明する。なお、以下の説明で用いる図面において、各構成要素の寸法は、技術の理解の容易さを優先させるため、必ずしも実際の寸法に対応していない。
図１に示すように、本実施の形態の半導体装置を構成する基板としてのウェハＷの表面Ｗａには、複数の回路電極１０が設けられている。また、ウェハＷの表面Ｗａには、例えば電源用や接地用などの信号用配線（図示せず）や、回路電極１０が接続される電子回路１１が形成されている。そして、ウェハＷの表面Ｗａにおいて、回路電極１０が配置されていない箇所には、例えば絶縁膜１２が形成されている。
ウェハＷには、表面Ｗａから裏面Ｗｂに厚み方向に貫通し、３次元集積技術においてＴＳＶと呼ばれる微細な径を有する貫通孔１３が複数形成されている。各貫通孔１３は、表面Ｗａにおいて回路電極１０に連通している。また、ウェハＷの裏面Ｗｂにおいて、複数の貫通孔１３が形成されていない箇所には、疎水化処理が施されている。
なお、ウェハＷの各貫通孔１３の内周面には、例えばポリイミドの絶縁膜（図示せず）が予め形成されている。また、絶縁膜の表面には、バリアメタルとして、例えばニッケルの金属膜（図示せず）がさらに形成されている。また、本実施の形態では、半導体装置を製造するにあたって、後述するようにウェハＷは積層される。このためウェハＷは薄板状に形成されているので、ウェハＷの表面Ｗａの回路電極１０及び絶縁膜１２上には、例えばガラス基板などの支持板（図示せず）が貼り合わせられていてもよい。
次に、本実施の形態にかかる半導体装置の製造方法を実施するためのウェハ処理装置の構成について説明する。図２は、ウェハ処理装置２０の構成の概略を示す縦断面図である。
ウェハ処理装置２０は、その内部にウェハＷを収容する処理容器３０を有している。処理容器３０内の底面には、ウェハＷを載置する載置台３１が設けられている。載置台３１には、例えば真空チャックなどが用いられ、載置台３１は、ウェハＷの裏面Ｗｂが上方を向いた状態で当該ウェハＷを水平に載置することができる。
載置台３１の上方には、テンプレート４０が保持部材４１に保持されて配置されている。保持部材４１は、シャフト４２を介して、処理容器３０内の天井面に設けられた移動機構４３に支持されている。テンプレート４０と保持部材４１は、この移動機構４３により鉛直方向及び水平方向に移動可能になっている。
テンプレート４０は、図３及び図４に示すように略円盤形状を有している。テンプレート４０には、例えば炭化珪素（ＳｉＣ）などが用いられる。テンプレート４０の表面４０ａには、複数の開口部５０が形成されている。これら開口部５０は、ウェハＷの貫通孔１３に対応する位置に形成されている。また、テンプレート４０の表面４０ａにおいて、複数の開口部５０が形成されていない箇所には、疎水化処理が施されている。
テンプレート４０の内部には、各開口部５０と連通するめっき液の流通路５１が複数形成されている。流通路５１は、テンプレート４０を厚み方向に貫通し、テンプレート４０の裏面４０ｂまで延伸している。そして、これら流通路５１には、後述するようにめっき液が流通するようになっている。
テンプレート４０の裏面４０ｂには、図４に示すように複数の電極５２が設けられている。電極５２には、例えば後述するめっき液に対して耐性を有する金属が用いられる。これら電極５２は、流通路５１に対応する位置に配置されている。電極５２は、テンプレート４０の裏面４０ｂから流通路５１の内部を通って開口部５０まで延伸している。また、電極５２は、流通路５１の内部において当該流通路５１の内周面に沿って設けられている。以下、テンプレート４０の裏面４０ｂに設けられた電極５２を「第１の電極５２ａ」といい、流通路５１の内周面に沿って設けられた電極５２を「第２の電極５２ｂ」という場合がある。この第１の電極５２ａは、水平方向に移動可能に構成されており、裏面４０ｂ側の流通路５１の端部（開口部５０の反対側の端部）を開閉することができる。なお、第１の電極５２ａは、鉛直方向に開閉自在に構成されていてもよい。また、図示の例においては、第１の電極５２ａは、テンプレート４０の裏面４０ｂ側の流通路５１の開口部に配置されているが、第１の電極５２ａの配置はこれに限定されない。例えば第１の電極５２ａは、テンプレート４０に埋め込まれて設けられていてもよい。
テンプレート４０の裏面４０ｂには、第１の電極５２ａが配置されていない箇所に、例えば絶縁膜５３が形成されている。なお、第１の電極５２ａが移動する範囲には、絶縁膜５３が形成されていない。
以上のように構成されたテンプレート４０は、図２に示すようにその表面４０ａが下方を向いた状態で保持部材４１に保持される。そして、保持部材４１に保持されたテンプレート４０は、その表面４０ａが載置台３１上のウェハＷの裏面Ｗｂに対向するように配置される。
また、ウェハ処理装置２０において、ウェハＷの回路電極１０とテンプレート４０の電極５２には、後述するように電子回路１１の電気的試験を行うためのテスタ６０が接続される。テスタ６０は、回路電極１０と電極５２との間に電圧を印加し、電極５２を介して電子回路１１に電気信号を送信して、電子回路１１の電気的試験を行う。
以上のウェハ処理装置２０には、制御部１００が設けられている。制御部１００は、例えばコンピュータであり、プログラム格納部（図示せず）を有している。プログラム格納部には、ウェハ処理装置２０における後述のウェハ処理を実現させるためのプログラムなどが格納されている。なお、前記プログラムは、例えばコンピュータ読み取り可能なハードディスク（ＨＤ）、フレキシブルディスク（ＦＤ）、コンパクトディスク（ＣＤ）、マグネットオプティカルデスク（ＭＯ）、メモリーカードなどのコンピュータに読み取り可能な記憶媒体に記録されていたものであって、その記憶媒体から制御部１００にインストールされたものであってもよい。
次に、以上のように構成されたウェハ処理装置２０を用いて行われるウェハＷの処理方法について説明する。図５は、本実施の形態にかかる半導体装置の製造方法において行われる、ウェハ処理の主な工程を示すフローチャートである。図６は、ウェハ処理の各工程におけるウェハＷとテンプレート４０の状態を模式的に示した説明図である。なお、図６では、技術の理解の容易さを優先させるため、ウェハＷの一部（一つの貫通孔１３の近傍）とテンプレート４０の一部（一つの流通路５１の近傍）を示している。
先ず、ウェハ処理装置２０内において、ウェハＷが載置台３１に載置されると共に、テンプレート４０が保持部材４１に保持される。ウェハＷは、その裏面Ｗｂが上方を向くように載置台３１に載置される。また、テンプレート４０は、その表面４０ａが下方を向くように保持部材４１に保持される。その後、移動機構４３によってテンプレート４０の水平方向の位置を調整すると共に、テンプレート４０を所定の位置まで下降させる。そして、図６（ａ）に示すようにテンプレート４０の流通路５１における開口部５０の位置がウェハＷの貫通孔１３の位置と対応するように、ウェハＷとテンプレート４０が配置される（図５の工程Ｓ１）。なお、図６（ａ）の例では、ウェハＷとテンプレート４０との間には微小な間隔の隙間が形成されているが、ウェハＷとテンプレート４０を密着させて配置してもよい。
このとき、図６（ａ）に示すようにテンプレート４０の流通路５１内には、予めめっき液Ｍが充填されている。このめっき液Ｍの充填は、例えば図７に示すようにウェハ処理装置２０の外部に設けられた液供給装置１１０で行われる。なお、流通路５１内には、後述するように貫通孔１３内を充填するに十分な容量のめっき液Ｍが充填される。換言すれば、流通路５１内の容積は、貫通孔１３内の容積よりも大きくなっている。また、めっき液Ｍとしては、例えばＣｕＳＯ４五水和物と硫酸のめっき液が用いられる。
液供給装置１１０には、テンプレート４０を保持して回転させるスピンチャック１１１が設けられている。スピンチャック１１１は、水平な上面を有し、当該上面には、例えばテンプレート４０を吸引する吸引口（図示せず）が設けられている。この吸引口からの吸引により、テンプレート４０をスピンチャック１１１上に吸着保持できる。このとき、テンプレート４０は、その表面４０ａの複数の開口部５０が上方を向くようにスピンチャック１１１上に保持される。また、テンプレート４０の裏面４０ｂ側の流通路５１の端部は、第１の電極５２ａにより塞がれている。スピンチャック１１１は、例えばモータなどを備えたチャック駆動機構１１２を有し、そのチャック駆動機構１１２により所定の速度に回転できる。また、チャック駆動機構１１２には、シリンダなどの昇降駆動源が設けられており、スピンチャック１１１は上下動可能である。
スピンチャック１１１の周囲には、テンプレート４０から飛散又は落下する液体を受け止め、回収するカップ１１３が設けられている。カップ１１３の下面には、回収した液体を排出する排出管１１４と、カップ１１３内の雰囲気を排気する排気管１１５が接続されている。また、スピンチャック１１１の上方には、テンプレート４０上にめっき液Ｍを供給する液供給ノズル１１６が配置されている。
そして、かかる液供給装置１１０において、スピンチャック１１１に保持されたテンプレート４０を回転させると共に、液供給ノズル１１６からめっき液Ｍがテンプレート４０の表面４０ａの中央部に供給される。テンプレート４０上に供給されためっき液Ｍは、遠心力によってテンプレート４０の表面４０ａに拡散され、開口部５０を介してテンプレート４０の流通路５１内に充填される。なお、余分なめっき液Ｍはテンプレート４０の外周部から振り切られ、カップ１１３から排出管１１４により排出される。
その後、めっき液Ｍが充填されたテンプレート４０は、その表裏面が反転され、上述したようにウェハ処理装置２０において、その表面４０ａが下方を向くように保持部材４１に保持される。なお、テンプレート４０の表裏面の反転は、液処理装置１１０内や、ウェハ処理装置２０への搬送中、あるいはウェハ処理装置２０内等、いずれの場所で行われてもよい。また、テンプレート４０の裏面４０ｂ側の流通路５１の端部が第１の電極５２ａにより塞がれているので、テンプレート４０の表裏面を反転させても、めっき液Ｍが流通路５１から流出することはない。なお、このめっき液Ｍの流出をより確実に防止するため、テンプレート４０の裏面４０ｂ側に、止水板（図示せず）を設けてもよい。
その後、図６（ｂ）に示すように第１の電極５２ａを水平方向に移動させ、裏面４０ｂ側の流通路５１の端部を開放して、当該流通路５１内に空気を流入させる。そして、流通路５１から開口部５０を介してウェハＷの貫通孔１３にめっき液Ｍが供給される（図５の工程Ｓ２）。このとき、テンプレート４０の表面４０ａとウェハＷの裏面Ｗｂにはそれぞれ疎水化処理が施されているため、めっき液Ｍは、テンプレート４０とウェハＷとの間に拡散することなく、貫通孔１３内に適切に流入する。なお、流通路５１から貫通孔１３へのめっき液Ｍの供給は、毛細管現象を利用して行ってもよい。
続いて、図６（ｃ）に示すようにウェハＷの回路電極１０を陰極とし、且つテンプレート４０の電極５２を陽極として、電源装置１２０によって回路電極１０と電極５２にとの間に電圧を印加する。そうすると、貫通孔１３内のめっき液Ｍが反応し、貫通孔１３内に銅が堆積する。そして図６（ｄ）に示すように、このように堆積した銅が第２の電極５２ｂに接触する直前に、回路電極１０と電極５２との電位差がゼロになり、めっき液Ｍの反応が自動的に停止する。その後、この工程Ｓ３の最終段階において、移動機構４３によってテンプレート４０を僅かに下降させ、テンプレート４０とウェハＷとの間に荷重をかける。そうすると、上述の銅と第２の電極５２ｂとが接触する。こうして、貫通孔１３内に、図６（ｅ）に示すように回路電極１０と電極５２に接続される貫通電極１３０が形成される（図５の工程Ｓ３）。
貫通孔１３内に回路電極１０と電極５２に接続される貫通電極１３０が形成されると、図６（ｅ）に示すように回路電極１０と電極５２にテスタ６０が接続される。そして、回路電極１０と電極５２との間に電圧を印加し、テスタ６０から電極５２及び貫通電極１３０を介して電子回路１１に検査用の電気信号が送信される。こうして電子回路１１の電気的試験が行われる（図５の工程Ｓ４）。
その後、ウェハＷはウェハ処理装置２０から搬出され、ウェハ接合装置（図示せず）に搬送される。ウェハ接合装置には、ウェハ処理装置２０で処理されたウェハＷが複数搬送され、図８に示すように回路電極１０と貫通電極１３０が導通するように複数のウェハＷが接合される（図５の工程Ｓ５）。こうして、電子回路１１を有する半導体デバイスが形成されたウェハＷが３次元的に積層され、半導体装置１４０が製造される。
以上の実施の形態によれば、工程Ｓ１において、ウェハＷの貫通孔１３に対応する位置にテンプレート４０の開口部５０が位置するように、ウェハＷとテンプレート４０が配置される。また、テンプレート４０の開口部５０そのものは、例えば機械加工を行ったり、フォトリソグラフィー処理とエッチング処理を一括して行うことで、高い位置精度で形成できる。このため、その後工程Ｓ２において、テンプレート４０の流通路５１から開口部５０を介してウェハＷの貫通孔１３内に、めっき液Ｍを高い位置精度で適切に供給することができる。
また、ウェハＷの裏面Ｗｂとテンプレート４０の表面４０ａには、それぞれ疎水化処理が施されているので、工程Ｓ２において流通路５１から貫通孔１３にめっき液Ｍを供給する際、めっき液Ｍは、テンプレート４０とウェハＷとの間に拡散することがない。したがって、貫通孔１３内にめっき液Ｍをより高い位置精度で適切に供給することができる。
また、工程Ｓ３では、ウェハＷの回路電極１０とテンプレート４０の電極５２との間に電圧を印加することで、貫通孔１３内のめっき液Ｍを反応させ、当該貫通孔１３内に銅を堆積させている。そして、工程Ｓ３の最終段階では、堆積した銅とテンプレート４０の第２の電極５２ａとが接触する直前に、回路電極１０と電極５２との電位差がゼロになり、めっき液Ｍの反応が自動的に停止する。このため、余剰な貫通電極１３０が形成されることが無く、従来のように金属の余剰部分を除去する化学機械研磨を行う必要がないため、半導体装置１４０の製造コストを低廉化することができる。
また、工程Ｓ３の最終段階において、堆積した銅と第２の電極５２ｂが接触する際、ウェハＷとテンプレート４０との間に荷重をかけているので、銅と第２の電極５２ｂを確実に接触させることができる。したがって、後続の工程Ｓ４における電子回路１１の電気的試験を適切に行うことができる。
また、従来別々の装置で行っていた工程Ｓ２及びＳ３と工程Ｓ４とを一連のプロセス中で行うことができるため、半導体装置１４０の製造コストを低廉化できると共に、製造工程のスループットを向上させることができる。
また、工程Ｓ４では、貫通電極１３０で接続された回路電極１０と電極５２との間に電圧を印加することで電子回路１１の電気的試験を行うことができる。このため、従来のように大きな荷重をかける必要がなく、ウェハ処理装置２０を簡素化でき、半導体装置１４０の製造コストをさらに低廉化することができる。
以上の実施の形態では、ウェハ処理装置２０で処理されるテンプレート４０には、その流通路５１内に予めめっき液Ｍが充填されていたが、当該ウェハ処理装置２０内において、テンプレート４０の流通路５１内にめっき液Ｍを供給してもよい。かかる場合、例えば図９に示すようにテンプレート４０の裏面４０ｂ側の流通路５１には、当該流通路５１にめっき液Ｍを供給するめっき液供給管１５０と、流通路５１からめっき液Ｍを排出する排出管１５１とが接続される。各めっき液供給管１５０には、図１０に示すように当該めっき液供給管１５０にめっき液Ｍを圧送して供給するポンプ１６０が接続されている。なお、図示の例においては、ポンプ１６０は１基設けられているが、所定数のめっき液供給管１５０毎、あるいは各めっき液供給管１５０毎に複数設けられていてもよい。
また、第１の電極５２ａは、図９に示すように流通路５１内の中心部を挿通し、裏面４０ｂ側の流通路５１から突出すると共に、開口部５０から突出している。この第１の電極５２ａによって、図１１に示すように平面視において、流通路５１は、めっき液供給管１５０側の流通路５１と排出管１５１側の流通路５１に区画される。そして、図９に示すように、めっき液供給管１５０から供給されためっき液Ｍは、流通路５１と貫通孔１３を循環して、排出管１５１から排出される。
かかる場合、工程Ｓ１において、上述したようにウェハＷとテンプレート４０を所定の位置に配置した後、工程Ｓ２において、ポンプ１６０を稼動させる。そうすると、図１２（ａ）に示すようにポンプ１６０によって、めっき液Ｍは流通路５１から貫通孔１３内に圧送される。このように、微細な貫通孔１３内にもめっき液Ｍを円滑に流入させることができる。
その後、工程Ｓ３においても、ポンプ１６０を稼動させる。そうすると、図１２（ａ）に示すようにポンプ１６０によって、めっき液Ｍは流通路５１と貫通孔１３との間で循環する。このとき、第１の電極５２ａが流通路５１の中央部に形成されているので、第１の電極５２ａを挟んでめっき液Ｍを適切に循環させることができる。ここで、工程Ｓ３において回路電極１０と電極５２にとの間に電圧を印加すると、めっき液Ｍの反応に起因して貫通孔１３内に微小な気泡が発生する。本実施の形態では、めっき液Ｍが流通路５１と貫通孔１３との間で循環するので、この微小な気泡を貫通孔１３及び流通路５１から速やかに排出させることができる。
その後、図１２（ｂ）に示すように電源装置１２０によって回路電極１０と電極５２にとの間に電圧を印加し、銅を堆積させる。堆積した銅が第１の電極５２ａに接触する直前に、回路電極１０と電極５２との電位差がゼロになり、めっき液Ｍの反応が自動的に停止する。その後、この工程Ｓ３の最終段階において、移動機構４３によってテンプレート４０を僅かに下降させ、テンプレート４０とウェハＷとの間に荷重をかけて、銅と第１の電極５２ａとを接触させる。こうして貫通孔１３内に貫通電極１３０を形成する。その後、工程Ｓ４において、図１２（ｃ）に示すように回路電極１０と電極５２にテスタ６０を接続し、電子回路１１の電気的試験が行われる。
本実施の形態においても、前記実施の形態と同様の効果を享受することができる。
なお、以上の実施の形態の工程Ｓ４において、貫通電極１３０の上方の流通路５１内に純水が充填された状態で、電子回路１１の電気的試験を行ってもよい。かかる場合、テンプレート４０の裏面４０ｂ側の流通路５１には、めっき液供給管１５０と排出管１５１が接続されていたが、これらに加えて、図１３（ａ）に示すように流通路５１に純水Ｐを供給する純水供給管１７０がさらに接続されている。そして、工程Ｓ３において、例えばめっき液Ｍの反応が停止した後であって、テンプレート４０とウェハＷとの間に荷重をかける前に、めっき液供給管１５０からのめっき液Ｍの供給を停止すると共に、純水供給管１７０からの純水Ｐの供給を開始する。そうすると、図１３（ａ）に示すように流通路５１内のめっき液Ｍが純水Ｐに置換され、当該流通路５１内が純水Ｐで充填される。その後、図１３（ｂ）に示すように回路電極１０と電極５２にテスタ６０を接続し、電子回路１１の電気的試験が行われる。なお、本実施の形態では純水供給管１７０を別途設けたが、この純水供給管１７０を設けずにめっき液供給管１５０を用いて流通路５１に純水Ｐを供給してもよい。かかる場合、例えばめっき液供給管１５０の上流側に設けられたポンプ（図示せず）を切り換えて、めっき液Ｍの供給と純水Ｐの供給が切り換えられる。
かかる場合、工程Ｓ３において、流通路５１内のめっき液Ｍを純水Ｐに置換しているので、当該流通路５１内を洗浄することができる。また、工程Ｓ４において、回路電極１０と電極５２との間に電圧を印加すると、これら回路電極１０と電極５２が発熱するが、本実施の形態では流通路５１内が純水Ｐで充填されているので、回路電極１０と電極５２が冷却され、発熱を抑制することができる。
以上の実施の形態においては、テンプレート４０は、その内部に流通路５１が形成された円盤状に形成されていたが、テンプレート４０は必ずしも円盤状である必要はなく、例えば矩形状であってもよい。
以上の実施の形態では、工程Ｓ３の最終段階において、移動機構４３によってテンプレート４０を僅かに下降させ、テンプレート４０とウェハＷとの間に荷重をかけていたが、銅と電極５２との接続方法はこれに限定されず、種々の方法を取り得る。例えば堆積した銅と電極５２（第１の電極５２ａ又は第２の電極５２ｂ）との間に電圧を印加してもよい。かかる場合、銅と電極５２が溶着するため、銅と電極５２を確実に接触させることができる。
具体的には、電極５２と回路電極１０との間に５０ｍＡから１Ａの電流を流すことで銅と電極５２との溶着を行う。このとき、電子回路１１に熱的な悪影響が及ぶことを防ぐため、パルス状にしてできるだけ短い時間で電流を流すことが望ましい。本発明者らは実験により、３００ｍＡの電流を１０ｍｓｅｃ（０．０１ｓｅｃ）の間流すことで、銅と電極５２との間の抵抗を下げるのに十分な溶着が可能であることを確認している。
ここで、テンプレート４０の流通路５１内部にはめっき液Ｍが通るので、当該内部に空洞を形成する必要がある。また、めっきにより堆積される銅は電極５２に近いほうから成長が進行するため、銅が面内で不均一に成長するほか、めっきによる堆積自体があまり緻密な銅を形成しない。したがって、銅と電極５２との間の抵抗が高くなりやすく、ウェハＷの面内においても抵抗値がばらつくことになるのである。
この点、本実施の形態では、電流による局所的な加熱によって、めっき堆積物が溶融し、電極５２との溶着によって接触抵抗が下がる効果のほか、堆積物が加熱されることによって緻密化し、堆積物内部の抵抗値を下げる効果が発生する。したがって、銅と電極５２間の溶着は、電子回路１１を安定的に電気的試験を行うために、非常に有効な手段なのである。
また、銅と電極５２との間に電圧を印加せずにめっきしてもよい。この無電解めっきによって、銅と電極５２を接触させることができる。なお、無電解めっきとして例えば無電解銅めっきを行う場合、銅塩（ＣｕＳＯ４）、錯化剤（ロシェル塩）、還元剤（ＨＣＨＯ）、ｐＨ調整剤（ＮａＯＨ）、添加剤（硫黄化合物）の混合液が用いられる。
以上の実施の形態では、工程Ｓ４において、回路電極１０と電極５２にテスタ６０を接続して電子回路１１の電気的試験を行っていたが、試験方法は上記実施の形態に限定されず、種々の方法を取り得る。例えばテンプレート４０の裏面４０ｂにテスト回路（図示せず）を形成しておき、当該テスト回路から電子回路１１に電気信号を送信して、電子回路１１の電気的試験を行ってもよい。あるいは、電気信号を無線で送信可能なテスタを用意し、当該テスタから電子回路１１に無線で電気信号を送信して、電子回路１１の電気的試験を行ってもよい。
以上、添付図面を参照しながら本発明の好適な実施の形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。本発明はこの例に限らず種々の態様を採りうるものである。本発明は、基板がウェハ以外のＦＰＤ（フラットパネルディスプレイ）、フォトマスク用のマスクレチクルなどの他の基板である場合にも適用できる。
１０ 回路電極
１１ 電子回路
１３ 貫通孔
２０ ウェハ処理装置
４０ テンプレート
４０ａ 表面
４０ｂ 裏面
５０ 開口部
５１ 流通路
５２ 電極
５２ａ 第１の電極
５２ｂ 第２の電極
６０ テスタ
１００ 制御部
１１０ 液供給装置
１２０ 電源装置
１３０ 貫通電極
１４０ 半導体装置
１５０ めっき液供給管
１５１ 排出管
１６０ ポンプ
１７０ 純水供給管
Ｍ めっき液
Ｐ 純水
Ｗ ウェハ
Ｗａ 表面
Ｗｂ 裏面

Claims (10)

  1. 基板表面に複数の電子回路が形成された半導体装置を製造する半導体装置の製造方法において、
    厚み方向に貫通し前記電子回路の回路電極に連通する貫通孔が複数形成された基板を、前記複数の電子回路が形成された表面が下方を向くように配置すると共に、
    表面において前記貫通孔に対応する位置に開口部が複数形成され、当該開口部から裏面に連通するめっき液の流通路が複数形成され、且つ裏面において前記流通路に対応する位置から前記流通路の内部を通って前記開口部まで延伸する電極が複数設けられたテンプレートを用い、
    前記基板の裏面と前記テンプレートの表面が対向するように、前記テンプレートを配置する配置工程と、
    その後、前記流通路から前記貫通孔内にめっき液を供給すると共に、前記回路電極を陰極とし、且つ前記電極を陽極として、前記回路電極と前記電極との間に電圧を印加し、前記貫通孔内において、前記回路電極と前記電極に接続される貫通電極を形成する貫通電極形成工程と、
    その後、前記回路電極と前記電極との間に電圧を印加し、前記電子回路の電気的試験を行う回路試験工程と、を有する。
  2. 請求項１に記載の半導体装置の製造方法であって、
    前記基板の裏面と前記テンプレートの表面には、それぞれ疎水化処理が施されている。
  3. 請求項１に記載の半導体装置の製造方法であって、
    前記テンプレートの裏面側にはポンプが設けられ、
    前記貫通電極形成工程において、前記ポンプを稼動させ、前記流通路から前記貫通孔にめっき液を圧送すると共に、前記流通路と前記貫通孔との間でめっき液を循環させる。
  4. 請求項１に記載の半導体装置の製造方法であって、
    前記電極は、前記流通路の内側面に沿って設けられている。
  5. 請求項１に記載の半導体装置の製造方法であって、
    前記電極は、前記流通路内の中心部を挿通し、前記開口部から突出している。
  6. 請求項１に記載の半導体装置の製造方法であって、
    前記貫通電極形成工程において、前記貫通電極と前記電極が接触する際、前記基板と前記テンプレートとの間に荷重をかけて、前記貫通電極と前記電極とを接続する。
  7. 請求項１に記載の半導体装置の製造方法であって、
    前記貫通電極形成工程において、前記貫通電極と前記電極が接触する際、前記貫通電極と前記電極との間に電圧を印加して、前記貫通電極と前記電極とを溶着して接続する。
  8. 請求項１に記載の半導体装置の製造方法であって、
    前記貫通電極形成工程において、前記貫通電極と前記電極が接触する際、前記貫通電極と前記電極との間に電圧を印加せずにめっきして、前記貫通電極と前記電極とを接続する。
  9. 請求項１に記載の半導体装置の製造方法であって、
    前記回路試験工程において、前記流通路内に純水が充填された状態で、前記電子回路の電気的試験を行う。
  10. 所定の製造方法を用いて製造される半導体装置であって、
    前記所定の製造方法は、
    厚み方向に貫通し前記電子回路の回路電極に連通する貫通孔が複数形成された基板を、前記複数の電子回路が形成された表面が下方を向くように配置すると共に、
    表面において前記貫通孔に対応する位置に開口部が複数形成され、当該開口部から裏面に連通するめっき液の流通路が複数形成され、且つ裏面において前記流通路に対応する位置から前記流通路の内部を通って前記開口部まで延伸する電極が複数設けられたテンプレートを用い、
    前記基板の裏面と前記テンプレートの表面が対向するように、前記テンプレートを配置する配置工程と、
    その後、前記流通路から前記貫通孔内にめっき液を供給すると共に、前記回路電極を陰極とし、且つ前記電極を陽極として、前記回路電極と前記電極との間に電圧を印加し、前記貫通孔内において、前記回路電極と前記電極に接続される貫通電極を形成する貫通電極形成工程と、
    その後、前記回路電極と前記電極との間に電圧を印加し、前記電子回路の電気的試験を行う回路試験工程と、を有する。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014082291A (ja) * 2012-10-16 2014-05-08 Tokyo Electron Ltd 半導体装置の製造方法及び半導体装置
JP2014107469A (ja) * 2012-11-29 2014-06-09 Tokyo Electron Ltd 半導体装置の製造方法及び製造装置
JP6198456B2 (ja) * 2013-05-20 2017-09-20 東京エレクトロン株式会社 基板の処理方法及びテンプレート
WO2018066297A1 (ja) * 2016-10-07 2018-04-12 東京エレクトロン株式会社 電解処理治具及び電解処理方法
CN110634792B (zh) * 2019-09-26 2023-01-24 上海航天电子通讯设备研究所 一种电气互连基板制造方法
CN111916357A (zh) * 2020-06-24 2020-11-10 江苏长电科技股份有限公司 一种利用毛细效应填充tsv的工艺方法
US12116689B2 (en) * 2021-01-26 2024-10-15 Seagate Technology Llc Selective screen electroplating

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6773570B2 (en) * 2002-11-14 2004-08-10 International Business Machines Corporation Integrated plating and planarization process and apparatus therefor
JP2004319821A (ja) * 2003-04-17 2004-11-11 Sharp Corp 半導体装置の製造方法
JP2005171288A (ja) * 2003-12-09 2005-06-30 Ebara Corp めっき装置及びめっき方法
US7645364B2 (en) * 2004-06-30 2010-01-12 Lam Research Corporation Apparatus and method for plating semiconductor wafers
JP2007049103A (ja) * 2005-08-05 2007-02-22 Zycube:Kk 半導体チップおよびその製造方法、ならびに半導体装置
JP5249040B2 (ja) * 2005-11-18 2013-07-31 レプリソールス グループ エスアーエス 電極およびその形成方法
JP2009218302A (ja) * 2008-03-09 2009-09-24 Fujikura Ltd 半導体基板の電解めっき方法および電解めっき装置
TWI440154B (zh) * 2008-07-31 2014-06-01 Powertech Technology Inc 具有全貫穿矽穿孔之晶片封裝結構
KR20100021856A (ko) * 2008-08-18 2010-02-26 삼성전자주식회사 관통 전극을 갖는 반도체장치의 형성방법 및 관련된 장치
JP5538951B2 (ja) * 2010-02-25 2014-07-02 東京エレクトロン株式会社 成膜方法、プログラム及びコンピュータ記憶媒体

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