JP2014107469A - 半導体装置の製造方法及び製造装置 - Google Patents

半導体装置の製造方法及び製造装置 Download PDF

Info

Publication number
JP2014107469A
JP2014107469A JP2012260701A JP2012260701A JP2014107469A JP 2014107469 A JP2014107469 A JP 2014107469A JP 2012260701 A JP2012260701 A JP 2012260701A JP 2012260701 A JP2012260701 A JP 2012260701A JP 2014107469 A JP2014107469 A JP 2014107469A
Authority
JP
Japan
Prior art keywords
hole
electrode
holes
cathode
anode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012260701A
Other languages
English (en)
Inventor
Haruo Iwazu
春生 岩津
Toshiyuki Matsumoto
松本　　俊行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2012260701A priority Critical patent/JP2014107469A/ja
Priority to US14/648,386 priority patent/US20150303105A1/en
Priority to PCT/JP2013/082032 priority patent/WO2014084304A1/ja
Priority to KR1020157014203A priority patent/KR20150088810A/ko
Publication of JP2014107469A publication Critical patent/JP2014107469A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D17/00—Constructional parts, or assemblies thereof, of cells for electrolytic coating
    • C25D17/001—Apparatus specially adapted for electrolytic coating of wafers, e.g. semiconductors or solar cells
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D21/00—Processes for servicing or operating cells for electrolytic coating
    • C25D21/12—Process control or regulation
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C25D5/026—Electroplating of selected surface areas using locally applied jets of electrolyte
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Sustainable Development (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Automation & Control Theory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electroplating Methods And Accessories (AREA)

Abstract

【課題】半導体装置の製造コストを低廉化しつつ、その製造工程のスループットを向上させる。
【解決手段】半導体装置の製造方法は、厚み方向に貫通する複数の貫通孔６０〜６２が形成されたウェハ１０に対して、めっき液Ｍを流通させる複数の流通路７３〜７５を備え、且つ流通路７３〜７５に設けられた複数の電極７６〜７８を備えたテンプレート７１を、複数の流通路７３〜７５と複数の貫通孔６０〜６２が対応するように配置するテンプレート配置工程と、複数の流通路７３〜７５を介して複数の貫通孔６０〜６２内にめっき液Ｍを供給するめっき液供給工程と、複数の電極７６〜７８のうち、一の電極７８を陽極とし、他の電極７７を陰極として電圧を印加し、ウェハ１０にめっき処理を行う処理工程と、を有する。
【選択図】図１２

Description

本発明は、半導体装置の製造方法及び半導体装置の製造装置に関する。
近年、半導体装置の高性能化が要求され、半導体デバイスの高集積化が進んでいる。かかる状況下で、高集積化された半導体デバイスを水平面内に複数配置し、これら半導体デバイスを配線で接続して半導体装置を製造する場合、配線長が増大し、それにより配線の抵抗が大きくなること、また配線遅延が大きくなることが懸念される。
そこで、半導体デバイスを３次元に積層する３次元集積技術が提案されている。この３次元集積技術においては、裏面を研磨することで薄化され、表面に複数の回路が形成された半導体ウェハ（以下、「ウェハ」という）を貫通するように、例えば１００μｍ以下の微細な径を有する電極、いわゆる貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）が複数形成される。そして、この貫通電極を介して、上下に積層されたウェハが電気的に接続される（特許文献１）。
上述した貫通電極を形成する方式には、様々なものが検討されている。例えばめっき液等の流通路を備えたテンプレートを用いて、例えばウェハの貫通孔内で電解めっきを行って貫通電極を形成することが提案されている（特許文献２）。具体的には、先ずテンプレートをウェハに対向して配置した後、テンプレートの流通路からウェハの貫通孔内にめっき液を供給する。その後、テンプレート側の電極を陽極、ウェハ側の対向電極を陰極として電圧を印加し、貫通孔内でめっき処理を行って当該貫通孔内に貫通電極を形成する。
特開２００９−００４７２２号公報 特開２０１１−２４３７６８号公報
しかしながら、特許文献２に記載したようにテンプレートを用いて電解めっきを行うためには、ウェハ側に対向電極が必要となる。例えば薄化したウェハを支持するための支持基板に対向電極を設けた場合、装置構成が複雑で大掛かりなものとなる。また例えばウェハのシード層を対向電極として用いる場合、ウェハの表面全面にめっきが形成されるため、例えば化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって貫通孔の内部以外に形成されためっきを除去する必要がある。このため、めっき処理のスループットに改善の余地がある。
また、半導体装置の製造工程においては、上述したように貫通電極を形成した後、ウェハの貫通電極や回路等の電気的試験が行われる。例えばウェハ側の対向電極はすべての貫通電極に対して共通の電極となるため、この状態でウェハの貫通電極や電子回路等の電気的試験を行おうとすると、すべての貫通電極がショートした状態となり電気的試験を行うことができない。このため、電気的試験を行うためには、対向電極を取り外す等の工程が別途必要となる。したがって、半導体装置の製造工程のスループットに改善の余地がある。
本発明は、かかる点に鑑みてなされたものであり、半導体装置の製造コストを低廉化しつつ、その製造工程のスループットを向上させることを目的とする。
前記の目的を達成するため、本発明は、半導体装置の製造方法であって、厚み方向に貫通する貫通孔が複数形成された基板に対して、処理液を流通させる流通路を複数備え、且つ前記流通路に設けられた電極を複数備えたテンプレートを、前記複数の流通路と前記複数の貫通孔が対応するように配置するテンプレート配置工程と、前記複数の流通路を介して前記複数の貫通孔内に処理液を供給する処理液供給工程と、前記複数の電極のうち、一の電極を陽極とし、他の電極を陰極として電圧を印加し、基板に所定の処理を行う処理工程と、を有することを特徴としている。
本発明によれば、テンプレートの複数の電極のうち、一の電極を陽極とし、他の電極を陰極として電圧を印加することで、貫通孔内の処理液によって電解プロセスを行うことができ、基板に所定の処理を行うことができる。したがって、従来のようにウェハ側に対向電極を設ける必要がないので、装置構成を簡略化し、半導体装置の製造コストを低廉化することができる。また貫通孔内のみに所定の処理を行うことができるので、基板の所定の処理のスループットを向上させることができる。さらに、このように複数の貫通電極（貫通孔内の処理液）に共通の対向電極を設ける必要がないので、当該複数の貫通電極を電気的に独立させることができ、そのままの状態で基板の貫通電極や回路等の電気的試験を行うことができる。したがって、従来のように電気的試験を行う際に対向電極を取り外す等の工程を省略することができ、半導体装置の製造工程のスループットを向上させることができる。
前記基板は、前記陽極と前記陰極を接続する回路部を有し、前記処理工程において、前記陽極と前記陰極とには、前記回路部を介して電圧を印加してもよい。
前記基板は拡散領域を有し、前記処理工程において、前記陽極と前記陰極とには、前記拡散領域を介して電圧を印加してもよい。
前記複数の貫通孔は、信号線に接続される貫通電極用の信号用貫通孔と、接地線に接続される貫通電極用の接地用貫通孔と、電源線に接続される貫通電極用の電源用貫通孔とを含み、前記拡散領域は、前記信号線と、前記接地線又は前記電源線との間に接続された静電保護回路を構成し、前記処理工程において、前記信号用貫通孔、前記接地用貫通孔、前記電源用貫通孔のうち、一の貫通孔に対応する電極を陽極とし、他の貫通孔に対応する電極を陰極として、前記静電保護回路を介して電圧を印加してもよい。
前記複数の貫通孔は、接地線に接続される貫通電極用の接地用貫通孔と、電源線に接続される貫通電極用の電源用貫通孔と、信号線に接続される貫通電極用の信号用貫通孔とを含み、前記処理工程において、前記接地用貫通孔に対応する一の電極を陽極とし、前記電源用貫通孔又は信号用貫通孔に対応する他の電極を陰極として電圧を印加してもよい。
前記複数の貫通孔は、接地線に接続される貫通電極用の接地用貫通孔を複数含み、前記処理工程において、一の前記接地用貫通孔に対応する一の電極を陽極とし、他の前記接地用貫通孔に対応する他の電極を陰極として電圧を印加してもよい。
前記複数の貫通孔は、電源線に接続される貫通電極用の電源用貫通孔を複数含み、前記処理工程において、一の前記電源用貫通孔に対応する一の電極を陽極とし、他の前記電源用貫通孔に対応する他の電極を陰極として電圧を印加してもよい。
別な観点による本発明は、半導体装置の製造装置であって、処理液を流通させる流通路を複数備え、且つ前記流通路に設けられた電極を複数備えたテンプレートと、厚み方向に貫通する貫通孔が複数形成された基板に対して、前記複数の流通路と前記複数の貫通孔が対応するように前記テンプレートを配置するテンプレート配置工程と、前記複数の流通路を介して前記複数の貫通孔内に処理液を供給する処理液供給工程と、前記複数の電極のうち、一の電極を陽極とし、他の電極を陰極として電圧を印加し、基板に所定の処理を行う処理工程と、を実行するように前記テンプレートを制御する制御部と、を有することを特徴としている。
前記基板は、前記陽極と前記陰極を接続する回路部を有し、前記制御部は、前記処理工程において、前記陽極と前記陰極とに、前記回路部を介して電圧を印加するように前記テンプレートを制御してもよい。
前記基板は拡散領域を有し、前記制御部は、前記処理工程において、前記陽極と前記陰極とに、前記拡散領域を介して電圧を印加するように前記テンプレートを制御してもよい。
前記複数の貫通孔は、信号線に接続される貫通電極用の信号用貫通孔と、接地線に接続される貫通電極用の接地用貫通孔と、電源線に接続される貫通電極用の電源用貫通孔とを含み、前記拡散領域は、前記信号線と、前記接地線又は前記電源線との間に接続された静電保護回路を構成し、前記制御部は、前記処理工程において、前記信号用貫通孔、前記接地用貫通孔、前記電源用貫通孔のうち、一の貫通孔に対応する電極を陽極とし、他の貫通孔に対応する電極を陰極として、前記静電保護回路を介して電圧を印加するように前記テンプレートを制御してもよい。
前記複数の貫通孔は、接地線に接続される貫通電極用の接地用貫通孔と、電源線に接続される貫通電極用の電源用貫通孔と、信号線に接続される貫通電極用の信号用貫通孔とを含み、前記制御部は、前記処理工程において、前記接地用貫通孔に対応する一の電極を陽極とし、前記電源用貫通孔又は信号用貫通孔に対応する他の電極を陰極として電圧を印加するように前記テンプレートを制御してもよい。
前記複数の貫通孔は、接地線に接続される貫通電極用の接地用貫通孔を複数含み、前記制御部は、前記処理工程において、一の前記接地用貫通孔に対応する一の電極を陽極とし、他の前記接地用貫通孔に対応する他の電極を陰極として電圧を印加するように前記テンプレートを制御してもよい。
前記複数の貫通孔は、電源線に接続される貫通電極用の電源用貫通孔を複数含み、前記制御部は、前記処理工程において、一の前記電源用貫通孔に対応する一の電極を陽極とし、他の前記電源用貫通孔に対応する他の電極を陰極として電圧を印加するように前記テンプレートを制御してもよい。
本発明によれば、半導体装置の製造コストを低廉化しつつ、その製造工程のスループットを向上させることができる。
本実施の形態にかかるウェハの構成の概略を示す縦断面図である。 ウェハの入力ゲートと静電保護回路の説明図である。 ウェハに支持基板を配設した様子を示す説明図である。 ウェハを薄化した様子を示す説明図である。 ウェハに貫通孔を形成した様子を示す説明図である。 ウェハにテンプレート（製造装置）を配設した様子を示す説明図である。 流通路を介して貫通孔にめっき液を供給した様子を示す説明図である。 接地用電極を陽極とし、電源用電極を陰極として電圧を印加した様子を示す説明図である。 接地用貫通孔内に貫通電極を形成した様子を示す説明図である。 一の電源用電極を陽極とし、他の電源用電極を陰極として電圧を印加した様子を示す説明図である。 電源用貫通孔内に貫通電極を形成した様子を示す説明図である。 信号用電極を陽極とし、電源用電極を陰極として電圧を印加した様子を示す説明図である。 信号用貫通孔内に貫通電極を形成した様子を示す説明図である。 貫通電極上にバンプを形成した様子を示す説明図である。 半導体装置が製造された様子を示す説明図である。 他の実施の形態において一の接地用電極を陽極とし、他の接地用電極を陰極として電圧を印加した様子を示す説明図である。 他の実施の形態において接地用貫通孔内に貫通電極を形成した様子を示す説明図である。 他の実施の形態にかかるウェハの構成の概略を示す縦断面図である。 出力回路の説明図である。 出力回路の抵抗を保護ダイオードに概念化した説明図である。 他の実施の形態において信号用電極を陽極とし、電源用電極を陰極として電圧を印加した様子を示す説明図である。 他の実施の形態において信号用貫通孔内に貫通電極を形成した様子を示す説明図である。
以下、本発明の実施の形態について説明する。本実施の形態では、本発明にかかる半導体装置の製造方法について、当該製造方法で用いられる半導体装置の製造装置の構成と共に説明する。なお、以下の説明で用いる図面において、各構成要素の寸法は、技術の理解の容易さを優先させるため、必ずしも実際の寸法に対応していない。
先ず、図１に示すように基板としてのウェハ１０において、例えばバルク層１１上にデバイス層１２を形成する。以下、バルク層１１において、デバイス層１２側の面を表面１１ａといい、デバイス層１２と反対側の面を裏面１１ｂという。また、デバイス層１２において、バルク層１１と反対側の面を表面１２ａといい、バルク層１１側の面を裏面１２ｂという。
バルク層１１は例えばＰ型シリコンからなり、デバイス層１２には例えばＮ型ＭＯＳトランジスタ１３とＰ型ＭＯＳトランジスタ１４を組み合わせたＣＭＯＳが形成されている。デバイス層１２において、絶縁膜１５と後述するＰウェル２０及びＮウェル３０との間にはフィールド酸化膜１６が形成されている。
Ｎ型ＭＯＳトランジスタ１３は、Ｐウェル２０からなる拡散領域を有している。Ｐウェル２０には、接地に接続されるＰ＋層２１が形成されている。Ｐ＋層２１には、絶縁膜１５に形成された接地線２２が接続されている。接地線２２は、配線を介してＰ＋層２１に接続された第１の金属２２ａと、さらに配線を介して第１の金属２２ａに接続された第２の金属２２ｂとを有している。また第２の金属２２ｂは、デバイス層１２の表面１２ａに露出するバンプ２３に接続されている。
なお図示の例においては、Ｎ型ＭＯＳトランジスタ１３には１組のＰ＋層２１、接地線２２及びバンプ２３が形成されているが、実際には当該Ｎ型ＭＯＳトランジスタ１３には複数組のＰ＋層２１、接地線２２及びバンプ２３が形成されている。
Ｐ型ＭＯＳトランジスタ１４は、Ｎウェル３０からなる拡散領域を有している。Ｎウェル３０には、電源に接続されるＮ＋層３１が形成されている。Ｎ＋層３１には、絶縁膜１５に形成された電源線３２が接続されている。電源線３２は、配線を介してＮ＋層３１に接続された第１の金属３２ａと、さらに配線を介して第１の金属３２ａに接続された第２の金属３２ｂとを有している。また第２の金属３２ｂは、デバイス層１２の表面１２ａに露出するバンプ３３に接続されている。
なお図示の例においては、Ｐ型ＭＯＳトランジスタ１４には２組のＮ＋層３１、電源線３２及びバンプ３３が形成されているが、これらＮ＋層３１、電源線３２及びバンプ３３の数はこれに限定されず任意に設定される。
Ｎ型ＭＯＳトランジスタ１３とＰ型ＭＯＳトランジスタ１４は、それぞれ絶縁膜１５に形成されて信号が入力される入力ゲート４０と、Ｐウェル２０又はＮウェル３０に形成された静電保護回路４１とを有している。静電保護回路４１は、図２に示すように入力ゲート４０の静電気破壊（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）を回避するために、電源側（電源線３２）に接続される保護ダイオード４１ａと接地側（接地線２２）に接続される保護ダイオード４１ｂとを有している。また静電保護回路４１は、入力ゲート４０に接続されている。そして、後述する信号線４３から規定電圧を超える電圧が入力されると入力ゲート４０を保護するために、静電保護回路４１を介して電流を電源又は接地に逃がす。なお、信号線４３と静電保護回路４１との間には、入力ゲート４０に流れる電流を制御するための保護抵抗４２が設けられている。
図１に示すように静電保護回路４１には、絶縁膜１５に形成された信号線４３が接続されている。信号線４３は、配線を介して静電保護回路４１に接続された第１の金属４３ａと、さらに配線を介して第１の金属４３ａに接続された第２の金属４３ｂとを有している。また第２の金属４３ｂは、デバイス層１２の表面１２ａに露出するバンプ４４に接続されている。
なおデバイス層１２は、図示はしないが、その他の配線や、種々の回路、電極等も形成されている。
以上のようにデバイス層１２がバルク１０上に形成されると、次に図３に示すようにデバイス層１２の表面１２ａに支持基板５０を配設する。支持基板５０はデバイス層１２の表面１２ａを覆うように配置される。また、支持基板５０は例えば剥離可能な接着剤によってデバイス層１２と接着される。なお、支持基板５０にはシリコンウェハやガラス基板が用いられる。
その後、図４に示すようにバルク層１１の裏面１１ｂを研磨し、ウェハ１０を薄化する。この工程において、ウェハ１０の表裏面を反転させ、バルク層１１の下方にデバイス層１２を配置する。また工程の後は、ウェハ１０が薄化された状態で後続の工程が行われるが、支持基板５０がウェハ１０に十分な強度を与えるので、搬送時のウェハ１０の割れなどを防止することができる。
その後、図５に示すようにウェハ１０を厚み方向に貫通する貫通孔６０〜６２を複数形成する。これら貫通孔６０〜６２は、ウェハ１０を完全に貫通していないが、後述するように貫通孔６０〜６２内に形成される貫通電極８０〜８２がウェハ１０の表面１２ａと裏面１１ｂとの間を電気的に接続することから、このように称する。そして具体的には、貫通孔６０〜６２は、ウェハ１０のバルク層１１を厚み方向に貫通し、さらにそれぞれデバイス層１２において接地線２２、電源線３２、信号線４３に達する位置まで形成される。以下、接地線２２に対応する位置に形成される貫通孔６０を接地用貫通孔６０といい、電源線３２に対応する位置に形成される貫通孔６１を電源用貫通孔６１といい、信号線４３に対応する位置に形成される貫通孔６２を信号用貫通孔６２という。
なお複数の貫通孔６０〜６２は、例えばフォトリソグラフィー処理及びエッチング処理によって同時に形成されてもよい。或いは複数の貫通孔６０〜６２は、後述するテンプレート７１を用いてウェハ１０上にエッチング液を供給し、当該エッチング液に電圧を印加してウェハ１０を電解エッチングすることで形成されてもよい。
その後、半導体装置の製造装置を用いて貫通孔６０〜６２内にめっき処理を行う。図６に示すように製造装置７０は、テンプレート７１と当該テンプレート７１を制御する制御部７２とを有している。なお図６以降の図面においては、技術の理解の容易さを優先させるため、ウェハ１０に設けられた支持基板５０の図示を省略する。
テンプレート７１は、例えば略円盤形状を有し、ウェハ１０の平面視における形状と同一の形状を有している。なお、テンプレート７１には例えば炭化珪素（ＳｉＣ）などが用いられる。
テンプレート７１には、処理液としてのめっき液を流通させる流通路７３〜７５が複数形成されている。複数の流通路７３〜７５は、テンプレート７１がウェハ１０の裏面１１ｂ側に配置された際に、ウェハ１０における複数の貫通孔６０〜６２に対向する位置にそれぞれ形成されている。流通路７３〜７５はテンプレート７１の表面７１ａから裏面７１ｂまで厚み方向に貫通し、流通路７３〜７５の両端部は開口している。また流通路７３〜７５の側面には、電極７６〜７８がそれぞれ設けられている。
以下、接地用貫通孔６０に対向する流通路７３を接地用流通路７３といい、接地用流通路７３に設けられた電極を接地用電極７６という。電源用貫通孔６１に対向する流通路７４を電源用流通路７４といい、電源用流通路７４に設けられた電極を電源用電極７７という。信号用貫通孔６２に対向する流通路７５を信号用流通路７５といい、信号用流通路７５に設けられた電極を信号用電極７８という。
そして、かかる構成のテンプレート７１をウェハ１０の裏面１１側に配設する。その後、図７に示すように流通路７３〜７５を介して貫通孔６０〜６２にめっき液Ｍをそれぞれ供給する。そして、流通路７３〜７５と貫通孔６０〜６２内にめっき液Ｍがそれぞれ充填される。めっき液Ｍとしては、例えば硫酸銅と硫酸を溶解した混合液（電解銅めっき液）が用いられる。
その後、各貫通孔６０〜６２内に貫通電極を形成する。先ず、例えば接地用貫通孔６０内に貫通電極を形成する場合について説明する。かかる場合、例えば電源装置（図示せず）により、図８に示すように接地用電極７６を陽極とし、電源用電極７７を陰極として電圧を印加する。そうすると、接地用電極７６、接地用流通路７３及び接地用貫通孔６０内のめっき液Ｍ、接地線２２、Ｐ＋層２１、Ｐウェル２０、Ｎウェル３０、Ｎ＋層３１、電源線３２、電源用貫通孔６１及び電源用流通路７４内のめっき液Ｍ、電源用電極７７をこの順に電流が流れる（図８中の矢印）。この電流によって接地用貫通孔６０内のめっき液Ｍに対して電解めっきが行われ、図９に示すように接地用貫通孔６０内に貫通電極８０が形成される。
次に、例えば電源用貫通孔６１内に貫通電極を形成する場合について説明する。かかる場合、例えば電源装置（図示せず）により、図１０に示すように一対の電源用電極７７、７７のうち、一の電源用電極７７Ａを陽極とし、他の電源用電極７７Ｂを陰極として電圧を印加する。そうすると、一の電源用電極７７Ａ、一の電源用流通路７４Ａ及び一の電源用貫通孔６１Ａ内のめっき液Ｍ、一の電源線３２Ａ、一のＮ＋層３１Ａ、Ｎウェル３０、他のＮ＋層３１Ｂ、他の電源線３２Ｂ、他の電源用貫通孔６１Ｂ及び他の電源用流通路７４Ｂ内のめっき液Ｍ、他の電源用電極７７Ｂをこの順に電流が流れる（図１０中の矢印）。この電流によって一の電源用貫通孔６１Ａ内のめっき液Ｍに対して電解めっきが行われ、図１１に示すように一の電源用貫通孔６１Ａ内に貫通電極８１が形成される。
また、例えば他の電源用貫通孔６１Ｂ内に貫通電極を形成する場合には、他の電源用電極７７Ｂを陽極とし、一の電源用電極７７Ａを陰極として電圧を印加して電解めっきを行い、他の電源用貫通孔６１Ｂ内に貫通電極８１を形成する。
次に、例えばＰ型ＭＯＳトランジスタ１４の信号用貫通孔６２内に貫通電極を形成する場合について説明する。かかる場合、例えば電源装置（図示せず）により、図１２に示すようにＰ型ＭＯＳトランジスタ１４に対応する信号用電極７８を陽極とし、電源用電極７７を陰極として電圧を印加する。この際の電圧は、静電保護回路４１で補償された仕様（例えば電圧、パルス幅）に応じて設定される。そうすると、信号用電極７８、信号用流通路７５及び信号用貫通孔６２内のめっき液Ｍ、信号線４３、静電保護回路４１、Ｎウェル３０、Ｎ＋層３１、電源線３２、電源用貫通孔６１及び電源用流通路７４内のめっき液Ｍ、電源用電極７７をこの順に電流が流れる（図１２中の矢印）。この電流によって信号用貫通孔６２内のめっき液Ｍに対して電解めっきが行われ、図１３に示すように信号用貫通孔６２内に貫通電極８２が形成される。
また同様に、例えばＮ型ＭＯＳトランジスタ１３の信号用貫通孔６２内に貫通電極を形成する場合も、信号用電極７８を陽極とし、電源用電極７７を陰極として電圧を印加して電解めっきを行い、信号用貫通孔６２内に貫通電極８２を形成する。
こうして製造装置７０を用いて貫通孔６０〜６２内に貫通電極８０〜８２がそれぞれ形成される。
その後、貫通電極８０〜８２上のめっき液Ｍに対してさらに電解めっきが行われ、図１４に示すように貫通電極８０〜８２上にバンプ８３がそれぞれ形成される。なお、これらバンプ８３の形成方法は、上記貫通電極８０〜８２の形成方法と同様であるので説明を省略する。
その後、ウェハ１０の貫通電極８０〜８２やデバイス層１２の回路等の電気的特性の検査（電気的試験）を行う。このとき、複数の貫通電極８０〜８２は電気的に独立しているので、このままの状態で電気的試験を行うことができる。
なお電気的試験は、テンプレート７１をウェハ１０の裏面１１ｂ側に配置した状態で、当該テンプレート７１の電極７６〜７８を電気的試験の電極として用いて行ってもよい。或いは、テンプレート７１に複数のテスト用電極８４を備えておき、テスト用電極８４をバンプ８３に接触させることで、貫通電極８０〜８２やデバイス層１２の回路に電気信号を送り、電気的試験を行ってもよい。この際、バンプ８３はテスト用電極８４に接するまでめっきされる。さらにバンプ８３とテスト用電極８４との間に電圧をかけることによって、バンプ８３をテスト用電極８４に溶着させることもできるので、安定した検査を行うことができる。
その後、例えばウェハ接合装置（図示せず）において、図１５に示すように積層されるデバイス層１２のバンプ２３、３３、４４と、貫通電極８０〜８２上のバンプ８３とがそれぞれ導通するように複数のウェハ１０が接合される。このとき、ウェハ１０と支持基板５０の剥離も行われる。こうしてウェハ１０が３次元的に積層された半導体装置１００が製造される。
以上の実施の形態によれば、テンプレート７１の複数の電極７６〜７８のうち、一の電極７６〜７８を陽極とし、他の電極７６〜７８を陰極として電圧を印加することで、貫通孔６０〜６２内のめっき液Ｍによって電解めっきを行うことができ、貫通孔６０〜６２内にそれぞれ貫通電極８０〜８２を形成することができる。以上のように本実施の形態によれば、従来のようにウェハ側に対向電極を設ける必要がないので、製造装置７０の装置構成を簡略化し、半導体装置１００の製造コストを低廉化することができる。
しかも、貫通孔６０〜６２内のみにそれぞれ貫通電極８０〜８２を形成することができるので、従来のように化学機械研磨等によって貫通孔の内部以外に形成されるめっきを除去する工程を省略することができる。したがって、めっき処理のスループットを向上させることができる。
また、このように複数の貫通電極８０〜８２（貫通孔６０〜６２内のめっき液Ｍ）に共通の対向電極を設ける必要がないので、当該複数の貫通電極８０〜８２を電気的に独立させることができ、そのままの状態でウェハ１０の貫通電極８０〜８２やデバイス層１２の回路等の電気的試験を行うことができる。したがって、従来のように電気的試験を行う際に対向電極を取り外す等の工程を省略することができ、半導体装置１００の製造工程のスループットを向上させることができる。
また電解めっきを行う際の陽極と陰極の選択は、どの貫通電極８０〜８２を形成するかに応じて任意に選択することができる。接地用貫通孔６０内に貫通電極８０を形成する際には、接地用電極７６を陽極とし、電源用電極７７を陰極として電圧を印加すればよい。また電源用貫通孔６１内に貫通電極８１を形成する場合には、一の電源用電極７７を陽極とし、他の電源用電極７７を陰極として電圧を印加すればよい。また信号用貫通孔６２内に貫通電極８２を形成する場合には、信号用電極７８を陽極とし、電源用電極７７を陰極として電圧を印加すればよい。特に貫通電極８２を形成する場合、一対となる信号用貫通孔６２、６２が存在せず、一つの信号用貫通孔６２しか存在しない場合であっても、ウェハ１０の静電保護回路４１を用いて貫通電極８２を形成することができる。したがって、本発明は極めて有用である。
以上の実施の形態において接地用貫通孔６０内に貫通電極８０を形成する際には、接地用電極７６を陽極とし、電源用電極７７を陰極として電圧を印加していたが、陽極と陰極を異なる電極に設定してもよい。例えば図１６に示すように一対の接地用電極７６、７６のうち、一の接地用電極７６Ａを陽極とし、他の接地用電極７６Ｂを陰極として電圧を印加する。そうすると、一の接地用電極７６Ａ、一の接地用流通路７３Ａ及び一の接地用貫通孔６０Ａ内のめっき液Ｍ、一の接地線２２Ａ、一のＰ＋層２１Ａ、Ｐウェル２０（又はバルク層１１）、他のＰ＋層２１Ｂ、他の接地線２２Ｂ、他の接地用貫通孔６０Ｂ及び他の接地用流通路７３Ｂ内のめっき液Ｍ、他の電源用電極７６Ｂをこの順に電流が流れる（図１６中の矢印）。この電流によって一の接地用貫通孔６０Ａ内のめっき液Ｍに対して電解めっきが行われ、図１７に示すように一の接地用貫通孔６０Ａ内に貫通電極８０を形成することができる。
また、例えば他の接地用貫通孔６０Ｂ内に貫通電極を形成する場合には、他の接地用電極７６Ｂを陽極とし、一の接地用電極７６Ａを陰極として電圧を印加して電解めっきを行い、他の接地用貫通孔６０Ｂ内に貫通電極８０を形成することができる。
さらに、例えば接地用貫通孔６０内に貫通電極８０を形成する場合には、接地用電極７６を陽極とし、信号用電極７８を陰極として電圧を印加して電解めっきを行い、接地用貫通孔６０内に貫通電極８０を形成することができる。
本実施の形態においても、上記実施の形態と同様の効果を享受することができる。すなわち、製造装置７０の装置構成を簡略化し、半導体装置１００の製造コストを低廉化することができ、また半導体装置１００の製造工程のスループットを向上させることができる。
以上の実施の形態において信号用貫通孔６２内に貫通電極８２を形成する際には、信号用電極７８を陽極とし、電源用電極７７を陰極として電圧を印加していたが、静電保護回路４１内部においてダイオードが逆バイアスにならない限りにおいて、適宜、電極は選択可能である。静電保護回路４１内部のダイオードが順バイアスになれば、適切に電流が流れるので、同様の処理が可能なのである。
なお、以上の実施の形態において信号用貫通孔６２内に貫通電極８２を形成する場合、事前に接地用貫通孔６０内に貫通電極８０を形成し、電源用貫通孔６１内に貫通電極８１を形成しておいてもよい。
以上の実施の形態では、信号用貫通孔６２内に形成される貫通電極８２は入力信号用の貫通電極であったが、貫通孔内に出力信号用の貫通電極を形成する際にも本発明を適用することができる。
図１８に示すようにＮ型ＭＯＳトランジスタ１３とＰ型ＭＯＳトランジスタ１４は、それぞれ絶縁膜１５（Ｐウェル２０又はＮウェル３０）に形成された出力回路２００を有している。出力回路２００には、図１９に示すように出力回路２００の電源側のドレーンと後述する信号線２０１との間にＰ＋拡散抵抗２００ａが設けられ、出力回路２００の接地側のドレーンと信号線２０１との間にＮ＋拡散抵抗２００ｂが設けられている。Ｐ型ＭＯＳトランジスタ１４のドレーンのＰ＋拡散抵抗２００ａはＮウェル３０内に形成されており、Ｎウェル３０は電源線３２に接続されている。図２０に示すように、これらＰ＋拡散抵抗２００ａとＮウェル３０が静電気破壊を抑制するための保護ダイオードとして機能する。また、Ｎ型ＭＯＳトランジスタ１３のドレーンのＮ＋拡散抵抗２００ｂはＰウェル２０内に形成されており、Ｐウェル２０は接地線２２に接続されている。これらＮ＋拡散抵抗２００ｂとＰウェル２０が保護ダイオードとして機能する。なお、出力回路２００は本発明における静電保護回路として機能する。
図１８に示すように出力回路２００には、絶縁膜１５に形成された信号線２０１が接続されている。信号線２０１は、配線を介して出力回路２００に接続された第１の金属２０１ａと、さらに配線を介して第１の金属２０１ａに接続された第２の金属２０１ｂとを有している。また第２の金属２０１ｂは、デバイス層１２の表面１２ａに露出するバンプ２０２に接続されている。
そして、ウェハ１０に接地用貫通孔６０と電源用貫通孔６１を形成する際に、上記実施の形態の信号用貫通孔６２と同様の信号用貫通孔２１０を形成する。
その後、図２１に示すようにテンプレート７１の流通路７３〜７５を介して貫通孔６０、６１、２１０にめっき液Ｍを供給する。その後、例えば電源装置（図示せず）により、Ｐ型ＭＯＳトランジスタ１４に対応する信号用電極７８を陽極とし、電源用電極７７を陰極として電圧を印加する。そうすると、信号用電極７８、信号用流通路７５及び信号用貫通孔２１０内のめっき液Ｍ、信号線２０１、出力回路２００、Ｎウェル３０、Ｎ＋層３１、電源線３２、電源用貫通孔６１及び電源用流通路７４内のめっき液Ｍ、電源用電極７７をこの順に電流が流れる（図２１中の矢印）。この電流によって信号用貫通孔２１０内のめっき液Ｍに対して電解めっきが行われ、図２２に示すように信号用貫通孔２１０内に貫通電極８２が形成される。
また同様に、例えばＮ型ＭＯＳトランジスタ１３の信号用貫通孔２１０内に貫通電極を形成する場合も、信号用電極７８を陽極とし、電源用電極７７を陰極として電圧を印加して電解めっきを行い、信号用貫通孔２１０内に貫通電極８２を形成する。
本実施の形態においても、上記実施の形態と同様の効果を享受することができる。すなわち、製造装置７０の装置構成を簡略化し、半導体装置１００の製造コストを低廉化することができ、また半導体装置１００の製造工程のスループットを向上させることができる。
以上の実施の形態において信号用貫通孔２１０内に貫通電極８２を形成する際には、信号用電極７８を陽極とし、電源用電極７７を陰極として電圧を印加していたが、出力回路２００とＰウェル２０又はＮウェル３０とにおいてダイオードが逆バイアスにならない限りにおいて、適宜、電極は選択可能である。出力回路２００とＰウェル２０又はＮウェル３０とにおけるダイオードが順バイアスになれば、適切に電流が流れるので、同様の処理が可能なのである。
なお、以上の実施の形態において信号用貫通孔２１０内に貫通電極８２を形成する場合、事前に接地用貫通孔６０内に貫通電極８０を形成し、電源用貫通孔６１内に貫通電極８１を形成しておいてもよい。
以上の実施の形態では、拡散領域であるＰウェル２０又はＮウェル３０を介して電圧を印加して、貫通孔６０〜６２内に貫通電極８０〜８２を形成していたが、電圧を印加するためのパスはこれに限定されない。例えばウェハ１０のデバイス層１２において金属配線等で形成された回路（本発明における回路部）によって陽極と陰極を接続し、当該回路を介して電圧を印加すれば、貫通孔６０〜６２内に貫通電極８０〜８２を形成することができる。
以上の実施の形態では、処理液としてめっき液Ｍを用いて電解めっきを行いウェハ１０の貫通孔６０〜６２内に貫通電極８０〜８２を形成する場合について説明したが、本発明は他の電解プロセスにも適用できる。
例えば本発明は、ウェハ１０の貫通孔６１、６２内に電着絶縁膜を形成する際にも適用することができる。この電着絶縁膜は、貫通孔６１、６２内に貫通電極８１、８２が形成される前に、当該貫通孔６１、６２の内側面に形成される。
かかる場合、テンプレート７１の流通路７３〜７５を介して貫通孔６０〜６２に処理液としての電着絶縁膜溶液、例えば電着ポリイミド溶液を供給する。そして、一対の電源用電極７７、７７のうち、一の電源用電極７７を陽極とし、他の電源用電極７７を陰極として電圧を印加し、電源用貫通孔６１の内側面に電着絶縁膜を形成する。また信号用電極７８を陽極とし、電源用電極７７又は接地用電極７６を陰極として電圧を印加し、信号用貫通孔６２の内側面に電着絶縁膜を形成する。なお、接地用貫通孔６０の内側面には電着絶縁膜を形成する必要がない。この点、上記実施の形態のように接地用電極７６と電源用電極７７間、又は一対の接地用電極７６、７６間に電圧を印加しないようにすればよい。このように電圧を印加する電極を選択することによって、接地用貫通孔６０の内側面に電着絶縁膜を形成せず、電源用貫通孔６１の内側面と信号用貫通孔６２の内側面のみに電着絶縁膜を選択的に形成することができる。
以上、添付図面を参照しながら本発明の好適な実施の形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。本発明はこの例に限らず種々の態様を採りうるものである。
１０ ウェハ
１１ バルク層
１２ デバイス層
２０ Ｐウェル
２２ 接地線
３０ Ｎウェル
３２ 電源線
４０ 入力ゲート
４１ 静電保護回路
４３ 信号線
６０ 接地用貫通孔
６１ 電源用貫通孔
６２ 信号用貫通孔
７０ 製造装置
７１ テンプレート
７２ 制御部
７３ 接地用流通路
７４ 電源用流通路
７５ 信号用流通路
７６ 接地用電極
７７ 電源用電極
７８ 信号用電極
８０〜８２ 貫通電極
１００ 半導体装置
２００ 出力回路
２０１ 信号線
２１０ 信号用貫通孔
Ｍ めっき液

Claims (14)

  1. 半導体装置の製造方法であって、
    厚み方向に貫通する貫通孔が複数形成された基板に対して、処理液を流通させる流通路を複数備え、且つ前記流通路に設けられた電極を複数備えたテンプレートを、前記複数の流通路と前記複数の貫通孔が対応するように配置するテンプレート配置工程と、
    前記複数の流通路を介して前記複数の貫通孔内に処理液を供給する処理液供給工程と、
    前記複数の電極のうち、一の電極を陽極とし、他の電極を陰極として電圧を印加し、基板に所定の処理を行う処理工程と、を有することを特徴とする、半導体装置の製造方法。
  2. 前記基板は、前記陽極と前記陰極を接続する回路部を有し、
    前記処理工程において、前記陽極と前記陰極とには、前記回路部を介して電圧を印加することを特徴とする、請求項１に記載の半導体装置の製造方法。
  3. 前記基板は拡散領域を有し、
    前記処理工程において、前記陽極と前記陰極とには、前記拡散領域を介して電圧を印加することを特徴とする、請求項２に記載の半導体装置の製造方法。
  4. 前記複数の貫通孔は、信号線に接続される貫通電極用の信号用貫通孔と、接地線に接続される貫通電極用の接地用貫通孔と、電源線に接続される貫通電極用の電源用貫通孔とを含み、
    前記拡散領域は、前記信号線と、前記接地線又は前記電源線との間に接続された静電保護回路を構成し、
    前記処理工程において、前記信号用貫通孔、前記接地用貫通孔、前記電源用貫通孔のうち、一の貫通孔に対応する電極を陽極とし、他の貫通孔に対応する電極を陰極として、前記静電保護回路を介して電圧を印加することを特徴とする、請求項３に記載の半導体装置の製造方法。
  5. 前記複数の貫通孔は、接地線に接続される貫通電極用の接地用貫通孔と、電源線に接続される貫通電極用の電源用貫通孔と、信号線に接続される貫通電極用の信号用貫通孔とを含み、
    前記処理工程において、前記接地用貫通孔に対応する一の電極を陽極とし、前記電源用貫通孔又は信号用貫通孔に対応する他の電極を陰極として電圧を印加することを特徴とする、請求項１〜３のいずれかに記載の半導体装置の製造方法。
  6. 前記複数の貫通孔は、接地線に接続される貫通電極用の接地用貫通孔を複数含み、
    前記処理工程において、一の前記接地用貫通孔に対応する一の電極を陽極とし、他の前記接地用貫通孔に対応する他の電極を陰極として電圧を印加することを特徴とする、請求項１〜３のいずれかに記載の半導体装置の製造方法。
  7. 前記複数の貫通孔は、電源線に接続される貫通電極用の電源用貫通孔を複数含み、
    前記処理工程において、一の前記電源用貫通孔に対応する一の電極を陽極とし、他の前記電源用貫通孔に対応する他の電極を陰極として電圧を印加することを特徴とする、請求項１〜３のいずれかに記載の半導体装置の製造方法。
  8. 半導体装置の製造装置であって、
    処理液を流通させる流通路を複数備え、且つ前記流通路に設けられた電極を複数備えたテンプレートと、
    厚み方向に貫通する貫通孔が複数形成された基板に対して、前記複数の流通路と前記複数の貫通孔が対応するように前記テンプレートを配置するテンプレート配置工程と、前記複数の流通路を介して前記複数の貫通孔内に処理液を供給する処理液供給工程と、前記複数の電極のうち、一の電極を陽極とし、他の電極を陰極として電圧を印加し、基板に所定の処理を行う処理工程と、を実行するように前記テンプレートを制御する制御部と、を有することを特徴とする、半導体装置の製造装置。
  9. 前記基板は、前記陽極と前記陰極を接続する回路部を有し、
    前記制御部は、前記処理工程において、前記陽極と前記陰極とに、前記回路部を介して電圧を印加するように前記テンプレートを制御することを特徴とする、請求項７に記載の半導体装置の製造装置。
  10. 前記基板は拡散領域を有し、
    前記制御部は、前記処理工程において、前記陽極と前記陰極とに、前記拡散領域を介して電圧を印加するように前記テンプレートを制御することを特徴とする、請求項９に記載の半導体装置の製造装置。
  11. 前記複数の貫通孔は、信号線に接続される貫通電極用の信号用貫通孔と、接地線に接続される貫通電極用の接地用貫通孔と、電源線に接続される貫通電極用の電源用貫通孔とを含み、
    前記拡散領域は、前記信号線と、前記接地線又は前記電源線との間に接続された静電保護回路を構成し、
    前記制御部は、前記処理工程において、前記信号用貫通孔、前記接地用貫通孔、前記電源用貫通孔のうち、一の貫通孔に対応する電極を陽極とし、他の貫通孔に対応する電極を陰極として、前記静電保護回路を介して電圧を印加するように前記テンプレートを制御することを特徴とする、請求項１０に記載の半導体装置の製造装置。
  12. 前記複数の貫通孔は、接地線に接続される貫通電極用の接地用貫通孔と、電源線に接続される貫通電極用の電源用貫通孔と、信号線に接続される貫通電極用の信号用貫通孔とを含み、
    前記制御部は、前記処理工程において、前記接地用貫通孔に対応する一の電極を陽極とし、前記電源用貫通孔又は信号用貫通孔に対応する他の電極を陰極として電圧を印加するように前記テンプレートを制御することを特徴とする、請求項８〜１０のいずれかに記載の半導体装置の製造装置。
  13. 前記複数の貫通孔は、接地線に接続される貫通電極用の接地用貫通孔を複数含み、
    前記制御部は、前記処理工程において、一の前記接地用貫通孔に対応する一の電極を陽極とし、他の前記接地用貫通孔に対応する他の電極を陰極として電圧を印加するように前記テンプレートを制御することを特徴とする、請求項８〜１０のいずれかに記載の半導体装置の製造装置。
  14. 前記複数の貫通孔は、電源線に接続される貫通電極用の電源用貫通孔を複数含み、
    前記制御部は、前記処理工程において、一の前記電源用貫通孔に対応する一の電極を陽極とし、他の前記電源用貫通孔に対応する他の電極を陰極として電圧を印加するように前記テンプレートを制御することを特徴とする、請求項８〜１０のいずれかに記載の半導体装置の製造装置。
JP2012260701A 2012-11-29 2012-11-29 半導体装置の製造方法及び製造装置 Pending JP2014107469A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2012260701A JP2014107469A (ja) 2012-11-29 2012-11-29 半導体装置の製造方法及び製造装置
US14/648,386 US20150303105A1 (en) 2012-11-29 2013-11-28 Method and apparatus for manufacturing semiconductor device
PCT/JP2013/082032 WO2014084304A1 (ja) 2012-11-29 2013-11-28 半導体装置の製造方法及び製造装置
KR1020157014203A KR20150088810A (ko) 2012-11-29 2013-11-28 반도체 장치의 제조방법 및 제조 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012260701A JP2014107469A (ja) 2012-11-29 2012-11-29 半導体装置の製造方法及び製造装置

Publications (1)

Publication Number Publication Date
JP2014107469A true JP2014107469A (ja) 2014-06-09

Family

ID=50827936

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012260701A Pending JP2014107469A (ja) 2012-11-29 2012-11-29 半導体装置の製造方法及び製造装置

Country Status (4)

Country Link
US (1) US20150303105A1 (ja)
JP (1) JP2014107469A (ja)
KR (1) KR20150088810A (ja)
WO (1) WO2014084304A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021145048A (ja) * 2020-03-12 2021-09-24 キオクシア株式会社 半導体記憶装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6198456B2 (ja) * 2013-05-20 2017-09-20 東京エレクトロン株式会社 基板の処理方法及びテンプレート

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003253485A (ja) * 2002-02-26 2003-09-10 Seiko Epson Corp 電気装置の製造方法
JP4387125B2 (ja) * 2003-06-09 2009-12-16 東京エレクトロン株式会社 検査方法及び検査装置
US7674706B2 (en) * 2004-04-13 2010-03-09 Fei Company System for modifying small structures using localized charge transfer mechanism to remove or deposit material
KR20130075765A (ko) * 2010-06-15 2013-07-05 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법 및 반도체 장치
WO2012050057A1 (ja) * 2010-10-13 2012-04-19 東京エレクトロン株式会社 テンプレート及び基板の処理方法
WO2012173238A1 (ja) * 2011-06-17 2012-12-20 東京エレクトロン株式会社 半導体装置の製造方法及び半導体装置
WO2013021847A1 (ja) * 2011-08-11 2013-02-14 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置及び配線形成用治具
JP2013041896A (ja) * 2011-08-11 2013-02-28 Tokyo Electron Ltd 半導体装置の製造方法及び半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021145048A (ja) * 2020-03-12 2021-09-24 キオクシア株式会社 半導体記憶装置
JP7341927B2 (ja) 2020-03-12 2023-09-11 キオクシア株式会社 半導体記憶装置

Also Published As

Publication number Publication date
WO2014084304A1 (ja) 2014-06-05
US20150303105A1 (en) 2015-10-22
KR20150088810A (ko) 2015-08-03

Similar Documents

Publication Publication Date Title
US8889542B2 (en) Method of forming a through-silicon via utilizing a metal contact pad in a back-end-of-line wiring level to fill the through-silicon via
KR100801077B1 (ko) 웨이퍼 표면 상에 균일한 도금을 제공하기 위한 임베디드전기도금 전류 경로를 갖는 반도체 웨이퍼
KR100907896B1 (ko) 시스템 인 패키지의 금속 전극 형성방법
US8956973B2 (en) Bottom-up plating of through-substrate vias
US20210343650A1 (en) Power distribution structure and method
TW200412214A (en) Semiconductor device and method of manufacturing the same
JP5646758B2 (ja) 半導体装置の製造方法、半導体装置及び配線形成用治具
JP2013105956A (ja) 半導体装置およびその製造方法、電子部品
WO2014084304A1 (ja) 半導体装置の製造方法及び製造装置
CN104576434A (zh) 一种硅通孔测试方法
JP2013140868A (ja) 半導体装置
CN112563241B (zh) 半导体装置
US8828797B2 (en) Process for assembling two parts of a circuit
JP2008140969A (ja) 半導体集積回路及びその製造方法
EP3035385A1 (en) Semiconductor interposer comprising a schottky diode and a method for fabricating the interposer
US20110086468A1 (en) Assembly of semiconductor chips/wafers
JP2013118264A (ja) 半導体装置及びその製造方法
US20120193746A1 (en) Semiconductor chip and multi-chip package having the same
JP5291946B2 (ja) 半導体装置およびその製造方法
WO2014061643A1 (ja) 半導体装置の製造方法及び半導体装置
JP2013138123A (ja) 半導体装置の製造方法及び半導体装置
US20110315555A1 (en) Plating method
JP2014107308A (ja) 半導体装置及びその製造方法
US20230411300A1 (en) Power distribution method
JP2013041896A (ja) 半導体装置の製造方法及び半導体装置