KR20150088810A - 반도체 장치의 제조방법 및 제조 장치 - Google Patents

반도체 장치의 제조방법 및 제조 장치 Download PDF

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하루오 이와츠
도시유키 마츠모토
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도쿄엘렉트론가부시키가이샤
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Abstract

본 발명은, 반도체 장치의 제조방법으로서, 두께 방향으로 관통하는 관통 구멍이 복수 형성된 기판에 대하여, 처리액을 유통시키는 유통로를 복수 구비하며, 또한 유통로에 형성된 전극을 복수 구비한 템플릿을, 복수의 유통로와 복수의 관통 구멍이 대응하도록 배치하고, 복수의 유통로를 통해 복수의 관통 구멍 내에 처리액을 공급하고, 복수의 전극 중, 하나의 전극을 양극으로 하고, 다른 전극을 음극으로 하여 전압을 인가하고, 기판에 소정의 처리를 행하도록 했기 때문에, 반도체 장치의 제조 비용을 저렴화하면서, 그 제조 공정의 스루풋을 향상시킬 수 있다.

Description

반도체 장치의 제조방법 및 제조 장치{MANUFACTURING METHOD AND MANUFACTURING DEVICE FOR SEMICONDUCTOR DEVICE}
본원은, 2012년 11월 29일에 일본에서 출원된 일본 특허 출원 제2012-260701호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
본 발명은, 반도체 장치의 제조방법 및 반도체 장치의 제조 장치에 관한 것이다.
최근, 반도체 장치의 고성능화가 요구되고, 반도체 디바이스의 고집적화가 진행되고 있다. 이러한 상황하에서, 고집적화된 반도체 디바이스를 수평면 내에 복수 배치하고, 이들 반도체 디바이스를 배선으로 접속하여 반도체 장치를 제조하는 경우, 배선의 길이가 증대되고, 이에 따라 배선의 저항이 커지는 것, 또한 배선 지연이 커지는 것이 우려된다.
그래서, 반도체 디바이스를 3차원으로 적층하는 3차원 집적 기술이 제안되어 있다. 이 3차원 집적 기술에 있어서는, 이면을 연마함으로써 박화(thinning)되고, 표면에 복수의 회로가 형성된 반도체 웨이퍼(이하, 「웨이퍼」라고 함)를 관통하도록, 예컨대 100 ㎛ 이하의 미세한 직경을 갖는 전극, 소위 관통 전극(TSV : Through Silicon Via)이 복수 형성된다. 그리고, 이 관통 전극을 통해, 상하로 적층된 웨이퍼가 전기적으로 접속된다(특허문헌 1).
전술한 관통 전극을 형성하는 방식에는, 여러가지의 것이 검토되어 있다. 예컨대 도금액 등의 유통로를 구비한 템플릿을 이용하여, 예컨대 웨이퍼의 관통 구멍 내에서 전해 도금을 행하여 관통 전극을 형성하는 것이 제안되어 있다(특허문헌 2). 구체적으로는, 우선 템플릿을 웨이퍼에 대향하여 배치한 후, 템플릿의 유통로로부터 웨이퍼의 관통 구멍 내에 도금액을 공급한다. 그 후, 템플릿측의 전극을 양극, 웨이퍼측의 대향 전극을 음극으로 하여 전압을 인가하고, 관통 구멍 내에서 도금 처리를 행하여 상기 관통 구멍 내에 관통 전극을 형성한다.
특허문헌 1 : 일본 특허 공개 제2009-004722호 공보 특허문헌 2 : 일본 특허 공개 제2011-243768호 공보
그러나, 특허문헌 2에 기재된 바와 같이 템플릿을 이용하여 전해 도금을 행하기 위해서는, 웨이퍼측에 대향 전극이 필요해진다. 예컨대 박화한 웨이퍼를 지지하기 위한 지지 기판에 대향 전극을 형성한 경우, 장치 구성이 복잡하고 대규모의 것이 된다. 또한 예컨대 웨이퍼의 시드층을 대향 전극으로서 이용하는 경우, 웨이퍼의 표면 전면에 도금이 형성되기 때문에, 예컨대 화학 기계 연마(CMP : Chemical Mechanical Polishing)에 의해 관통 구멍의 내부 이외에 형성된 도금을 제거할 필요가 있다. 이 때문에, 도금 처리의 스루풋에 개선의 여지가 있다.
또한, 반도체 장치의 제조 공정에 있어서는, 전술한 바와 같이 관통 전극을 형성한 후, 웨이퍼의 관통 전극이나 회로 등의 전기적 시험이 행해진다. 예컨대 웨이퍼측의 대향 전극은 모든 관통 전극에 대하여 공통의 전극이 되기 때문에, 이 상태에서 웨이퍼의 관통 전극이나 전자 회로 등의 전기적 시험을 행하고자 하면, 모든 관통 전극이 쇼트된 상태가 되어 전기적 시험을 행할 수 없다. 이 때문에, 전기적 시험을 행하기 위해서는, 대향 전극을 제거하는 등의 공정이 별도로 필요해진다. 따라서, 반도체 장치의 제조 공정의 스루풋에 개선의 여지가 있다.
본 발명은, 이러한 점을 감안하여 이루어진 것으로, 반도체 장치의 제조 비용을 저렴화하면서, 그 제조 공정의 스루풋을 향상시키는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명은, 반도체 장치의 제조방법으로서, 두께 방향으로 관통하는 관통 구멍이 복수 형성된 기판에 대하여, 처리액을 유통시키는 유통로를 복수 구비하며, 또한 상기 유통로에 형성된 전극을 복수 구비한 템플릿을, 상기 복수의 유통로와 상기 복수의 관통 구멍이 대응하도록 배치하는 템플릿 배치 공정과, 상기 복수의 유통로를 통해 상기 복수의 관통 구멍 내에 처리액을 공급하는 처리액 공급 공정과, 상기 복수의 전극 중, 하나의 전극을 양극으로 하고, 다른 전극을 음극으로 하여 전압을 인가하고, 기판에 소정의 처리를 행하는 처리 공정을 갖는다.
본 발명에 의하면, 템플릿의 복수의 전극 중, 하나의 전극을 양극으로 하고, 다른 전극을 음극으로 하여 전압을 인가함으로써, 관통 구멍 내의 처리액에 의해 전해 프로세스를 행할 수 있고, 기판에 소정의 처리를 행할 수 있다. 따라서, 종래와 같이 웨이퍼측에 대향 전극을 형성할 필요가 없기 때문에, 장치 구성을 간략화하고, 반도체 장치의 제조 비용을 저렴화할 수 있다. 또한 관통 구멍 내에만 소정의 처리를 행할 수 있기 때문에, 기판의 소정의 처리의 스루풋을 향상시킬 수 있다. 또한, 이와 같이 복수의 관통 전극(관통 구멍 내의 처리액)에 공통의 대향 전극을 형성할 필요가 없기 때문에, 상기 복수의 관통 전극을 전기적으로 독립시킬 수 있어, 그 상태에서 그대로 기판의 관통 전극이나 회로 등의 전기적 시험을 행할 수 있다. 따라서, 종래와 같이 전기적 시험을 행할 때에 대향 전극을 제거하는 등의 공정을 생략할 수 있어, 반도체 장치의 제조 공정의 스루풋을 향상시킬 수 있다.
다른 관점에 의한 본 발명은, 반도체 장치의 제조 장치로서, 처리액을 유통시키는 유통로를 복수 구비하며, 또한 상기 유통로에 형성된 전극을 복수 구비한 템플릿과, 두께 방향으로 관통하는 관통 구멍이 복수 형성된 기판에 대하여, 상기 복수의 유통로와 상기 복수의 관통 구멍이 대응하도록 상기 템플릿을 배치하는 템플릿 배치 공정과, 상기 복수의 유통로를 통해 상기 복수의 관통 구멍 내에 처리액을 공급하는 처리액 공급 공정과, 상기 복수의 전극 중, 하나의 전극을 양극으로 하고, 다른 전극을 음극으로 하여 전압을 인가하고, 기판에 소정의 처리를 행하는 처리 공정을 실행하도록 상기 템플릿을 제어하는 제어부를 갖는다.
본 발명에 의하면, 반도체 장치의 제조 비용을 저렴화하면서, 그 제조 공정의 스루풋을 향상시킬 수 있다.
도 1은, 본 실시형태에 관련된 웨이퍼의 구성의 개략을 도시한 종단면도이다.
도 2는, 웨이퍼의 입력 게이트와 정전 보호 회로의 설명도이다.
도 3은, 웨이퍼에 지지 기판을 배치 형성한 모습을 도시한 설명도이다.
도 4는, 웨이퍼를 박화한 모습을 도시한 설명도이다.
도 5는, 웨이퍼에 관통 구멍을 형성한 모습을 도시한 설명도이다.
도 6은, 웨이퍼에 템플릿(제조 장치)을 배치 형성한 모습을 도시한 설명도이다.
도 7은, 유통로를 통해 관통 구멍에 도금액을 공급한 모습을 도시한 설명도이다.
도 8은, 접지용 전극을 양극으로 하고, 전원용 전극을 음극으로 하여 전압을 인가한 모습을 도시한 설명도이다.
도 9는, 접지용 관통 구멍 내에 관통 전극을 형성한 모습을 도시한 설명도이다.
도 10은, 하나의 전원용 전극을 양극으로 하고, 다른 전원용 전극을 음극으로 하여 전압을 인가한 모습을 도시한 설명도이다.
도 11은, 전원용 관통 구멍 내에 관통 전극을 형성한 모습을 도시한 설명도이다.
도 12는, 신호용 전극을 양극으로 하고, 전원용 전극을 음극으로 하여 전압을 인가한 모습을 도시한 설명도이다.
도 13은, 신호용 관통 구멍 내에 관통 전극을 형성한 모습을 도시한 설명도이다.
도 14는, 관통 전극 상에 범프를 형성한 모습을 도시한 설명도이다.
도 15는, 반도체 장치가 제조된 모습을 도시한 설명도이다.
도 16은, 다른 실시형태에 있어서 하나의 접지용 전극을 양극으로 하고, 다른 접지용 전극을 음극으로 하여 전압을 인가한 모습을 도시한 설명도이다.
도 17은, 다른 실시형태에 있어서 접지용 관통 구멍 내에 관통 전극을 형성한 모습을 도시한 설명도이다.
도 18은, 다른 실시형태에 관련된 웨이퍼의 구성의 개략을 도시한 종단면도이다.
도 19는, 출력 회로의 설명도이다.
도 20은, 출력 회로의 저항을 보호 다이오드에 개념화한 설명도이다.
도 21은, 다른 실시형태에 있어서 신호용 전극을 양극으로 하고, 전원용 전극을 음극으로 하여 전압을 인가한 모습을 도시한 설명도이다.
도 22는, 다른 실시형태에 있어서 신호용 관통 구멍 내에 관통 전극을 형성한 모습을 도시한 설명도이다.
이하, 본 발명의 실시형태에 관해 설명한다. 본 실시형태에서는, 본 발명에 관련된 반도체 장치의 제조방법에 관해, 상기 제조방법에서 이용되는 반도체 장치의 제조 장치의 구성과 함께 설명한다. 또, 이하의 설명에서 이용하는 도면에 있어서, 각 구성 요소의 치수는, 기술의 용이한 이해를 우선으로 하기 때문에, 반드시 실제 치수에 대응하고 있지는 않다.
우선, 도 1에 도시한 바와 같이 기판으로서의 웨이퍼(10)에 있어서, 예컨대 벌크층(11) 상에 디바이스층(12)을 형성한다. 이하, 벌크층(11)에 있어서, 디바이스층(12)측의 면을 표면(11a)이라고 하고, 디바이스층(12)과 반대측의 면을 이면(11b)이라고 한다. 또한, 디바이스층(12)에 있어서, 벌크층(11)과 반대측의 면을 표면(12a)이라고 하고, 벌크층(11)측의 면을 이면(12b)이라고 한다.
벌크층(11)은 예컨대 P형 실리콘으로 이루어지고, 디바이스층(12)에는 예컨대 N형 MOS 트랜지스터(13)와 P형 MOS 트랜지스터(14)를 조합한 CMOS가 형성되어 있다. 디바이스층(12)에 있어서, 절연막(15)과 후술하는 P 웰(20) 및 N 웰(30)과의 사이에는 필드 산화막(16)이 형성되어 있다.
N형 MOS 트랜지스터(13)는, P 웰(20)로 이루어지는 확산 영역을 갖고 있다. P 웰(20)에는, 접지에 접속되는 P+ 층(21)이 형성되어 있다. P+ 층(21)에는, 절연막(15)에 형성된 접지선(22)이 접속되어 있다. 접지선(22)은, 배선을 통해 P+ 층(21)에 접속된 제1 금속(22a)과, 또한 배선을 통해 제1 금속(22a)에 접속된 제2 금속(22b)을 갖고 있다. 또한 제2 금속(22b)은, 디바이스층(12)의 표면(12a)에 노출되는 범프(23)에 접속되어 있다.
또 도시된 예에 있어서는, N형 MOS 트랜지스터(13)에는 1조의 P+ 층(21), 접지선(22) 및 범프(23)가 형성되어 있지만, 실제로는 상기 N형 MOS 트랜지스터(13)에는 복수조의 P+ 층(21), 접지선(22) 및 범프(23)가 형성되어 있다.
P형 MOS 트랜지스터(14)는, N 웰(30)로 이루어지는 확산 영역을 갖고 있다. N 웰(30)에는, 전원에 접속되는 N+ 층(31)이 형성되어 있다. N+ 층(31)에는, 절연막(15)에 형성된 전원선(32)이 접속되어 있다. 전원선(32)은, 배선을 통해 N+ 층(31)에 접속된 제1 금속(32a)과, 또한 배선을 통해 제1 금속(32a)에 접속된 제2 금속(32b)을 갖고 있다. 또한 제2 금속(32b)은, 디바이스층(12)의 표면(12a)에 노출되는 범프(33)에 접속되어 있다.
또 도시된 예에 있어서는, P형 MOS 트랜지스터(14)에는 2조의 N+ 층(31), 전원선(32) 및 범프(33)가 형성되어 있지만, 이들 N+ 층(31), 전원선(32) 및 범프(33)의 수는 이것에 한정되지 않고 임의로 설정된다.
N형 MOS 트랜지스터(13)와 P형 MOS 트랜지스터(14)는, 각각 절연막(15)에 형성되어 신호가 입력되는 입력 게이트(40)와, P 웰(20) 또는 N 웰(30)에 형성된 정전 보호 회로(41)를 갖고 있다. 정전 보호 회로(41)는, 도 2에 도시한 바와 같이 입력 게이트(40)의 정전기 파괴(ESD : Electro-Static Discharge)를 회피하기 위해, 전원측(전원선(32))에 접속되는 보호 다이오드(41a)와 접지측(접지선(22))에 접속되는 보호 다이오드(41b)를 갖고 있다. 또한 정전 보호 회로(41)는, 입력 게이트(40)에 접속되어 있다. 그리고, 후술하는 신호선(43)으로부터 규정 전압을 초과하는 전압이 입력되면 입력 게이트(40)를 보호하기 위해, 정전 보호 회로(41)를 통해 전류를 전원 또는 접지로 도피시킨다. 또, 신호선(43)과 정전 보호 회로(41) 사이에는, 입력 게이트(40)에 흐르는 전류를 제어하기 위한 보호 저항(42)이 형성되어 있다.
도 1에 도시한 바와 같이 정전 보호 회로(41)에는, 절연막(15)에 형성된 신호선(43)이 접속되어 있다. 신호선(43)은, 배선을 통해 정전 보호 회로(41)에 접속된 제1 금속(43a)과, 또한 배선을 통해 제1 금속(43a)에 접속된 제2 금속(43b)을 갖고 있다. 또한 제2 금속(43b)은, 디바이스층(12)의 표면(12a)에 노출되는 범프(44)에 접속되어 있다.
또 디바이스층(12)은, 도시는 하지 않았지만, 그 밖의 배선이나, 여러가지 회로, 전극 등도 형성되어 있다.
이상과 같이 디바이스층(12)이 벌크층(11) 상에 형성되면, 다음으로 도 3에 도시한 바와 같이 디바이스층(12)의 표면(12a)에 지지 기판(50)을 배치 형성한다. 지지 기판(50)은 디바이스층(12)의 표면(12a)을 덮도록 배치된다. 또한, 지지 기판(50)은 예컨대 박리 가능한 접착제에 의해 디바이스층(12)과 접착된다. 또, 지지 기판(50)에는 실리콘 웨이퍼나 유리 기판이 이용된다.
그 후, 도 4에 도시한 바와 같이 벌크층(11)의 이면(11b)을 연마하여, 웨이퍼(10)를 박화한다. 이 공정에서, 웨이퍼(10)의 표리면을 반전시켜, 벌크층(11)의 하측에 디바이스층(12)을 배치한다. 또한 공정 후에는, 웨이퍼(10)가 박화된 상태에서 후속 공정이 행해지지만, 지지 기판(50)이 웨이퍼(10)에 충분한 강도를 부여하기 때문에, 반송시의 웨이퍼(10)의 균열 등을 방지할 수 있다.
그 후, 도 5에 도시한 바와 같이 웨이퍼(10)를 두께 방향으로 관통하는 관통 구멍(60∼62)을 복수 형성한다. 이들 관통 구멍(60∼62)은, 웨이퍼(10)를 완전히 관통하고 있지 않지만, 후술하는 바와 같이 관통 구멍(60∼62) 내에 형성되는 관통 전극(80∼82)이 웨이퍼(10)의 표면(12a)과 이면(11b) 사이를 전기적으로 접속하는 점에서, 이와 같이 칭한다. 그리고 구체적으로는, 관통 구멍(60∼62)은, 웨이퍼(10)의 벌크층(11)을 두께 방향으로 관통하고, 또한 각각 디바이스층(12)에 있어서 접지선(22), 전원선(32), 신호선(43)에 도달하는 위치까지 형성된다. 이하, 접지선(22)에 대응하는 위치에 형성되는 관통 구멍(60)을 접지용 관통 구멍(60)이라고 하고, 전원선(32)에 대응하는 위치에 형성되는 관통 구멍(61)을 전원용 관통 구멍(61)이라고 하고, 신호선(43)에 대응하는 위치에 형성되는 관통 구멍(62)을 신호용 관통 구멍(62)이라고 한다.
또 복수의 관통 구멍(60∼62)은, 예컨대 포토리소그래피 처리 및 에칭 처리에 의해 동시에 형성되어도 좋다. 혹은 복수의 관통 구멍(60∼62)은, 후술하는 템플릿(71)을 이용하여 웨이퍼(10) 상에 에칭액을 공급하고, 상기 에칭액에 전압을 인가하여 웨이퍼(10)를 전해 에칭함으로써 형성되어도 좋다.
그 후, 반도체 장치의 제조 장치를 이용하여 관통 구멍(60∼62) 내에 도금 처리를 행한다. 도 6에 도시한 바와 같이 제조 장치(70)는, 템플릿(71)과 상기 템플릿(71)을 제어하는 제어부(72)를 갖고 있다. 또 도 6 이후의 도면에 있어서는, 기술의 용이한 이해를 우선으로 하기 때문에, 웨이퍼(10)에 형성된 지지 기판(50)의 도시를 생략한다.
템플릿(71)은, 예컨대 대략 원반 형상을 갖고, 웨이퍼(10)의 평면에서 본 형상과 동일한 형상을 갖고 있다. 또, 템플릿(71)에는 예컨대 탄화규소(SiC) 등이 이용된다.
템플릿(71)에는, 처리액으로서의 도금액을 유통시키는 유통로(73∼75)가 복수 형성되어 있다. 복수의 유통로(73∼75)는, 템플릿(71)이 웨이퍼(10)의 이면(11b)측에 배치되었을 때에, 웨이퍼(10)에서의 복수의 관통 구멍(60∼62)에 대향하는 위치에 각각 형성되어 있다. 유통로(73∼75)는 템플릿(71)의 표면(71a)으로부터 이면(71b)까지 두께 방향으로 관통하고, 유통로(73∼75)의 양단부는 개구되어 있다. 또한 유통로(73∼75)의 측면에는, 전극(76∼78)이 각각 형성되어 있다.
이하, 접지용 관통 구멍(60)에 대향하는 유통로(73)를 접지용 유통로(73)라고 하고, 접지용 유통로(73)에 형성된 전극을 접지용 전극(76)이라고 한다. 전원용 관통 구멍(61)에 대향하는 유통로(74)를 전원용 유통로(74)라고 하고, 전원용 유통로(74)에 형성된 전극을 전원용 전극(77)이라고 한다. 신호용 관통 구멍(62)에 대향하는 유통로(75)를 신호용 유통로(75)라고 하고, 신호용 유통로(75)에 형성된 전극을 신호용 전극(78)이라고 한다.
그리고, 이러한 구성의 템플릿(71)을 웨이퍼(10)의 이면(11)측에 배치 형성한다. 그 후, 도 7에 도시한 바와 같이 유통로(73∼75)를 통해 관통 구멍(60∼62)에 도금액(M)을 각각 공급한다. 그리고, 유통로(73∼75)와 관통 구멍(60∼62) 내에 도금액(M)이 각각 충전된다. 도금액(M)으로는, 예컨대 황산구리와 황산을 용해한 혼합액(전해 구리 도금액)이 이용된다.
그 후, 각 관통 구멍(60∼62) 내에 관통 전극을 형성한다. 우선, 예컨대 접지용 관통 구멍(60) 내에 관통 전극을 형성하는 경우에 관해 설명한다. 이러한 경우, 예컨대 전원 장치(도시하지 않음)에 의해, 도 8에 도시한 바와 같이 접지용 전극(76)을 양극으로 하고, 전원용 전극(77)을 음극으로 하여 전압을 인가한다. 그렇게 하면, 접지용 전극(76), 접지용 유통로(73) 및 접지용 관통 구멍(60) 내의 도금액(M), 접지선(22), P+ 층(21), P 웰(20), N 웰(30), N+ 층(31), 전원선(32), 전원용 관통 구멍(61) 및 전원용 유통로(74) 내의 도금액(M), 전원용 전극(77)에 이 순서대로 전류가 흐른다(도 8 중의 화살표). 이 전류에 의해 접지용 관통 구멍(60) 내의 도금액(M)에 대하여 전해 도금이 행해지고, 도 9에 도시한 바와 같이 접지용 관통 구멍(60) 내에 관통 전극(80)이 형성된다.
다음으로, 예컨대 전원용 관통 구멍(61) 내에 관통 전극을 형성하는 경우에 관해 설명한다. 이러한 경우, 예컨대 전원 장치(도시하지 않음)에 의해, 도 10에 도시한 바와 같이 한쌍의 전원용 전극(77, 77) 중, 하나의 전원용 전극(77A)을 양극으로 하고, 다른 전원용 전극(77B)을 음극으로 하여 전압을 인가한다. 그렇게 하면, 하나의 전원용 전극(77A), 하나의 전원용 유통로(74A) 및 하나의 전원용 관통 구멍(61A) 내의 도금액(M), 하나의 전원선(32A), 하나의 N+ 층(31A), N 웰(30), 다른 N+ 층(31B), 다른 전원선(32B), 다른 전원용 관통 구멍(61B) 및 다른 전원용 유통로(74B) 내의 도금액(M), 다른 전원용 전극(77B)에 이 순서대로 전류가 흐른다(도 10 중의 화살표). 이 전류에 의해 하나의 전원용 관통 구멍(61A) 내의 도금액(M)에 대하여 전해 도금이 행해지고, 도 11에 도시한 바와 같이 하나의 전원용 관통 구멍(61A) 내에 관통 전극(81)이 형성된다.
또한, 예컨대 다른 전원용 관통 구멍(61B) 내에 관통 전극을 형성하는 경우에는, 다른 전원용 전극(77B)을 양극으로 하고, 하나의 전원용 전극(77A)을 음극으로 하여 전압을 인가하여 전해 도금을 행하고, 다른 전원용 관통 구멍(61B) 내에 관통 전극(81)을 형성한다.
다음으로, 예컨대 P형 MOS 트랜지스터(14)의 신호용 관통 구멍(62) 내에 관통 전극을 형성하는 경우에 관해 설명한다. 이러한 경우, 예컨대 전원 장치(도시하지 않음)에 의해, 도 12에 도시한 바와 같이 P형 MOS 트랜지스터(14)에 대응하는 신호용 전극(78)을 양극으로 하고, 전원용 전극(77)을 음극으로 하여 전압을 인가한다. 이 때의 전압은, 정전 보호 회로(41)로 보상된 사양(예컨대 전압, 펄스폭)에 따라 설정된다. 그렇게 하면, 신호용 전극(78), 신호용 유통로(75) 및 신호용 관통 구멍(62) 내의 도금액(M), 신호선(43), 정전 보호 회로(41), N 웰(30), N+ 층(31), 전원선(32), 전원용 관통 구멍(61) 및 전원용 유통로(74) 내의 도금액(M), 전원용 전극(77)에 이 순서대로 전류가 흐른다(도 12 중의 화살표). 이 전류에 의해 신호용 관통 구멍(62) 내의 도금액(M)에 대하여 전해 도금이 행해지고, 도 13에 도시한 바와 같이 신호용 관통 구멍(62) 내에 관통 전극(82)이 형성된다.
또한 동일하게, 예컨대 N형 MOS 트랜지스터(13)의 신호용 관통 구멍(62) 내에 관통 전극을 형성하는 경우에도, 신호용 전극(78)을 양극으로 하고, 전원용 전극(77)을 음극으로 하여 전압을 인가하여 전해 도금을 행하고, 신호용 관통 구멍(62) 내에 관통 전극(82)을 형성한다.
이렇게 하여 제조 장치(70)를 이용하여 관통 구멍(60∼62) 내에 관통 전극(80∼82)이 각각 형성된다.
그 후, 관통 전극(80∼82) 상의 도금액(M)에 대하여 더욱 전해 도금이 행해지고, 도 14에 도시한 바와 같이 관통 전극(80∼82) 상에 범프(83)가 각각 형성된다. 또, 이들 범프(83)의 형성 방법은, 상기 관통 전극(80∼82)의 형성 방법과 동일하기 때문에 설명을 생략한다.
그 후, 웨이퍼(10)의 관통 전극(80∼82)이나 디바이스층(12)의 회로 등의 전기적 특성의 검사(전기적 시험)를 행한다. 이 때, 복수의 관통 전극(80∼82)은 전기적으로 독립되어 있기 때문에, 이 상태에서 그대로 전기적 시험을 행할 수 있다.
또 전기적 시험은, 템플릿(71)을 웨이퍼(10)의 이면(11b)측에 배치한 상태에서, 상기 템플릿(71)의 전극(76∼78)을 전기적 시험의 전극으로서 이용하여 행해도 좋다. 혹은, 템플릿(71)에 복수의 테스트용 전극(84)을 구비해 두고, 테스트용 전극(84)을 범프(83)에 접촉시킴으로써, 관통 전극(80∼82)이나 디바이스층(12)의 회로에 전기 신호를 보내고, 전기적 시험을 행해도 좋다. 이 때, 범프(83)는 테스트용 전극(84)에 접할 때까지 도금된다. 또한 범프(83)와 테스트용 전극(84) 사이에 전압을 가함으로써, 범프(83)를 테스트용 전극(84)에 용착시킬 수도 있기 때문에, 안정된 검사를 행할 수 있다.
그 후, 예컨대 웨이퍼 접합 장치(도시하지 않음)에 있어서, 도 15에 도시한 바와 같이 적층되는 디바이스층(12)의 범프(23, 33, 44)와, 관통 전극(80∼82) 상의 범프(83)가 각각 도통하도록 복수의 웨이퍼(10)가 접합된다. 이 때, 웨이퍼(10)와 지지 기판(50)의 박리도 행해진다. 이렇게 하여 웨이퍼(10)가 3차원적으로 적층된 반도체 장치(100)가 제조된다.
이상의 실시형태에 의하면, 템플릿(71)의 복수의 전극(76∼78) 중, 하나의 전극(76∼78)을 양극으로 하고, 다른 전극(76∼78)을 음극으로 하여 전압을 인가함으로써, 관통 구멍(60∼62) 내의 도금액(M)에 의해 전해 도금을 행할 수 있고, 관통 구멍(60∼62) 내에 각각 관통 전극(80∼82)을 형성할 수 있다. 이상과 같이 본 실시형태에 의하면, 종래와 같이 웨이퍼측에 대향 전극을 형성할 필요가 없기 때문에, 제조 장치(70)의 장치 구성을 간략화하고, 반도체 장치(100)의 제조 비용을 저렴화할 수 있다.
더구나, 관통 구멍(60∼62) 내에만 각각 관통 전극(80∼82)을 형성할 수 있기 때문에, 종래와 같이 화학 기계 연마 등에 의해 관통 구멍의 내부 이외에 형성되는 도금을 제거하는 공정을 생략할 수 있다. 따라서, 도금 처리의 스루풋을 향상시킬 수 있다.
또한, 이와 같이 복수의 관통 전극(80∼82)(관통 구멍(60∼62) 내의 도금액(M))에 공통의 대향 전극을 형성할 필요가 없기 때문에, 상기 복수의 관통 전극(80∼82)을 전기적으로 독립시킬 수 있어, 그 상태에서 그대로 웨이퍼(10)의 관통 전극(80∼82)이나 디바이스층(12)의 회로 등의 전기적 시험을 행할 수 있다. 따라서, 종래와 같이 전기적 시험을 행할 때에 대향 전극을 제거하는 등의 공정을 생략할 수 있어, 반도체 장치(100)의 제조 공정의 스루풋을 향상시킬 수 있다.
또한 전해 도금을 행할 때의 양극과 음극의 선택은, 어떤 관통 전극(80∼82)을 형성하는가에 따라 임의로 선택할 수 있다. 접지용 관통 구멍(60) 내에 관통 전극(80)을 형성할 때에는, 접지용 전극(76)을 양극으로 하고, 전원용 전극(77)을 음극으로 하여 전압을 인가하면 된다. 또한 전원용 관통 구멍(61) 내에 관통 전극(81)을 형성하는 경우에는, 하나의 전원용 전극(77)을 양극으로 하고, 다른 전원용 전극(77)을 음극으로 하여 전압을 인가하면 된다. 또한 신호용 관통 구멍(62) 내에 관통 전극(82)을 형성하는 경우에는, 신호용 전극(78)을 양극으로 하고, 전원용 전극(77)을 음극으로 하여 전압을 인가하면 된다. 특히 관통 전극(82)을 형성하는 경우, 한쌍이 되는 신호용 관통 구멍(62, 62)이 존재하지 않고, 하나의 신호용 관통 구멍(62)밖에 존재하지 않는 경우에도, 웨이퍼(10)의 정전 보호 회로(41)를 이용하여 관통 전극(82)을 형성할 수 있다. 따라서, 본 발명은 매우 유용하다.
이상의 실시형태에 있어서 접지용 관통 구멍(60) 내에 관통 전극(80)을 형성할 때에는, 접지용 전극(76)을 양극으로 하고, 전원용 전극(77)을 음극으로 하여 전압을 인가했지만, 양극과 음극을 상이한 전극에 설정해도 좋다. 예컨대 도 16에 도시한 바와 같이 한쌍의 접지용 전극(76, 76) 중, 하나의 접지용 전극(76A)을 양극으로 하고, 다른 접지용 전극(76B)을 음극으로 하여 전압을 인가한다. 그렇게 하면, 하나의 접지용 전극(76A), 하나의 접지용 유통로(73A) 및 하나의 접지용 관통 구멍(60A) 내의 도금액(M), 하나의 접지선(22A), 하나의 P+ 층(21A), P 웰(20)(또는 벌크층(11)), 다른 P+ 층(21B), 다른 접지선(22B), 다른 접지용 관통 구멍(60B) 및 다른 접지용 유통로(73B) 내의 도금액(M), 다른 접지용 전극(76B)에 이 순서대로 전류가 흐른다(도 16 중의 화살표). 이 전류에 의해 하나의 접지용 관통 구멍(60A) 내의 도금액(M)에 대하여 전해 도금이 행해지고, 도 17에 도시한 바와 같이 하나의 접지용 관통 구멍(60A) 내에 관통 전극(80)을 형성할 수 있다.
또한, 예컨대 다른 접지용 관통 구멍(60B) 내에 관통 전극을 형성하는 경우에는, 다른 접지용 전극(76B)을 양극으로 하고, 하나의 접지용 전극(76A)을 음극으로 하여 전압을 인가하여 전해 도금을 행하고, 다른 접지용 관통 구멍(60B) 내에 관통 전극(80)을 형성할 수 있다.
또한, 예컨대 접지용 관통 구멍(60) 내에 관통 전극(80)을 형성하는 경우에는, 접지용 전극(76)을 양극으로 하고, 신호용 전극(78)을 음극으로 하여 전압을 인가하여 전해 도금을 행하고, 접지용 관통 구멍(60) 내에 관통 전극(80)을 형성할 수 있다.
본 실시형태에 있어서도, 상기 실시형태와 동일한 효과를 발휘할 수 있다. 즉, 제조 장치(70)의 장치 구성을 간략화하고, 반도체 장치(100)의 제조 비용을 저렴화할 수 있고, 또한 반도체 장치(100)의 제조 공정의 스루풋을 향상시킬 수 있다.
이상의 실시형태에 있어서 신호용 관통 구멍(62) 내에 관통 전극(82)을 형성할 때에는, 신호용 전극(78)을 양극으로 하고, 전원용 전극(77)을 음극으로 하여 전압을 인가했지만, 정전 보호 회로(41) 내부에 있어서 다이오드가 역바이어스가 되지 않는 한, 적절히, 전극은 선택 가능하다. 정전 보호 회로(41) 내부의 다이오드가 순바이어스가 되면, 적절히 전류가 흐르기 때문에, 동일한 처리가 가능한 것이다.
또, 이상의 실시형태에 있어서 신호용 관통 구멍(62) 내에 관통 전극(82)을 형성하는 경우, 사전에 접지용 관통 구멍(60) 내에 관통 전극(80)을 형성하고, 전원용 관통 구멍(61) 내에 관통 전극(81)을 형성해 두어도 좋다.
이상의 실시형태에서는, 신호용 관통 구멍(62) 내에 형성되는 관통 전극(82)은 입력 신호용의 관통 전극이었지만, 관통 구멍 내에 출력 신호용의 관통 전극을 형성할 때에도 본 발명을 적용할 수 있다.
도 18에 도시한 바와 같이 N형 MOS 트랜지스터(13)와 P형 MOS 트랜지스터(14)는, 각각 절연막(15)(P 웰(20) 또는 N 웰(30))에 형성된 출력 회로(200)를 갖고 있다. 출력 회로(200)에는, 도 19에 도시한 바와 같이 출력 회로(200)의 전원측의 드레인과 후술하는 신호선(201) 사이에 P+ 확산 저항(200a)이 형성되고, 출력 회로(200)의 접지측의 드레인과 신호선(201) 사이에 N+ 확산 저항(200b)이 형성되어 있다. P형 MOS 트랜지스터(14)의, 드레인의 P+ 확산 저항(200a)은 N 웰(30) 내에 형성되어 있고, N 웰(30)은 전원선(32)에 접속되어 있다. 도 20에 도시한 바와 같이, 이들 P+ 확산 저항(200a)과 N 웰(30)이 정전기 파괴를 억제하기 위한 보호 다이오드로서 기능한다. 또한, N형 MOS 트랜지스터(13)의 드레인의 N+ 확산 저항(200b)은 P 웰(20) 내에 형성되어 있고, P 웰(20)은 접지선(22)에 접속되어 있다. 이들 N+ 확산 저항(200b)과 P 웰(20)이 보호 다이오드로서 기능한다. 또, 출력 회로(200)는 본 발명에서의 정전 보호 회로로서 기능한다.
도 18에 도시한 바와 같이 출력 회로(200)에는, 절연막(15)에 형성된 신호선(201)이 접속되어 있다. 신호선(201)은, 배선을 통해 출력 회로(200)에 접속된 제1 금속(201a)과, 또한 배선을 통해 제1 금속(201a)에 접속된 제2 금속(201b)을 갖고 있다. 또한 제2 금속(201b)은, 디바이스층(12)의 표면(12a)에 노출되는 범프(202)에 접속되어 있다.
그리고, 웨이퍼(10)에 접지용 관통 구멍(60)과 전원용 관통 구멍(61)을 형성할 때에, 상기 실시형태의 신호용 관통 구멍(62)과 동일한 신호용 관통 구멍(210)을 형성한다.
그 후, 도 21에 도시한 바와 같이 템플릿(71)의 유통로(73∼75)를 통해 관통 구멍(60, 61, 210)에 도금액(M)을 공급한다. 그 후, 예컨대 전원 장치(도시하지 않음)에 의해, P형 MOS 트랜지스터(14)에 대응하는 신호용 전극(78)을 양극으로 하고, 전원용 전극(77)을 음극으로 하여 전압을 인가한다. 그렇게 하면, 신호용 전극(78), 신호용 유통로(75) 및 신호용 관통 구멍(210) 내의 도금액(M), 신호선(201), 출력 회로(200), N 웰(30), N+ 층(31), 전원선(32), 전원용 관통 구멍(61) 및 전원용 유통로(74) 내의 도금액(M), 전원용 전극(77)에 이 순서대로 전류가 흐른다(도 21 중의 화살표). 이 전류에 의해 신호용 관통 구멍(210) 내의 도금액(M) 에 대하여 전해 도금이 행해지고, 도 22에 도시한 바와 같이 신호용 관통 구멍(210) 내에 관통 전극(82)이 형성된다.
또한 동일하게, 예컨대 N형 MOS 트랜지스터(13)의 신호용 관통 구멍(210) 내에 관통 전극을 형성하는 경우에도, 신호용 전극(78)을 양극으로 하고, 전원용 전극(77)을 음극으로 하여 전압을 인가하여 전해 도금을 행하고, 신호용 관통 구멍(210) 내에 관통 전극(82)을 형성한다.
본 실시형태에 있어서도, 상기 실시형태와 동일한 효과를 발휘할 수 있다. 즉, 제조 장치(70)의 장치 구성을 간략화하고, 반도체 장치(100)의 제조 비용을 저렴화할 수 있고, 또한 반도체 장치(100)의 제조 공정의 스루풋을 향상시킬 수 있다.
이상의 실시형태에 있어서 신호용 관통 구멍(210) 내에 관통 전극(82)을 형성할 때에는, 신호용 전극(78)을 양극으로 하고, 전원용 전극(77)을 음극으로 하여 전압을 인가했지만, 출력 회로(200)와 P 웰(20) 또는 N 웰(30)에 있어서 다이오드가 역바이어스가 되지 않는 한, 적절히, 전극은 선택 가능하다. 출력 회로(200)와 P 웰(20) 또는 N 웰(30)에서의 다이오드가 순바이어스가 되면, 적절히 전류가 흐르기 때문에, 동일한 처리가 가능한 것이다.
또, 이상의 실시형태에 있어서 신호용 관통 구멍(210) 내에 관통 전극(82)을 형성하는 경우, 사전에 접지용 관통 구멍(60) 내에 관통 전극(80)을 형성하고, 전원용 관통 구멍(61) 내에 관통 전극(81)을 형성해 두어도 좋다.
이상의 실시형태에서는, 확산 영역인 P 웰(20) 또는 N 웰(30)을 통해 전압을 인가하여, 관통 구멍(60∼62) 내에 관통 전극(80∼82)을 형성했지만, 전압을 인가하기 위한 패스는 이것에 한정되지 않는다. 예컨대 웨이퍼(10)의 디바이스층(12)에 있어서 금속 배선 등으로 형성된 회로(본 발명에서의 회로부)에 의해 양극과 음극을 접속하고, 상기 회로를 통해 전압을 인가하면, 관통 구멍(60∼62) 내에 관통 전극(80∼82)을 형성할 수 있다.
이상의 실시형태에서는, 처리액으로서 도금액(M)을 이용하여 전해 도금을 행하여 웨이퍼(10)의 관통 구멍(60∼62) 내에 관통 전극(80∼82)을 형성하는 경우에 관해 설명했지만, 본 발명은 다른 전해 프로세스에도 적용할 수 있다.
예컨대 본 발명은, 웨이퍼(10)의 관통 구멍(61, 62) 내에 전착 절연막을 형성할 때에도 적용할 수 있다. 이 전착 절연막은, 관통 구멍(61, 62) 내에 관통 전극(81, 82)이 형성되기 전에, 상기 관통 구멍(61, 62)의 내측면에 형성된다.
이러한 경우, 템플릿(71)의 유통로(73∼75)를 통해 관통 구멍(60∼62)에 처리액으로서의 전착 절연막 용액, 예컨대 전착 폴리이미드 용액을 공급한다. 그리고, 한쌍의 전원용 전극(77, 77) 중, 하나의 전원용 전극(77)을 양극으로 하고, 다른 전원용 전극(77)을 음극으로 하여 전압을 인가하고, 전원용 관통 구멍(61)의 내측면에 전착 절연막을 형성한다. 또한 신호용 전극(78)을 양극으로 하고, 전원용 전극(77) 또는 접지용 전극(76)을 음극으로 하여 전압을 인가하고, 신호용 관통 구멍(62)의 내측면에 전착 절연막을 형성한다. 또, 접지용 관통 구멍(60)의 내측면에는 전착 절연막을 형성할 필요가 없다. 이러한 점에서, 상기 실시형태와 같이 접지용 전극(76)과 전원용 전극(77) 사이, 또는 한쌍의 접지용 전극(76, 76) 사이에 전압을 인가하지 않도록 하면 된다. 이와 같이 전압을 인가하는 전극을 선택함으로써, 접지용 관통 구멍(60)의 내측면에 전착 절연막을 형성하지 않고, 전원용 관통 구멍(61)의 내측면과 신호용 관통 구멍(62)의 내측면에만 전착 절연막을 선택적으로 형성할 수 있다.
이상, 첨부 도면을 참조하면서 본 발명의 적합한 실시형태에 관해 설명했지만, 본 발명은 이러한 예에 한정되지 않는다. 당업자라면, 특허 청구의 범위에 기재된 사상의 범주 내에서, 각종 변경예 또는 수정예에 상도할 수 있는 것은 분명하고, 이들에 관해서도 당연히 본 발명의 기술적 범위에 속하는 것으로 이해된다. 본 발명은 이 예에 한정되지 않고 여러가지 양태를 채용할 수 있는 것이다.
10 : 웨이퍼, 11 : 벌크층, 12 : 디바이스층, 20 : P 웰, 22 : 접지선, 30 : N 웰, 32 : 전원선, 40 : 입력 게이트, 41 : 정전 보호 회로, 43 : 신호선, 60 : 접지용 관통 구멍, 61 : 전원용 관통 구멍, 62 : 신호용 관통 구멍, 70 : 제조 장치, 71 : 템플릿, 72 : 제어부, 73 : 접지용 유통로, 74 : 전원용 유통로, 75 : 신호용 유통로, 76 : 접지용 전극, 77 : 전원용 전극, 78 : 신호용 전극, 80∼82 : 관통 전극, 100 : 반도체 장치, 200 : 출력 회로, 201 : 신호선, 210 : 신호용 관통 구멍, M : 도금액

Claims (14)

  1. 반도체 장치의 제조방법으로서,
    두께 방향으로 관통하는 관통 구멍이 복수 형성된 기판에 대하여, 처리액을 유통시키는 유통로를 복수 구비하며, 또한 상기 유통로에 형성된 전극을 복수 구비한 템플릿을, 상기 복수의 유통로와 상기 복수의 관통 구멍이 대응하도록 배치하는 템플릿 배치 공정과,
    상기 복수의 유통로를 통해 상기 복수의 관통 구멍 내에 처리액을 공급하는 처리액 공급 공정과,
    상기 복수의 전극 중, 하나의 전극을 양극으로 하고, 다른 전극을 음극으로 하여 전압을 인가하고, 기판에 미리 정해진 처리를 행하는 처리 공정
    을 포함하는, 반도체 장치의 제조방법.
  2. 제1항에 있어서,
    상기 기판은, 상기 양극과 상기 음극을 접속하는 회로부를 갖고,
    상기 처리 공정에서, 상기 양극과 상기 음극에는, 상기 회로부를 통해 전압을 인가하는 것인, 반도체 장치의 제조방법.
  3. 제2항에 있어서,
    상기 기판은 확산 영역을 갖고,
    상기 처리 공정에서, 상기 양극과 상기 음극에는, 상기 확산 영역을 통해 전압을 인가하는 것인, 반도체 장치의 제조방법.
  4. 제3항에 있어서,
    상기 복수의 관통 구멍은, 신호선에 접속되는 관통 전극용의 신호용 관통 구멍과, 접지선에 접속되는 관통 전극용의 접지용 관통 구멍과, 전원선에 접속되는 관통 전극용의 전원용 관통 구멍을 포함하고,
    상기 확산 영역은, 상기 신호선과, 상기 접지선 또는 상기 전원선과의 사이에 접속된 정전 보호 회로를 구성하고,
    상기 처리 공정에서, 상기 신호용 관통 구멍, 상기 접지용 관통 구멍, 상기 전원용 관통 구멍 중, 하나의 관통 구멍에 대응하는 전극을 양극으로 하고, 다른 관통 구멍에 대응하는 전극을 음극으로 하여, 상기 정전 보호 회로를 통해 전압을 인가하는 것인, 반도체 장치의 제조방법.
  5. 제1항에 있어서,
    상기 복수의 관통 구멍은, 접지선에 접속되는 관통 전극용의 접지용 관통 구멍과, 전원선에 접속되는 관통 전극용의 전원용 관통 구멍과, 신호선에 접속되는 관통 전극용의 신호용 관통 구멍을 포함하고,
    상기 처리 공정에서, 상기 접지용 관통 구멍에 대응하는 하나의 전극을 양극으로 하고, 상기 전원용 관통 구멍 또는 신호용 관통 구멍에 대응하는 다른 전극을 음극으로 하여 전압을 인가하는 것인, 반도체 장치의 제조방법.
  6. 제1항에 있어서,
    상기 복수의 관통 구멍은, 접지선에 접속되는 관통 전극용의 접지용 관통 구멍을 복수 포함하고,
    상기 처리 공정에서, 하나의 상기 접지용 관통 구멍에 대응하는 하나의 전극을 양극으로 하고, 다른 상기 접지용 관통 구멍에 대응하는 다른 전극을 음극으로 하여 전압을 인가하는 것인, 반도체 장치의 제조방법.
  7. 제1항에 있어서,
    상기 복수의 관통 구멍은, 전원선에 접속되는 관통 전극용의 전원용 관통 구멍을 복수 포함하고,
    상기 처리 공정에서, 하나의 상기 전원용 관통 구멍에 대응하는 하나의 전극을 양극으로 하고, 다른 상기 전원용 관통 구멍에 대응하는 다른 전극을 음극으로 하여 전압을 인가하는 것인, 반도체 장치의 제조방법.
  8. 반도체 장치의 제조장치로서,
    처리액을 유통시키는 유통로를 복수 구비하며, 또한 상기 유통로에 형성된 전극을 복수 구비한 템플릿과,
    두께 방향으로 관통하는 관통 구멍이 복수 형성된 기판에 대하여, 상기 복수의 유통로와 상기 복수의 관통 구멍이 대응하도록 상기 템플릿을 배치하는 템플릿 배치 공정과, 상기 복수의 유통로를 통해 상기 복수의 관통 구멍 내에 처리액을 공급하는 처리액 공급 공정과, 상기 복수의 전극 중, 하나의 전극을 양극으로 하고, 다른 전극을 음극으로 하여 전압을 인가하고, 기판에 미리 정해진 처리를 행하는 처리 공정을 실행하도록 상기 템플릿을 제어하는 제어부
    를 포함하는, 반도체 장치의 제조장치.
  9. 제8항에 있어서,
    상기 기판은, 상기 양극과 상기 음극을 접속하는 회로부를 갖고,
    상기 제어부는, 상기 처리 공정에서, 상기 양극과 상기 음극에, 상기 회로부를 통해 전압을 인가하도록 상기 템플릿을 제어하는 것인, 반도체 장치의 제조장치.
  10. 제9항에 있어서,
    상기 기판은 확산 영역을 갖고,
    상기 제어부는, 상기 처리 공정에서, 상기 양극과 상기 음극에, 상기 확산 영역을 통해 전압을 인가하도록 상기 템플릿을 제어하는 것인, 반도체 장치의 제조장치.
  11. 제10항에 있어서,
    상기 복수의 관통 구멍은, 신호선에 접속되는 관통 전극용의 신호용 관통 구멍과, 접지선에 접속되는 관통 전극용의 접지용 관통 구멍과, 전원선에 접속되는 관통 전극용의 전원용 관통 구멍을 포함하고,
    상기 확산 영역은, 상기 신호선과, 상기 접지선 또는 상기 전원선과의 사이에 접속된 정전 보호 회로를 구성하고,
    상기 제어부는, 상기 처리 공정에서, 상기 신호용 관통 구멍, 상기 접지용 관통 구멍, 상기 전원용 관통 구멍 중, 하나의 관통 구멍에 대응하는 전극을 양극으로 하고, 다른 관통 구멍에 대응하는 전극을 음극으로 하여, 상기 정전 보호 회로를 통해 전압을 인가하도록 상기 템플릿을 제어하는 것인, 반도체 장치의 제조장치.
  12. 제8항에 있어서,
    상기 복수의 관통 구멍은, 접지선에 접속되는 관통 전극용의 접지용 관통 구멍과, 전원선에 접속되는 관통 전극용의 전원용 관통 구멍과, 신호선에 접속되는 관통 전극용의 신호용 관통 구멍을 포함하고,
    상기 제어부는, 상기 처리 공정에서, 상기 접지용 관통 구멍에 대응하는 하나의 전극을 양극으로 하고, 상기 전원용 관통 구멍 또는 신호용 관통 구멍에 대응하는 다른 전극을 음극으로 하여 전압을 인가하도록 상기 템플릿을 제어하는 것인, 반도체 장치의 제조장치.
  13. 제8항에 있어서,
    상기 복수의 관통 구멍은, 접지선에 접속되는 관통 전극용의 접지용 관통 구멍을 복수 포함하고,
    상기 제어부는, 상기 처리 공정에서, 하나의 상기 접지용 관통 구멍에 대응하는 하나의 전극을 양극으로 하고, 다른 상기 접지용 관통 구멍에 대응하는 다른 전극을 음극으로 하여 전압을 인가하도록 상기 템플릿을 제어하는 것인, 반도체 장치의 제조장치.
  14. 제8항에 있어서,
    상기 복수의 관통 구멍은, 전원선에 접속되는 관통 전극용의 전원용 관통 구멍을 복수 포함하고,
    상기 제어부는, 상기 처리 공정에서, 하나의 상기 전원용 관통 구멍에 대응하는 하나의 전극을 양극으로 하고, 다른 상기 전원용 관통 구멍에 대응하는 다른 전극을 음극으로 하여 전압을 인가하도록 상기 템플릿을 제어하는 것인, 반도체 장치의 제조장치.
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