WO2015033652A1 - 半導体基板およびその製造方法 - Google Patents

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semiconductor substrate
electrode
potential adjustment
manufacturing
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千裕 右田
尚 石田
良章 竹本
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オリンパス株式会社
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Definitions

  • the present invention relates to a semiconductor substrate, and more particularly to a semiconductor substrate in which a large number of electrodes protrude from a base material and a method for manufacturing the same.
  • This application claims priority based on Japanese Patent Application No. 2013-184365 for which it applied to Japan on September 5, 2013, and uses the content here.
  • Silicon wafer direct bonding In order to increase the functionality and miniaturization of the system, a smaller and higher performance semiconductor device is required, and there is a technique called “silicon wafer direct bonding” that joins wafers on which a large number of minute bumps functioning as electrodes are formed. It is being considered. Silicon wafer direct bonding is used for MEMS (Micro Electro Mechanical Systems) devices and the like.
  • Patent Document 1 describes a problem that the film thickness (that is, electrode height) varies between electrode pads as a result of the difference in the amount of electrode material deposited in the plating process between electrode pads having different potentials.
  • a method has been proposed in which a short wiring pattern for short-circuiting between electrode pads is formed on a dicing line, an electrode is formed by plating, and then the short wiring pattern is cut in a dicing process. In this way, the potential difference between the electrode pads is reduced by the short wiring pattern, and variations in film thickness can be suppressed.
  • a semiconductor substrate manufacturing method includes a plurality of element regions that can function as semiconductor elements, and a plurality of electrodes each having an electrode body provided on an electrode pad in the element region.
  • a method of manufacturing a semiconductor substrate in which an electrode portion is formed wherein an element forming step for forming a plurality of the element regions on the substrate portion, and a first wiring step for forming a circuit wiring connected to the element regions, An electrode pad forming step for forming the plurality of electrode pads; a second wiring step for forming a potential adjustment wiring for electrically connecting at least a part of the plurality of electrode pads; and a step after the second wiring step.
  • the first wiring step and the second wiring step may be performed simultaneously.
  • the element formation step and the second wiring step may be performed simultaneously.
  • the electrode pad forming step and the second wiring step may be performed simultaneously.
  • the potential adjustment wiring may be formed of a conductive resin.
  • the potential adjustment release step is performed by laser light irradiation. Also good.
  • the potential adjustment release step may be performed by an ashing process.
  • the potential adjustment release step is performed by applying a voltage between the electrodes. It may be done.
  • the potential adjustment wiring is connected to all the element regions in the element region. It may be formed so as to electrically connect the electrodes.
  • the plurality of electrodes may be divided into a plurality of groups. Good.
  • the potential adjustment wiring may be formed in each of the groups so as to electrically connect all the electrodes in the group.
  • a semiconductor substrate includes a substrate portion provided with a plurality of element regions that can function as semiconductor elements, an electrode pad formed on the substrate portion, and an electrode pad on the electrode pad.
  • a plurality of electrodes each having an electrode body formed, and connected to at least one of the electrode portion provided in the element region and the element region and the electrode, the element region for functioning as a semiconductor element Circuit wiring constituting the circuit, and potential adjustment wiring for electrically connecting the plurality of electrodes regardless of the circuit.
  • the potential adjustment wiring may be formed of a conductive resin.
  • all of the electrodes in the element region are electrically connected by the potential adjustment wiring. May be.
  • the plurality of electrodes may be divided into a plurality of groups.
  • the potential adjustment wiring may electrically connect all the electrodes in the group.
  • the method for manufacturing a semiconductor substrate according to each of the above aspects it is possible to manufacture a semiconductor substrate that can be subjected to electrical characteristic inspection in a wafer state while suppressing variations in electrode height. Moreover, according to the semiconductor substrate which concerns on each said aspect, the variation in electrode height can be suppressed.
  • FIG. 1 is a plan view showing a semiconductor substrate according to a first embodiment of the present invention. It is typical sectional drawing which shows a part of element area
  • FIG. 1 is a plan view showing a semiconductor substrate 1 according to the present embodiment.
  • the semiconductor substrate 1 includes a plate-like or sheet-like substrate portion 10.
  • the substrate unit 10 is formed of a silicon wafer, and a plurality of element regions 11 that can function as semiconductor elements are formed.
  • a silicon wafer in which a plurality of element regions 11 having a three-dimensional structure are formed is used as the substrate unit 10.
  • the plurality of element regions 11 are two-dimensionally arranged in a plan view of the substrate unit 10.
  • Each element region 11 is formed with an electrode portion in which a plurality of electrodes are formed in the same layout.
  • a scribe line 15 is formed at the boundary between the element regions 11. The scribe line 15 is cut by dicing or the like when the element region 11 is separated.
  • FIG. 2 is a schematic cross-sectional view showing a part of the element region 11 in the semiconductor substrate 1.
  • the element region 11 includes a diffusion layer 12 that can function as a semiconductor element, a circuit wiring 31 that electrically connects the electrode portion 20 and the diffusion layer 12, and potential adjustment that electrically connects the electrodes 20 a of the electrode portion 20.
  • Wiring 32 is provided.
  • the electrode unit 20 is formed in each element region 11 and includes a plurality of electrodes 20a.
  • Each electrode 20 a includes an electrode pad 21 connected to the circuit wiring 31 and an electrode body 22 formed on the electrode pad 21 by electroless plating.
  • the electrode pad 21 and the electrode body 22 are made of metal, and for example, gold, copper, nickel, and an alloy containing at least one of these metals can be used as the material.
  • the circuit wiring 31 and the potential adjustment wiring 32 are formed in the wiring layer 13 provided on the diffusion layer 12.
  • the electrode pad 21 is formed on the wiring layer 13.
  • a region of the upper surface of the wiring layer 13 where the electrode part 20 is not formed may be covered with the protective film 14.
  • the circuit wiring 31 connects the diffusion layer 12 and each electrode 20a of the electrode part 20 so as to constitute a circuit for causing the element region 11 to function as a semiconductor element.
  • the potential adjustment wiring 32 is formed so that all the electrodes 20a of the electrode part 20 are electrically connected as shown in the schematic diagram of FIG.
  • the connection of the electrode 20a by the potential adjustment wiring 32 is irrelevant to the above circuit, and the potential adjustment wiring 32 does not contribute to the above circuit configuration. Therefore, each element region 11 of the semiconductor substrate 1 is in a state where a circuit is not established due to the presence of the potential adjustment wiring 32, and does not function as a semiconductor element as it is.
  • a diffusion layer 12 including a plurality of element regions is formed on a silicon substrate 10a serving as a substrate portion (element formation step).
  • the wiring layer 13 including the circuit wiring 31 and the potential adjustment wiring 32 is formed on the diffusion layer 12.
  • the step of forming the wiring layer 13 includes a first wiring step of forming the circuit wiring 31 and a second wiring step of forming the potential adjustment wiring 32.
  • the first wiring step and the second wiring step are performed.
  • the wiring process is performed simultaneously in the same process.
  • a known stacked semiconductor device technique can be used for the formation of the diffusion layer 12 and the wiring layer 13.
  • the plating resist layer 101 having the opening 101 a corresponding to the position of the electrode pad 21 is formed.
  • Electroless plating using the electrode body material is performed to form the electrode body 22 on the electrode pad 21 in the opening 101a as shown in FIG. 7 (electrode formation step).
  • the growth rate of the electrode body varies depending on the potential of the electrode pad.
  • the potential of each electrode pad varies depending on various conditions such as a planar view area of the electrode pad and a portion of the diffusion layer to which the electrode pad is connected.
  • all the electrode pads 21 are connected by the potential adjustment wiring 32. Since they are electrically connected, the potentials of all the electrode pads are the same or substantially the same regardless of the above conditions. Therefore, since the electrode main body 22 is formed while growing at almost the same speed on all the electrode pads, the electrode portion 20 in which the height variation for each electrode 20a is remarkably suppressed is formed.
  • the semiconductor substrate 1 is completed as shown in FIG.
  • the height of each electrode 20a is formed uniformly in the electrode portion 20, but since the circuit is not established as described above, the characteristics of the semiconductor element formed by the element region 11 are inspected as it is. I can't do it.
  • the semiconductor substrate 1 becomes a semiconductor substrate 1a capable of characteristic inspection.
  • the semiconductor substrate 1a since a circuit is established in each element region 11, it is possible to perform a characteristic inspection of each element region 11 in a wafer state. After the characteristic inspection, when each element region 11 is divided into pieces by dicing or the like, each of the separated element regions is completed as a semiconductor device.
  • the semiconductor substrate 1 according to the present embodiment since the potential adjustment wiring 32 is provided, the height variation of the electrode body 22 formed by electroless plating is remarkably suppressed, and the height of the electrode 20a is uniform.
  • a semiconductor substrate provided with the controlled electrode part 20 can be provided. Further, by cutting the potential adjusting wiring 32 after formation, the circuit of each element region 11 can be easily established, and the characteristic inspection of each element region can be performed in the wafer state. As a result, quality control can be performed efficiently.
  • the electrode formation process is performed after the second wiring process, and the potential adjustment release process is performed after the electrode formation process, so that the height of the electrode is uniformly controlled. It is possible to achieve both the formation of the electrode portion and the characteristic inspection in the wafer state.
  • the specific mode of the potential adjustment release step is not limited to laser beam irradiation.
  • a voltage may be applied between two electrodes, and the potential adjustment state may be released by fusing the potential adjustment wiring with generated heat.
  • FIG. 11 is a schematic cross-sectional view of one element region in the semiconductor substrate 51 according to the present embodiment.
  • the potential adjustment wiring 52 is formed on the protective film 14 formed on the wiring layer 13.
  • the potential adjustment wiring 52 may be formed on the wiring layer 13 when the region where the electrode portion 20 is not formed on the upper surface of the wiring layer 13 is not covered with the protective film 14.
  • Examples of the material of the potential adjustment wiring 52 include a conductive resin.
  • the conductive resin any of a resin in which a conductive filler or the like is mixed and a resin itself having conductivity can be used.
  • the manufacturing procedure of the semiconductor substrate 51 will be described. After the diffusion layer 12 is formed, the wiring layer 13 including the circuit wiring 31 is formed. Subsequently, as shown in FIG. 12, the electrode pad 21 and the potential adjustment wiring 52 are formed on the wiring layer 13.
  • the potential adjustment wiring 52 may be formed either before or after the electrode pad 21 is formed. When the potential adjustment wiring 52 is formed of the same material as the electrode pad 21, the electrode pad 21 and the potential adjustment wiring 52 may be formed at the same time.
  • the electrode body 22 is formed by electroless plating as in the first embodiment. Since the potential of each electrode pad 21 is made uniform by the potential adjustment wiring 52, the electrode part 20 in which the height of each electrode 20a is uniformly controlled is formed.
  • the semiconductor substrate 51 shown in FIG. 11 is completed.
  • the potential adjustment wiring 52 disappears or is disconnected as shown in FIG. 14, the potential adjustment is released, and the circuit by the circuit wiring 31 is established.
  • the semiconductor substrate 51 becomes a semiconductor substrate 51a capable of characteristic inspection.
  • the characteristic inspection in the wafer state can be performed by cutting the potential adjustment wiring while including the electrode portion in which the height of the electrode is uniformly controlled.
  • a possible semiconductor substrate can be provided.
  • the potential adjusting wiring cutting step is performed by ashing
  • laser light irradiation or voltage application may be used as in the first embodiment.
  • the potential adjusting wiring 52 can be made of metal such as gold, copper, nickel, and an alloy containing at least one of these metals.
  • the potential adjustment wiring 52 can be cut by performing laser light irradiation or voltage application instead of the ashing process.
  • the example in which all the electrode pads in the element region are electrically connected by the potential adjustment wiring has been described, but instead of this, as in the modification shown in FIG.
  • the electrode 20a is divided into several groups (an example of four groups is shown in FIG. 15 as an example), and all the electrode pads 21 of the electrodes 20a in the group may be connected by the potential adjustment wiring 32. Even if it does in this way, as a result of uniforming the height of the electrode 20a in a group, the height variation as the whole electrode part 20 is suppressed, and a fixed effect can be acquired.
  • the example of the semiconductor substrate in which a plurality of one type of element region is formed has been described. It may be formed. Even in such a case, the height of the electrode is made uniform for each element region by the potential adjustment wiring, so that a semiconductor substrate with suppressed variation in the height of the electrode can be manufactured.
  • the method for manufacturing a semiconductor substrate according to each of the embodiments described above it is possible to manufacture a semiconductor substrate that can be subjected to electrical characteristic inspection in a wafer state while suppressing variations in electrode height. Moreover, according to the semiconductor substrate which concerns on each said embodiment, the variation in electrode height can be suppressed.

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Abstract

　この半導体基板の製造方法は、基板部に複数の素子領域を形成する素子形成工程と、前記素子領域と接続された回路配線を形成する第一配線工程と、複数の電極パッドを形成する電極パッド形成工程と、複数の前記電極パッドの少なくとも一部を電気的に接続する電位調節配線を形成する第二配線工程と、前記第二配線工程後に、無電解めっきにより前記電極パッド上に電極本体を形成する電極形成工程と、前記電極形成工程後に、前記電位調節配線による接続を解除する電位調節解除工程と、を備える。

Description

半導体基板およびその製造方法
　本発明は、半導体基板、より詳しくは、基材上に多数の電極が突出して形成された半導体基板およびその製造方法に関する。
　本願は、２０１３年９月５日に日本国に出願された特願２０１３－１８４３６５号に基づき優先権を主張し、その内容をここに援用する。
　システムの高機能化および小型化のために、より小型で高性能な半導体装置が要請され、電極として機能する微小なバンプが多数形成されたウエハ同士を接合する「シリコンウエハ直接接合」という手法が検討されている。シリコンウエハ直接接合は、ＭＥＭＳ（微小電気機械システム：Micro Electro Mechanical Systems）デバイスなどに用いられている。
　シリコンウエハ直接接合において、バンプを介して、シリコンウエハ同士を電気的に接続するためには、ウエハに荷重をかける必要があるが、必要な荷重はバンプの数とともに増加する。例えば、８インチ（２０．３２ｃｍ）のウエハ全面に径が１０μｍ程度のバンプが形成された場合、バンプの数は数億個になり、接合に必要な荷重は数トンになる。ここで、バンプの高さにバラつきがあると、まず高く形成されたバンプに荷重が集中することになり、前記バンプへのダメージが懸念される。このため、接合荷重の低減を図るために、バンプの上面を研削や化学機械研磨（ＣＭＰ）等により平坦化することも検討されているが、数億個以上のバンプを均一にダメージなく平坦化することは容易ではなく、納期やコストの面でも問題がある。
　この問題に関連して、特許文献１には、電位の異なる電極パッド間ではめっき工程における電極材料の析出量が異なる結果、電極パッド間で膜厚（すなわち電極の高さ）がばらつく問題が記載されている。そして、これを解決するために、電極パッド間を短絡するショート配線パターンをダイシングラインに形成してからめっきで電極を形成し、その後ダイシング工程でショート配線パターンを切断する方法が提案されている。このようにすると、ショート配線パターンによって電極パッド間の電位差が小さくなり、膜厚のばらつきを抑えることができる。
日本国特開平９－５５３９８号公報
　しかしながら、特許文献１に記載の方法では、ダイシングするまでショート配線パターンが存在するため、電極パッド間の接続態様が実際の回路とは異なっている。そのため、ウエハ状態で半導体装置のプローブ検査（電気的特性検査）を行うことができないという問題がある。
　上記事情を踏まえ、本発明は、電極高さのバラつきをおさえつつ、ウエハ状態で電気的特性検査を行うことも可能な、半導体基板の製造方法を提供することを目的とする。本発明の他の目的は、電極高さのバラつきが抑えられた半導体基板を提供することである。
　本発明の第一の態様によれば、半導体基板の製造方法は、半導体素子として機能し得る素子領域が複数設けられ、前記素子領域に、電極パッドの上に電極本体が設けられた電極を複数有する電極部が形成されている半導体基板の製造方法であって、基板部に複数の前記素子領域を形成する素子形成工程と、前記素子領域と接続された回路配線を形成する第一配線工程と、複数の前記電極パッドを形成する電極パッド形成工程と、複数の前記電極パッドの少なくとも一部を電気的に接続する電位調節配線を形成する第二配線工程と、前記第二配線工程後に、無電解めっきにより前記電極パッド上に前記電極本体を形成する電極形成工程と、前記電極形成工程後に、前記電位調節配線による接続を解除する電位調節解除工程とを備える。
　本発明の第二の態様によれば、前記第一の態様に係る半導体基板の製造方法において、前記第一配線工程と前記第二配線工程とが同時に行われてもよい。
　本発明の第三の態様によれば、前記第一の態様に係る半導体基板の製造方法において、前記素子形成工程と前記第二配線工程とが同時に行われてもよい。
　本発明の第四の態様によれば、前記第一の態様に係る半導体基板の製造方法において、前記電極パッド形成工程と前記第二配線工程とが同時に行われてもよい。
　本発明の第五の態様によれば、前記第一の態様に係る半導体基板の製造方法において、前記電位調節配線が導電性樹脂により形成されてもよい。
　本発明の第六の態様によれば、前記第一から前記第五の態様のうちのいずれか一態様に係る半導体基板の製造方法において、前記電位調節解除工程がレーザ光の照射により行われてもよい。
　本発明の第七の態様によれば、前記第五の態様に係る半導体基板の製造方法において、前記電位調節解除工程がアッシング処理により行われてもよい。
　本発明の第八の態様によれば、前記第一から前記第五の態様のうちのいずれか一態様に係る半導体基板の製造方法において、前記電位調節解除工程が前記電極間への電圧印加により行われてもよい。
　本発明の第九の態様によれば、前記第一から前記第八の態様のうちのいずれか一態様に係る半導体基板の製造方法において、前記電位調節配線は、前記素子領域内のすべての前記電極を電気的に接続するように形成されてもよい。
　本発明の第十の態様によれば、前記第一から前記第八の態様のうちのいずれか一態様に係る半導体基板の製造方法において、複数の前記電極は、複数のグループに分けられてもよい。前記電位調節配線は、各々の前記グループにおいて、前記グループ内のすべての前記電極を電気的に接続するように形成されてもよい。
　本発明の第十一の態様によれば、半導体基板は、半導体素子として機能し得る素子領域が複数設けられた基板部と、前記基板部上に形成された電極パッドと、前記電極パッド上に形成された電極本体とを有する複数の電極から構成され、前記素子領域に設けられた電極部と、前記素子領域および前記電極の少なくとも一方に接続され、前記素子領域が半導体素子として機能するための回路を構成する回路配線と、前記回路と無関係に複数の前記電極を電気的に接続する電位調節配線とを備える。
　本発明の第十二の態様によれば、前記第十一の態様に係る半導体基板において、前記電位調節配線が導電性樹脂で形成されてもよい。
　本発明の第十三の態様によれば、前記第十一または前記第十二の態様に係る半導体基板において、前記電位調節配線により、前記素子領域内の前記電極のすべてが電気的に接続されてもよい。
　本発明の第十四の態様によれば、前記第十一または前記第十二の態様に係る半導体基板において、複数の前記電極は、複数のグループに分けられてもよい。前記電位調節配線は、各々の前記グループにおいて、前記グループ内のすべての前記電極を電気的に接続してもよい。
　上記各態様に係る半導体基板の製造方法によれば、電極高さのバラつきをおさえつつ、ウエハ状態で電気的特性検査を行うことも可能な半導体基板を製造することができる。また、上記各態様に係る半導体基板によれば、電極高さのバラつきを抑えることができる。
本発明の第一実施形態に係る半導体基板を示す平面図である。 前記半導体基板における素子領域の一部を示す模式的断面図である。 前記半導体基板における電位調節配線の配置例を示す模式図である。 前記半導体基板の製造における一過程を示す図である。 前記半導体基板の製造における一過程を示す図である。 前記半導体基板の製造における一過程を示す図である。 前記半導体基板の製造における一過程を示す図である。 前記半導体基板の製造における一過程を示す図である。 追加工程後の前記半導体基板を示す模式的断面図である。 前記半導体基板の変形例における素子領域の一部を示す模式的断面図である。 本発明の第二実施形態に係る半導体基板における素子領域の一部を示す模式的断面図である。 前記半導体基板の製造における一過程を示す図である。 前記半導体基板の製造における一過程を示す図である。 追加工程後の前記半導体基板を示す模式的断面図である。 本発明の変形例に係る前記半導体基板における電位調節配線の配置例を示す模式図である。
　（第一実施形態）
　本発明の第一実施形態について、図１から図１０を参照して説明する。図１は、本実施形態に係る半導体基板１を示す平面図である。半導体基板１は、板状またはシート状の基板部１０を備えている。
　基板部１０は、シリコンウエハで形成され、半導体素子として機能し得る素子領域１１が複数形成されている。本実施形態では、基板部１０として、三次元構造を有する素子領域１１が複数形成されたシリコンウエハが用いられている。
　図１に示すように、複数の素子領域１１は、基板部１０の平面視において二次元配列されている。各素子領域１１には、複数の電極が同一レイアウトで形成された電極部が形成されている。それぞれの素子領域１１の境界には、スクライブライン１５が形成されている。スクライブライン１５は、素子領域１１を個片化する際にダイシング等により切断されるものである。
　図２は、半導体基板１における素子領域１１の一部を示す模式的断面図である。素子領域１１は、半導体素子として機能し得る拡散層１２と、電極部２０と拡散層１２とを電気的に接続する回路配線３１と、電極部２０の電極２０ａどうしを電気的に接続する電位調節配線３２とを備えている。
　電極部２０は、各素子領域１１に形成されており、複数の電極２０ａを備える。各電極２０ａは、回路配線３１に接続された電極パッド２１と、電極パッド２１上に無電解メッキにより形成された電極本体２２とを備えている。電極パッド２１および電極本体２２は金属で形成されており、例えば、金、銅、ニッケル、およびこれら金属の少なくとも一つを含む合金等を材料として用いることができる。
　回路配線３１および電位調節配線３２は、拡散層１２上に設けられた配線層１３内に形成されている。電極パッド２１は、配線層１３上に形成されている。配線層１３の上面のうち、電極部２０が形成されていない領域は、保護膜１４で被覆されてもよい。回路配線３１は、素子領域１１を半導体素子として機能させるための回路を構成するように拡散層１２と電極部２０の各電極２０ａとを接続している。電位調節配線３２は、図３に示す模式図のように、電極部２０のすべての電極２０ａが電気的に接続されるように形成されている。電位調節配線３２による電極２０ａの接続は上述の回路とは無関係であり、電位調節配線３２は上述の回路構成に寄与しない。したがって、半導体基板１の各素子領域１１は、電位調節配線３２の存在により回路が成立しない状態となっており、このままでは半導体素子として機能しない。
　上記のように構成された半導体基板１の製造手順の一例について説明する。まず、図４に示すように、基板部となるシリコン基板１０ａ上に、複数の素子領域を含む拡散層１２を形成する（素子形成工程）。次に、図５に示すように、拡散層１２上に回路配線３１および電位調節配線３２を含む配線層１３を形成する。配線層１３を形成する工程は、回路配線３１を形成する第一配線工程と、電位調節配線３２を形成する第二配線工程とを含んでおり、本実施形態では、第一配線工程と第二配線工程とが同一プロセスで同時に行われている。拡散層１２および配線層１３の形成には、公知の積層型半導体装置の手法を用いることができる。
　続いて、図６に示すように、配線層１３上に電極パッド２１を形成して（電極パッド形成工程）から、電極パッド２１の位置に対応した開口１０１ａを有するめっきレジスト層１０１を形成する。
　続いて、電極本体の材料を用いた無電解めっきを行い、図７に示すように、開口１０１ａ内の電極パッド２１上に電極本体２２を形成する（電極形成工程）。無電解めっきにより電極本体を形成する場合、電極本体の成長速度は、電極パッドの電位によりバラつく。各電極パッドの電位は、電極パッドの平面視面積や電極パッドが接続されている拡散層の部位等の諸条件により変化するが、本実施形態では、すべての電極パッド２１が電位調節配線３２により電気的に接続されているため、上記諸条件に関わらずすべての電極パッドの電位は同一ないし略同一となる。したがって、電極本体２２は、すべての電極パッド上でほぼ同速度で成長しつつ形成されるため、電極２０ａごとの高さのバラつきが著しく抑えられた電極部２０が形成される。
　電極部２０の形成後、めっきレジスト層１０１を除去すると、図８に示すように、半導体基板１が完成する。半導体基板１では、電極部２０において各電極２０ａの高さが均一に形成されているが、上述のように回路が成立していないため、このままでは素子領域１１が形成する半導体素子の特性を検査することはできない。
　そこで、追加工程として、半導体基板１の上面にレーザ光を照射し、図９に示すように、各素子領域１１を個片化せずに電位調節配線３２をすべて切断する（電位調節解除工程）。これにより、半導体基板１は、特性検査可能な半導体基板１ａとなる。半導体基板１ａにおいては、各素子領域１１において回路が成立しているため、ウエハ状態のまま各素子領域１１の特性検査を行うことが可能である。特性検査終了後、ダイシング等により各素子領域１１を個片化すると、個片化された素子領域それぞれが半導体装置として完成する。
　以上説明したように、本実施形態に係る半導体基板１によれば、電位調節配線３２を備えるため、無電解めっきで形成する電極本体２２の高さバラつきを著しく抑え、電極２０ａの高さが均一に制御された電極部２０を備えた半導体基板を提供することができる。また、形成後に電位調節配線３２を切断することで、各素子領域１１の回路を容易に成立させ、ウエハ状態のまま各素子領域の特性検査を行うことができる。その結果、品質管理を効率よく行うことができる。
　また、本実施形態に係る半導体基板の製造方法によれば、第二配線工程後に電極形成工程を行い、さらに電極形成工程後に電位調節解除工程を行うことにより、電極の高さが均一に制御された電極部の形成と、ウエハ状態での特性検査とを両立することができる。
　本実施形態では、配線層１３に電位調節配線３２を形成する例を説明したが、これに代えて、図１０に示す変形例のように、拡散層１２に電位調節配線３２が形成されてもよい。また、電位調節解除工程の具体的態様はレーザ光照射に限られない。例えば２つの電極間に電圧を印加し、発生する熱により電位調節配線を溶断して電位調節状態を解除してもよい。拡散層に形成した電位調節配線をレーザ光で切断する場合は、拡散層の他の領域に影響を与えないように、電位調節配線の形成位置やレーザ光の照射態様に注意する必要があるため、電圧印加を用いるのが特に有効である。
　（第二実施形態）
　本発明の第二実施形態について、図１１から図１４を参照して説明する。本実施形態に係る半導体基板と第一実施形態に係る半導体基板１との異なるところは、電位調節配線の形成位置および切断の態様である。なお、以降の説明において、既に説明したものと重複する構成については、同一の符号を付して重複する説明を省略する。
　図１１は、本実施形態に係る半導体基板５１における一つの素子領域の模式的断面図である。図１１に示すように、電位調節配線５２は、配線層１３上に形成された保護膜１４上に形成されている。なお、配線層１３の上面のうち、電極部２０が形成されていない領域が保護膜１４で被覆されていない場合には、電位調節配線５２が配線層１３上に形成されてもよい。電位調節配線５２の材料としては、導電性樹脂等が挙げられる。導電性樹脂としては、樹脂に導電性のフィラー等を混合したもの、樹脂自体が導電性を有するもののいずれも用いることができる。
　半導体基板５１の製造手順について説明する。拡散層１２を形成した後、回路配線３１を含む配線層１３を形成する。続いて、図１２に示すように、配線層１３上に電極パッド２１および電位調節配線５２を形成する。電位調節配線５２の形成は、電極パッド２１形成の前後いずれに行われてもよい。また、電位調節配線５２を電極パッド２１と同一の材料で形成する場合は、電極パッド２１と電位調節配線５２とが同時に形成されてもよい。
　続いて、図１３に示すように、第一実施形態と同様に無電解めっきにより電極本体２２を形成する。各電極パッド２１の電位は、電位調節配線５２により均一化されているため、各電極２０ａの高さが均一に制御された電極部２０が形成される。
　電極部２０の形成後、めっきレジスト層１０１を除去すると、図１１に示す半導体基板５１が完成する。その後アッシング処理を行うと、図１４に示すように電位調節配線５２が消失あるいは切断されて、電位調節が解除され、回路配線３１による回路が成立する。アッシング処理が終了すると、半導体基板５１は、特性検査可能な半導体基板５１ａとなる。
　本実施形態に係る半導体基板５１においても、第一実施形態と同様に、電極の高さが均一に制御された電極部を備えながら、電位調節配線を切断することによりウエハ状態での特性検査が可能な半導体基板を提供することができる。また、電位調節配線を配線層１３上に形成することで、配線層１３内に電位調節配線を形成する領域を確保する必要がなくなるという利点もある。
　本実施形態では、電位調節配線切断工程がアッシングにより行われる例を説明したが、これに代えて、第一実施形態と同様に、レーザ光の照射や電圧印加が用いられてもよい。また、電位調節配線５２の材料としては、導電性樹脂の他に金、銅、ニッケル、およびこれら金属の少なくとも一つを含む合金等の金属を用いることができる。電位調節配線５２の材料に金属を用いる場合には、アッシング処理に代えてレーザ光の照射や電圧印加を行うことで、電位調節配線５２を切断することができる。
　上述の各実施形態では、素子領域内の電極パッドすべてが電位調節配線で電気的に接続される例を説明したが、これに代えて、図１５に示す変形例のように、電極部２０の電極２０ａを数グループ（図１５では一例として４グループの例を示している。）にわけ、グループ内の電極２０ａの電極パッド２１すべてが電位調節配線３２により接続される構成としてもよい。このようにしても、グループ内で電極２０ａの高さが均一化される結果、電極部２０全体としての高さバラつきが抑えられ、一定の効果を得ることができる。
　また、上述の各実施形態に係る半導体基板には、拡散層で形成される半導体素子だけでなく、別途半導体素子を形成した半導体チップや半導体チップを内蔵した半導体パッケージ等が各素子領域に搭載あるいは内蔵されてもよい。
　さらに、上述の各実施形態では、一種類の素子領域が複数形成された半導体基板の例を説明したが、これに代えて、素子としての機能や電極の配置態様等が異なる複数の素子領域が形成されてもよい。このような場合でも電位調節配線により、素子領域ごとに電極の高さが均一化されるため、電極の高さバラつきを抑えた半導体基板を製造することができる。
　以上、本発明の好ましい実施形態を説明したが、本発明はこれらの実施形態に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
　上記各実施形態に係る半導体基板の製造方法によれば、電極高さのバラつきをおさえつつ、ウエハ状態で電気的特性検査を行うことも可能な半導体基板を製造することができる。また、上記各実施形態に係る半導体基板によれば、電極高さのバラつきを抑えることができる。
　１、５１　半導体基板
　１ａ、５１ａ　半導体基板
　１０　基板部
　１１　素子領域
　２０　電極部
　２０ａ　電極
　２１　電極パッド
　２２　電極本体
　３１　回路配線
　３２、５２　電位調節配線

Claims (14)

  1. 　半導体素子として機能し得る素子領域が複数設けられ、前記素子領域に、電極パッドの上に電極本体が設けられた電極を複数有する電極部が形成されている半導体基板の製造方法であって、
    　基板部に複数の前記素子領域を形成する素子形成工程と、
    　前記素子領域と接続された回路配線を形成する第一配線工程と、
    　複数の前記電極パッドを形成する電極パッド形成工程と、
    　複数の前記電極パッドの少なくとも一部を電気的に接続する電位調節配線を形成する第二配線工程と、
    　前記第二配線工程後に、無電解めっきにより前記電極パッド上に前記電極本体を形成する電極形成工程と、
    　前記電極形成工程後に、前記電位調節配線による接続を解除する電位調節解除工程と、
    　を備える半導体基板の製造方法。
  2. 　前記第一配線工程と前記第二配線工程とが同時に行われる
    　請求項１に記載の半導体基板の製造方法。
  3. 　前記素子形成工程と前記第二配線工程とが同時に行われる
    　請求項１に記載の半導体基板の製造方法。
  4. 　前記電極パッド形成工程と前記第二配線工程とが同時に行われる
    　請求項１に記載の半導体基板の製造方法。
  5. 　前記電位調節配線が導電性樹脂により形成される
    　請求項１に記載の半導体基板の製造方法。
  6. 　前記電位調節解除工程がレーザ光の照射により行われる
    　請求項１から５のいずれか一項に記載の半導体基板の製造方法。
  7. 　前記電位調節解除工程がアッシング処理により行われる
    　請求項５に記載の半導体基板の製造方法。
  8. 　前記電位調節解除工程が前記電極間への電圧印加により行われる
    　請求項１から５のいずれか一項に記載の半導体基板の製造方法。
  9. 　前記電位調節配線は、前記素子領域内のすべての前記電極を電気的に接続するように形成される
    　請求項１から８のいずれか一項に記載の半導体基板の製造方法。
  10. 　複数の前記電極は、複数のグループに分けられており、
    　前記電位調節配線は、各々の前記グループにおいて、前記グループ内のすべての前記電極を電気的に接続するように形成される
    　請求項１から８のいずれか一項に記載の半導体基板の製造方法。
  11. 　半導体素子として機能し得る素子領域が複数設けられた基板部と、
    　前記基板部上に形成された電極パッドと、前記電極パッド上に形成された電極本体とを有する複数の電極から構成され、前記素子領域に設けられた電極部と、
    　前記素子領域および前記電極の少なくとも一方に接続され、前記素子領域が半導体素子として機能するための回路を構成する回路配線と、
    　前記回路と無関係に複数の前記電極を電気的に接続する電位調節配線と、
    　を備える半導体基板。
  12. 　前記電位調節配線が導電性樹脂で形成されている
    　請求項１１に記載の半導体基板。
  13. 　前記電位調節配線により、前記素子領域内の前記電極のすべてが電気的に接続されている
    　請求項１１または１２に記載の半導体基板。
  14. 　複数の前記電極は、複数のグループに分けられており、
    　前記電位調節配線は、各々の前記グループにおいて、前記グループ内のすべての前記電極を電気的に接続している
    　請求項１１または１２に記載の半導体基板。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109657A (ja) * 1991-10-21 1993-04-30 Nec Corp 半導体装置の製造方法
JPH0955398A (ja) * 1995-08-10 1997-02-25 Murata Mfg Co Ltd 半導体装置の製造方法
JP2002217196A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2006117963A (ja) * 2004-10-19 2006-05-11 Matsushita Electric Ind Co Ltd めっき装置、半導体基板および金属膜の形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124279A (ja) * 1998-10-19 2000-04-28 Nkk Corp ウエハバーンインに対応する半導体装置
KR100389037B1 (ko) * 2001-04-11 2003-06-25 삼성전자주식회사 플립 칩형 반도체소자 및 그 제조방법
US6667195B2 (en) * 2001-08-06 2003-12-23 United Microelectronics Corp. Laser repair operation
JP4058619B2 (ja) * 2001-10-25 2008-03-12 セイコーエプソン株式会社 半導体ウエハ
US7029761B2 (en) * 2003-04-30 2006-04-18 Mec Company Ltd. Bonding layer for bonding resin on copper surface
US7452803B2 (en) * 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
US8587124B2 (en) * 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
JP5532870B2 (ja) * 2009-12-01 2014-06-25 富士通セミコンダクター株式会社 半導体装置の製造方法
JP6021378B2 (ja) * 2012-03-29 2016-11-09 オリンパス株式会社 基板および半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05109657A (ja) * 1991-10-21 1993-04-30 Nec Corp 半導体装置の製造方法
JPH0955398A (ja) * 1995-08-10 1997-02-25 Murata Mfg Co Ltd 半導体装置の製造方法
JP2002217196A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2006117963A (ja) * 2004-10-19 2006-05-11 Matsushita Electric Ind Co Ltd めっき装置、半導体基板および金属膜の形成方法

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