JP2015053339A - 半導体基板およびその製造方法 - Google Patents

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Abstract

【課題】電極高さのバラつきをおさえつつ、ウエハ状態で電気的特性検査を行うも可能な、半導体基板の製造方法を提供する。【解決手段】半導体素子として機能し得る素子領域が複数設けられ、素子領域に、電極パッド２１上に電極本体２２が設けられた電極２０ａを複数有する電極部２０が形成されている半導体基板１の製造方法は、基板部１０に複数の素子領域を形成する素子形成工程と、素子領域と接続された回路配線３１を形成する第一配線工程と、複数の電極パッドを形成する電極パッド形成工程と、複数の電極パッドの少なくとも一部を電気的に接続する電位調節配線３２を形成する第二配線工程と、第二配線工程後に、無電解めっきにより電極パッド上に電極本体を形成する電極形成工程と、電極形成工程後に、電位調節配線による接続を解除する電位調節解除工程とを備える。【選択図】図２

Description

本発明は、半導体基板、より詳しくは、基材上に多数の電極が突出して形成された半導体基板およびその製造方法に関する。
システムの高機能化および小型化のために、より小型で高性能な半導体装置が要請され、電極として機能する微小なバンプが多数形成されたウエハ同士を接合する「シリコンウエハ直接接合」という手法が検討されている。シリコンウエハ直接接合は、ＭＥＭＳ（微小電気機械システム：Micro Electro Mechanical Systems）デバイスなどに用いられている。
シリコンウエハ直接接合において、バンプを介して、シリコンウエハ同士を電気的に接続するためには、ウエハに荷重をかける必要があるが、必要な荷重はバンプの数とともに増加する。例えば、８インチ（２３．２ｃｍ）のウエハ全面に径が１０μｍ程度のバンプが形成された場合、バンプの数は数億個になり、接合に必要な荷重は数トンになる。
ここで、バンプの高さにバラつきがあると、まず高く形成されたバンプに荷重が集中することになり、当該バンプへのダメージが懸念される。このため、接合荷重の低減を図るために、バンプの上面を研削や化学機械研磨（ＣＭＰ）等により平坦化することも検討されているが、数億個以上のバンプを均一にダメージなく平坦化することは容易ではなく、納期やコストの面でも問題がある。
この問題に関連して、特許文献１には、電位の異なる電極パッド間ではめっき工程における電極材料の析出量が異なる結果、電極パッド間で膜厚（すなわち電極の高さ）がばらつく問題が記載されている。そして、これを解決するために、電極パッド間を短絡するショート配線パターンをダイシングラインに形成してからめっきで電極を形成し、その後ダイシング工程でショート配線パターンを切断する方法が提案されている。このようにすると、ショート配線パターンによって電極パッド間の電位差が小さくなり、膜厚のばらつきを抑えることができる。
特開平９−５５３９８号公報
しかしながら、特許文献１に記載の方法では、ダイシングするまでショート配線パターンが存在するため、電極パッド間の接続態様が実際の回路とは異なっている。そのため、ウエハ状態で半導体装置のプローブ検査(電気的特性検査)を行うことができないという問題がある。
上記事情を踏まえ、本発明は、電極高さのバラつきをおさえつつ、ウエハ状態で電気的特性検査を行うことも可能な、半導体基板の製造方法を提供することを目的とする。
本発明の他の目的は、電極高さのバラつきが抑えられた半導体基板を提供することである。
本発明の第一の態様は、半導体素子として機能し得る素子領域が複数設けられ、前記素子領域に、電極パッド上に電極本体が設けられた電極を複数有する電極部が形成されている半導体基板の製造方法であって、基板部に複数の前記素子領域を形成する素子形成工程と、前記素子領域と接続された回路配線を形成する第一配線工程と、複数の前記電極パッドを形成する電極パッド形成工程と、複数の前記電極パッドの少なくとも一部を電気的に接続する電位調節配線を形成する第二配線工程と、前記第二配線工程後に、無電解めっきにより前記電極パッド上に前記電極本体を形成する電極形成工程と、前記電極形成工程後に、前記電位調節配線による接続を解除する電位調節解除工程とを備えている。
本発明の第二の態様は、半導体素子として機能し得る素子領域が複数設けられた基板部と、前記基板部上に形成された電極パッドと、前記電極パッド上に形成された電極本体とを有する複数の電極からなり、前記素子領域に設けられた電極部と、前記素子領域および前記電極の少なくとも一方に接続され、前記素子領域が半導体素子として機能するための回路を構成する回路配線と、前記回路と無関係に複数の前記電極を電気的に接続する電位調節配線とを備える半導体基板である。
本発明の半導体基板の製造方法によれば、電極高さのバラつきをおさえつつ、ウエハ状態で電気的特性検査を行うことも可能な半導体基板を製造することができる。
本発明の半導体基板によれば、電極高さのバラつきが抑えられた半導体基板とすることができる。
本発明の第一実施形態に係る半導体基板を示す平面図である。 同半導体基板における素子領域の一部を示す模式的断面図である。 同半導体基板における電位調節配線の配置例を示す模式図である。 同半導体基板の製造における一過程を示す図である。 同半導体基板の製造における一過程を示す図である。 同半導体基板の製造における一過程を示す図である。 同半導体基板の製造における一過程を示す図である。 同半導体基板の製造における一過程を示す図である。 追加工程後の同半導体基板を示す模式的断面図である。 同半導体基板の変形例における素子領域の一部を示す模式的断面図である。 本発明の第一実施形態に係る半導体基板における素子領域の一部を示す模式的断面図である。 同半導体基板の製造における一過程を示す図である。 同半導体基板の製造における一過程を示す図である。 追加工程後の同半導体基板を示す模式的断面図である。 本発明の変形例に係る同半導体基板における電位調節配線の配置例を示す模式図である。
本発明の第一実施形態について、図１から図１０を参照して説明する。
図１は、本実施形態の半導体基板１を示す平面図である。半導体基板１は、板状またはシート状の基板部１０を備えている。
基板部１０は、シリコンウエハで形成され、半導体素子として機能し得る素子領域１１が複数形成されている。本実施形態では、基板部１０として、三次元構造を有する素子領域１１が複数形成されたシリコンウエハが用いられている。
図１に示すように、複数の素子領域１１は、基板部１０の平面視において二次元配列されており、各素子領域１１に、複数の電極が同一レイアウトで形成された電極部が形成されている。
それぞれの素子領域１１の境界には、スクライブライン１５が形成されている。スクライブライン１５は、素子領域１１を個片化する際にダイシング等により切断されるものである。
図２は、半導体基板１における素子領域１１の一部を示す模式的断面図である。素子領域１１は、半導体素子として機能し得る拡散層１２と、電極部２０と拡散層１２とを電気的に接続する回路配線３１と、電極部２０の電極２０ａどうしを電気的に接続する電位調節配線３２とを備えている。
電極部２０は、各素子領域１１に形成されており、複数の電極２０ａを備える。各電極２０ａは、回路配線３１に接続された電極パッド２１と、電極パッド２１上に無電解メッキにより形成された電極本体２２とを備えている。電極パッド２１および電極本体２２は金属で形成されており、例えば、金、銅、ニッケル、およびこれら金属の少なくとも一つを含む合金等を材料として用いることができる。
回路配線３１および電位調節配線３２は、拡散層１２上に設けられた配線層１３内に形成されており、電極パッド２１は、配線層１３上に形成されている。配線層１３上面のうち、電極部２０が形成されていない領域は、保護膜１４で被覆されてもよい。
回路配線３１は、素子領域１１を半導体素子として機能させるための回路を構成するように拡散層１２と電極部２０の各電極２０ａとを接続している。電位調節配線３２は、図３に示す模式図のように、電極部２０のすべての電極２０ａが電気的に接続されるように形成されている。
電位調節配線３２による電極２０ａの接続は上述の回路とは無関係であり、電位調節配線３２は上述の回路構成に寄与しない。したがって、半導体基板１の各素子領域１１は、電位調節配線３２の存在により回路が成立しない状態となっており、このままでは半導体素子として機能しない。
上記のように構成された半導体基板１の製造手順の一例について説明する。
まず、図４に示すように、基板部となるシリコン基板１０ａ上に、複数の素子領域を含む拡散層１２を形成する（素子形成工程）。次に、図５に示すように、拡散層１２上に回路配線３１および電位調節配線３２を含む配線層１３を形成する。配線層１３を形成する工程は、回路配線３１を形成する第一配線工程と、電位調節配線３２を形成する第二配線工程とを含んでおり、本実施形態では、第一配線工程と第二配線工程とが同一プロセスで同時に行われている。
拡散層１２および配線層１３の形成には、公知の積層型半導体装置の手法を用いることができる。
続いて、図６に示すように、配線層１３上に電極パッド２１を形成して（電極パッド形成工程）から、電極パッド２１の位置に対応した開口１０１ａを有するめっきレジスト層１０１を形成する。
続いて、電極本体の材料を用いた無電解めっきを行い、図７に示すように、開口１０１ａ内の電極パッド２１上に電極本体２２を形成する（電極形成工程）。無電解めっきにより電極本体を形成する場合、電極本体の成長速度は、電極パッドの電位によりバラつく。各電極パッドの電位は、電極パッドの平面視面積や電極パッドが接続されている拡散層の部位等の諸条件により変化するが、本実施形態では、すべての電極パッド２１が電位調節配線３２により電気的に接続されているため、上記諸条件に関わらずすべての電極パッドの電位は同一ないし略同一となる。したがって、電極本体２２は、すべての電極パッド上でほぼ同速度で成長しつつ形成されるため、電極２０ａごとの高さのバラつきが著しく抑えられた電極部２０が形成される。
電極部２０の形成後、めっきレジスト層１０１を除去すると、図８に示すように、半導体基板１が完成する。半導体基板１では、電極部２０において各電極２０ａの高さが均一に形成されているが、上述のように回路が成立していないため、このままでは素子領域１１が形成する半導体素子の特性を検査することはできない。
そこで、追加工程として、半導体基板１の上面にレーザ光を照射し、図９に示すように、各素子領域１１を個片化せずに電位調節配線３２をすべて切断する（電位調節解除工程）。これにより、半導体基板１は、特性検査可能な半導体基板１ａとなる。半導体基板１ａにおいては、各素子領域１１において回路が成立しているため、ウエハ状態のまま各素子領域１１の特性検査を行うことが可能である。
特性検査終了後、ダイシング等により各素子領域１１を個片化すると、個片化された素子領域それぞれが半導体装置として完成する。
以上説明したように、本実施形態の半導体基板１によれば、電位調節配線３２を備えるため、無電解めっきで形成する電極本体２２の高さバラつきを著しく抑え、電極２０ａの高さが均一に制御された電極部２０を備えた半導体基板とすることができる。
また、形成後に電位調節配線３２を切断することで、各素子領域１１の回路を容易に成立させ、ウエハ状態のまま各素子領域の特性検査を行うことができる。その結果、品質管理を効率よく行うことができる。
また、本実施形態の半導体基板の製造方法によれば、第二配線工程後に電極形成工程を行い、さらに電極形成工程後に電位調節解除工程を行うことにより、電極の高さが均一に制御された電極部の形成と、ウエハ状態での特性検査とを両立することができる。
本実施形態では、配線層１３に電位調節配線３２を形成する例を説明したが、これに代えて、図１０に示す変形例のように、拡散層１２に電位調節配線３２が形成されてもよい。また、電位調節解除工程の具体的態様はレーザ光照射に限られない。例えば２つの電極間に電圧を印加し、発生する熱により電位調節配線を溶断して電位調節状態を解除してもよい。拡散層に形成した電位調節配線をレーザ光で切断する場合は、拡散層の他の領域に影響を与えないように、電位調節配線の形成位置やレーザ光の照射態様に注意する必要があるため、電圧印加を用いるのが特に有効である。
本発明の第二実施形態について、図１１から図１４を参照して説明する。本実施形態の半導体基板と第一実施形態の半導体基板１との異なるところは、電位調節配線の形成位置および切断の態様である。なお、以降の説明において、既に説明したものと重複する構成については、同一の符号を付して重複する説明を省略する。
図１１は、本実施形態の半導体基板５１における一つの素子領域の模式断面図である。図１１に示すように、電位調節配線５２は、配線層１３上に形成された保護膜１４上に形成されている。なお、配線層１３上面のうち、電極部２０が形成されていない領域が保護膜１４で被覆されていない場合には、電位調節配線５２が配線層１３上に形成されてもよい。
電位調節配線５２の材料としては、導電性樹脂等が挙げられる。導電性樹脂としては、樹脂に導電性のフィラー等を混合したもの、樹脂自体が導電性を有するもののいずれも用いることができる。
半導体基板５１の製造手順について説明する。
拡散層１２を形成した後、回路配線３１を含む配線層１３を形成する。続いて、図１２に示すように、配線層１３上に電極パッド２１および電位調節配線５２を形成する。電位調節配線５２の形成は、電極パッド２１形成の前後いずれに行われてもよい。また、電位調節配線５２を電極パッド２１と同一の材料で形成する場合は、電極パッド２１と電位調節配線５２とが同時に形成されてもよい。
続いて、図１３に示すように、第一実施形態と同様に無電解めっきにより電極本体２２を形成する。各電極パッド２１の電位は、電位調節配線５２により均一化されているため、各電極２０ａの高さが均一に制御された電極部２０が形成される。
電極部２０の形成後、めっきレジスト１０１を除去すると、図１１に示す半導体基板５１が完成する。その後アッシング処理を行うと、図１４に示すように電位調節配線５２が消失あるいは切断されて、電位調節が解除され、回路配線３１による回路が成立する。アッシング処理が終了すると、半導体基板５１は、特性検査可能な半導体基板５１ａとなる。
本実施形態の半導体基板５１においても、第一実施形態と同様に、電極の高さが均一に制御された電極部を備えながら、電位調節配線を切断することによりウエハ状態での特性検査が可能な半導体基板とすることができる。
また、電位調節配線を配線層１３上に形成することで、配線層１３内に電位調節配線を形成する領域を確保する必要がなくなるという利点もある。
本実施形態では、電位調節配線切断工程がアッシングにより行われる例を説明したが、これに代えて、第一実施形態と同様に、レーザ光の照射や電圧印加が用いられてもよい。
また、電位調節配線５２の材料としては、導電性樹脂の他に金、銅、ニッケル、およびこれら金属の少なくとも一つを含む合金等の金属を用いることができる。電位調節配線５２の材料に金属を用いる場合には、アッシング処理に代えてレーザ光の照射や電圧印加を行うことで、電位調節配線５２を切断することができる。
以上、本発明の各実施形態について説明したが、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において構成要素の組み合わせを変えたり、各構成要素に種々の変更を加えたり、削除したりすることが可能である。
例えば、上述の実施形態では、素子領域内の電極パッドすべてが電位調節配線で電気的に接続される例を説明したが、これに代えて、図１５に示す変形例のように、電極部２０の電極２０ａを数グループ（図１５では一例として４グループの例を示している。）にわけ、グループ内の電極２０ａの電極パッド２１すべてが電位調節配線３２により接続される構成としてもよい。このようにしても、グループ内で電極２０ａの高さが均一化される結果、電極部２０全体としての高さバラつきが抑えられ、一定の効果を得ることができる。
また、本発明の半導体基板には、拡散層で形成される半導体素子だけでなく、別途半導体素子を形成した半導体チップや半導体チップを内蔵した半導体パッケージ等が各素子領域に搭載あるいは内蔵されてもよい。
さらに、上述の各実施形態では、一種類の素子領域が複数形成された半導体基板の例を説明したが、これに代えて、素子としての機能や電極の配置態様等が異なる複数の素子領域が形成されてもよい。このような場合でも電位調節配線により、素子領域ごとに電極の高さが均一化されるため、電極の高さバラつきを抑えた半導体基板とすることができる。
１、５１ 半導体基板
１ａ、５１ａ 半導体基板
１０ 基板部
１１ 素子領域
２０ 電極部
２０ａ 電極
２１ 電極パッド
２２ 電極本体
３１ 回路配線
３２、５２ 電位調節配線

Claims (14)

  1. 半導体素子として機能し得る素子領域が複数設けられ、前記素子領域に、電極パッド上に電極本体が設けられた電極を複数有する電極部が形成されている半導体基板の製造方法であって、
    基板部に複数の前記素子領域を形成する素子形成工程と、
    前記素子領域と接続された回路配線を形成する第一配線工程と、
    複数の前記電極パッドを形成する電極パッド形成工程と、
    複数の前記電極パッドの少なくとも一部を電気的に接続する電位調節配線を形成する第二配線工程と、
    前記第二配線工程後に、無電解めっきにより前記電極パッド上に前記電極本体を形成する電極形成工程と、
    前記電極形成工程後に、前記電位調節配線による接続を解除する電位調節解除工程と、
    を備える、半導体基板の製造方法。
  2. 前記第一配線工程と前記第二配線工程とが同時に行われる、請求項１に記載の半導体基板の製造方法。
  3. 前記素子形成工程と前記第二配線工程とが同時に行われる、請求項１に記載の半導体基板の製造方法。
  4. 前記電極パッド形成工程と前記第二配線工程とが同時に行われる、請求項１に記載の半導体基板の製造方法。
  5. 前記第二配線が導電性樹脂により形成される、請求項１に記載の半導体基板の製造方法。
  6. 前記電位調節解除工程がレーザ光の照射により行われる、請求項１から５のいずれか一項に記載の半導体基板の製造方法。
  7. 前記電位調節解除工程がアッシング処理により行われる、請求項５に記載の半導体基板の製造方法。
  8. 前記電位調節解除工程が前記電極間への電圧印加により行われる、請求項１から５のいずれか一項に記載の半導体基板の製造方法。
  9. 前記電位調節配線は、前記素子領域内のすべての前記電極を電気的に接続するように形成される、請求項１から８のいずれか一項に記載の半導体基板の製造方法。
  10. 前記複数の電極は、複数のグループに分けられており、前記電位調節配線は、各々の前記グループにおいて、前記グループ内のすべての前記電極を電気的に接続するように形成される、請求項１から８のいずれか一項に記載の半導体基板の製造方法。
  11. 半導体素子として機能し得る素子領域が複数設けられた基板部と、
    前記基板部上に形成された電極パッドと、前記電極パッド上に形成された電極本体とを有する複数の電極からなり、前記素子領域に設けられた電極部と、
    前記素子領域および前記電極の少なくとも一方に接続され、前記素子領域が半導体素子として機能するための回路を構成する回路配線と、
    前記回路と無関係に複数の前記電極を電気的に接続する電位調節配線と、
    を備える半導体基板。
  12. 前記電位調節配線が導電性樹脂で形成されている、請求項１１に記載の半導体基板。
  13. 前記電位調節配線により、前記素子領域内の前記電極すべてが電気的に接続されている、請求項１１または１２に記載の半導体基板。
  14. 前記複数の電極は、複数のグループに分けられており、前記電位調節配線は、各々の前記グループにおいて、前記グループ内のすべての前記電極を電気的に接続している、請求項１１または１２に記載の半導体基板。
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