JP2023516129A - 高帯域幅モジュール - Google Patents

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Abstract

モジュールが、複数の接触領域を有する基板と、スペーサ・チップ・アセンブリとを含む。スペーサ・チップ・アセンブリは、複数の電気的相互接続ピラーおよび複数の接触パッドをそれぞれ有する少なくとも第１および第２の半導体ダイと、スペーサ・ウェハとを含む。少なくとも第１および第２の半導体ダイはスペーサ・ウェハに固定され、スペーサ・ウェハは、少なくとも第１および第２の半導体ダイの接触パッドの第１の部分に結合された少なくとも第１および第２の半導体回路フィーチャを含む。スペーサ・ウェハは、接触パッドの第２の部分を介して少なくとも第１および第２の半導体ダイを電気的に結合する配線を含む。スペーサ・ウェハは、スペーサ・ウェハを貫いて形成された複数の穴を有する。複数の電気的相互接続ピラーは穴を貫いて延び、基板上の接触領域に固定される。

Description

本発明は、電気、電子、コンピュータの技術に関し、より詳細には半導体ダイなどの間の通信に関する。
半導体ダイは、引き続きより複雑になり、サイズが増大している。ウェハ上の欠陥密度により、こうしたより大型のダイは、不規則な欠陥によって影響を受ける機会がより多くなり、したがって歩留りが低くなる。歩留り損失を低減するために、ダイはサイズが分割されているが、十分に高速にチップ間で通信するために、より多くの量の入力／出力（Ｉ／Ｏ）を有する必要がある。
たとえば、人工知能（ＡＩ）での応用は高い電力を必要とし、シグナル・インテグリティ（signal integrity）がより問題となる。こうした電力およびシグナル・インテグリティの側面により、具体的には熱界面劣化および一様なボンド・ライン（bond line）に関する熱問題の解決に関して、より多くの要求が課される。このことは、単一のモジュール上に複数のダイおよび複数のタイプのダイを有することによって悪化する。したがって、前述の問題に対処することが当技術分野で求められている。
第１の態様から見ると、本発明は、複数の接触領域を有する基板と、スペーサ・チップ・アセンブリとを備えるモジュールを提供する。スペーサ・チップ・アセンブリは、複数の電気的相互接続ピラーおよび複数の接触パッドをそれぞれ有する少なくとも第１および第２の半導体ダイと、スペーサ・ウェハであって、前記少なくとも第１および第２の半導体ダイが前記スペーサ・ウェハに固定され、前記スペーサ・ウェハが、前記少なくとも第１および第２の半導体ダイの前記接触パッドの第１の部分に結合された少なくとも第１および第２の半導体回路フィーチャを含み、前記スペーサ・ウェハが、前記接触パッドの第２の部分を介して前記少なくとも第１および第２の半導体ダイを電気的に結合する配線を含み、前記スペーサ・ウェハが、前記スペーサ・ウェハを貫いて形成された複数の穴を有し、前記複数の電気的相互接続ピラーが前記穴を貫いて延び、前記基板上の前記接触領域に固定される、スペーサ・ウェハとを備える。
別の態様から見ると、本発明は、スペーサ・ウェハを設けることであって、前記スペーサ・ウェハが内面および外面を有し、前記スペーサ・ウェハが、前記外面に隣接する、少なくとも第１および第２の半導体回路フィーチャならびに配線を含む、設けることと、前記少なくとも第１および第２の半導体回路フィーチャならびに前記配線から間隔を置いて配置された、前記スペーサ・ウェハを部分的に貫く複数のトレンチを形成することと、複数の電気的相互接続ピラーおよび複数の接触パッドをそれぞれ有する第１および第２の半導体ダイを設けることであって、前記電気的相互接続ピラーが末端を有する、設けることと、前記複数の接触パッドを介して前記スペーサ・ウェハに前記第１および第２の半導体ダイを固定することであって、前記相互接続ピラーが前記トレンチ内に延び、前記接触パッドが前記配線および前記半導体回路フィーチャに結合され、スペーサ・チップ・アセンブリが形成される、固定することと、前記スペーサ・ウェハの前記内面を処理して、前記トレンチを開け、前記ピラーの前記末端を露出させることと、前記ピラーの前記末端に導電性接続材料（electrically conductive connective material）を塗布することと、前記ピラーの前記末端上の前記導電性接続材料を介して基板に前記スペーサ・チップ・アセンブリを固定することとを含む方法を提供する。
本発明の原理は、高帯域幅モジュール構造のための技術と、高帯域幅モジュール構造を作成するための工程についての技術とを提供する。一態様では、例示的モジュールは、複数の接触領域を有する基板と、スペーサ・チップ・アセンブリとを含む。スペーサ・チップ・アセンブリは、複数の電気的相互接続ピラーおよび複数の接触パッドをそれぞれ有する少なくとも第１および第２の半導体ダイと、スペーサ・ウェハとを含む。少なくとも第１および第２の半導体ダイはスペーサ・ウェハに固定され、スペーサ・ウェハは、少なくとも第１および第２の半導体ダイの接触パッドの第１の部分に結合された少なくとも第１および第２の半導体回路フィーチャを含む。スペーサ・ウェハは、接触パッドの第２の部分を介して少なくとも第１および第２の半導体ダイを電気的に結合する配線を含む。スペーサ・ウェハは、スペーサ・ウェハを貫いて形成された複数の穴を有する。複数の電気的相互接続ピラーは穴を貫いて延び、基板上の接触領域に固定される。
別の態様では、例示的方法が、内面および外面を有するスペーサ・ウェハを設けることを含む。スペーサ・ウェハは、外面に隣接する、少なくとも第１および第２の半導体回路フィーチャならびに配線を含む。別のステップは、少なくとも第１および第２の半導体回路フィーチャならびに配線から間隔を置いて配置された、スペーサ・ウェハを部分的に貫く複数のトレンチを形成することと、複数の電気的相互接続ピラーおよび複数の接触パッドをそれぞれ有する第１および第２の半導体ダイを設けることであって、電気的相互接続ピラーが末端を有する、設けることと、複数の接触パッドを介してスペーサ・ウェハに第１および第２の半導体ダイを固定することであって、相互接続ピラーがトレンチ内に延び、接触パッドが配線および半導体回路フィーチャに結合され、スペーサ・チップ・アセンブリが形成される、固定することとを含む。さらに別のステップは、スペーサ・ウェハの内面を処理して、トレンチを開け、ピラーの末端を露出させることと、ピラーの末端に導電性接続材料を塗布することと、ピラーの末端上の導電性接続材料を介して基板にスペーサ・チップ・アセンブリを固定することとを含む。
本明細書では、動作を「促進すること」は、動作を実施すること、動作を容易にすること、動作の実施を助けること、または動作を実施させることを含む。したがって、限定ではなく例として、あるプロセッサ上で実行中の命令が、動作を実施させ、または動作を実施することを援助するために適切なデータまたはコマンドを送ることによって、リモート・プロセッサ上で実行中の命令によって実施される動作を促進し得る。疑念を避けるために、動作主（actor）が動作を実施する以外のことによって動作を促進する場合、それでも動作は、何らかのエンティティまたはエンティティの組合せによって実施される。
本発明の技術は、かなり有益な技術的効果をもたらし得る。たとえば、１つまたは複数の実施形態は、高電力適用例にとって有益である、プロセッサ・ダイと下端基板との間の直接的接続を可能にすること、Ｓｉと接触することなく基板への信号の直接的接続を可能にすること（これにより、ＴＳＶ（シリコン貫通ビア）で生じ得る信号間の漏話が回避される）、様々なダイの間の高さの差を低減し、もしくはなくすこと、本質的に無制限の数のダイを有するモジュールを可能にすること、チップ結合操作（chip joining operation）中の短絡（shorting）の問題を低減し、もしくはなくすこと、各崩壊制御チップ接続（ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ（Ｃ４））についての複数のオーバハングならびに大型ウィンドウと個々の穴の組合せを可能にすること、基板の上で片持ちし（cantilever）、または基板より大きいがすべてのコーナでの支持を有するダイを支持する能力、同一の基板上の高温チップのため、およびマイクロチャネルまたは導波路の追加のためのガラスの追加を可能にすることのうちの１つまたは複数を提供する。
本発明のこれらおよび他の特徴および利点が、添付の図面と関連して読まれるべきである、本発明の例示的実施形態の以下の詳細な説明から明らかとなるであろう。
次に、以下の図に示されるように、単に例として、好ましい実施形態を参照しながら本発明が説明される。
従来技術による第１の高帯域幅モジュール設計を示す図である。 従来技術による第２の高帯域幅モジュール設計を示す図である。 従来技術による第３の高帯域幅モジュール設計を示す図である。 マルチチップ・モジュール（ＭＣＭ）と共に使用されるときのブリッジ技術の複雑さを示す図である。 スペーサを用いるマルチチップ・モジュール設計を示す図である。 図３の設計のスペーサの図である。 図５の設計のスペーサの図である。 本発明の一態様による、例示的製造工程でのステップを示す図である。 本発明の一態様による、例示的製造工程でのステップを示す図である。 本発明の一態様による、例示的製造工程でのステップを示す図である。 本発明の一態様による、例示的製造工程でのステップを示す図である。 本発明の一態様による、例示的製造工程でのステップを示す図である。 本発明の一態様による、例示的製造工程でのステップを示す図である。 本発明の一態様による、例示的製造工程でのステップを示す図である。 本発明の一態様による、例示的製造工程でのステップを示す図である。 本発明の一態様による、例示的製造工程でのステップを示す図である。 本発明の一態様による、例示的製造工程でのステップを示す図である。 本発明の一態様による、例示的製造工程でのステップを示す図である。 本発明の一態様による、例示的製造工程でのステップを示す図である。 図１９の可能な上面図の代替構成を示す図である。 本発明の一態様による、例示的製造工程での代替ステップを示す図である。 本発明の一態様による、例示的製造工程での代替ステップを示す図である。 本発明の一態様による、例示的製造工程での代替ステップを示す図である。 高熱流速ＳｉＣチップを可能にするためにガラスを使用する、本発明の一態様による、例示的製造工程での代替ステップを示す図である。 高熱流速ＳｉＣチップを可能にするためにガラスを使用する、本発明の一態様による、例示的製造工程での代替ステップを示す図である。 高熱流速ＳｉＣチップを可能にするためにガラスを使用する、本発明の一態様による、例示的製造工程での代替ステップを示す図である。
前述のように、半導体ダイは、引き続きより複雑になり、サイズが増大している。ウェハ上の欠陥密度により、こうしたより大型のダイは、不規則な欠陥によって影響を受ける機会がより多くなり、したがって歩留りが低くなる。歩留り損失を低減するために、ダイはサイズが分割されているが、十分に高速にチップ間で通信するために、より多くの量の入力／出力（Ｉ／Ｏ）を有する必要がある。
たとえば、人工知能（ＡＩ）での応用は高い電力を必要とし、シグナル・インテグリティがより問題となる。こうした電力およびシグナル・インテグリティの側面により、具体的には熱界面劣化および一様なボンド・ラインに関する熱問題の解決に関して、より多くの要求が課される。このことは、単一のモジュール上に複数のダイおよび複数のタイプのダイを有することによって悪化する。
ダイ間の高速通信を可能にするために、半導体製造工程で達成可能な配線寸法が役立つ。過去にはシリコン（Ｓｉ）ブリッジが試みられたが、これによってアセンブリが大きな問題となった。Ｓｉインターポーザが評価された。そのようなインターポーザで使用されるシリコン貫通ビア（ＴＳＶ）が、シグナル・インテグリティおよび電力送達に影響を及ぼす。ＴＳＶによって、スタンド・アロン構成部品としての部品調達についても問題が課される。Ｓｉインターポーザにより、サプライ・チェーン可用性が問題となり、ボンド・アンド・アセンブリ（bond and assembly）の問題も有する。
有利には、１つまたは複数の実施形態は、ダイ間のシリコン・ベースの配線を有するエンティティにわたる通信を可能にする構造を提供するが、ＴＳＶまたは両面めっき（dual-sided plating）の必要がない。１つまたは複数の実施形態は、複数のダイの積層上を占めるエリアに近づく最終的には大型のＳｉまたはガラス・フィーチャとなるものの中の通信スタイル構造を提供する（以下の図２０の考察を参照）。ＴＳＶを有するＳｉまたはガラス・インターポーザを作成する代わりに、キャプチャ・パッド（capture pad）を有するそれらの領域の通信フィーチャおよびバンピング（bumping）のみが生じる。
１つまたは複数の実施形態では、まず、密接な間隔で配置されたダイ間の高帯域幅通信を有する高密度領域を有するように大型のＳｉエンティティがウェハ・レベルで形成される。次いで、ウェハが、ダイ間の通信のためのマイクロ・バンプで、ウェハにダイを接続するためのアンカレッジ・ポイント（anchorage point）としてもパターニングされる。ウェハへのダイ取付けの前に、ダイ上の大型のピラーが通過することを可能にするために穴が形成される。次いで、ダイがウェハに取り付けられ、その後に各ダイのアンダーフィルが続く。
次いでウェハがオーバーモールドされ（over-mold）、すべてのダイがウェハに封入される。この時点で、ウェハの上端が研削され、ウェハ表面からのダイ／オーバーモールドの厚さが約４００μｍ以下に削減される。次いで、ウェハが、最終的基板となるものに沿って部分的にダイシングされる（以下の図１５の考察を参照）。この時点で、ウェハが反転され、ウェハが研削され、その後に化学的機械的研磨（ＣＭＰ）およびアッシュ（ash）が続き、Ｃｕピラーが現れ、同時にエンティティがシンギュレートされる（singulate）。
生じ得る複数の実施形態および代替実施形態がある。たとえば、基板がＳｉである場合、ウェハ・コアのためのデカップリング解決策を提供するためにＭＩＭ（金属－絶縁体－金属）コンデンサまたはディープ・トレンチ（ＤＴ：Deep Trench）コンデンサが追加され得、ＭＩＭコンデンサまたはＤＴコンデンサは、１から１０ＧＨｚの範囲の周波数雑音に対処し得る。基板がガラスである場合、薄膜コンデンサがまず追加され、その後にパターニングが続き、チップ間の高密度通信経路が作成され得る。同一の基板上でＳｉＣダイ技術とＳｉ技術を組み合わせることが望まれる場合、熱的に分離された領域を有するように、Ｓｉ基板内にガラスのアイランド（island）をまず追加することも可能である。こうしたガラス領域はまた、パッケージ内を冷却するためのマイクロチャネルまたは光学的もしくはフォトニック適用例のための導波路をも含み得る。研削後にダイシングを実施して、Ｃｕピラーが露出した後にＣｕピラーの先端にＣ４バンピングを有することも可能である。
図１～３は、いくつかの可能な従来技術高帯域幅モジュール設計を示す。図１は、（基板１０６内に埋め込まれた）埋込みブリッジ１０３を有する設計１０１を示す。有利には、ダイの特別な取扱いは不要である。しかしながら、３つ以上のダイを使用することが難しい；トレンチ積層が必要とされる；積層のためにソース（source）が必要とされる；ダイの間およびトレンチの周りの利用可能な配線スペースを失う可能性がある；積層のためにコストが約２倍に増大する；大型のＣ４がダイ１０５、１０７をブリッジ領域１０３から引き離すことがあり、その結果、歩留りが非常に低くなる。積層１０６内に１０３をトレンチングする（trench）とき、参照の必要、およびブリッジ自体よりもさらに大きい空間の物理的損失のために、トレンチングしたエリア、およびトレンチの周りのエリアをＣｕ配線のために使用することができない。Ｃｕワイヤは通常は厚さ約１５μｍであり、一方ビアは通常は厚さ２５～３０μｍである。ブリッジ１０３は厚さ約３００～４００μｍであり得、その結果、利用可能な配線エリアが失われる。大型のはんだボール１０２および小型のはんだボール１０４に留意されたい。
図２は、外部ブリッジ１２３を有する設計１２１を示す。有利には、標準積層が利用され得、設計は、ダイ１２５、１２７がブリッジに適切に接続されることを保証し、すべての構成要素が容易にソーシングされ（source）得、設計は、ブリッジ・シャドー（bridge shadow）の下で配線するための全能力を維持する。しかしながら、３つ以上のダイを使用することが難しい；取扱いがブリッジを破壊し得る；特別な固定具が必要とされる；ギャップを増大させるためにダイ上にＣｕピラーをめっきすることが必要であり得る。大型のはんだボール１２２および小型のはんだボール１２４に留意されたい。
図３は、スペーサ１４３を有する設計１４１を示す。有利には、標準積層が利用され得、設計は、ダイ１４５、１４７がスペーサに適切に接続され、すべての構成要素が容易にソーシングされ得、設計は、あらゆる場所を配線するための全能力を維持し、４つ以上のダイを問題なく有することが可能である。しかしながら、１５０から２００μｍの厚さのＣｕピラー１４９のめっきが通常は必要とされる（混乱を避けるため、いくつかのピラーだけが番号付けされる）。はんだボール１４４にも留意されたい。
図４を参照すると、高いボンド・アンド・アセンブリ（ＢＡ）歩留りで複数の薄いブリッジ１６１を位置合せして利用する必要により、複雑さが増す。適切なＢＡ工程は、すべてのものをまとめることで問題に直面しないようなものとなる。望ましくは、少なくとも９８％の最終的歩留りを有する工程が利用されるべきである。位置合せ工程自体がＢＡ中に１％の損失となり得る。位置合せおよび反転の工程は、別の１％の低下（fallout）を有し得る。途中で何らかの問題がある場合、はんだぬれ不良（non-wet）および電気的応答不良のためにさらに５から１０％の低下となり得る。図４の状況により、永続的キャリアが必要とされ得るので、利用可能な熱的解決策も限定され得る。ダイ１６２－１、１６２－２、１６２－３、および１６２－４に留意されたい。図１６３はダイ１６２－４の詳細である。非限定的な例では、幅は１９，５００μｍであり、高さＨは２５，６００μｍである。ブリッジ・フットプリントが１６５で示され、その長さ寸法は、たとえば９６２６μｍであり得る。
図５は、スペーサ１８３を用いる設計１８１を示す。有利には、標準積層が利用され得、設計は、ダイ１８５、１８７がスペーサに適切に接続されることを保証し、すべての構成要素が容易にソーシングされ得、設計は、あらゆる場所を配線するための全能力を維持し、設計は、すべてのダイを物理的に取り付けることを可能にし、取扱いを容易にする。さらに、４つ以上のダイを問題なく有することが可能であり、穴との位置合せ公差の問題が低減または解消され、電力およびグランド用により大型のＣ４を、信号用により小型のＣ４を供給することが可能であり、高アスペクト・フォトレジストめっき（high aspect photoresist plating）の必要が低減される。しかしながら、１５０から２００μｍの厚さのＣｕピラー１４９のめっきが通常は必要とされ、図３の構成と比べて、ダイの何らかの修正が必要とされ得る。はんだボール１５７にも留意されたい。
図６は、上部で、ダイ１４５、１４７、１４６、１４８に関して、図３の設計１４１のスペーサ１４３の図を示す。図は、基板１０６を省略して、図３を「上から」見ている（断面線ＶＩ－ＶＩを参照）。図６の下部は、ピラー１４９を収容するための穴１４２を含むスペーサ１４３の詳細１９１を示す。そのような設計は、たとえば１５，０００個の穴、アンダー・バンプ・メタラジー（ＵＢＭ：under bump metallurgy）での８０μｍ Ｃｕピラーを、および約１００μｍの直径の穴を含み得る。有利には、ダイ設計には影響がない。しかしながら、側壁パッシベーションが重要であり、この手法は、フォトレジスト工程の解像度によって限定される。
図７は、上部で、ダイ１８５、１８７、１８６、１８８に関して、図５の設計１８１のスペーサ１８３の図を示す。図は、基板１０６を省略して、図５を「上から」見ている（断面線ＶＩＩ－ＶＩＩを参照）。図７の下部は、ＡＩ適用例に適した混合ＵＢＭ１９５を収容するための（図６と比べて）大きい穴１９３を含むスペーサ１８３の詳細１９２を示す。そのような設計は、たとえば４つの大きい穴、アンダー・バンプ・メタラジー（ＵＢＭ）での１００＋μｍ Ｃｕピラー、および辺当たり約９００μｍの正方形の穴を含み得る。有利には、側壁パッシベーションはそれほど重要ではなく、この手法は、フォトレジスト工程の解像度によって限定されない。
さらに、混合ＵＢＭが可能であり、より高電力のサポートが可能となる。一方、ダイ設計が影響を受ける。
次に、ヘテロジニアス・インテグレーション（ＨＩ：heterogeneous integration）を使用するスペーサを考慮する。ＨＩは、機能を改善し、動作特性を改善するための、複数の別々に製造された構成要素の単一のチップ上へのアセンブリおよびパッケージングを指す。ヘテロジニアス・インテグレーションは、異なる機能、異なる工程技術、時には別々の製造業者の構成要素のパッケージングを可能にする。組み合わされたデバイスの機能（たとえば、プロセッサ、信号プロセッサ、キャッシュ、センサ、フォトニック、ＲＦ、およびＭＥＭＳ）および技術（たとえば、ダイ・サイズについて最適化されたものと、低電力について最適化された別のもの）は様々であり得る。図８を参照すると、１つまたは複数のスペーサがそれから製造されるべきウェハ２３１に留意されたい。ウェハは、たとえば直径６インチ、８インチ、または１２インチ（それぞれ１５、２０、または３０センチメートル）であり得る。たとえば３５μｍの厚さであり得る、高密度配線２３３、接点２３２、およびコンデンサ２３５にも留意されたい。図９では、（たとえば、標準リソグラフィおよびアッシング工程を使用して）パターニングおよびアッシングし、たとえば８０μｍの深さであり得る穴２３７を生成する。２３９からわかるように、１つまたは複数の実施形態では、ウェハ縁部を全層で維持する。図１０では、１００μｍのＣｕピラー２４３およびパッド２４５を有する１つまたは複数のダイ２４１を２パスめっきする（two-pass plate）。本明細書で与えられる特定の寸法は例示的なものであり、他の実施形態は異なる寸法を有し得ることに留意されたい。図１１では、１つまたは複数のチップ２４１をウェハ２３１に接合する。ピラー２４３が穴２３７内に配置され、パッド２４５がキャップ２３５とかみ合う。図１２では、アンダーフィル２４７を穴２３７内に塗布する（混乱を避けるため、図１３では穴は番号付けされていない）。図１３では、オーバーモールド２４９を塗布する。配線２３３は、たとえばデュアル・ダマシン技術を使用して、たとえば上を覆う窒化物のキャップを有する酸化物内で行われ得る。パッド２３２は、たとえば、パッドの下の窒化物のみを開くことによって形成され得る。パッド２３２はパッド２４５に接合される（接合後は単一のエンティティとして示される）。様々な従来のアンダーフィルおよびオーバーモールド材料が利用され得る。
図１４では、上面を研削し、その結果、オーバーモールドはダイ２４１の間と、外側縁部（outboard edge）のみに存在する。図１５（「研削前ダイシング」工程）では、２５１からわかるように、（たとえば、任意選択でレーザを使用して、標準機械ダイシング（standard mechanical dicing）工程を介して）部分的にダイシングする。図１６では、下面を（後方）研削し、化学的機械的研磨（ＣＭＰ）およびアッシングを実施して、個々のスペーサ／チップ・アセンブリ２５３に分離し（図１７の得られるシンギュレーションを参照）、ピラー２４３の下端を露出させる。図１７は、シンギュレートされたスペーサ／チップ・アセンブリ２５３を示す。図１８では、ディップ可能ペースト（dippable paste）２５５をピラー２４３の下端に塗布する。図１９では、ピラー２４３（混乱を避けるため、図２０では番号付けされていない）の下端のディップ可能ペースト２５５を介して基板２５７に取り付ける。図２０は、ダイ２４１の異なる構成を有する代替平面図２５９、２６１、２６３を示す。オーバーモールド２４９（本質的に、本明細書の別の箇所で考察されるように、スペーサ・チップ・アセンブリの平面から見た輪郭）は、ダイ２４１自体の輪郭よりも大きいことに留意されたい。比較すると、従来技術のシリコン・ブリッジ手法は、ダイ自体よりもずっと小さい輪郭の、ダイ間の小さいブリッジ・エンティティを有する。従来技術のシリコン・インターポーザ設計は、図２０に示される実施形態と類似のサイズを有し得るが、信号漏話の傾向があるシリコン貫通ビア（ＴＳＶ）を必要とし、かなりの電力を搬送するには小さ過ぎ、シリコン内の電力再分配を必要とするので望ましくない。さらに、１つまたは複数の実施形態は、Ｃ４めっきの代わりにディップ可能ペーストの使用を可能にし、このことは著しいコストの利点を有する。いくつかの例では、ピラー２４３はディップ可能ペーストまたはＣ４を備える必要がなく、むしろすべてのはんだが基板２５７上に設けられることに留意されたい。しかしながら、これにより、（はんだ材料の銅酸化物と酸化物の両方を除去することができる）適切な互換フラックス材料またはギ酸環境の使用に関する問題が生じる。平面から見ると（すなわち、図１９を見下ろすと）、相互接続２４３は、平面図エリアのたとえば３０％を占め、平面図エリアの残り（７０％）はアンダーフィル２４７で充填される。しかしながら、表面張力のために、アンダーフィルは約２０μｍ未満のギャップに浸入することができないことがある。１つまたは複数の実施形態では約６０μｍのギャップが適切であることを本発明者らは発見した。たとえば、図１６では、ピラー２４３は、表面から外に約６０μｍ突出し得る。フォトレジストでピラー２４３を作成するとき、約４：１のアスペクト比（長さ：直径）が、達成可能な最大のものであり得る。これにより、ピラーの最小直径が実質的に限定される。いくつかの実施形態ではディップ可能銅ペーストが使用される。１つまたは複数の実施形態では、ＳｎＢｉペースト、スズ－銀－銅（ＳＡＣ）ディップ可能ペーストなどの無鉛ディップ可能はんだペーストが利用される。１つの適切なペーストの供給元は、Ｄｙｃｏｔｅｃ Ｍａｔｅｒｉａｌｓ Ｌｔｄ．、Ｓｗｉｎｄｏｎ、Ｗｉｌｔｓｈｉｒｅ、ＳＮ５ ７ＳＷ Ｅｎｇｌａｎｄである。本発明者らは、銅ボンドは脆性があり得、一方、はんだは熱膨張係数（ＣＴＥ）不整合をより良好に許容することができることを発見した。
いくつかの実施形態では、曲がった縁部を作成するために研削前にプラズマ・ダイシングが実施されることは注目に値する。
図２１を参照すると、代替手法では、下面を研削し、ダイシングを行わずに化学的機械的研磨（ＣＭＰ）およびアッシングを実施して、ピラー２４３の下端を露出させる。図２２では、Ｃ４めっきを実施して、ピラーの端部ではんだドット２６５を得る（混乱を避けるため、図２２ではピラーは番号付けされていない）。次いで、図２３でシンギュレーションが実施され、個々のスペーサ／チップ・アセンブリ２５３が得られる。１つまたは複数の実施形態では従来のＣ４材料が使用され得る。処理するためにキャリアを必要とする１００μｍの厚さのスタンド・アロン・インターポーザとは異なり、本明細書で開示される１つまたは複数のスペーサ実施形態は、ダイとスペーサの厚さを有し、たとえば、めっきのためにＣｕピラーを露出させた後に約５００μｍの厚さである。有利には、これにより、キャリアおよび後続の解放層の必要がなくなる。
代替手法では、ウィンドウの代わりに穴が追加されるべきである場合は特に、アッシング工程で利用されたレジストを除去する前に、たとえば窒化物または酸化物堆積を介して、パッシベーションが実施され得る。
図２４を参照すると、代替手法では、マイクロ・バンピングの前に、ポケット２７１をアッシングし、永続的接着剤（permanent adhesive）と共にガラス２７３を追加する。図２５では、ガラス２７３（図２５では番号付けされていない）をプラズマ・アッシングし（plasma ash）て穴２７５を形成する。図２６では、穴２７５に配置されるＣｕピラー２７９と共に１つまたは複数のＳｉＣチップ２７７－２を取り付け、Ｓｉチップ２７７－１が、たとえば、前述のように形成された他の穴を貫くピラーを介して取り付けられ得る（混乱を避けるため、図２６では穴には符号が付けられていない）。したがって、たとえば、第１のチップ２７７－１はシリコン・チップであり得、第２のチップ２７７－２はＳｉＣチップであり得る。当技術分野で周知の任意の適切なタイプのガラスまたは接着剤が使用され得、１つまたは複数の実施形態では、Ｓｉと同様の熱膨張係数（ＣＴＥ）を有するガラスが望ましい。フィラーの必要を避けるためにエポキシが使用され得る。フィラーは同程度のＣＴＥを有することになるからである。
基板（１つまたは複数の実施形態が属するベース・キャリア（base carrier））は、たとえば半導体材料、ガラス、またはセラミックから作成され得る。いくつかの例では、要素２５７が要素２３１と同一のＣＴＥを有し得る。そのようなケースでは、たとえば、Ｃｕ－Ｃｕジョイント（Cu-Cu joint）が実現可能である。互いに対する２つの収縮中に変形し得るジョイントを有することについての問題が少ないからである。たとえば、研削の前に（たとえば、図１５で）（ブレード・ダイシングに対して）プラズマ・ダイシングが使用される場合、穴、ウィンドウ、および角のある縁部が容易に形成され得る。１つまたは複数の実施形態は、ダイ間通信を接続し、基板に固定するためにダイ側にマイクロ・パッド２３２を含む。１つまたは複数の実施形態は、基板の厚さよりも５０μｍ高い、ダイ側の、はんだを有する、または有さないＣｕピラー２４３を含む。デカップリング・コンデンサ２３５が基板内に位置し、または基板上に（構成に応じて上面または下面に）配置され得る。Ｃｕピラーに加えて、ピラーはＮｉキャップを有するＣｕピラーであり得る。Ｎｉキャップはまた、たとえばＣｕ／Ｎｉの層を使用する、リフローされないはんだであり得る。技術的には、（持続時間の）長いめっき工程を必要とするが、Ｎｉのみのピラーが使用され得る。
有利には、１つまたは複数の実施形態は、様々なダイの間の高さの差をなくし；無制限の数のダイを可能にし、チップ接合中の短絡の問題を回避し、かつ／または各Ｃ４接続についての複数のオーバハングならびに大型ウィンドウおよび個々の穴の組合せを可能にする。
１つまたは複数の実施形態は、ヘテロジニアス・インテグレーションを使用してウェハ・レベルでアセンブルされた数百から数千のＣ４の通過に対処するために大型ウィンドウ開口と小型開口の混合を用いるダイ間通信のための高密度配線を用いる高帯域幅モジュールを提供し；基板の上で片持ちし、または基板より大きいがすべてのコーナを支持するダイを支持し得、かつ／または同一の基板上の高温生成チップのため、およびマイクロチャネルまたは導波路の追加のためのガラスの追加を可能にする。
実際に、１つまたは複数の実施形態は、Ｓｉインターポーザの制限内でＳｉ技術を使用して複数のダイをアセンブルするための解決策を提供する。１つまたは複数の実施形態は、相互接続が通過するための大型開口との自己位置合せを可能にする。
１つまたは複数の実施形態は、ヘテロジニアス・インテグレーション構造およびヘテロジニアス・インテグレーション構造を製造する工程を提供する。関係する態様は、１）費用のかかるＴＳＶではなく、低コストシリコン／ガラス／モールド貫通垂直相互接続アクセス（low cost through silicon/glass/mold vertical interconnect access）を製造する方法、２）従来のはんだめっきではなく、ボンド・アンド・アセンブリの助けとなるディップ可能ペーストを使用することを含む。
１つまたは複数の実施形態は、水平面内のダイ間接続、垂直接続のための低コスト開口との接続のためのピラー、または最終的接続のためのディップ可能はんだペーストの使用、あるいはその組合せを実現する。１つまたは複数の実施形態は、側部と比べて、デバイスの能動側（active side）に形成される従来の低コスト接続を利用する。いくつかの実施形態は、別のＳｉとの面間接続（face to face connection）を可能にする。Ｓｉデカップリング・コンデンサに加えて、スペーサは、その中に相変化メモリまたは他のメモリをも有し得、グラフィックス処理装置（ＧＰＵ）またはアクセラレータあるいはその両方のための使用を可能にする。１つまたは複数の実施形態では、製造工程中にピラーをアンダーフィルすることにより、次いでピラーが、ディップ可能はんだペーストの使用が可能となるように標準ＣＭＰおよびアッシング工程で十分に凹められ得る。実際に、１つまたは複数の実施形態では、ピラーがアンダーフィル内に埋め込まれ、ピラーの先端がディップ可能はんだペーストのために露出する。１つまたは複数の実施形態が、従来の積層ダイまたは相互接続のための（ガラスなどの中の）めっきスルー・ホール・ビアあるいはその両方を使用することなく形成される。１つまたは複数の実施形態が、ウェハ間またはＰＣＢ間ボンディング（ＰＣＢ＝プリント回路板）を使用することなく形成される。
これまでの考察を踏まえて、たとえば図１９を参照して、本発明の一態様による例示的モジュールが複数の接触領域２５８を有する基板２５７を含むことを理解されよう。スペーサ・チップ・アセンブリも含まれ、スペーサ・チップ・アセンブリは少なくとも第１および第２の半導体ダイ２４１を含む。各ダイは、複数の電気的相互接続ピラー２４３および複数の接触パッド２４５を有する。スペーサ・チップ・アセンブリはまた、スペーサ・ウェハ２３１をも含む。少なくとも第１および第２の半導体ダイはスペーサ・ウェハに固定される。たとえば、スペーサ・ウェハは、少なくとも第１および第２の半導体ダイの接触パッドの第１の部分に結合された、デカップリング・コンデンサなどの少なくとも第１および第２の半導体回路フィーチャ２３５を含む。スペーサ・ウェハはまた、接触パッドの第２の部分を介して少なくとも第１および第２の半導体ダイを電気的に結合する配線（たとえば高密度配線２３３）をも含む。スペーサ・ウェハは、スペーサ・ウェハを貫いて形成される複数の穴を有する。複数の電気的相互接続ピラーは穴を貫いて延び、基板上の接触領域２５８に固定される。
デカップリング・コンデンサまたは他のコンデンサに加えて、フィーチャ２３５は、インダクタ、メモリ、相変化メモリなどを含む一連の半導体ベースのアイテムを含み得る。スペーサは支持エンティティに限定されない。スペーサは、たとえばＧＰＵ／アクセラレータ適用例などのために使用され得る。
１つまたは複数の実施形態は、穴に配設されたアンダーフィル２４７をさらに含む。穴は、たとえば前述のようにトレンチ２３７を開けることによって形成され、図２０では別々に番号付けされていない。１つまたは複数の実施形態は、少なくとも第１および第２の半導体ダイ２４１の間のオーバーモールド２４９をさらに含む。
図１９では、要素２５７が、パススルー穴を有する、ピラー２４３に結合された接点（図示せず）をさらに含み得、ボード（図示せず）上のソケットに結合される下端のランド・グリッド・アレイ（図示せず）をも含み得ることは注目に値する。ボードは、たとえば図１９に示されるモジュールのうちのたとえば４～８個を有し得る。適用例には、たとえばＩＢＭ（Ｒ）ｚ１５（ＴＭ）メインフレームなどの強力なメインフレームが含まれる。そのようなシステムは、たとえばボードをそれぞれ含む４～８個のドロワ（drawer）を有し得る。ＩＢＭおよびｚ１５は世界中の多くの管轄区域で登録されているＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎの商標である。
たとえば図６に図示されるように、いくつかのケースでは、穴はピラーのうちの１つを受けるような寸法にされる。一方、図７からわかるように、いくつかのケースでは、穴は、ピラーのうちの複数を受けるような寸法にされる。後者のケースでは、たとえば、ピラーはアンダー・バンプ・メタラジー（ＵＢＭ）を含む。
図２４～２６を参照すると、いくつかの実施形態は、スペーサ・ウェハ２３１内に形成されたガラス充填ポケットをさらに含む（ポケット２７１内のガラス２７３に留意されたい）。穴のうちの少なくとも一部がガラス内に形成される（トレンチ２７５を参照）。第１の半導体ダイ２７７－１はシリコン・チップを含み、第２の半導体ダイ２７７－２は炭化ケイ素チップを含む。炭化ケイ素チップ２７７－２に関連する相互接続ピラー２７９のうちのそれらが、ガラス内の穴のうちのそれらの中に延びる。
図２４～２６を参照すると、ＳｉＣは非常に熱くなり、他のタイプのダイは多くの場合、熱を許容することができない。ガラス２７３は、ＳｉＣチップ２７７－２からの熱負荷を構造の残りの部分から分離する助けとなる。図２６を参照すると、ＳｉＣチップ２７７－２は、従来型チップ２７７－１に対する接続点（たとえば、別の箇所で論じられた高密度配線）を有し、これらは、１つまたは複数の実施形態では熱的に非伝導のアンダーフィルでアンダーフィルされるべきであり、その結果、ＳｉＣチップ２７７－２からの熱は、横方向にチップ２７７－１内にではなく、そのピラー２７９を通過する。望ましい場合、ガラス２７３内の冷却マイクロチャネルが、ガラス内のチャネルを作成する様々なレーザ製造技術を使用して形成され得る。
いくつかのケースでは、複数の電気的相互接続ピラー２４３が、ディップ可能ペースト２５５を介して基板２５７上の接触領域に固定される。
いくつかの例では、複数の電気的相互接続ピラー２４３が、崩壊制御チップ接続（ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ（Ｃ４））２６５を介して基板上の接触領域に固定される。
いくつかのケースでは、スペーサ・ウェハ２３１はガラスを含み、デカップリング・コンデンサ２３５は薄膜コンデンサを含む。別のケースでは、スペーサ・ウェハ２３１はシリコンを含み、デカップリング・コンデンサ２３５は、ディープ・トレンチ・コンデンサおよびＭＩＭ（金属－絶縁体－金属）コンデンサからなるグループから選択される。
有利には、ＴＳＶを有するＳｉまたはガラス・インターポーザを作成する代わりに、１つまたは複数の実施形態では、キャプチャ・パッドを有するそれらの領域の通信フィーチャおよびバンピングのみが生じることを理解されよう。図１９では、たとえば、２４９の下のシリコン内の銅線／ワイヤは、ダイ間通信のための高密度配線を含む。たとえば、いくつかのパッドがコンデンサに接続され、他のパッドは、スペーサにダイを保持するために、単に固定のために設けられ得る。いくつかの従来技術設計が上端から下端まで通るシリコン貫通ビアを有するシリコン・インターポーザを利用し、下端にＣ４接続、上端にマイクロ・バンプを有することは注目に値する。通常は各Ｃ４バンプについて１つのＴＳＶがあるが、Ｃ４の数よりも多い多くのマイクロ・バンプが上端にあり、したがってマイクロ・バンプに接続するためにシリコン・インターポーザ内の水平電気配線が必要とされる。これにより、Ｓｉインターポーザ内に望ましくない再分配層が必要とされる。大型のＣ４で著しい電力、たとえば４ｋＡ／ｃｍ２が搬送され得る。有利には、１つまたは複数の実施形態はシリコン内の再分配層を必要としない。
別の態様では、図８から始めて、本発明の一態様による例示的方法がスペーサ・ウェハ２３１を設けるステップを含むことを理解されよう。スペーサ・ウェハは内面２３４および外面２３６表面を有し、スペーサ・ウェハは、外面２３６に隣接する、少なくとも第１および第２の半導体回路フィーチャ２３５および高密度配線２３３を含む。別のステップは、図９からわかるように、少なくとも第１および第２の半導体回路フィーチャならびに高密度配線から間隔を置いて配置された、スペーサ・ウェハを部分的に貫く複数のトレンチ２３７を形成することを含む。図１０および１１を参照すると、別のステップは、複数の電気的相互接続ピラー２４３および複数の接触パッド２４５をそれぞれ有する第１および第２の半導体ダイ２４１を設けることを含む。電気的相互接続ピラーは、末端（ダイ２４１に接続された端部ではなく、下方に向く端部（downward-pointing end））を有する。さらに別のステップは、複数の接触パッド２４５を介してスペーサ・ウェハ２３１に第１および第２の半導体ダイ２４１を固定することを含み、相互接続ピラー２４３がトレンチ２３７内に延び、接触パッド２４５が高密度配線２３３および半導体回路フィーチャ（たとえばデカップリング・コンデンサ２３５）に結合され、スペーサ・チップ・アセンブリが形成される。高密度配線は、たとえば、５μｍの線および空間からサブミクロンの線および空間まで進み得る半導体製造工程で使用されるような配線を含み得る。
図１６を参照すると、さらに別のステップは、スペーサ・ウェハ２３１の内面２３４を処理して、トレンチを開け、ピラー２４３の末端を露出させることを含む。図１８からわかるように、さらに別のステップは、ピラーの末端に導電性接続材料（たとえばＣ４のディップ可能ペースト２５５）を塗布することを含む。図１９からわかるように、さらに別のステップは、ピラーの末端上のディップ可能ペーストを介して基板２５７にスペーサ・チップ・アセンブリを固定することを含む。
図１２からわかるように、１つまたは複数の実施形態は、固定の後に、トレンチ内にアンダーフィル材料２４７を塗布することをさらに含む。さらに、図１３からわかるように、１つまたは複数の実施形態は、アンダーフィルを塗布した後に、第１および第２の半導体ダイの上および間にオーバーモールディング２４９を塗布することをさらに含む。
図１４からわかるように、１つまたは複数の実施形態は、オーバーモールディングを処理（たとえば研削）して、半導体ダイ２４１の外面２４８と同一平面にすることをさらに含む。この工程により、数ミクロンなどのダイの背面のほんの少しから、７８５μｍのダイについて６８５μｍ超などの望まれるだけ薄くまで除去することが可能となる。１つの目的は、背面からの順調な熱流束を保証するように、ダイの背面にオーバーモールド材料がないことを保証することである。順調なリッド接触（lid contact）のために同一平面内にダイのすべてを有することも望ましい。１つまたは複数の実施形態は、ＲＩＥを使用して、オーバーモールドの一部を支持し、リッド・キャッピング操作（lid capping operation）と干渉しないことを保証する。
図１２からわかるように、１つまたは複数の実施形態では、設けることは、複数の電気的相互接続ピラー２４３および複数の接触パッド２４５をそれぞれ有する第３および第４の半導体ダイ２４１を設けることをさらに含む。そのような例では、固定することは、複数の接触パッドを介してスペーサ・ウェハに第３および第４の半導体ダイを固定することをさらに含み、相互接続ピラーがトレンチ内に延び、接触パッドが高密度配線に結合され、スペーサ・チップ・アセンブリが形成される。別のステップは、スペーサ・ウェハをシンギュレートして、第１および第２の半導体ダイを含む第１のモジュール２５３と、第３および第４の半導体ダイを含む第２のモジュール２５３とを形成することを含む。
非限定的な例では、シンギュレートすることは、内面を処理する前に、外側からスペーサ・ウェハへのカット（cut）２５１を形成することによって、図１６からわかるようにスペーサ・チップ・アセンブリを部分的にダイシングすることを含む。スペーサ・ウェハの内面を処理することは、図１７からわかるように、カットと接触することを介してシンギュレートすることをもたらす。
図１６では、１つまたは複数の実施形態は、ピラー２４３の遠位先端（distal tip）に達する直前まで研削する。ＩＲ検出可能（たとえば金属）フィーチャ２４２がシリコン内に含められ得、ＩＲ（赤外線）センサが利用され得る。このセンサは、シリコンを「見ない」が、金属フィーチャ２４２を「見る」。たとえば、アンダーフィル領域に達する前に約１０μｍを研削する。スラリー含浸ファブリックを使用するＣＭＰ（化学機械平坦化）を実施し、その後に反応性イオン・エッチング（ＲＩＥ）が続き、ピラー２４３から材料を除去することなく材料２３１を優先的に除去し、図１６のようにピラーが所望の量だけ露出するまで背面をアッシングする。
（たとえば、銅ペーストを使用しない適用例に適している）研削前ダイシングを使用しない代替手法では、ＴＳＶを約１０ミクロンだけ露出させ、窒化物－酸化物－窒化物３重層（nitride-oxide-nitride tri-layer）を堆積させ、所望の領域だけでＴＳＶを開け、スパッタリングし、フォトレジストを塗布し、大型Ｃ４をめっきし（plate up）、基板に接続する。
図２４～２６を参照すると、１つまたは複数の実施形態は、スペーサ・ウェハ２３１内のポケット２７１を形成することと、ガラス２７３をポケット内に接着することとをさらに含む。複数のトレンチの形成が、ガラス内のトレンチ２７５の少なくとも一部を形成することを含む。第１の半導体ダイ２７７－１はシリコン・チップを含み、第２の半導体ダイ２７７－２は炭化ケイ素チップを含む。複数の接触パッドを介してスペーサ・ウェハに第１および第２の半導体ダイを固定し、相互接続ピラーがトレンチ内に延びるステップにおいて、炭化ケイ素チップ２７７－２に関連する相互接続ピラー２７９のうちのそれらが、ガラス２７３内のトレンチ２７５のそれらの中に延びる。いくつかの実施形態では、チップ２７７－２から生じるすべてのピラー２７９が、ガラス内の穴を通過する。ＳｉＣチップ２７７－２から生じるいくつかのピラー２７９は、かなりの電力を搬送することになり、チップ２７７－１から生じるピラー２７９よりも大きい直径で作成され得る。たとえば、ダイ２７７－１（たとえば、非ＳｉＣ）は、平面で見て２０×２５ｍｍ程度であり得、約６００Ｗを損失し得、一方、同様の寸法のＳｉＣダイ２７７－２は１２００Ｗ以上を損失し得る。かなりの電力を損失しないチップ２７７－２への信号入力／出力（Ｉ／Ｏ）接続もあり得る。図７などの方式は、電力損失に応じて異なる直径のピラーと共に利用され得る。望ましい場合、低電力のより小さい直径のピラー２７９は、ガラス２７３を迂回し得る。
例示のために本発明の様々な実施形態の説明が提示されたが、網羅的なものではなく、開示された実施形態に限定されないものとする。記載の実施形態の範囲および思想から逸脱することなく、多くの変更形態および変形形態が当業者には明らかとなるであろう。本明細書で使用される用語は、実施形態の原理、市場で見出される技術に勝る実際の応用または技術的改善を最良に説明するように、あるいは当業者が本明細書で開示される実施形態を理解することを可能にするように選ばれた。

Claims (25)

  1. 複数の接触領域を有する基板と、
    スペーサ・チップ・アセンブリであって、
    複数の電気的相互接続ピラーおよび複数の接触パッドをそれぞれ有する少なくとも第１および第２の半導体ダイと、
    スペーサ・ウェハであって、前記少なくとも第１および第２の半導体ダイが前記スペーサ・ウェハに固定され、前記スペーサ・ウェハが、前記少なくとも第１および第２の半導体ダイの前記接触パッドの第１の部分に結合された少なくとも第１および第２の半導体回路フィーチャを含み、前記スペーサ・ウェハが、前記接触パッドの第２の部分を介して前記少なくとも第１および第２の半導体ダイを電気的に結合する配線を含み、
    前記スペーサ・ウェハが、前記スペーサ・ウェハを貫いて形成された複数の穴を有し、前記複数の電気的相互接続ピラーが前記穴を貫いて延び、前記基板上の前記接触領域に固定される、前記スペーサ・ウェハと
    を備える、前記スペーサ・チップ・アセンブリと
    を備える、モジュール。
  2. 前記半導体回路フィーチャがデカップリング・コンデンサを備える、請求項１に記載のモジュール。
  3. 前記穴に配設されたアンダーフィルをさらに備える、請求項２に記載のモジュール。
  4. 前記少なくとも第１および第２の半導体ダイの間のオーバーモールドをさらに備える、請求項３に記載のモジュール。
  5. 前記穴が前記ピラーのうちの１つを受ける寸法にされる、請求項４に記載のモジュール。
  6. 前記穴が、前記ピラーのうちの複数を受ける寸法にされる、請求項４に記載のモジュール。
  7. 前記ピラーがアンダー・バンプ・メタラジー（ＵＢＭ）を含む、請求項６に記載のモジュール。
  8. 前記スペーサ・ウェハ内に形成されたガラス充填ポケットをさらに備え、
    前記穴の少なくとも一部が前記ガラス内に形成され、
    前記第１の半導体ダイがシリコン・チップを含み、
    前記第２の半導体ダイが炭化ケイ素チップを含み、
    前記炭化ケイ素チップに関連する前記相互接続ピラーのうちのそれらが、前記ガラス内の前記穴のうちのそれらの中に延びる、請求項４ないし７のいずれかに記載のモジュール。
  9. 前記複数の電気的相互接続ピラーが、ディップ可能ペーストを介して前記基板上の接触領域に固定される、請求項４ないし８のいずれかに記載のモジュール。
  10. 前記ピラーが銅を含み、前記ディップ可能ペーストが銅を含む、請求項９に記載のモジュール。
  11. 前記ピラーが銅を含み、前記ディップ可能ペーストが無鉛はんだを含む、請求項９に記載のモジュール。
  12. 前記複数の電気的相互接続ピラーが、崩壊制御チップ接続（ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ（Ｃ４））を介して前記基板上の接触領域に固定される、請求項４ないし１１のいずれかに記載のモジュール。
  13. 前記スペーサ・ウェハがガラスを含み、前記デカップリング・コンデンサが薄膜コンデンサを含む、請求項４ないし１２のいずれかに記載のモジュール。
  14. 前記スペーサ・ウェハがシリコンを含み、前記デカップリング・コンデンサが、ディープ・トレンチ・コンデンサおよびＭＩＭ（金属－絶縁体－金属）コンデンサからなるグループから選択される、請求項４ないし１３のいずれかに記載のモジュール。
  15. スペーサ・ウェハを設けることであって、前記スペーサ・ウェハが内面および外面を有し、前記スペーサ・ウェハが、前記外面に隣接する、少なくとも第１および第２の半導体回路フィーチャならびに配線を含む、前記設けることと、
    前記少なくとも第１および第２の半導体回路フィーチャならびに前記配線から間隔を置いて配置された、前記スペーサ・ウェハを部分的に貫く複数のトレンチを形成することと、
    複数の電気的相互接続ピラーおよび複数の接触パッドをそれぞれ有する第１および第２の半導体ダイを設けることであって、前記電気的相互接続ピラーが末端を有する、前記設けることと、
    前記複数の接触パッドを介して前記スペーサ・ウェハに前記第１および第２の半導体ダイを固定することであって、前記相互接続ピラーが前記トレンチ内に延び、前記接触パッドが前記配線および前記半導体回路フィーチャに結合され、スペーサ・チップ・アセンブリが形成される、前記固定することと、
    前記スペーサ・ウェハの前記内面を処理して、前記トレンチを開け、前記ピラーの前記末端を露出させることと、
    前記ピラーの前記末端に導電性接続材料を塗布することと、
    前記ピラーの前記末端上の前記導電性接続材料を介して基板に前記スペーサ・チップ・アセンブリを固定することと
    を含む、方法。
  16. 前記導電性接続材料を塗布することが、ディップ可能ペーストを塗布することを含む、請求項１５に記載の方法。
  17. 前記半導体回路フィーチャがデカップリング・コンデンサを備える、請求項１６に記載の方法。
  18. 前記固定の後に、前記トレンチ内にアンダーフィル材料を塗布することをさらに含む、請求項１７に記載の方法。
  19. 前記アンダーフィルを塗布した後に、前記第１および第２の半導体ダイの上および間にオーバーモールディングを塗布することをさらに含む、請求項１８に記載の方法。
  20. 前記オーバーモールディングを処理して、前記半導体ダイの外面と同一平面にすることをさらに含む、請求項１９に記載の方法。
  21. 前記設けることが、複数の電気的相互接続ピラーおよび複数の接触パッドをそれぞれ有する第３および第４の半導体ダイを設けることをさらに含み、
    前記固定することが、前記複数の接触パッドを介して前記スペーサ・ウェハに前記第３および第４の半導体ダイを固定することをさらに含み、前記相互接続ピラーが前記トレンチ内に延び、前記接触パッドが前記配線に結合され、前記スペーサ・チップ・アセンブリが形成され、
    前記スペーサ・ウェハをシンギュレートして、前記第１および第２の半導体ダイを含む第１のモジュールと、前記第３および第４の半導体ダイを含む第２のモジュールとを形成することをさらに含む、請求項２０に記載の方法。
  22. 前記内面を処理する前に、外側から前記スペーサ・ウェハへのカットを形成することによって、前記スペーサ・チップ・アセンブリを部分的にダイシングすることをさらに含み、前記スペーサ・ウェハの前記内面を前記処理することが、前記カットと接触することを介して前記シンギュレートすることをもたらす、請求項２１に記載の方法。
  23. 前記部分的にダイシングすることがプラズマ・ダイシングを含む、請求項２２に記載の方法。
  24. 前記スペーサ・ウェハ内のポケットを形成することと、
    ガラスを前記ポケット内に接着することと
    をさらに含み、
    前記複数のトレンチの前記形成が、前記ガラス内の前記トレンチの少なくとも一部を形成することを含み、
    前記第１の半導体ダイがシリコン・チップを含み、
    前記第２の半導体ダイが炭化ケイ素チップを含み、
    前記複数の接触パッドを介して前記スペーサ・ウェハに前記第１および第２の半導体ダイを固定し、前記相互接続ピラーが前記トレンチ内に延びるステップにおいて、前記炭化ケイ素チップに関連する前記相互接続ピラーのうちのそれらの少なくとも一部が、前記ガラス内の前記トレンチのそれらの中に延びる、請求項１９ないし２３のいずれかに記載の方法。
  25. 前記導電性接続材料を塗布することが、崩壊制御チップ接続（ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ（Ｃ４））はんだブロブを塗布することを含む、請求項１５ないし２４のいずれかに記載の方法。
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