CN115053331A - 高带宽模块 - Google Patents

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Abstract

一种模块包括具有多个接触区的衬底和间隔件‑芯片组件。间隔件‑芯片组件又包括至少第一和第二半导体管芯以及间隔件晶片，每个半导体管芯具有多个电互连柱和多个接触焊盘。所述至少第一和第二半导体管芯固定到所述间隔件晶片，且所述间隔件晶片包含耦合到所述至少第一和第二半导体管芯的所述接触焊盘的第一部分的至少第一和第二半导体电路特征件。所述间隔件晶片包含经由所述接触焊盘的第二部分电耦合所述至少第一及第二半导体管芯的布线。所述间隔件晶片具有穿过其形成的多个孔。多个电互连柱延伸穿过孔并且固定到衬底上的接触区域。

Description

高带宽模块
技术领域
本发明涉及电气、电子和计算机领域，且更明确地说，涉及半导体管芯等之间的通信。
背景技术
半导体管芯已经持续变得更加复杂并且尺寸不断增大。晶片上的缺陷密度导致这些较大的管芯具有更大的机会受到随机缺陷的影响，因此导致较低的成品率。为了减少产量损失，管芯在尺寸上被分割，但是现在需要具有更大量的输入/输出(I/O)以便以足够快的速率在芯片之间进行通信。
例如，人工智能(AI)中的应用需要高功率，并且信号完整性成为更大的问题。这些功率和信号完整性方面对解决特别涉及热界面劣化和均匀接合线的热问题提出了更多的要求。这由于在单个模块上具有多个管芯和多种类型的管芯而加剧。因此，在本领域中需要解决上述问题。
发明内容
从第一方面来看，本发明提供了一种模块，包括：具有多个接触区的衬底；以及间隔件-芯片组件，所述间隔件-芯片组件又包括：至少第一和第二半导体管芯，每个具有多个电互连柱和多个接触焊盘；间隔件晶片，所述至少第一和第二半导体管芯固定到所述间隔件晶片，所述间隔件晶片包括耦合到所述至少第一和第二半导体管芯的所述接触焊盘的第一部分的至少第一和第二半导体电路特征件，所述间隔件晶片包括经由所述接触焊盘的第二部分电耦合所述至少第一和第二半导体管芯的布线；所述间隔件晶片具有穿过其形成的多个孔，所述多个电互连柱延伸穿过所述孔并被固定到所述衬底上的所述接触区。
从另一方面来看，本发明提供了一种方法，包括：提供间隔件晶片，所述间隔件晶片具有内表面和外表面，所述间隔件晶片包括邻近所述外表面的至少第一和第二半导体电路特征件以及布线；形成部分穿过所述间隔件晶片的多个沟槽，所述沟槽与所述至少第一和第二半导体电路特征件及所述布线间隔开；提供第一和第二半导体管芯，每个具有多个电互连柱和多个接触焊盘，所述电互连柱具有远端；通过所述多个接触焊盘将所述第一和第二半导体管芯固定到所述间隔件晶片，所述互连柱延伸到所述沟槽中，并且所述接触焊盘耦合到所述布线和所述半导体电路特征件，以形成间隔件-芯片组件；处理所述间隔件晶片的所述内表面以打开所述沟槽并暴露所述柱的所述远端；将导电连接材料施加到所述柱的所述远端；以及经由所述柱的所述远端上的所述导电连接材料将所述间隔件-芯片组件固定到衬底。
本发明的原理提供了用于高带宽模块结构的技术及其制造过程。在一个方面，示例性模块包括具有多个接触区的衬底；以及间隔件-芯片组件。所述间隔件-芯片组件又包括至少第一和第二半导体管芯，每个半导体管芯具有多个电互连柱和多个接触焊盘；以及间隔件晶片。所述至少第一和第二半导体管芯固定到所述间隔件晶片，且所述间隔件晶片包含耦合到所述至少第一和第二半导体管芯的所述接触焊盘的第一部分的至少第一和第二半导体电路特征件。所述间隔件晶片包含经由所述接触焊盘的第二部分电耦合所述至少第一及第二半导体管芯的布线。所述间隔件晶片具有穿过其形成的多个孔。多个电互连柱延伸穿过孔并且固定到衬底上的接触区域。
在另一方面，示例性方法包括提供具有内表面和外表面的间隔件晶片。所述间隔件晶片包含邻近于所述外表面的至少第一及第二半导体电路特征件及布线。进一步的步骤包括形成部分地穿过所述间隔件晶片的多个沟槽，所述多个沟槽与所述至少第一和第二半导体电路特征件及所述布线间隔开；提供第一和第二半导体管芯，每个半导体管芯具有多个电互连柱和多个接触焊盘，所述电互连柱具有远端；以及经由所述多个接触焊盘将所述第一和第二半导体管芯固定到所述间隔件晶片，其中所述互连柱延伸到所述沟槽中，并且其中所述接触焊盘耦合到所述布线和所述半导体电路特征件，以形成间隔件-芯片组件。再进一步的步骤包括处理所述间隔件晶片的所述内表面以打开所述沟槽并暴露所述柱的所述远端；将导电连接材料施加到所述柱的所述远端；以及经由所述柱的所述远端上的所述导电连接材料将所述间隔件-芯片组件固定到衬底。
如本文所使用的，“促进”动作包括执行动作、使动作更容易、帮助执行动作、或使得动作被执行。因此，作为示例而非限制，在一个处理器上执行的指令可以通过发送适当的数据或命令以促使或帮助要执行的动作来促进由在远程处理器上执行的指令所执行的动作。为了避免疑惑，在行动者通过执行该动作之外的动作来促进该动作的情况下，该动作仍然由某个实体或实体的组合来执行。
本发明的技术可以提供实质上有益的技术效果。例如，一个或多个实施例提供以下中的一个或多个：使得处理器管芯和底部衬底之间能够直接连接，这有利于高功率应用；使得信号能够直接附接到衬底而不与Si接触-这避免了可能在TSV(硅通孔)中发生的信号之间的串扰；减小或消除了各管芯之间的高度差；使得模块能够具有基本上无限数量的管芯；减少或消除在芯片接合操作期间的短路问题；允许多个悬突部和大窗口与用于每个受控塌陷芯片连接(C4)的单独孔的组合；能够支撑悬臂超出衬底或大于衬底但在所有角处具有支撑的管芯；能够在同一衬底上添加用于高热芯片的玻璃和添加微通道或波导。
通过结合附图阅读的本发明的说明性实施例的以下详细描述，本发明的这些和其它特征和优点将变得显而易见。
附图说明
现在将参照优选实施例仅通过示例的方式描述本发明，如以下附图所示：
图1示出了根据现有技术的第一高带宽模块设计；
图2示出了根据现有技术的第二高带宽模块设计；
图3示出了根据现有技术的第三高带宽模块设计；
图4示出了当与多芯片模块(MCM)一起使用时桥技术的复杂性；
图5示出了具有间隔件的多芯片模块设计；
图6示出了图3的设计的间隔件的视图；
图7示出了图5的设计的间隔件的视图；
图8-图19示出了根据本发明的一个方面的示例性制造过程中的步骤；
图20示出了图19的可能的俯视图的替代布置；
图21-图23示出了根据本发明的一个方面的示例性制造过程中的替代步骤；以及
图24-图26示出了根据本发明的一个方面的示例性制造工艺中的替代步骤，其使用玻璃以允许高热通量SiC芯片。
具体实施方式
如上所述，半导体管芯已经持续变得更加复杂并且尺寸不断增大。晶片上的缺陷密度导致这些较大的管芯具有更大的机会受到随机缺陷的影响，因此导致较低的成品率。为了减少产量损失，管芯在尺寸上被分割，但是现在需要具有更大量的输入/输出(I/O)以便以足够快的速率在芯片之间进行通信。
例如，人工智能(AI)中的应用需要高功率，并且信号完整性成为更大的问题。这些功率和信号完整性方面对解决特别涉及热界面劣化和均匀接合线的热问题提出了更多的要求。这由于在单个模块上具有多个管芯和多种类型的管芯而加剧。
为了实现管芯之间的快速通信，在半导体制造工艺中可实现的布线尺寸是有帮助的。过去已经尝试过硅(Si)桥，然而这些导致了组装中的重大挑战。已经评估了Si内插板。在此类内插板中使用的穿硅通孔(TSV)影响信号完整性和功率递送。它们还对作为独立部件的来源提出挑战。Si内插板导致供应链可用性问题，并且还具有接合和组装挑战。
一个或一个以上实施例有利地提供允许跨越在管芯之间具有基于硅的布线的实体进行通信而不需要TSV或双侧镀敷的结构。一个或多个实施例提供了一种连通型结构，其中，最终将是接近多个管芯的叠层上占据的区域的大Si或玻璃特征(参考以下对图20的讨论)。代替产生具有TSV的Si或玻璃内插板，仅发生通信特征和具有捕获焊盘的那些区域的凸块形成。
在一个或多个实施例中，首先在晶片级形成大Si实体以具有高密度区域，在紧密间隔的管芯之间具有高带宽通信。然后，晶片被图案化以微凸块，用于管芯之间的通信，并且还作为锚固点以将(多个)管芯连接到晶片。在将管芯附接到晶片之前，形成孔以允许管芯上的大柱穿过。然后将管芯附接到晶片上，接着对每个管芯进行底部填充。
然后，对晶片进行包覆成型，以将所有管芯封装到晶片。此时，在晶片顶部研磨以将管芯/包覆成型的厚度从晶片表面减小到约400μm或更小。然后，将晶片部分地切割成沿着最终衬底(参考下面图15的讨论)。此时，将晶片翻转并研磨晶片，随后进行化学机械抛光(CMP)和灰化以同时露出Cu柱并单片化该实体。
存在多个实施例和可以发生的变化。例如，如果衬底是Si，则可以添加MIM(金属-绝缘体-金属)电容器或深沟槽(DT)电容器以提供用于晶片核心的去耦解决方案，这可以解决1至10GHz范围中的频率噪声。如果衬底是玻璃，则可以首先添加薄膜电容器，然后进行图案化，以在芯片之间产生高密度通信路径。如果希望将SiC管芯技术和Si技术结合到同一衬底上，则还可以首先将玻璃岛添加到Si衬底中，以便具有热隔离区域。这些玻璃区域还可以包括用于在封装或波导内冷却的微通道，以用于光学或光子应用。也可以在研磨之后进行切割，并且在铜柱暴露之后在铜柱的尖端上形成C4凸块。
图1-3示出了许多可能的现有技术高带宽模块设计。图1示出了具有嵌入式桥接器103(嵌入在衬底106中)的设计101。有利地，不需要对管芯进行特殊处理。然而，难以使用多于两个的管芯；需要进行沟槽层压；需要用于层压的源；可能损失管芯之间和沟槽周围的可用布线空间；层压的成本增加约2倍；而大的C4会将管芯105、107拉离桥区103，导致非常低的成品率。当在层板106中开槽103时，由于参考需要和甚至比桥本身更大的空间物理损失，开槽区域和沟槽周围的区域不能用于Cu布线。Cu线的厚度通常约为15μm，而通孔的厚度通常为25-30μm。桥103的厚度可以是大约300-400μm，导致可用布线面积的损失。注意大焊球102和小焊球104。
图2示出了具有外部桥123的设计121。有利地，可以采用标准的层压，该设计确保管芯125、127正确地连接到桥，所有部件可以容易地获得，并且该设计保持在桥阴影下布线的全部能力。然而，难以使用多于两个的管芯；处理可能使桥断裂；需要专用夹具；并且可能需要在管芯上镀Cu柱以增加间隙。注意大焊球122和小焊球124。
图3示出了具有间隔件143的设计141。有利地，可以采用标准的层压，该设计确保管芯145、147正确地连接到间隔件，所有部件可以容易地获得，该设计保持在各处布线的全部能力，并且可以具有四个或更多个管芯而没有问题。然而，通常需要150至200μm厚的铜柱149的电镀(为了避免混乱，仅对一些柱进行编号)。还注意焊球144。
参照图4，需要以高接合和组装(BA)产率对准和利用多个薄桥接161增加了复杂性。适当的BA过程将是这样的，即不会遇到将所有东西放在一起的问题；理想地，应该使用具有至少98％的最终产率的方法。在BA期间，对准过程本身可能导致1％的损失。对准和翻转的过程可以具有另外1％的沉降。如果沿途存在任何问题，则由于非润湿和不良的电响应，其可导致另外5至10％的沉降。图4中的情况也可能限制可用的热解决方案，因为可能需要永久载体。注意管芯162-1、162-2、162-3和162-4。视图163是管芯162-4的细节，在非限制性示例中，宽度W是19,500μm，高度H是25,600μm，在165处示出了桥接覆盖区；它们的长尺寸可以是例如9626μm。
图5示出了具有间隔件183的设计181。有利地，可以采用标准的层压，该设计确保管芯185、187正确地连接到间隔件，所有部件可以容易地获得，该设计保持到处布线的全部能力，并且该设计使得所有管芯能够物理地附接并且易于处理。此外，可以具有四个或更多的管芯而没有问题，减少或消除了与孔的对准公差问题，可以传递用于电源和接地的较大C4和用于信号的较小C4，并且减少了高纵横比光致抗蚀剂电镀的需要。然而，通常需要150到200μm厚的铜柱149的电镀，且与图3中的配置相比，可能需要对管芯进行一些修改。还注意焊球157。
图6示出了与管芯145、147、146、148有关的图3的设计141的间隔件143的顶视图。该视图是在图3中“向上”观察，省略了基底106(参见剖面线VI-VI)。图6的底部示出了包括容纳柱149的孔142的间隔件143的细节191。这种设计可以包括例如15,000个孔；在凸块下金属(UBM)中的80μm铜柱；以及直径约100μm的孔。有利地，对管芯设计没有影响。然而，侧壁钝化是重要的，并且该方法受到光刻胶工艺的分辨率的限制。
图7示出了图5的设计181的间隔件183与管芯185、187、186、188有关的顶视图。该视图是在图5中“向上”观察，其中省略了衬底106(参见剖面线VII-VII)。图7的底部示出了间隔件183的细节192，其包括大的(相对于图6)孔193以容纳适于AI应用的混合UBM 195。这种设计可以包括例如四个大孔；在凸块下金属(UBM)中的100+μm铜柱；以及每边约900μm的方孔。有利地，侧壁钝化不是那么重要，并且该方法不受光致抗蚀剂工艺的分辨率的限制。
此外，混合UBM是可能的，从而实现更高的功率支持。另一方面，影响管芯设计。
现在考虑使用异质集成(HI)的间隔件。HI是指将多个单独制造的部件组装和封装到单个芯片上以便改善功能性并增强操作特性。异构集成允许封装不同功能、不同工艺技术以及有时是单独的制造商的部件。组合的器件可以在功能(例如，处理器、信号处理器、高速缓存、传感器、光子器件、RF和MEMS)和技术(例如，针对管芯尺寸优化的一个器件与针对低功率优化的另一个器件)方面变化。参考图8，注意晶片231，从其制造一个或多个间隔件。晶片的直径可以是例如6英寸、8英寸或12英寸(分别为15、20或30厘米)。还应注意，高密度布线233、接触件232和电容器235可以是例如35μm厚。在图9中，图案化和灰化(例如使用标准光刻和灰化工艺)以产生可以是例如80μm深的孔237。如在239处所见，在一个或多个实施例中，将晶片边缘保持在全厚度。在图10中，双通电镀具有100μm铜柱243和焊盘245的一个或多个管芯241。应注意，本文提供的具体尺寸是示例性的，并且其它实施例可具有不同的尺寸。在图11中，将一个或多个芯片241接合到晶片231。柱243放置在孔237内，而焊盘245与帽235接合。在图12中，将底部填充247施加到孔237中(为了避免混乱，孔在图13中未编号)。在图13中，应用包覆成型249。布线233可以例如使用双镶嵌技术来制造；例如在其上具有氮化物盖的氧化物内。例如，可以通过仅打开焊盘下面的氮化物来形成焊盘232。焊盘232被接合到焊盘245(在接合之后被描绘为单个实体)。可以使用各种常规的底部填充和包覆成型材料。
在图14中，研磨上表面，使得包覆成型现在仅存在于管芯241之间和外侧边缘处。在图15中(“研磨前切割”工艺)，部分切割(例如，通过标准机械切割工艺，可选地使用激光)，如在251所示。在图16中，(背向)研磨下表面并执行化学机械抛光(CMP)和灰化以分离成单独的间隔件/芯片组件253(见图17中的产生的单片化)并暴露柱243的下端。图17示出了单片化的间隔件/芯片组件253。在图18中，将可浸渍的浆料255施加到柱243的下端。在图19中，通过在柱243(在图20中未标号以避免混乱)的下端上的可浸渍浆料255附接到衬底257上。图20示出了具有不同排列的管芯241的可选平面图259、261、263。注意，包覆成型249(在平面图中看，基本上是如本文别处讨论的间隔件-芯片组件的轮廓)在轮廓上比管芯241本身大。相比之下，现有技术的硅桥方法在管芯之间具有在轮廓上比管芯本身小得多的小的桥实体。现有技术的硅内插板设计可以具有与图20中所示的实施例相似的尺寸，但是需要易于发生信号串扰的穿透硅过孔(TSV)，穿透硅过孔太小而不能承载显著的功率，并且不期望地需要在硅内进行功率重新分配。此外，一个或多个实施方案能够使用可浸渍浆料代替C4电镀，这具有显著的成本效益。应当注意，在一些情况下，柱243不需要提供有可浸渍的浆料或C4；相反，所有焊料都设置在衬底257上。然而，这提出了关于适当的相容的焊剂材料(能够除去铜氧化物和焊接材料的氧化物两者)或甲酸环境的使用的挑战。在平面图中观察(即，在图19中向下看)，互连243可以占据例如30％的平面形状面积，其余(70％)的平面形状面积填充有底部填充247。然而，由于表面张力，底部填充可能不能渗透小于约20μm的间隙。我们已经发现，在一个或多个实施例中，大约60μm的间隙是合适的。例如，在图16中，柱243可以从表面突出约60μm。当以光阻材料制作柱243时，约4:1的深宽比(长度：直径)可能是最大可达到的。这有效地限制了柱的最小直径。在一些实施方案中使用可浸渍铜浆。在一个或多个实施方案中使用无铅可浸渍的焊浆料，例如SnBi浆料、锡-银-铜(SAC)可浸渍浆料等。一种合适的浆料来源是Dycotec Materials Ltd，Swindon，Wiltshire，SN57 SWEngland。我们发现，铜接合可能是易碎的，而焊料能够更好地承受热膨胀系数(CTE)失配。
值得注意的是，在一些实施例中，在研磨以制造弯曲边缘之前进行等离子体切割。
请参照图21，在另一方法中，研磨下表面并进行化学机械研磨(CMP)与灰化，而不切割，以露出柱243的下端。在图22中，进行C4电镀以在柱(在图22中未编号柱以避免混乱)的末端上获得焊点265。然后在图23中进行单片化，以获得单独的间隔件/芯片组件253。常规C4材料可用于一个或多个实施方案中。与需要载体来支撑的100μm薄的独立内插板不同，本文公开的一个或多个间隔件实施例具有管芯加间隔件的厚度；例如，在露出用于电镀的Cu柱之后约500μm厚。这有利地消除了对载体和随后的释放层的需要。
在替代方法中，可在移除灰化工艺中所利用的抗蚀剂之前执行钝化；例如通过氮化物或氧化物沉积，尤其是如果要添加孔而不是窗口。
参照图24，在一种替代方法中，在微凸起之前灰化袋区271并添加具有永久粘合剂的玻璃273。在图25中，等离子体灰化玻璃273(图25中未编号)以形成孔275。在图26中，将一个或多个SiC芯片277-2利用位于孔275上的Cu柱279附接；Si芯片277-1可例如通过柱穿过如上所述形成的其它孔(在图26中未标记孔以避免混乱)而附接。因此，例如，第一芯片277-1可以是硅芯片，第二芯片277-2可以是SiC芯片。可以使用本领域已知的任何合适类型的玻璃或粘合剂；在一个或多个实施方案中，热膨胀系数(CTE)类似于Si的玻璃是可取的。可使用环氧树脂以避免需要填料，因为这些将具有相当的CTE。
衬底(其上附接有一个或多个实施例的基础载体)可以由例如半导体材料、玻璃或陶瓷制成。在一些情况下，元件257可以具有与元件231相同的CTE。在这种情况下，例如，Cu与Cu的接合是可行的，因为较少关注具有在两者相对于彼此收缩期间可以变形的接合。如果例如在研磨之前使用等离子体切割(相对于刀片切割)(例如在图15中)，则可以容易地形成孔、窗口和成角度的边缘。一个或多个实施例包括在管芯侧上的微焊盘232，用于连接管芯到管芯的通信以及锚定到衬底。一个或多个实施例包括在管芯侧上的具有或不具有焊料的铜柱243，其比衬底的厚度高50μm。去耦电容器235可以位于衬底内或放置在衬底上(根据配置，可以是顶部或底部)。除了Cu柱之外，柱可以是具有Ni帽的Cu柱。它们也可以是不回流的焊料，例如使用Cu/Ni层。在技术上，可以使用仅Ni柱，虽然需要长(持续时间)的镀覆工艺。
一个或多个实施例有利地消除了各种管芯之间的高度差；允许无限数量的管芯；避免芯片接合时短路之问题；和/或对于每个C4连接允许多个悬垂以及大窗口和单独孔的组合。
一个或多个实施例提供了具有高密度布线的高带宽模块，用于与大窗口开口和小开口的混合的管芯到管芯通信，以便适应穿过使用异质集成在晶片级组装的数百到数千个C4；可支撑悬臂超出衬底或大于衬底但支撑所有角的管芯；和/或能够添加玻璃用于相同衬底上的高发热芯片和用于添加微通道或波导。
实际上，一个或多个实施例提供了在Si内插板的限制内使用Si技术来组装多个管芯的解决方案。一个或多个实施例使得能够与用于互连通过的大开口自对准。
一个或多个实施例提供了一种异质集成结构及其制造方法。相关方面包括：1)与昂贵的TSV相反，制造低成本的硅/玻璃/模制垂直互连通路的方法，2)与常规的焊料电镀相对，使用可浸渍的浆料，这有助于接合和组装。
一个或多个实施例提供了水平面中的管芯到管芯连接、用于与用于垂直连接的低成本开口连接的柱、和/或用于最终连接的可浸渍焊浆料的使用。一个或多个实施例采用常规的低成本连接，与器件的侧相比，这些连接形成在器件的有源侧上。一些实施例允许与另一片Si面对面连接。除了Si去耦电容器之外，间隔件还可以在其中具有相变存储器或其他存储器，使得能够用于图形处理单元(GPU)和/或加速器。在一个或多个实施例中，通过在制造过程期间底部填充柱，柱然后可以利用标准CMP和灰化过程足够地凹陷以允许使用可浸渍的焊浆料。实际上，在一个或多个实施例中，柱被嵌入在底部填充物中，柱的尖端被暴露以用于可浸渍焊浆料。在不使用传统堆叠管芯及/或用于互连的经镀敷通孔(例如，在玻璃中)的情况下形成一个或一个以上实施例。在不使用晶片到晶片或PCB到PCB接合(PCB＝印刷电路板)的情况下形成一个或一个以上实施例。
至此已给出讨论，并且例如参考图19，将理解，根据本发明的一个方面，示例性模块包括具有多个接触区域258的衬底257。还包括间隔件-芯片组件，其又包括至少第一和第二半导体管芯241。每个管芯具有多个电互连柱243和多个接触焊盘245。间隔件-芯片组件还包括间隔件晶片231。至少第一和第二半导体管芯固定到间隔件晶片。例如，间隔件晶片包括耦合到至少第一和第二半导体管芯的接触焊盘的第一部分的至少第一和第二半导体电路特征件235，诸如去耦电容器。间隔件晶片还包括经由接触焊盘的第二部分电耦合至少第一和第二半导体管芯的布线(例如，高密度布线233)。所述间隔件晶片具有穿过其形成的多个孔。多个电互连柱延伸穿过孔并且固定到衬底上的接触区域258。
除了去耦电容器或其它电容器之外，特征235可以包括一系列基于半导体的项目，包括电感器、存储器、相变存储器等。间隔件不限于是支撑实体。例如，它可以用于GPU/加速器应用等。
一个或多个实施例还包括设置在孔中的底部填料247。这些孔是通过如上所述的打开沟槽237而形成，且未在图20中单独编号，一或多个实施例更包括位于至少第一与第二半导体管芯241之间的包覆成型249。
值得注意的是，在图19中，元件257还可以包括利用通孔耦合到柱243的接触点(未示出)，并且还可以包括耦合到板上的插座(未示出)的底部上的焊盘栅格阵列(未示出)。例如，该板可以具有例如4-8个图19所示的模块。应用包括例如强大的主机，例如IBM z1 5TM主机。这种系统可以具有例如4-8个抽屉，每个抽屉都包括板。IBM和z15是国际商业机器公司的商标，在全世界许多管辖区域注册。
例如，如图6所示，在一些情况下，孔的尺寸被设计为容纳单个柱。另一方面，如图7所示，在一些情况下，孔的尺寸被设计为容纳多个柱。在后一种情况下，例如，柱包括凸块下金属(UBM)。
参考图24-图26，一些实施例还包括形成在间隔件晶片231中的玻璃填充的袋(注意袋271中的玻璃273)。在玻璃中形成至少一部分孔(参见沟槽275)。第一半导体管芯277-1包括硅芯片，并且第二半导体管芯277-2包括碳化硅芯片。与碳化硅芯片277-2相关联的那些互连柱279延伸到玻璃中的那些孔中。
参照图24-图26，SiC运行得非常热，而其它类型的管芯通常不能承受热。玻璃273有助于将SiC芯片277-2的热负荷与结构的其余部分隔离。参考图26，SiC芯片277-2具有到传统芯片277-1的连接点(例如，在别处讨论的高密度布线)；在一个或多个实施例中，这些应当用不导热的底部填充材料进行底部填充，使得来自SiC芯片277-2的热量通过其柱279传递而不是横向进入芯片277-1。在需要的情况下，可以使用在玻璃内产生通道的各种激光制造技术来形成玻璃273中的冷却微通道。
在一些情况下，多个电互连柱243经由可浸渍浆料255固定到衬底257上的接触区域。
在一些情况下，多个电互连柱243经由受控塌陷芯片连接(C4)265固定到衬底上的接触区域。
在一些情况下，间隔件晶片231包括玻璃，去耦电容器235包括薄膜电容器。在其它情况下，间隔件晶片231包括硅，并且去耦电容器235选自由深沟槽电容器和MIM(金属-绝缘体-金属)电容器组成的组。
将了解，在一个或一个以上实施例中，有利地，代替产生具有TSV的Si或玻璃内插板，仅发生通信特征及那些具有俘获焊盘的区域的凸块形成。在图19中，例如，249下的硅中的铜线/导线包括用于管芯到管芯通信的高密度布线。例如，一些焊盘连接到电容器，而其他焊盘可以仅被设置用于锚定，以将管芯保持到间隔件。值得注意的是，一些现有技术设计采用具有从顶部延伸到底部的硅通孔的硅内插板，其中C4连接在底部上而微凸块在顶部上。对于每个C4凸块通常存在一个TSV，但在顶部存在许多微凸块，大于C4的数量，使得在硅内插板内需要水平电气布线以连接到微凸块。这需要Si内插板内的不期望的再分布层。在大C4中可以携带显著的功率-例如4kA/cm2。有利地，一个或多个实施例不需要硅内的再分布层。
在另一方面，从图8开始，将理解，根据本发明的一方面，示例性方法包括提供间隔件晶片231的步骤。间隔件晶片具有内表面234和外表面236，并且间隔件晶片包括邻近外表面236的至少第一和第二半导体电路特征件235以及高密度布线233。如图9中所见，另一步骤包含形成部分穿过间隔件晶片的多个沟槽237，其与至少第一和第二半导体电路特征件及高密度布线隔开。参考图10和11，进一步的步骤包括提供第一和第二半导体管芯241，每个管芯具有多个电互连柱243和多个接触焊盘245。电互连柱具有远端(指向下的端部，而不是附接到管芯241的端部，又一步骤包括经由多个接触焊盘245将第一和第二半导体管芯241固定到间隔件晶片231，其中互连柱243延伸到沟槽237中，并且接触焊盘245耦合到高密度布线233和半导体电路特征件(例如去耦电容器235)，以形成间隔件-芯片组件。高密度布线可以包括，例如，诸如在半导体制造工艺中使用的布线，其可以包括从5微米线和间距到亚微米线和间距。
参考图16，更进一步的步骤包括处理间隔件晶片231的内表面234以打开沟槽并暴露柱243的远端。如图18所示，又一步骤包括将导电连接材料(例如C4的可浸渍浆料255)施加到柱的远端。如图19所示，又一步骤包括通过柱远端上的可浸渍浆料将间隔件-芯片组件固定到衬底257上。
如图12所示，一个或多个实施例还包括在固定之后将底部填充材料247施加到沟槽中。此外，如图13中所见，一个或一个以上实施例还进一步包含在施加底部填充之后在第一与第二半导体管芯上方及之间施加包覆成型249。
如图14中所见，一个或多个实施例还包括处理(例如，研磨)包覆成型以使其与半导体管芯241的外表面248齐平。该工艺能够去除芯片的背面的一点，例如几微米到如期望的那样薄，例如对于785μm芯片超过685μm。一个目的是确保在管芯的背面上没有包覆成型材料，以便确保从背面的成功的热通量。还希望使所有管芯都在同一平面内以便成功的盖接触。一个或多个实施例使用RIE来回蚀刻一些包覆成型，以确保其不干扰盖的加盖操作。
如图12所示，在一个或多个实施例中，该提供还包括提供第三和第四半导体管芯241，每个半导体管芯具有多个电互连柱243和多个接触焊盘245。在此类情况下，所述固定还包括经由所述多个接触焊盘将所述第三半导体管芯和所述第四半导体管芯固定到所述间隔件晶片，其中所述互连柱延伸到所述沟槽中，并且其中所述接触焊盘耦合到所述高密度布线，以形成所述间隔件-芯片组件。另一步骤包含单片化间隔件晶片以形成包含第一及第二半导体管芯的第一模块253及包含第三及第四半导体管芯的第二模块253。
在非限制性示例中，分割包括在处理内表面之前，通过从外部形成切口251到间隔件晶片中来部分地切割间隔件-芯片组件，如图16所示。如图17所示，间隔件晶片内表面的处理通过接触切口实现了单片化。
在图16中，一个或多个实施例研磨到刚好到达柱243的远端之前。IR可检测(例如金属)特征件242可以包括在硅中，并且可以采用IR(红外)传感器。该传感器不“观测”硅，但是“观测”金属特征件242。例如在碰到底部填充区域之前研磨大约10μm。使用浆液浸渍织物进行CMP(化学机械平坦化)，随后进行反应离子蚀刻(RIE)以优先去除材料231而不从柱243去除材料，并且灰化直至柱以如图16中的期望量暴露。
在不使用研磨前切片(例如，适合于不使用铜浆料的应用)的替代方法中，将TSV暴露约10微米，沉积氮化物-氧化物-氮化物三层，仅在期望的区域中打开TSV，溅射，施加光致抗蚀剂，电镀大的C4，以及连接到衬底。
参考图24-图26，一个或多个实施例还包括在间隔件晶片231中形成袋区271；以及将玻璃273粘附到袋区中。多个沟槽的形成包括在玻璃中形成至少一部分沟槽275。第一半导体管芯277-1包括硅芯片，第二半导体管芯277-2包括碳化硅芯片。在经由多个接触焊盘将第一和第二半导体管芯固定到间隔件晶片的步骤中，其中，互连柱延伸到沟槽中，那些与碳化硅芯片277-2相关联的互连柱279延伸到那些玻璃273中的沟槽275中。在一些实施例中，从芯片277-2伸出的所有柱279都穿过玻璃中的孔。从SiC芯片277-2伸出的一些柱279将承载相当大的功率，并且可以被制成具有比从芯片277-1伸出的柱279更大的直径，例如，从平面图中看，管芯277-1(例如不是SiC)可以是大约20×25mm，并且可以耗散大约600W，而类似尺寸的SiC管芯277-2可以耗散1200W或更多。还可以存在到芯片277-2的信号输入/输出(I/O)连接，其不耗散大量功率。诸如图7中的方案可以根据功率耗散而采用不同直径的柱。如果需要，低功率小直径柱279可以绕过玻璃273。
已经出于说明的目的给出了本发明的各种实施例的描述，但是其不旨在是穷尽的或限于所公开的实施例。在不背离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文所使用的术语以最好地解释实施例的原理、实际应用或对市场上存在的技术改进，或使本领域的其他普通技术人员能够理解本文所公开的实施例。

Claims (25)

1.一种模块，包括：
具有多个接触区的衬底；以及
间隔件-芯片组件，其又包括：
至少第一和第二半导体管芯，每个具有多个电互连柱和多个接触焊盘；
间隔件晶片，所述至少第一和第二半导体管芯固定到所述间隔件晶片，所述间隔件晶片包括耦合到所述至少第一和第二半导体管芯的所述接触焊盘的第一部分的至少第一和第二半导体电路特征件，所述间隔件晶片包括经由所述接触焊盘的第二部分电耦合所述至少第一和第二半导体管芯的布线；
所述间隔件晶片具有穿过其形成的多个孔，所述多个电互连柱延伸穿过所述孔并被固定到所述衬底上的所述接触区。
2.根据权利要求1所述的模块，其中所述半导体电路特征件包括去耦电容器。
3.根据权利要求2所述的模块，还包括设置在所述孔中的底部填充物。
4.如权利要求3所述的模块，其特征在于，还包括在所述至少第一和第二半导体管芯之间的包覆成型。
5.根据权利要求4所述的模块，其中所述孔的尺寸被设计为容纳所述柱中的单个柱。
6.根据权利要求4所述的模块，其中所述孔的尺寸被设计为容纳所述柱中的多个。
7.根据权利要求6所述的模块，其中所述柱包括凸块下金属(UBM)。
8.根据权利要求4至7中任一项所述的模块，还包括形成在所述间隔件晶片中的玻璃填充的袋区，其中：
所述孔的至少一部分形成在所述玻璃中；
所述第一半导体管芯包括硅芯片；
所述第二半导体管芯包括碳化硅芯片；以及
与所述碳化硅芯片相关联的那些所述互连柱延伸到所述玻璃中的那些所述孔中。
9.根据权利要求4至8中任一项所述的模块，其中所述多个电互连柱经由可浸渍浆料被固定到所述衬底上的接触区域。
10.根据权利要求9所述的模块，其中所述柱包含铜，并且所述可浸渍浆料包含铜。
11.根据权利要求9所述的模块，其中所述柱包括铜，并且所述可浸渍浆料包括无铅焊料。
12.根据权利要求4至11中任一项所述的模块，其中所述多个电互连柱经由受控塌陷芯片连接(C4)固定到所述衬底上的接触区域。
13.如权利要求4至12中任一项所述的模块，其中所述间隔件晶片包括玻璃，并且所述去耦电容器包括薄膜电容器。
14.根据权利要求4至13中任一项所述的模块，其中，所述间隔件晶片包括硅，并且所述去耦电容器选自由深沟槽电容器和金属-绝缘体-金属(MIM)电容器组成的组。
15.一种方法，包括：
提供间隔件晶片，所述间隔件晶片具有内表面和外表面，所述间隔件晶片包括邻近所述外表面的至少第一和第二半导体电路特征件以及布线；
形成部分穿过所述间隔件晶片的多个沟槽，所述多个沟槽与所述至少第一和第二半导体电路特征件及所述布线间隔开；
提供第一和第二半导体管芯，每个具有多个电互连柱和多个接触焊盘，所述电互连柱具有远端；
经由所述多个接触焊盘将所述第一和第二半导体管芯固定到所述间隔件晶片，其中所述互连柱延伸到所述沟槽中，并且所述接触焊盘耦合到所述布线和所述半导体电路特征件，以形成间隔件-芯片组件；
处理所述间隔件晶片的所述内表面以打开所述沟槽并暴露所述柱的所述远端；
将导电连接材料施加到所述柱的所述远端；以及
经由所述柱的所述远端上的所述导电连接材料将所述间隔件-芯片组件固定到衬底。
16.如权利要求15所述的方法，其中，施加所述导电连接材料包括施加可浸渍的浆料。
17.如权利要求16所述的方法，其中所述半导体电路特征件包括去耦电容器。
18.如权利要求17所述的方法，还包括在所述固定之后将底部填充材料施加到所述沟槽中。
19.如权利要求18所述的方法，还包括在施加所述底部填充之后，在所述第一和第二半导体管芯之上和之间施加包覆成型。
20.如权利要求19所述的方法，还包括处理所述包覆成型以使其与所述半导体管芯的外表面齐平。
21.如权利要求20所述的方法，其中：
所述提供还包括提供第三和第四半导体管芯，每个具有多个电互连柱和多个接触焊盘；
所述固定还包括经由所述多个接触焊盘将所述第三和第四半导体管芯固定到所述间隔件晶片，其中所述互连柱延伸到所述沟槽中，并且所述接触焊盘耦合到所述布线，以形成所述间隔件-芯片组件；
还包括单片化所述间隔件晶片以形成包括所述第一和第二半导体管芯的第一模块和包括所述第三和第四半导体管芯的第二模块。
22.根据权利要求21所述的方法，还包括在处理所述内表面之前，通过从外部向所述间隔件晶片内形成切口来部分地切割所述间隔件-芯片组件，其中所述间隔件晶片的所述内表面的所述处理经由接触所述切口来实现所述单片化。
23.如权利要求22所述的方法，其中所述部分切割包括等离子体切割。
24.根据权利要求19至23中任一项所述的方法，还包括：
在所述间隔件晶片中形成袋区；以及
将玻璃粘附到所述袋区中；
其中：
所述形成所述多个沟槽包括在所述玻璃中形成至少一部分所述沟槽；
所述第一半导体管芯包括硅芯片；
所述第二半导体管芯包括碳化硅芯片；以及
在经由所述多个接触焊盘将所述第一和第二半导体管芯固定到所述间隔件晶片的所述步骤中，其中所述互连柱延伸到所述沟槽中，那些与所述碳化硅芯片相关联的所述互连柱的至少一部分延伸到那些所述玻璃中的所述沟槽中。
25.如权利要求15至24中任一项所述的方法，其中施加所述导电连接材料包括施加受控塌陷芯片连接(C4)焊点。
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