KR20220134759A - 고대역폭 모듈 - Google Patents

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KR20220134759A
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찰스 레온 아빈
부펜더 싱
쉬동 리
크리스 머지
토마스 앤서니 와식
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

모듈은 복수의 접점 영역들을 갖는 기판, 및 스페이서-칩 어셈블리를 포함한다. 스페이서-칩 어셈블리는 차례로 각자 복수의 전기 인터커넥트 기둥들 및 복수의 접점 패드들을 갖는 적어도 제1 및 제2 반도체 다이, 및 스페이서 웨이퍼를 포함한다. 적어도 제1 및 제2 반도체 다이는 스페이서 웨이퍼에 고정되고, 스페이서 웨이퍼는 적어도 제1 및 제2 반도체 다이의 접점 패드들의 제1 부분에 결합된 적어도 제1 및 제2 반도체 회로 피처를 포함한다. 스페이서 웨이퍼는 접점 패드들의 제2 부분을 통해 적어도 제1 및 제2 반도체 다이를 전기적으로 결합하는 배선을 포함한다. 스페이서 웨이퍼는 관통하여 형성된 복수의 구멍들을 갖는다. 복수의 전기 인터커넥트 기둥들은 구멍들을 통해 연장되고 기판 상의 접점 영역들에 고정된다.

Description

고대역폭 모듈
[0001] 본 발명은 전기, 전자 및 컴퓨터 기술에 관한 것으로, 보다 상세하게는 반도체 다이들 및 이와 유사한 것들 간의 통신(communications between semiconductor dies and the like)에 관한 것이다.
[0002] 반도체 다이는 계속해서 더 복잡해지고 크기가 커졌다. 웨이퍼 상의 결함 밀도는 이러한 더 큰 다이로 인해 무작위 결함의 영향을 받을 가능성이 더 높아져 수율이 낮아진다. 수율 손실을 줄이기 위해 다이는 크기가 분할되지만 이제는 충분한 속도로 칩들 간에 통신하기 위해 더 많은 양의 입출력(I/O)이 필요하다.
[0003] 예를 들어, 인공 지능(AI)의 애플리케이션은 높은 전력이 필요하며 신호 무결성이 더 문제가 된다. 이러한 전력 및 신호 무결성 측면은 특히 열 인터페이스 저하 및 균일한 결합 라인과 관련된 열 문제 해결이 더 많이 요구된다. 이는 단일 모듈에 여러 다이들과 여러 유형의 다이들을 사용함으로써 악화된다. 따라서, 본 기술 분야에서 전술한 문제를 해결할 필요가 있다.
[0004] 제1 측면에서 보면, 본 발명은 복수의 접점 영역들을 갖는 기판; 및 스페이서-칩 어셈블리를 포함하는 모듈을 제공하고, 상기 스페이서-칩 어셈블리는: 차례로 각자 복수의 전기 인터커넥트 기둥들 및 복수의 접점 패드들을 갖는 적어도 제1 및 제2 반도체 다이; 스페이서 웨이퍼를 포함하고, 상기 적어도 제1 및 제2 반도체 다이는 상기 스페이서 웨이퍼에 고정되고, 상기 스페이서 웨이퍼는 상기 제1 및 제2 반도체 다이의 상기 접점 영역들의 제1 부분에 결합된 적어도 제1 및 제2 반도체 회로 피처들을 포함하고, 상기 스페이서 웨이퍼는 상기 접점 영역들의 제2 부분을 통해 상기 적어도 제1 및 제2 반도체 다이를 전기적으로 결합하는 배선을 포함하고; 상기 스페이서 웨이퍼는 관통하여 형성된 복수의 구멍들을 포함하고, 상기 복수의 전기 인터커넥트 기둥들은 상기 구멍들을 통해 연장되고 상기 기판 상의 상기 접점 영역들에 고정된다.
[0005] 추가적인 측면에서 보면, 본 발명은 스페이서 웨이퍼를 제공하는 단계―상기 스페이서 웨이퍼는 내부 및 외부 표면을 가지고, 상기 스페이서 웨이퍼는 상기 외부 표면에 인접한 적어도 제1 및 제2 반도체 회로 피처 및 배선을 포함함―; 상기 제1 및 제2 반도체 회로 피처 및 상기 배선으로부터 이격되어, 상기 스페이서 웨이퍼를 부분적으로 관통하는 복수의 트렌치들을 형성하는 단계; 각자 복수의 전기 인터커넥트 기둥들 및 복수의 접점 패드들을 갖는 적어도 제1 및 제2 반도체 다이를 제공하는 단계―상기 전기 인터커넥트 기둥은 원위 단부를 가짐―; 스페이서-칩 어셈블리를 형성하도록, 상기 인터커넥트 기둥들이 상기 트렌치들 내로 연장되고, 상기 접점 패드들이 상기 배선 및 상기 반도체 회로 피처들에 결합된 상태에서, 상기 복수의 접점 패드들을 통해 상기 제1 및 제2 반도체 다이를 상기 스페이서 웨이퍼에 고정하는 단계; 상기 트렌치들을 개방하고 상기 기둥들의 상기 원위 단부를 노출시키도록, 상기 스페이서 웨이퍼의 상기 내부 표면을 처리하는 단계; 전기 전도성 연결 재료를 상기 기둥들의 상기 원위 단부에 도포하는 단계; 및 상기 기둥들의 상기 원위 단부 상의 상기 전기 전도성 연결 재료를 통해 상기 스페이서-칩 어셈블리를 기판에 고정하는 단계를 포함하는 방법을 제공한다.
[0006] 본 발명의 원리들은 고대역폭 모듈 구조 및 이를 제조하는 공정을 위한 기술을 제공한다. 일 측면에서, 예시적인 모듈은 복수의 접점 영역들을 갖는 기판; 및 스페이서-칩 어셈블리를 포함한다. 스페이서-칩 어셈블리는 차례로 각자 복수의 전기 인터커넥트 기둥들 및 복수의 접점 패드들을 갖는 적어도 제1 및 제2 반도체 다이; 및 스페이서 웨이퍼를 포함한다. 적어도 제1 및 제2 반도체 다이는 스페이서 웨이퍼에 고정되고, 스페이서 웨이퍼는 적어도 제1 및 제2 반도체 다이의 접점 패드들의 제1 부분에 결합된 적어도 제1 및 제2 반도체 회로 피처를 포함한다. 스페이서 웨이퍼는 접점 패드들의 제2 부분을 통해 적어도 제1 및 제2 반도체 다이를 전기적으로 결합하는 배선을 포함한다. 스페이서 웨이퍼는 관통하여 형성된 복수의 구멍들을 갖는다. 복수의 전기 인터커넥트 기둥들은 구멍들을 통해 연장되고 기판 상의 접점 영역들에 고정된다.
[0007] 일 측면에서, 예시적인 방법은 스페이서 웨이퍼를 제공하는 단계―스페이서 웨이퍼는 내부 및 외부 표면을 가짐―를 제공한다. 스페이서 웨이퍼는 외부 표면에 인접한 적어도 제1 및 제2 반도체 회로 피처 및 배선을 포함한다. 추가 단계들은 적어도 제1 및 제2 반도체 회로 피처 및 배선으로부터 이격되어 스페이서 웨이퍼를 부분적으로 관통하는 복수의 트렌치들을 형성하는 단계; 각자 복수의 전기 인터커넥트 기둥들 및 복수의 접점 패드들을 갖는 적어도 제1 및 제2 반도체 다이를 제공하는 단계―전기 인터커넥트 기둥은 원위 단부를 가짐―; 및 스페이서-칩 어셈블리를 형성하도록, 인터커넥트 기둥들이 트렌치들 내로 연장되고, 접점 패드들이 배선 및 반도체 회로 피처들에 결합된 상태에서, 복수의 접점 패드들을 통해 제1 및 제2 반도체 다이를 스페이서 웨이퍼에 고정하는 단계를 포함한다. 다른 추가 단계들은 트렌치들을 개방하고 기둥들의 원위 단부를 노출시키도록 스페이서 웨이퍼의 내부 표면을 처리하는 단계; 기둥들의 원위 단부에 전기 전도성 연결 재료를 도포하는 단계; 및 기둥들의 원위 단부 상의 전기 전도성 연결 재료를 통해 스페이서-칩 어셈블리를 기판에 고정하는 단계를 포함한다.
[0008] 본원에서 사용될 때, 동작을 “용이하게 하는” 것은 그 동작을 수행하는 것, 그 동작을 더 쉽게 만드는 것, 그 동작을 수행하도록 돕는 것, 또는 그 동작이 수행되도록 하는 것을 포함한다. 따라서, 제한이 아닌 예로서, 하나의 프로세서에서 실행되는 명령들은 동작이 수행되도록 하거나 돕기 위한 적절한 데이터 또는 커맨드들을 보냄으로써, 원격 프로세서에서 실행되는 명령들에 의해 실행되는 동작을 용이하게 할 수도 있다. 의심의 여지를 피하기 위해, 행위자가 동작을 수행하는 것 이외의 다른 방법으로 동작을 용이하게 하는 경우에는, 그럼에도 불구하고, 그 동작은 일부 엔티티 또는 엔티티들의 조합에 의해 수행된다.
[0009] 본 발명의 기술은 실질적으로 유익한 기술적 효과를 제공할 수 있다. 예를 들어, 하나 이상의 실시예는: 고전력 애플리케이션에 유리한 프로세서 다이와 바닥 기판 사이의 직접 연결을 가능하게 하는 것; Si와 접촉하지 않고 신호들을 기판에 직접 부가 가능하게 하는 것―이것은 TSV(관통 실리콘 비아들)로 발생할 수 있는 신호들 간 혼선을 방지함―; 다양한 다이들 간의 높이 차이를 줄이거나 제거하는 것; 본질적으로 무제한 수의 다이가 있는 모듈을 가능하게 하는 것; 칩 접합 작업 중 단락 문제를 줄이거나 제거하는 것; 각각의 C4(controlled collapse chip connection)를 위한 큰 창들과 개별 구멍들의 다중 돌출부 및 조합을 가능하게 하는 것; 기판 너머로 캔틸레버(들)되는 또는 기판보다 크지만 모든 모서리를 지지하는 다이(들)를 지지하는 능력; 동일한 기판 상에 고열 칩들을 위한 유리의 추가 및 마이크로채널들 또는 도파관들의 추가를 가능하게 하는 것; 중 하나 이상을 제공한다.
[0010] 본 발명의 이들 및 다른 특징들 및 이점들은 첨부 도면과 관련하여 읽혀지는 본 발명의 예시적인 실시예들의 다음 상세한 설명으로부터 명백해질 것이다.
[0011] 이제 본 발명은 다음 도면들에 예시된 바와 같이 바람직한 실시예들을 참조하여 단지 예로서 설명할 것이다.
[0012] 도 1은 종래 기술에 따른 제1 고대역폭 모듈 설계를 도시한다.
[0013] 도 2는 종래 기술에 따른 제2 고대역폭 모듈 설계를 도시한다.
[0014] 도 3은 종래 기술에 따른 제3 고대역폭 모듈 설계를 도시한다.
[0015] 도 4는 멀티 칩 모듈(MCM)과 함께 사용될 때 브리지 기술의 복잡성을 예시한다.
[0016] 도 5는 스페이서가 있는 멀티 칩 모듈 설계를 도시한다.
[0017] 도 6은 도 3의 설계의 스페이서의 도면이다.
[0018] 도 7은 도 5의 설계의 스페이서의 도면이다.
[0019] 도 8 내지 19는 본 발명의 일 측면에 따른 예시적인 제조 공정의 단계들을 도시한다.
[0020] 도 20은 도 19의 가능한 평면도들의 대안적인 배열을 도시한다.
[0021] 도 21 내지 23은 본 발명의 일 측면에 따른 예시적인 제조 공정의 대안적인 단계들을 도시한다.
[0022] 도 24 내지 26은 높은 열 유속 SiC 칩을 허용하기 위해 유리를 사용하는, 본 발명의 일 측면에 따른 예시적인 제조 공정의 대안적인 단계들을 도시한다.
[0023] 언급한 바와 같이, 반도체 다이는 계속해서 더 복잡해지고 크기가 커졌다. 웨이퍼 상의 결함 밀도는 이러한 더 큰 다이로 인해 무작위 결함의 영향을 받을 가능성이 더 높아져 수율이 낮아진다. 수율 손실을 줄이기 위해 다이는 크기가 분할되지만 이제는 충분한 속도로 칩 간에 통신하기 위해 더 많은 양의 입출력(I/O)이 필요하다.
[0024] 예를 들어, 인공 지능(AI)의 애플리케이션은 높은 전력이 필요하며 신호 무결성이 더 문제가 된다. 이러한 전력 및 신호 무결성 측면은 특히 열 인터페이스 저하 및 균일한 결합 라인과 관련된 열 문제 해결이 더 많이 요구된다. 이는 단일 모듈에 여러 다이와 여러 유형의 다이를 사용함으로써 악화된다.
[0025] 다이들 간의 고속 통신을 가능하게 하려면, 반도체 제조 공정에서 달성할 수 있는 배선 치수가 도움이 된다. 과거에 실리콘(Si) 브리지가 시도되었지만 조립에서 상당한 문제를 야기했다. Si 인터포저를 평가하였다. 이러한 인터포저에 사용되는 관통 실리콘 비아(TSV)는 신호 무결성과 전력 전달에 영향을 미친다. 또한 독립형 구성 요소로 소싱하는 데 어려움이 있다. Si 인터포저는 공급망 가용성 문제로 이어지며 결합 및 조립의 어려움도 있다.
[0026] 하나 이상의 실시예는 다이들 사이에 실리콘 기반 배선을 갖지만 TSV 또는 양면 도금이 필요 없는 엔티티를 가로질러 통신을 허용하는 구조를 제공하는 이점이 있다. 하나 이상의 실시예는 결국 멀티 다이의 라미네이트에서 차지하는 영역에 접근하는 큰 Si 또는 유리 피처가 되는 통신 스타일 구조를 제공한다(아래 도 20의 논의 참조). TSV로 Si 또는 유리 인터포저를 생성하는 대신, 캡처 패드들이 있는 해당 영역들의 통신 피처(들) 및 범핑만 발생한다.
[0027] 하나 이상의 실시예에서, 큰 Si 엔티티가 웨이퍼 레벨에서 먼저 형성되어 밀접하게 이격된 다이들 사이의 고대역폭 통신이 되는 고밀도 영역을 갖는다. 그런 다음, 웨이퍼는 다이들 간의 통신을 위해 그리고 또한 다이(들)를 웨이퍼에 연결하기 위한 고정점들로서 마이크로 범프들로 패터닝된다. 웨이퍼에 다이를 부착하기 전에, 다이의 큰 기둥들이 통과할 수 있도록 구멍들이 형성된다. 그런 다음, 다이들을 웨이퍼에 부착하고 이어서 각 다이를 언더필한다.
[0028] 그런 다음, 웨이퍼는 웨이퍼에 모든 다이를 캡슐화하기 위해 오버몰딩된다. 이 시점에서, 웨이퍼는 웨이퍼 표면에서 약 400μm 이하로 다이/오버몰드의 두께를 줄이기 위해 상단에서 연마된다. 그런 다음, 웨이퍼는 최종 기판이 될 것을 따라 부분적으로 다이싱된다(아래의 도 15의 논의 참조). 이 시점에서, 웨이퍼를 뒤집고 웨이퍼를 연마한 다음, 화학적 기계적 연마(CMP)와 애싱(ash)을 수행하여 Cu 기둥들을 드러내고 동시에 엔티티를 싱귤레이션한다.
[0029] 여러 실시예와 변경이 이루어질 수 있다. 예를 들어, 기판이 Si이면, MIM(Metal-Insulator-Metal) 커패시터 또는 딥 트렌치(DT) 커패시터를 추가하여 웨이퍼 코어에 대한 디커플링 솔루션을 제공할 수 있으며, 이는 1 내지 10GHz 범위의 주파수 노이즈를 해결할 수 있다. 기판이 유리이면, 박막 커패시터를 먼저 추가한 다음 패터닝하여 칩들 간의 고밀도 통신 경로를 생성할 수 있다. SiC 다이 기술과 Si 기술을 동일한 기판에 결합하려는 경우 열적으로 격리된 영역을 갖기 위해 먼저 Si 기판에 유리 섬들을 추가하는 것도 가능하다. 이러한 유리 영역들은 패키지 내 냉각을 위한 마이크로 채널이나 광학 또는 광자 응용을 위한 도파관도 포함할 수 있다. 연마 후 다이싱을 수행하고 Cu 기둥들이 노출된 후 Cu 기둥들의 팁에 C4 범핑을 구비하는 것도 가능하다.
[0030] 도 1 내지 3은 다수의 가능한 종래 기술의 고대역폭 모듈 설계를 도시한다. 도 1은 (기판(106)에 내장된) 내장된 브리지(103)를 갖는 설계(101)를 도시한다. 다이의 특별 취급이 필요하지 않은 이점이 있다. 하지만, 2개를 초과하는 다이를 사용하기 어렵고; 트렌치 라미네이션이 필요하고; 라미네이션에는 소스가 필요하고; 다이들 사이 및 트렌치 주변 사용 가능한 배선 공간이 손실될 가능성이 있고; 라미네이트의 경우 비용이 약 2배 증가하고; 큰 C4들이 브리지 영역(103)에서 다이들(105, 107)을 잡아당겨서 매우 낮은 수율을 초래할 수 있다. 라미네이트(106)에 트렌칭(103)을 할 때, 트렌치된 영역과 트렌치 주변 영역은 참조 필요 및 브리지 자체보다 훨씬 더 큰 공간의 물리적 손실로 인해 Cu 배선에 사용할 수 없다. Cu 와이어는 일반적으로 두께가 약 15μm인 반면 비아는 일반적으로 두께가 25-30μm이다. 브리지(103)는 두께가 약 300-400μm일 수 있어 사용 가능한 배선 영역이 손실된다. 큰 솔더 볼들(102)과 작은 솔더 볼들(104)에 주의한다.
[0031] 도 2는 외부 브리지(123)가 있는 설계(121)를 도시한다. 표준 라미네이트가 사용될 수 있고, 설계는 다이들(125, 127)이 브리지에 적절하게 연결되게 보장하고, 모든 구성요소가 쉽게 공급될 수 있고, 설계가 브리지 그림자 아래에 배선할 수 있는 완전한 능력을 유지하는 이점이 있다. 그러나, 2개를 초과하는 다이를 사용하기 어렵고; 취급 시 브리지가 부러질 수 있고; 특수 고정구가 필요하며; 간격을 늘리기 위해 다이에 Cu 기둥들을 도금해야 할 수도 있다. 큰 솔더 볼들(122)과 작은 솔더 볼들(124)에 주의한다.
[0032] 도 3은 스페이서(143)가 있는 설계(141)를 도시한다. 표준 라미네이트가 사용될 수 있고, 설계는 다이들(145, 147)이 스페이서에 적절하게 연결되게 보장하고, 모든 구성요소가 쉽게 공급될 수 있고, 설계가 모든 곳에서 배선할 수 있는 완전한 능력을 유지하며, 문제 없이 4개 이상의 다이를 구비할 수 있는 이점이 있다. 그러나, 150 내지 200μm 두께의 Cu 기둥들(149)의 도금이 일반적으로 요구된다(어수선함을 피하기 위해 일부 기둥에만 번호를 매김). 또한 솔더 볼들(144)에 주의한다.
[0033] 도 4를 참조하면, 결합 및 조립(BA) 수율이 높은 다수의 얇은 브리지(161)를 정렬하고 활용해야 하는 필요성은 복잡성을 더한다. 적절한 BA 공정은 모든 것을 조립하는 데 문제가 발생하지 않도록 하는 것이며; 바람직하게는, 적어도 98%의 최종 수율을 갖는 공정이 이용되어야 한다. 정렬 공정 자체는 BA 동안 1%의 손실을 초래할 수 있다. 정렬 및 뒤집는 공정은 추가로 1% 저하가 있을 수 있다. 도중에 문제가 발생하면, 비 습식 및 불량한 전기 응답으로 인해 5~10%가 더 떨어질 수 있다. 도 4의 상황은 영구 캐리어가 필요할 수 있으므로 사용 가능한 열 솔루션을 제한할 수도 있다. 다이들(162-1, 162-2, 162-3, 및 162-4)에 주의한다. 도(163)는 다이(162-4)의 상세도이다. 비제한적인 예에서, 폭 W는 19,500μm이고 높이 H는 25,600μm이다. 브리지 풋프린트들이 165에 나와 있고; 이들의 긴 치수는 예를 들어 9626μm일 수 있다.
[0034] 도 5는 스페이서(183)가 있는 설계(181)를 도시한다. 표준 라미네이트가 사용될 수 있고, 설계는 다이들(185, 187)이 스페이서에 적절하게 연결되게 보장하고, 모든 구성요소가 쉽게 공급될 수 있고, 설계가 모든 곳에서 배선할 수 있는 완전한 능력을 유지하며, 설계는 모든 다이가 물리적으로 부착되고 취급이 용이하도록 보장하는 이점이 있다. 더욱이, 문제 없이 4개 이상의 다이를 구비할 수 있고, 구멍들의 정렬 공차 문제가 감소되거나 제거되고, 전원 및 접지용으로 더 큰 C4를 제공하고 신호용으로 더 작은 C4를 제공하는 것이 가능하고, 고 종횡비 포토레지스트 도금 필요성이 감소한다. 그러나, 150 내지 200μm 두께의 Cu 기둥들(149)의 도금이 일반적으로 요구되며, 도 3의 구성과 비교하여 다이의 일부 수정이 필요할 수 있다. 또한 솔더 볼들(157)에 주의한다.
[0035] 도 6은 상단에 다이들(145, 147, 146, 148)과 관련하여 도 3의 설계(141)의 스페이서(143)의 도면을 도시한다. 이 도면은 기판(106)이 생략된 상태로 도 3의 “위”에서 보고 있다(단면선 VI-VI 참조). 도 6의 하단은 기둥들(149)을 수용하기 위한 구멍들(142)을 포함하는 스페이서(143)의 상세도(191)를 도시한다. 이러한 설계는 예를 들어 15,000개의 구멍; 범핑 하지 금속(UBM)에 80μm의 Cu 기둥들; 및 약 100μm 직경의 구멍들을 포함할 수도 있다. 다이 설계에는 영향이 없는 이점이 있다. 그러나 측벽 패시베이션이 중요하며 접근 방식은 포토레지스트 공정의 해당도에 의해 제한된다.
[0036] 도 7은 상단에 다이들(185, 187, 186, 188)과 관련하여 도 5의 설계(181)의 스페이서(183)의 도면을 도시한다. 이 도면은 기판(106)이 생략된 상태로 도 5의 “위”에서 보고 있다(단면선 VII-VII 참조). 도 7의 하단은 AI 애플리케이션들에 적합한 혼합 UBM(195)을 수용하기 위한 (도 6 대비) 큰 구멍들(193)을 포함하는 스페이서(183)의 상세도(192)를 도시한다. 이러한 설계는 예를 들어 4개의 큰 구멍; 범핑 하지 금속(UBM)에 100+ μm의 Cu 기둥들; 및 한 면당 약 900μm의 정사각형 구멍들을 포함할 수도 있다. 측벽 패시베이션이 중요하지 않으며 접근 방식은 포토레지스트 공정의 해당도에 의해 제한되지 않는 이점이 있다.
[0037] 더욱이, 혼합 UBM이 가능하여, 더 높은 전력 지원이 가능하다. 반면에 다이 설계는 영향을 받는다.
[0038] 이제 이종 집적화(HI)를 이용하는 스페이서를 생각해보자. HI는 기능 향상 및 작동 특성 향상을 위해 개별적으로 제조된 여러 구성 요소를 단일 칩에 조립 및 패키징하는 것을 의미한다. 이종 집적화를 통해 다양한 기능, 다양한 공정 기술, 때로는 별도 제조업체의 구성 요소들을 패키징할 수 있다. 결합된 디바이스들은 기능(예를 들어, 프로세서, 신호 프로세서, 캐시, 센서, 포토닉스, RF 및 MEMS)과 기술(예를 들어, 다이 크기에 최적화된 디바이스와 저전력에 최적화된 다른 디바이스)이 다를 수 있다. 도 8을 참조하면, 하나 이상의 스페이서가 제조될 웨이퍼(231)에 주목한다. 웨이퍼는 예를 들어 직경이 6인치, 8인치 또는 12인치(각각 15, 20 또는 30센티미터)일 수 있다. 또한, 고밀도 배선(233), 접점들(232), 예를 들어 35μm 두께일 수 있는 커패시터(235)에 주목한다. 도 9에서, 패터닝 및 애싱을 하여(예를 들어, 표준 리소그래피 및 애싱 공정을 사용하여) 예를 들어 80μm 깊이일 수 있는 구멍들(237)을 생성한다. 239에서 볼 수 있는 바와 같이, 하나 이상의 실시예에서, 웨이퍼 에지를 전체 두께로 유지한다. 도 10에서, 하나 이상의 다이(241)를 100μm Cu 기둥들(243)과 패드들(245)로 2패스 도금을 한다. 본원에 제공된 특정 치수는 예시적인 것이며 다른 실시예들은 상이한 치수를 가질 수 있다는 점에 유의해야 한다. 도 11에서, 하나 이상의 칩(241)을 웨이퍼(231)에 접합한다. 패드들(245)이 캡들(235)과 맞물리는 동안 기둥들(243)은 구멍들(237) 내에 배치된다. 도 12에서, 구멍들(237) 내로 언더필(247)을 도포한다(어수선함을 피하기 위해 도 13에서 구멍들은 번호가 매겨지지 않음). 도 13에서, 오버몰드(249)를 도포한다. 배선(233)은 예를 들어 이중 다마신 기술을 사용하여, 예를 들어 위에 질화물 캡이 있는 산화물 내에 만들어질 수 있다. 패드들(232)은 예를 들어 패드 아래의 질화물만을 개방함으로써 형성될 수 있다. 패드들(232)이 패드들(245)에 접합된다(접합 후 단일 엔티티로 도시됨). 다양한 종래의 언더필 및 오버몰드 재료를 사용할 수 있다.
[0039] 도 14에서, 오버몰드가 이제 다이들(241) 사이와 외측 에지들에만 존재하도록 상부 표면을 연마한다. 도 15에서(“연마 전 다이싱” 공정), 251에서 보는 바와 같이, 부분적으로 다이싱한다(예를 들어, 표준 기계적 다이싱 공정을 통해서, 선택적으로 레이저를 사용하여). 도 16에서, (뒤로) 하부 표면을 연마하고 화학적 기계적 연마(CMP) 및 애싱을 수행하여 개별 스페이서/칩 어셈블리들(253)로 분리하고(도 17에서 그 결과인 싱귤레이션 참조) 기둥들(243)의 하단을 노출시킨다. 도 17은 싱귤레이션된 스페이서/칩 어셈블리들(253)을 도시한다. 도 18에서, 기둥들(243)의 하단에 침지 가능한 페이스트(255)를 도포한다. 도 19에서, 기둥들(243)(어수선함을 피하기 위해 도 20에서 번호를 매기지 않음)침지 가능한 페이스트(255)를 통해 기판(257)에 부착한다. 도 20은 다이들(241)의 상이한 배열을 갖는 대안적인 평면도들(259, 261, 263)을 도시한다. 오버몰드(249)(본원의 다른 곳에서 논의된 바와 같이 본질적으로 스페이서-칩 어셈블리의 평면에서 본 아웃라인)는 다이들(241) 자체보다 아웃라인이 더 크다는 것에 주의한다. 비교해보면, 종래 기술의 실리콘 브리지 접근법은 다이들 자체보다 아웃라인이 훨씬 더 작은 다이들 사이에 작은 브리지 엔티티를 갖는다. 종래 기술의 실리콘 인터포저 설계는 도 20에 도시된 실시예와 유사한 크기를 가질 수 있지만, 신호 혼선이 일어나기 쉽고, 너무 작아서 상당한 전력을 전달할 수 없으며, 바람직하지 않게 실리콘 내에서 전력 재분배를 필요로 하는, 관통 실리콘 비아(TSV)들을 필요로 한다. 더욱이, 하나 이상의 실시예는 C4 도금 대신에 침지 가능한 페이스트의 사용을 가능하게 하며, 이는 상당한 비용 이점을 갖는다. 일부 경우에 기둥들(243)은 침지 가능한 페이스트 또는 C4가 제공될 필요가 없으며, 오히려 모든 솔더는 기판(257) 상에 제공된다는 점에 유의해야 한다. 그러나, 이것은 적절한 호환 플럭스 재료(솔더 재료의 구리 산화물과 산화물을 모두 제거할 수 있음) 관련 또는 포름산 환경의 사용과 관련하여 문제가 제기된다. 평면에서 볼 때(즉, 도 19에서 아래로 내려다보면), 인터커넥트들(243)이 예를 들어 평면도 영역의 30%를 차지하고, 평면도 영역의 나머지(70%)는 언더필(247)로 채워질 수 있다. 그러나, 표면 장력으로 인해 언더필은 약 20μm보다 작은 간격을 투과하지 못할 수 있다. 우리는 하나 이상의 실시예에서 약 60μm의 간격이 적절하다는 것을 발견했다. 예를 들어, 도 16에서, 기둥들(243)은 표면으로부터 약 60μm 밖으로 돌출될 수 있다. 포토레지스트로 기둥들(243)을 만들 때, 약 4:1 종횡비(길이:직경)가 달성 가능한 가장 큰 값일 수 있다. 이것은 기둥들의 최소 직경을 효과적으로 제한한다. 침지 가능한 구리 페이스트가 일부 실시예들에서 사용된다. SnBi 페이스트, SAC(주석-은-구리) 침지 가능한 페이스트 등과 같은 무연 침지 가능한 솔더 페이스트가 하나 이상의 실시예에서 사용된다. 페이스트의 적합한 공급원 중 하나는 영국 SN5 7SW 윌트셔주 스윈던 소재의 Dycotec Materials Ltd.이다. 우리는 구리 결합이 부서지기 쉬운 반면 솔더는 열팽창 계수(CTE) 불일치를 더 잘 견딜 수 있다는 것을 발견했다.
[0040] 일부 실시예들에서, 만곡된 에지를 만들기 위해 연마하기 전에 플라즈마 다이싱이 수행된다는 점에 주목할 가치가 있다.
[0041] 도 21을 참조하면, 대안적인 접근법에서, 하부 표면을 연마하고 다이싱 없이 화학적 기계적 연마(CMP) 및 애싱을 수행하여 기둥들(243)의 하단을 노출시킨다. 도 22에서, C4 도금을 수행하여 기둥들(어수선함을 피하기 위해 도 22에서 기둥들의 번호를 매기지 않음)의 단부에 솔더 도트들(265)을 얻는다. 그런 다음, 도 23에서 싱귤레이션을 수행하여 개별 스페이서/칩 어셈블리들(253)을 얻는다. 종래의 C4 재료가 하나 이상의 실시예에서 사용될 수 있다. 취급하기 위해 캐리어를 필요로 하는 100㎛ 두께의 독립형 인터포저와 달리, 본원에 개시된 하나 이상의 스페이서 실시예는 다이에 스페이서를 더한 두께를 가지며; 예를 들어 도금을 위해 Cu 기둥들을 드러낸 후 약 500μm의 두께를 갖는다. 이것은 캐리어 및 후속 이형층에 대한 필요성을 제거하는 이점이 있다.
[0042] 대안적인 접근법에서, 애싱 공정에 사용된 레지스트를 제거하기 전에, 예를 들어 특히 창들 대신 구멍들이 추가되어야 하는 경우 질화물 또는 산화물 증착을 통해, 패시베이션이 수행될 수 있다.
[0043] 도 24를 참조하면, 대안적인 접근법에서, 포켓(271)을 애싱하고 마이크로 범핑 전에 영구 접착제로 유리(273)를 추가한다. 도 25에서, 유리(273)(도 25에서 번호를 매기지 않음)를 플라즈마 애싱하여 구멍들(275)을 형성한다. 도 26에서, 구멍들(275)에 위치한 Cu 기둥들(279)로 하나 이상의 SiC 칩(277-2)을 부착하고; Si 칩(277-1)이 예를 들어, 위에서 설명된 바와 같이 형성된 다른 구멍들(어수선함을 피하기 위해 도 26에 구멍들이 표시되지 않음)을 통해 기둥들을 통해 부착될 수 있다. 따라서, 예를 들어, 제1 칩(277-1)은 실리콘 칩일 수 있고 제2 칩(277-2)은 SiC 칩일 수 있다. 당업계에 알려진 임의의 적합한 유형의 유리 또는 접착제가 사용될 수 있으며; Si와 유사한 열팽창 계수(CTE)를 갖는 유리가 하나 이상의 실시예에서 권장된다. 필러의 필요성을 피하기 위해 에폭시를 사용할 수 있으며 그러므로 이는 필적할만한 CTE를 가질 것이다.
[0044] 기판들(하나 이상의 실시예가 부착되는 베이스 캐리어들)은 예를 들어 반도체 재료, 유리 또는 세라믹으로 만들어질 수 있다. 일부 예에서, 엘리먼트(257)는 엘리먼트(231)와 동일한 CTE를 가질 수 있다. 이러한 경우, 예를 들어, Cu 대 Cu 접합은 서로에 대해 두 개의 수축 중에 변형될 수 있는 접합을 갖는 것에 대한 우려가 적기 때문에 실현 가능하다. 구멍들, 창들 및 각진 에지들은 예를 들어 연마 전에 플라즈마 다이싱을 사용하는 경우(블레이드 다이싱 대비)(예를 들어, 도 15에서) 쉽게 형성될 수 있다. 하나 이상의 실시예는 다이-대-다이 통신을 연결하고 기판에 고정하기 위해 다이 측에 마이크로 패드들(232)을 포함한다. 하나 이상의 실시예는 다이 측에, 기판의 두께보다 50μm 더 높은, 솔더가 있거나 없는, Cu 기둥들(243)을 포함한다. 디커플링 커패시터들(235)이 기판 내에 위치되거나 기판 상에(구성에 따라 상부 또는 하부 중 하나) 배치될 수 있다. Cu 기둥들 외에도 기둥들은 Ni 캡들이 있는 Cu 기둥들이 될 수 있다. 이들은 또한 예를 들어 Cu/Ni 층을 사용하여 리플로우되지 않은 솔더들일 수 있다. 기술적으로 Ni 단독 기둥들만 사용할 수 있지만 (시간이 오래 걸리는) 긴 도금 공정이 필요하다.
[0045] 하나 이상의 실시예는 다양한 다이들 사이의 높이 차이를 유리하게 제거하고; 무제한 수의 다이를 가능하게 하고; 칩 접합 동안 단락 문제를 방지하고; 및/또는 각각의 C4 연결을 위한 큰 창들과 개별 구멍들의 다중 돌출부 및 조합을 가능하게 하는 이점이 있다.
[0046] 하나 이상의 실시예는 이종 집적화를 사용하여 웨이퍼 레벨에서 조립된 수백 내지 수천 개의 C4를 통과하는 것을 수용하기 위해 큰 창 개구들과 작은 개구들의 혼합과 다이 대 다이 통신을 위한 고밀도 배선을 갖는 고대역폭 모듈을 제공하고; 기판 너머로 캔틸레버(들)되는 또는 기판보다 크지만 모든 모서리를 지지하는 다이(들)를 지지할 수 있고; 및/또는 동일한 기판 상에 고열 발생 칩들을 위한 유리의 추가 및 마이크로채널들 또는 도파관들의 추가를 가능하게 한다.
[0047] 실제로, 하나 이상의 실시예는 Si 인터포저의 한계 내에서 Si 기술을 사용하여 다중 다이들을 조립하는 솔루션을 제공한다. 하나 이상의 실시예는 인터커넥트들이 통과하기 위한 큰 개구들과의 자가 정렬을 가능하게 한다.
[0048] 하나 이상의 실시예는 이종 집적화 구조 및 이를 제조하는 공정을 제공한다. 관련 특징은 1) 고가의 TSV와 대조적으로 실리콘/유리/몰드 수직 인터커넥트 액세스를 통해 저렴한 비용으로 제조하는 방법, 2) 종래의 솔더 도금과 대조적으로 결합 및 조립에 유용한 침지 가능한 페이스트를 사용하는 것을 포함한다.
[0049] 하나 이상의 실시예는 수평면에서의 다이 대 다이 연결, 수직 연결을 위한 저비용 개구와의 연결을 위한 기둥들, 및/또는 최종 연결을 위한 침지 가능한 솔더 페이스트의 사용을 제공한다. 하나 이상의 실시예는 측면(side)에 비해 디바이스의 활성 측면에 형성되는 종래의 저비용 연결을 사용한다. 일부 실시예는 Si의 다른 부분과 면 대 면 연결을 허용한다. Si 디커플링 커패시터들 외에도 스페이서는 내부에 위상 변화 메모리 또는 기타 메모리를 가질 수 있어 GPU(그래픽 처리 장치) 및/또는 가속기에 사용할 수 있다. 하나 이상의 실시예에서, 제조 공정 중에 기둥들을 언더필하면, 기둥들은 표준 CMP 및 애싱 공정으로 충분히 함몰될 수 있어 침지 가능한 솔더 페이스트의 사용이 가능하다. 실제로, 하나 이상의 실시예에서, 기둥들은 팁들이 침지 가능한 솔더 페이스트를 위해 노출된 상태로 언더필에 내장된다. 하나 이상의 실시예는 상호 접속을 위해 전통적인 적층형 다이들 및/또는 도금된 관통 구멍 비아들을 사용하지 않고 (유리 등으로) 형성된다. 하나 이상의 실시예는 웨이퍼 대 웨이퍼 또는 PCB 대 PCB 결합(PCB = 인쇄 회로 기판)을 사용하지 않고 형성된다.
[0050] 지금까지의 논의를 감안하고, 예를 들어 도 19를 참조하면, 본 발명의 일 측면에 따른 예시적인 모듈은 복수의 접점 영역들(258)을 갖는 기판(257)을 포함한다는 것을 이해할 것이다. 또한 적어도 제1 및 제2 반도체 다이(241)를 차례로 포함하는 스페이서-칩 어셈블리가 포함된다. 각각의 다이는 복수의 전기적 인터커넥트 기둥(243)과 복수의 접점 패드들(245)을 갖는다. 스페이서-칩 어셈블리는 또한 스페이서 웨이퍼(231)를 포함한다. 적어도 제1 및 제2 반도체 다이는 스페이서 웨이퍼에 고정된다. 예를 들어, 스페이서 웨이퍼는 적어도 제1 및 제2 반도체 다이의 접촉 패드의 제1 부분에 결합된 디커플링 커패시터와 같은 적어도 제1 및 제2 반도체 회로 피처(235)를 포함한다. 스페이서 웨이퍼는 또한 접점 패드들의 제2 부분을 통해 적어도 제1 및 제2 반도체 다이를 전기적으로 결합하는 배선(예를 들어, 고밀도 배선 233)을 포함한다. 스페이서 웨이퍼는 관통하여 형성된 복수의 구멍들을 갖는다. 복수의 전기 인터커넥트 기둥들은 구멍들을 통해 연장되고 기판 상의 접점 영역들(258)에 고정된다.
[0051] 디커플링 커패시터 또는 다른 커패시터에 더하여, 피처들(235)은 인덕터들, 메모리, 상 변화 메모리 등을 포함하는 일련의 반도체 기반 아이템들을 포함할 수 있다. 스페이서는 지지 엔티티에 국한되지 않는다. 예를 들어 GPU/가속기 애플리케이션 등에 사용될 수 있다.
[0052] 하나 이상의 실시예는 구멍들에 배치되는 언더필(247)을 더 포함한다. 구멍들은, 예를 들어, 전술한 바와 같이 트렌치들(237)을 개방함으로써 형성되며, 도 20에서 별도로 번호를 부여하지 않는다. 하나 이상의 실시예는 적어도 제1 및 제2 반도체 다이(241) 사이에 오버몰드(249)를 더 포함한다.
[0053] 도 19에서, 엘리먼트(257)는 관통 구멍들로 기둥들(243)에 결합된 접촉점들(도시되지 않음)을 더 포함할 수 있고 또한 하단에 보드(도시되지 않음) 상의 소켓에 결합되는 랜드 그리드 어레이들(도시되지 않음)을 포함할 수 있다. 보드는 예를 들어 도 19에 도시된 모듈들 중 4 내지 8개를 가질 수 있다. 애플리케이션에는 예를 들어 IBM®z15TM 메인프레임과 같은 강력한 메인프레임이 포함된다. 이러한 시스템은 예를 들어 각각 보드를 포함하는 4 내지 8개의 드로어를 가질 수 있다. IBM 및 z15는 전 세계 여러 관할권에 등록된 International Business Machines Corporation의 상표이다.
[0054] 예를 들어 도 6에 도시된 바와 같이, 일부 경우에, 구멍들은 기둥들 중 하나를 수용할 수 있는 크기이다. 반면에, 도 7에 도시된 바와 같이, 일부 경우에, 구멍들은 기둥들 중 여러 개를 수용할 수 있는 크기이다. 예를 들어 후자의 경우에, 기둥들은 범핑 하지 금속(UBM)을 포함한다.
[0055] 도 24 내지 26을 참조하면, 일부 실시예는 스페이서 웨이퍼(231)에 형성된 유리 충전 포켓을 더 포함한다(포켓(271) 내 유리(273)에 주목). 구멍들 중 적어도 일부는 유리 내에 형성된다(트렌치들 275 참조). 제1 반도체 다이(277-1)는 실리콘 칩을 포함하고, 제2 반도체 다이(277-2)는 실리콘 카바이드 칩을 포함한다. 실리콘 카바이드 칩(277-2)과 연결된 인터커넥트 기둥들(279)의 기둥들은 유리 내 구멍들의 구멍들 내로 연장된다.
[0056] 도 24 내지 26을 참조하면, SiC는 매우 뜨겁게 실행되고 다른 유형의 다이들은 종종 그 열을 견딜 수 없다. 유리(273)는 이 구조의 나머지 부분에서 SiC 칩(277-2)의 열 부하를 격리하는 데 도움이 된다. 도 26을 참조하면, SiC 칩(277-2)은 종래의 침(277-1)에 대한 연결점들(예를 들어, 다른 곳에서 논의된 고밀도 배선)을 가지며; 이들은 SiC 칩(277-2)의 열이 칩(277-1)으로 측방향으로가 아니라 기둥들(279)을 통과하도록 하나 이상의 실시예에서 열 비전도성 언더필로 언더필되어야 한다. 원하는 경우, 유리 내에 채널을 생성하는 다양한 레이저 제작 기술을 사용하여 유리(273) 내 냉각 마이크로채널들이 형성될 수 있다.
[0057] 일부 경우에, 복수의 전기 인터커넥트 기둥들들(243)은 침지 가능한 페이스트(255)를 통해 기판(257) 상의 접점 영역들에 고정된다.
[0058] 일부 예에서, 복수의 전기 인터커넥트 기둥들들(243)은 C4(controlled collapse chip connection)(265)를 통해 기판 상의 접점 영역들에 고정된다.
[0059] 일부 경우에, 스페이서 웨이퍼(231)는 유리를 포함하고 디커플링 커패시터들(235)은 박막 커패시터들을 포함한다. 다른 경우에, 스페이서 웨이퍼(231)는 실리콘을 포함하고 디커플링 커패시터들(235)은 딥 트렌치 커패시터들 및 MIM(금속-절연체-금속) 커패시터들로 구성된 군에서 선택된다.
[0060] 하나 이상의 실시예에서 TSV로 Si 또는 유리 인터포저를 생성하는 대신, 캡처 패드들이 있는 해당 영역들의 통신 피처(들) 및 범핑만 발생하는 이점이 있다는 것을 이해할 것이다. 예를 들어, 도 19에서, 249 아래 실리콘 내 구리선들/와이어들은 다이 대 다이 통신을 위한 고밀도 배선을 포함한다. 예를 들어 일부 패드들은 커패시터들에 연결되지만 다른 패드들은 고정용으로 제공되어 다이를 스페이서에 고정할 수 있다. 일부 종래 기술 설계는 하단에 C4 연결들이 있고 상단에 마이크로 범프들이 있는 상단에서 하단으로 흐르는 관통 실리콘 비아들이 있는 실리콘 인터포저를 사용한다는 점은 주목할 가치가 있다. 일반적으로 각 C4 범프에 대해 하나의 TSV가 있지만 상단에는 C4보다 많은 수의 마이크로 범프가 있으므로 마이크로 범프들에 연결하려면 실리콘 인터포저 내에서 수평 전기 배선이 필요하다. 이것은 Si 인터포저 내에 바람직하지 않은 재분배 층들이 필요하다. 상당한 전력이 큰 C4들 - 즉 4kA/sq. cm로 전달될 수 있다. 하나 이상의 실시예는 실리콘 내에 재분배 층들이 필요하지 않는 이점이 있다.
[0061] 다른 측면에서, 도 8에서 시작하여, 본 발명에 따른 예시적인 방법은 스페이서 웨이퍼(231)를 제공하는 단계를 포함한다. 스페이서 웨이퍼는 내부(234) 및 외부(236) 표면을 갖고, 스페이서 웨이퍼는 외부 표면(236)에 인접한 적어도 제1 및 제2 반도체 회로 피처들(235) 및 고밀도 배선(233)을 포함한다. 도 9에 도시된 바와 같이, 추가 단계는 적어도 제1 및 제2 반도체 회로 피처들 및 고밀도 배선으로부터 이격되어, 스페이서 웨이퍼를 부분적으로 관통하는 복수의 트렌치(237)를 형성하는 단계를 포함한다. 도 10 및 11을 참조하면, 추가 단계는 각자 복수의 전기 인터커넥트 기둥들(243) 및 복수의 접점 패드들(245)을 갖는 제1 및 제2 반도체 다이(241)를 제공하는 단계를 포함한다. 전기 인터커넥트 기둥들은 다이(241)에 부착된 단부가 아닌 원위 단부(하향 단부)를 갖는다. 또 다른 단계는 스페이서-칩 어셈블리를 형성하도록, 인터커넥트 기둥들(243)이 트렌치들(237) 내로 연장되고 접점 패드들(245)이 고밀도 배선(233) 및 반도체 회로 피처들(예를 들어, 디커플링 커패시터들 235)에 결합되는 상태에서, 복수의 접점 패드들(245)을 통해 제1 및 제2 반도체 다이(241)를 스페이서 웨이퍼(231)에 고정하는 단계를 포함한다. 고밀도 배선은 예를 들어 5μm 라인 및 공간에서 1 미크론 미만 라인 및 공간으로 갈 수 있는 반도체 제조 공정에 사용되는 배선을 포함할 수 있다.
[0062] 도 16을 참조하면, 또 다른 단계는 트렌치들을 개방하고 기둥들(243)의 원위 단부를 노출시키도록, 스페이서 웨이퍼(231)의 내부 표면(234)을 처리하는 단계를 포함한다. 도 18에 도시된 바와 같이, 또 다른 단계는 전기 전도성 연결 재료(예를 들어, C4의 침지 가능한 페이스트 255)를 기둥들의 원위 단부에 도포하는 단계를 포함한다. 도 19에 도시된 바와 같이, 또 다른 단계는 기둥들의 원위 단부 상의 침지 가능한 페이스트를 통해 스페이서-칩 어셈블리를 기판(257)에 고정하는 단계를 포함한다.
[0063] 도 12에 도시된 바와 같이, 하나 이상의 실시예는 고정에 후속하여 트렌치들 내로 언더필 재료(247)를 도포하는 단계를 더 포함한다. 또한, 도 13에 도시된 바와 같이, 하나 이상의 실시예는 언더필을 도포한 후에 제1 및 제2 반도체 다이 위에 그리고 그 사이에 오버몰딩(249)을 도포하는 단계를 더 포함한다.
[0064] 도 14에 도시된 바와 같이, 하나 이상의 실시예는 오버몰딩이 반도체 다이들(241)의 외부 표면들(248)과 같은 높이가 되도록 오버몰딩을 처리(예를 들어, 연마)하는 단계를 더 포함한다. 이 공정은 785μm 다이의 경우 685μm 이상과 같이 원하는 만큼 얇은 수 미크론과 같이 다이 후면의 약간만 제거할 수 있다. 한 가지 목적은 다이 후면에 오버몰드 재료가 없도록 하여 후면에서 성공적인 열 플럭스를 보장하는 것이다. 또한 성공적인 덮개 접촉을 위해 동일한 평면 내에 모든 다이를 갖는 것이 바람직하다. 하나 이상의 실시예는 덮개 캡핑 작업을 방해하지 않도록 보장하기 위해 RIE를 사용하여 오버몰드의 일부를 지지한다.
[0065] 도 12에 도시된 바와 같이, 하나 이상의 실시예에서,제공하는 단계는 각자 복수의 전기 인터커넥트 기둥들(243) 및 복수의 접점 패드들(245)을 갖는 제3 및 제4 반도체 다이(241)를 제공하는 단계를 포함한다. 이러한 경우에, 고정하는 단계는 스페이서-칩 어셈블리를 형성하도록, 인터커넥트 기둥들이 트렌치들 내로 연장되고 접점 패드들이 고밀도 배선에 결합되는 상태에서, 복수의 접점 패드들을 통해 제3 및 제4 반도체 다이를 스페이서 웨이퍼에 고정하는 단계를 더 포함한다. 추가 단계는 제1 및 제2 반도체 다이를 포함하는 제1 모듈(253) 및 제3 및 제4 반도체 다이를 포함하는 제2 모듈(253)을 형성하도록 스페이서 웨이퍼를 싱귤레이션하는 단계를 포함한다.
[0066] 비제한적인 예에서, 싱귤레이션하는 단계는 내부 표면을 처리하기 전에, 외부로부터 스페이서 웨이퍼 내로 절단부들(251)을 형성함으로써 도 16에 도시된 바와 같이 스페이서-칩 어셈블리를 부분적으로 다이싱하는 단계를 포함한다. 스페이서 웨이퍼의 내부 표면의 처리는 도 17에 도시된 바와 같이 절단부들을 접촉하여 싱귤레이션을 달성한다.
[0067] 도 16에서, 하나 이상의 실시예는 기둥들(243)의 원위 팁에 도달하기 직전까지 아래로 연마한다. IR 검출 가능한(예를 들어, 금속) 피처(242)가 실리콘에 포함될 수 있고, IR(적외선) 센서가 사용될 수 있다. 이 센서는 실리콘을 “보는” 것이 아니라 금속 피처(242)를 “보는” 것이다. 예를 들어, 언더필 영역에 닿기 전에 약 10μm를 연마한다. 슬러리가 함침된 직물을 사용하여 CMP(화학적 기계적 평탄화)를 수행한 다음, 반응성 이온 에칭(RIE)을 수행하여 기둥들(243)에서 재료를 제거하지 않고 재료(231)를 우선적으로 제거하고, 도 16에서와 같이 기둥들이 원하는 양만큼 노출될 때까지 다시 애쉬 백(ash back)한다.
[0068] (예를 들어 구리 페이스트를 사용하지 않는 애플리케이션들에 적합한) 연마-전-다이싱을 사용하지 않는 대안적인 접근법에서, TSV를 약 10미크론 노출시키고, 질화물-산화물-질화물 삼중층을 증착하고, 원하는 영역에서만 TSV를 개방하고, 스퍼터링하고, 포토레지스트를 도포하고, 큰 C4를 도금하고, 기판에 연결한다.
[0069] 도 24 내지 26을 참조하면, 하나 이상의 실시예는 스페이서 웨이퍼(231)에 포켓(271)을 형성하는 단계; 및 유리(273)를 포켓 내로 접착하는 단계를 더 포함한다. 복수의 트렌치들을 형성하는 단계는 유리 내에 트렌치들(275)의 적어도 일부를 형성하는 단계를 포함한다. 제1 반도체 다이(277-1)는 실리콘 칩을 포함하고 제2 반도체 다이(277-2)는 실리콘 카바이드 칩을 포함한다. 인터커넥트 기둥들이 트렌치들 내로 연장되는 상태에서 복수의 접점 패드들을 통해 제1 및 제2 반도체 다이를 스페이서 웨이퍼에 고정하는 단계에서, 실리콘 카바이드 칩(277-2)과 연결된 인터커넥트 기둥들(279)의 기둥들은 유리(273) 내 트렌치들(275)의 트렌치들 내로 연장된다. 일부 실시예들에서, 칩(277-2)에서 나오는 모든 기둥(279)은 유리 내 구멍들을 통과한다. SiC 칩(277-2)에서 나오는 일부 기둥(279)은 상당한 전력을 전달할 것이고 칩(277-1)에서 나오는 기둥들(279)보다 더 큰 직경으로 만들어질 수 있다. 예를 들어, 다이(277-1)(예를 들어, SiC가 아님)는 평면에서 볼 때 20 x 25mm 정도일 수 있고 약 600W를 손실할 수 있는 반면 유사한 치수의 SiC 다이(277-2)는 1200W 이상을 손실할 수 있다. 또한 상당한 전력을 손실하지 않는 칩(277-2)에 대한 신호 입력/출력(I/O) 연결이 있을 수 있다. 도 7에서와 같은 방식은 전력 손실에 따라 다른 직경의 기둥들과 함께 사용될 수 있다. 저전력의 더 소직경 기둥들(279)은 원한다면 유리(273)를 우회할 수 있다.
[0070] 본 발명의 다양한 실시예에 대한 설명은 예시의 목적으로 제시되었으며, 완전하거나 개시된 실시예들로 제한하려는 의도가 있는 것은 아니다. 이 기술 분야에서 통상의 지식을 가진 자라면 개시된 실시예들의 범위와 정신을 벗어나지 않으면서 많은 수정들 및 변형들이 있을 수 있다는 것을 명백히 알 수 있을 것이다. 본원에 사용된 용어는 실시예들의 원리, 시장에서 발견되는 기술에 대한 실질적인 응용 또는 기술적 개선을 가장 잘 설명하거나, 또는 이 기술 분야에서 통상의 지식을 가진 자가 본원에 개시된 실시예들을 이해할 수 있도록 하기 위해 선택되었다.

Claims (25)

  1. 모듈로서,
    복수의 접점 영역들(a plurality of contact regions)을 갖는 기판; 및
    스페이서-칩 어셈블리를 포함하되,
    상기 스페이서-칩 어셈블리는 차례로:
    각자 복수의 전기 인터커넥트 기둥들들 및 복수의 접점 패드들을 갖는 적어도 제1 및 제2 반도체 다이들;
    스페이서 웨이퍼―상기 적어도 제1 및 제2 반도체 다이들은 상기 스페이서 웨이퍼에 고정되고, 상기 스페이서 웨이퍼는 상기 적어도 제1 및 제2 반도체 다이의 상기 접점 패드들의 제1 부분에 결합된 적어도 제1 및 제2 반도체 회로 피처들(semiconductor circuit features)을 포함하고, 상기 스페이서 웨이퍼는 상기 접점 패드들의 제2 부분을 통해 상기 적어도 제1 및 제2 반도체 다이들을 전기적으로 결합하는 배선을 포함함―;를 포함하고;
    상기 스페이서 웨이퍼는 관통하여 형성된 복수의 구멍들(a plurality of holes)을 가지고, 상기 복수의 전기 인터커넥트 기둥들은 상기 구멍들을 통해 연장되고 상기 기판 상의 상기 접점 영역들에 고정되는 것을 특징으로 하는, 모듈.
  2. 제1항에 있어서,
    상기 반도체 회로 피처들은 디커플링 커패시터들을 포함하는 것을 특징으로 하는, 모듈.
  3. 제2항에 있어서,
    상기 구멍들 내에 배치된 언더필(underfill)을 더 포함하는, 모듈.
  4. 제3항에 있어서,
    상기 적어도 제1 및 제2 반도체 다이들 사이에 오버몰드(over-mold)를 더 포함하는, 모듈.
  5. 제4항에 있어서,
    상기 구멍들은 상기 기둥들 중 하나를 수용할 수 있는 크기인 것을 특징으로 하는, 모듈.
  6. 제4항에 있어서,
    상기 구멍들은 상기 기둥들 중 여러 개를 수용할 수 있는 크기인 것을 특징으로 하는, 모듈.
  7. 제6항에 있어서,
    상기 기둥들은 범핑 하지 금속(under bump metallurgy: UBM)을 포함하는 것을 특징으로 하는, 모듈.
  8. 제4항 내지 제7항 중 어느 한 항에 있어서,
    상기 스페이서 웨이퍼 내에 형성된 유리 충전 포켓(a glass-filled pocket)을 더 포함하되, 여기서
    상기 구멍들 중 적어도 일부는 상기 유리 내에 형성되고;
    상기 제1 반도체 다이는 실리콘 칩을 포함하고;
    상기 제2 반도체 다이는 실리콘 카바이드 칩을 포함하고; 그리고
    상기 실리콘 카바이드 칩과 연결된 상기 인터커넥트 기둥들의 기둥들은 상기 유리 내 상기 구멍들의 구멍들 내로 연장되는 것을 특징으로 하는, 모듈.
  9. 제4항 내지 제8항 중 어느 한 항에 있어서,
    상기 복수의 전기 인터커넥트 기둥들은 상기 기판 상의 접점 영역들에 침지 가능한 페이스트를 통해 고정되는 것을 특징으로 하는, 모듈.
  10. 제9항에 있어서,
    상기 기둥들은 구리를 포함하고 상기 침지 가능한 페이스트는 구리를 포함하는 것을 특징으로 하는, 모듈.
  11. 제9항에 있어서,
    상기 기둥들은 구리를 포함하고 상기 침지 가능한 페이스트는 무연 솔더를 포함하는 것을 특징으로 하는, 모듈.
  12. 제4항 내지 제11항 중 어느 한 항에 있어서,
    상기 복수의 전기 인터커넥트 기둥들은 상기 기판 상의 접점 영역들에 C4(controlled collapse chip connection)를 통해 고정되는 것을 특징으로 하는, 모듈.
  13. 제4항 내지 제12항 중 어느 한 항에 있어서,
    상기 스페이서 웨이퍼는 유리를 포함하고 상기 디커플링 커패시터들은 박막 커패시터들을 포함하는 것을 특징으로 하는, 모듈.
  14. 제4항 내지 제13항 중 어느 한 항에 있어서,
    상기 스페이서 웨이퍼는 실리콘을 포함하고 상기 디커플링 커패시터들은 딥 트렌치 커패시터들 및 MIM(금속-절연체-금속) 커패시터들로 구성된 군에서 선택되는 것을 특징으로 하는, 모듈.
  15. 방법으로서,
    스페이서 웨이퍼를 제공하는 단계―상기 스페이서 웨이퍼는 내부 및 외부 표면을 가지고, 상기 스페이서 웨이퍼는 상기 외부 표면에 인접한 적어도 제1 및 제2 반도체 회로 피처 및 배선을 포함함―;
    상기 제1 및 제2 반도체 회로 피처 및 상기 배선으로부터 이격되어, 상기 스페이서 웨이퍼를 부분적으로 관통하는 복수의 트렌치들을 형성하는 단계;
    각자 복수의 전기 인터커넥트 기둥들 및 복수의 접점 패드들을 갖는 적어도 제1 및 제2 반도체 다이를 제공하는 단계―상기 전기 인터커넥트 기둥은 원위 단부를 가짐―;
    스페이서-칩 어셈블리를 형성하도록, 상기 인터커넥트 기둥들이 상기 트렌치들 내로 연장되고, 상기 접점 패드들이 상기 배선 및 상기 반도체 회로 피처들에 결합된 상태에서, 상기 복수의 접점 패드들을 통해 상기 제1 및 제2 반도체 다이를 상기 스페이서 웨이퍼에 고정하는 단계;
    상기 트렌치들을 개방하고 상기 기둥들의 상기 원위 단부를 노출시키도록, 상기 스페이서 웨이퍼의 상기 내부 표면을 처리하는 단계;
    전기 전도성 연결 재료를 상기 기둥들의 상기 원위 단부에 도포하는 단계; 및
    상기 기둥들의 상기 원위 단부 상의 상기 전기 전도성 연결 재료를 통해 상기 스페이서-칩 어셈블리를 기판에 고정하는 단계를 포함하는, 방법.
  16. 제15항에 있어서,
    상기 전기 전도성 연결 재료를 도포하는 단계는 침지 가능한 페이스트를 도포하는 단계를 포함하는 것을 특징으로 하는, 방법.
  17. 제16항에 있어서,
    상기 반도체 회로 피처들은 디커플링 커패시터들을 포함하는 것을 특징으로 하는, 방법.
  18. 제17항에 있어서,
    상기 고정하는 단계 후속으로 상기 트렌치들 내로 언더필 재료를 도포하는 단계를 더 포함하는, 방법.
  19. 제18항에 있어서,
    상기 언더필을 도포하는 단계 후에 상기 제1 및 제2 반도체 다이 위에 그리고 그 사이에 오버몰딩을 도포하는 단계를 더 포함하는, 방법.
  20. 제19항에 있어서,
    상기 오버몰딩이 상기 반도체 다이들의 외부 표면들과 같은 높이가 되도록 상기 오버몰딩을 처리하는 단계를 더 포함하는, 방법.
  21. 제20항에 있어서,
    상기 제공하는 단계는 각자 복수의 전기 인터커넥트 기둥들 및 복수의 접점 패드들을 갖는 제3 및 제4 반도체 다이를 제공하는 단계를 더 포함하고;
    상기 고정하는 단계는 상기 스페이서-칩 어셈블리를 형성하도록, 상기 인터커넥트 기둥들이 상기 트렌치들 내로 연장되고, 상기 접점 패드들이 상기 배선에 결합된 상태에서, 상기 복수의 접점 패드들을 통해 상기 제3 및 제4 반도체 다이를 상기 스페이서 웨이퍼에 고정하는 단계를 더 포함하되;
    상기 제1 및 제2 반도체 다이를 포함하는 제1 모듈 및 상기 제3 및 제4 반도체 다이를 포함하는 제2 모듈을 형성하도록 상기 스페이서 웨이퍼를 싱귤레이션하는 단계를 더 포함하는, 방법.
  22. 제21항에 있어서,
    상기 내부 표면을 처리하기 전에, 외부로부터 상기 스페이서 웨이퍼 내로 절단부들을 형성함으로써 상기 스페이서-칩 어셈블리를 부분적으로 다이싱하는 단계―상기 스페이서 웨이퍼의 상기 내부 표면의 상기 처리는 상기 절단부들을 접촉하여 상기 싱귤레이션하는 단계를 달성함―를 더 포함하는, 방법.
  23. 제22항에 있어서,
    상기 부분적 다이싱은 플라즈마 다이싱을 포함하는 것을 특징으로 하는, 방법.
  24. 제19항 내지 제23항 중 어느 한 항에 있어서,
    상기 스페이서 웨이퍼 내에 포켓을 형성하는 단계; 및
    상기 포켓 내로 유리를 접착하는 단계를 더 포함하되;
    여기서,
    상기 복수의 트렌치들을 형성하는 단계는 상기 유리 내에 상기 트렌치들의 적어도 일부를 형성하는 단계를 포함하고;
    상기 제1 반도체 다이는 실리콘 칩을 포함하고;
    상기 제2 반도체 다이는 실리콘 카바이드 칩을 포함하고; 그리고
    상기 인터커넥트 기둥들이 상기 트렌치들 내로 연장되는 상태에서 상기 복수의 접점 패드들을 통해 상기 제1 및 제2 반도체 다이를 상기 스페이서 웨이퍼에 고정하는 단계에서, 상기 실리콘 카바이드 칩과 연결된 상기 인터커넥트 기둥들의 기둥들 중 적어도 일부는 상기 유리 내 상기 트렌치들의 트렌치들 내로 연장되는 것을 특징으로 하는, 방법.
  25. 제15항 내지 제24항 중 어느 한 항에 있어서,
    상기 전기 전도성 연결 재료를 도포하는 단계는 C4(controlled collapse chip connection) 솔더 방울들을 도포하는 단계를 포함하는 것을 특징으로 하는, 방법.
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