JPH0955398A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0955398A JPH0955398A JP22577095A JP22577095A JPH0955398A JP H0955398 A JPH0955398 A JP H0955398A JP 22577095 A JP22577095 A JP 22577095A JP 22577095 A JP22577095 A JP 22577095A JP H0955398 A JPH0955398 A JP H0955398A
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- H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
- H05K3/241—Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus
Abstract
(57)【要約】
【課題】 電極パッド間の膜厚や膜質のばらつきを防止
し、各電極パッド間のショート不良がなく、安価な半導
体装置を作製するための製造方法を提供する。 【解決手段】 基板６に、回路素子12と回路配線パター
ン３と、電極パッド１を形成するためのパッドパターン
２と、各パッドパターン２間を短絡するショート配線パ
ターン10とを形成する。ショート配線パターン10はダイ
シングライン８にまたがってジグザグに進む形状にす
る。然る後、無電解メッキ処理によって、ショート配線
パターン10による各パッドパターン２が等電位の状態で
パッドパターン２上に電極材料を析出させて、電極パッ
ド１間の膜厚や膜質のばらつきなく電極パッド１を一括
形成し、ダイシングライン８に沿ってダイシングを行
い、個々のチップ回路４に分割すると同時にショート配
線パターン10を確実に切断する。
し、各電極パッド間のショート不良がなく、安価な半導
体装置を作製するための製造方法を提供する。 【解決手段】 基板６に、回路素子12と回路配線パター
ン３と、電極パッド１を形成するためのパッドパターン
２と、各パッドパターン２間を短絡するショート配線パ
ターン10とを形成する。ショート配線パターン10はダイ
シングライン８にまたがってジグザグに進む形状にす
る。然る後、無電解メッキ処理によって、ショート配線
パターン10による各パッドパターン２が等電位の状態で
パッドパターン２上に電極材料を析出させて、電極パッ
ド１間の膜厚や膜質のばらつきなく電極パッド１を一括
形成し、ダイシングライン８に沿ってダイシングを行
い、個々のチップ回路４に分割すると同時にショート配
線パターン10を確実に切断する。
Description
【０００１】
【発明の属する技術分野】本発明は、無電解メッキ処理
により複数の電極パッドを一括形成する半導体装置の製
造方法に関するものである。
により複数の電極パッドを一括形成する半導体装置の製
造方法に関するものである。
【０００２】
【従来の技術】図７には半導体装置であるチップ回路４
のモデル例が示されている。このチップ回路４は、シリ
コンやゲルマニウム等の半導体基板６に回路素子12が形
成され、この回路形成部の周りに複数の回路配線パター
ン３と電極パッド１が配設されており、電極パッド１を
介し、半田バンプやワイヤボンディングやＴＡＢ（Tape
Automated Bonding）等の接続手段によって、プリント
基板やアルミナ基板等と電気的に接続される。
のモデル例が示されている。このチップ回路４は、シリ
コンやゲルマニウム等の半導体基板６に回路素子12が形
成され、この回路形成部の周りに複数の回路配線パター
ン３と電極パッド１が配設されており、電極パッド１を
介し、半田バンプやワイヤボンディングやＴＡＢ（Tape
Automated Bonding）等の接続手段によって、プリント
基板やアルミナ基板等と電気的に接続される。
【０００３】次に、上記チップ回路４の製造方法を簡単
に説明する。まず、基板６に回路素子12と、アルミニウ
ム等の導体で形成される回路配線パターン３および電極
パッド１を形成するためのパッドパターン２とを、回路
素子12の次に回路配線パターン３およびパッドパターン
２という順序で（通常、回路配線パターン３とパッドパ
ターン２は同時に形成される）、あるいは、その逆の順
序で、あるいは、同時に、形成する。然る後に、パッド
パターン２上に、無電解メッキ処理によって、電極材料
であるニッケルや銅等の金属を析出させ、複数の電極パ
ッド１を一括形成する。（このとき必要に応じ、パッド
パターン２上に亜鉛置換（ジンケート）処理等の前処理
を施してもよい。）チップ回路４は、図８に示すよう
に、同一基板６内に複数形成されており、上記工程後
に、基板６をダイシングライン８に沿って切断（ダイシ
ング）して個々のチップ回路４に分割する。
に説明する。まず、基板６に回路素子12と、アルミニウ
ム等の導体で形成される回路配線パターン３および電極
パッド１を形成するためのパッドパターン２とを、回路
素子12の次に回路配線パターン３およびパッドパターン
２という順序で（通常、回路配線パターン３とパッドパ
ターン２は同時に形成される）、あるいは、その逆の順
序で、あるいは、同時に、形成する。然る後に、パッド
パターン２上に、無電解メッキ処理によって、電極材料
であるニッケルや銅等の金属を析出させ、複数の電極パ
ッド１を一括形成する。（このとき必要に応じ、パッド
パターン２上に亜鉛置換（ジンケート）処理等の前処理
を施してもよい。）チップ回路４は、図８に示すよう
に、同一基板６内に複数形成されており、上記工程後
に、基板６をダイシングライン８に沿って切断（ダイシ
ング）して個々のチップ回路４に分割する。
【０００４】
【発明が解決しようとする課題】ところで、無電解メッ
キ処理時に、各パッドパターン２の電位が異なると、パ
ッドパターン２毎に電極材料の析出量や析出状態が異な
り、このことにより、各電極パッド１間の膜厚や膜質が
ばらつく。
キ処理時に、各パッドパターン２の電位が異なると、パ
ッドパターン２毎に電極材料の析出量や析出状態が異な
り、このことにより、各電極パッド１間の膜厚や膜質が
ばらつく。
【０００５】以下に各パッドパターン２毎に電極材料の
析出量や析出状態が異なる理由を示す。例えば、図９に
示すように、パッドパターン２Ｓ，２Ｄが、それぞれ、
回路素子12におけるｎ領域（電子（−）濃度が高い領
域）であるｎＭＯＳトランジスタのソース、ドレインに
接続され、パッドパターン２Ｇｎｄがｐ領域（正孔
（＋）濃度が高い領域）に接続されているとき、無電解
メッキ処理時に、パッドパターン２Ｓ，２Ｄにはｎ領域
から電子が供給され（電位が高くなり）プラスのイオン
を持つ電極材料が析出し易く、パッドパターン２Ｇｎｄ
では電子がｐ領域に流れ出し（電位が下がり）電極材料
が析出し難くなる。また、パッドパターン２Ｓと２Ｄ
は、ｎ領域とｐ領域を有するｎＭＯＳトランジスタを介
して接続されており、電子供給量が異なり（電位が異な
り）、電極材料の析出量や析出状態が異なる。これらの
ことから、パッドパターン２Ｓと２Ｄと２Ｇｎｄは電極
材料の析出量や析出状態が異なってしまう。
析出量や析出状態が異なる理由を示す。例えば、図９に
示すように、パッドパターン２Ｓ，２Ｄが、それぞれ、
回路素子12におけるｎ領域（電子（−）濃度が高い領
域）であるｎＭＯＳトランジスタのソース、ドレインに
接続され、パッドパターン２Ｇｎｄがｐ領域（正孔
（＋）濃度が高い領域）に接続されているとき、無電解
メッキ処理時に、パッドパターン２Ｓ，２Ｄにはｎ領域
から電子が供給され（電位が高くなり）プラスのイオン
を持つ電極材料が析出し易く、パッドパターン２Ｇｎｄ
では電子がｐ領域に流れ出し（電位が下がり）電極材料
が析出し難くなる。また、パッドパターン２Ｓと２Ｄ
は、ｎ領域とｐ領域を有するｎＭＯＳトランジスタを介
して接続されており、電子供給量が異なり（電位が異な
り）、電極材料の析出量や析出状態が異なる。これらの
ことから、パッドパターン２Ｓと２Ｄと２Ｇｎｄは電極
材料の析出量や析出状態が異なってしまう。
【０００６】パッドパターン２は、通常、回路素子12に
おける上記ｎ領域やｐ領域に接続されており、また、各
パッドパターン２の間にはｎ領域やｐ領域を介して複雑
に接続されており、上記のように、無電解メッキ処理時
に、各パッドパターン２の電位が異なるために、各パッ
ドパターン２毎に電極材料の析出量や析出状態が異な
り、各電極パッド１間の膜厚や膜質にばらつきが生じ
る。このため、全ての電極パッド１を適切な膜厚や膜質
に形成することが困難で、例えば、半田の濡れ性の劣悪
な電極パッド１が形成されてしまうと、チップ回路４
と、プリント基板等との電気的接続が良好に行われず、
チップ回路４の電気的な信頼性を悪化させるという問題
があった。
おける上記ｎ領域やｐ領域に接続されており、また、各
パッドパターン２の間にはｎ領域やｐ領域を介して複雑
に接続されており、上記のように、無電解メッキ処理時
に、各パッドパターン２の電位が異なるために、各パッ
ドパターン２毎に電極材料の析出量や析出状態が異な
り、各電極パッド１間の膜厚や膜質にばらつきが生じ
る。このため、全ての電極パッド１を適切な膜厚や膜質
に形成することが困難で、例えば、半田の濡れ性の劣悪
な電極パッド１が形成されてしまうと、チップ回路４
と、プリント基板等との電気的接続が良好に行われず、
チップ回路４の電気的な信頼性を悪化させるという問題
があった。
【０００７】そこで、本発明者らは、上記問題を解決す
るための手段を提案（未公開）している。この提案の手
段とは、無電解メッキ処理工程前に、図５に示すよう
に、パッドパターン２を短絡するショート配線パターン
10を形成し（例えば、回路配線パターン３およびパッド
パターン２と、ショート配線パターン10とを同時に形成
し）、無電解メッキ処理時に、各パッドパターン２の電
位を等しくして各パッドパターン２の電極材料の析出量
や析出状態を等しくすることで、電極パッド１間の膜厚
や膜質のばらつきを防止し、上記問題を回避するもので
ある。
るための手段を提案（未公開）している。この提案の手
段とは、無電解メッキ処理工程前に、図５に示すよう
に、パッドパターン２を短絡するショート配線パターン
10を形成し（例えば、回路配線パターン３およびパッド
パターン２と、ショート配線パターン10とを同時に形成
し）、無電解メッキ処理時に、各パッドパターン２の電
位を等しくして各パッドパターン２の電極材料の析出量
や析出状態を等しくすることで、電極パッド１間の膜厚
や膜質のばらつきを防止し、上記問題を回避するもので
ある。
【０００８】上記ショート配線パターン10は、パッドパ
ターン２から伸びる第１の配線パターン14と、各第１の
配線パターン14間を短絡する第２の配線パターン15とを
有して構成されており、上記第２の配線パターン15はダ
イシングライン８に沿って設けられ、ダイシングの切削
幅（約50〜100 μｍ）よりも細い幅（50μｍ未満）に形
成されている。ダイシング工程時に、第２の配線パター
ン15に沿ってダイシングが行われることで、図６に示す
ように、第２の配線パターン15が除去された形態でチッ
プ回路４は分割され、すなわち、ショート配線パターン
10は切断され、各電極パッド１間のショート配線パター
ン10を介した導通が遮断される。
ターン２から伸びる第１の配線パターン14と、各第１の
配線パターン14間を短絡する第２の配線パターン15とを
有して構成されており、上記第２の配線パターン15はダ
イシングライン８に沿って設けられ、ダイシングの切削
幅（約50〜100 μｍ）よりも細い幅（50μｍ未満）に形
成されている。ダイシング工程時に、第２の配線パター
ン15に沿ってダイシングが行われることで、図６に示す
ように、第２の配線パターン15が除去された形態でチッ
プ回路４は分割され、すなわち、ショート配線パターン
10は切断され、各電極パッド１間のショート配線パター
ン10を介した導通が遮断される。
【０００９】しかしながら、ダイシングの位置ずれが僅
かに生じると、第２の配線パターン15は除去しきれず、
次のような問題が起こる。例えば、図５に示す第２の配
線パターン15Ａよりも左側にずれたダイシングの位置ず
れΔｈが生じてしまったときには、図５の点線で示すダ
イシングライン17の右側に第２の配線パターン15Ａが残
り、ダイシングライン17の右側の複数のチップ回路４Ｒ
でショート配線パターン10を介し電極パッド１Ａ〜１Ｄ
が短絡したままとなってしまい、チップ回路４Ｒはショ
ート不良となる。このように、ショート不良となったチ
ップ回路４が多数生じると、チップ回路４の歩留りを大
きく低下させ、チップ回路４の価格が高価となってしま
うという問題が生じる。
かに生じると、第２の配線パターン15は除去しきれず、
次のような問題が起こる。例えば、図５に示す第２の配
線パターン15Ａよりも左側にずれたダイシングの位置ず
れΔｈが生じてしまったときには、図５の点線で示すダ
イシングライン17の右側に第２の配線パターン15Ａが残
り、ダイシングライン17の右側の複数のチップ回路４Ｒ
でショート配線パターン10を介し電極パッド１Ａ〜１Ｄ
が短絡したままとなってしまい、チップ回路４Ｒはショ
ート不良となる。このように、ショート不良となったチ
ップ回路４が多数生じると、チップ回路４の歩留りを大
きく低下させ、チップ回路４の価格が高価となってしま
うという問題が生じる。
【００１０】本発明は上記課題を解決するためになされ
たものであり、その目的は、電極パッド間の膜厚や膜質
のばらつきを防止して全ての電極パッドを適切な状態に
一括形成でき、各電極パッド間のショート不良がなく、
しかも安価な半導体装置を製造するための半導体装置の
製造方法を提供することにある。
たものであり、その目的は、電極パッド間の膜厚や膜質
のばらつきを防止して全ての電極パッドを適切な状態に
一括形成でき、各電極パッド間のショート不良がなく、
しかも安価な半導体装置を製造するための半導体装置の
製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明は次のような手段を講じている。すなわち、
本発明は、回路形成部の周りに複数のパッドパターンを
形成してなるチップ回路を同一基板内に複数形成し、こ
れらチップ回路の各パッドパターンはダイシングライン
に沿って形成したショート配線パターンによって短絡
し、このパッドパターンの短絡後に、各パッドパターン
上に無電解メッキ処理により電極材料を析出させて電極
パッドを一括形成し、然る後に、ダイシングラインに沿
ってダイシングし、前記ショート配線パターンを切断し
て各パッドパターンの短絡を遮断する半導体装置の製造
方法であって、前記ショート配線パターンはダイシング
ラインに沿い該ダイシングラインにまたがってジグザグ
に進むジグザグ形状のパターンによって形成する構成を
もって前記課題を解決するための手段としている。
に、本発明は次のような手段を講じている。すなわち、
本発明は、回路形成部の周りに複数のパッドパターンを
形成してなるチップ回路を同一基板内に複数形成し、こ
れらチップ回路の各パッドパターンはダイシングライン
に沿って形成したショート配線パターンによって短絡
し、このパッドパターンの短絡後に、各パッドパターン
上に無電解メッキ処理により電極材料を析出させて電極
パッドを一括形成し、然る後に、ダイシングラインに沿
ってダイシングし、前記ショート配線パターンを切断し
て各パッドパターンの短絡を遮断する半導体装置の製造
方法であって、前記ショート配線パターンはダイシング
ラインに沿い該ダイシングラインにまたがってジグザグ
に進むジグザグ形状のパターンによって形成する構成を
もって前記課題を解決するための手段としている。
【００１２】上記構成の本発明において、無電解メッキ
処理工程の前にチップ回路の各パッドパターンをショー
ト配線パターンによって短絡し、その後、無電解メッキ
処理により各パッドパターン上に電極材料を析出させて
複数の電極パッドを一括形成する。この無電解メッキ処
理時に、ショート配線パターンにより各パッドパターン
は全て等電位となり、各パッドパターンの電極材料の析
出量および析出状態がほぼ等しくなって各電極パッド間
の膜厚および膜質のばらつきが防止される。
処理工程の前にチップ回路の各パッドパターンをショー
ト配線パターンによって短絡し、その後、無電解メッキ
処理により各パッドパターン上に電極材料を析出させて
複数の電極パッドを一括形成する。この無電解メッキ処
理時に、ショート配線パターンにより各パッドパターン
は全て等電位となり、各パッドパターンの電極材料の析
出量および析出状態がほぼ等しくなって各電極パッド間
の膜厚および膜質のばらつきが防止される。
【００１３】その後のダイシング工程時に、基板をダイ
シングラインに沿ってダイシングすることによってショ
ート配線パターンを切断し、各電極パッド間のショート
配線パターンによる短絡を遮断する。本発明では、ショ
ート配線パターンをダイシングラインにまたがってジグ
ザグに進む形状に形成しているために、ダイシングの位
置ずれが生じても、確実にショート配線パターンは不連
続状態に切断され、各電極パッドの短絡に起因するチッ
プ回路の電気的な不良が回避される。上記のように、本
発明では前記従来の課題が解決される。
シングラインに沿ってダイシングすることによってショ
ート配線パターンを切断し、各電極パッド間のショート
配線パターンによる短絡を遮断する。本発明では、ショ
ート配線パターンをダイシングラインにまたがってジグ
ザグに進む形状に形成しているために、ダイシングの位
置ずれが生じても、確実にショート配線パターンは不連
続状態に切断され、各電極パッドの短絡に起因するチッ
プ回路の電気的な不良が回避される。上記のように、本
発明では前記従来の課題が解決される。
【００１４】
【発明の実施の形態】以下に本発明の実施の形態例を図
面に基づいて説明する。この実施の形態例の説明におい
て、従来例および提案例と同一名称部分には同一符号を
付し、その重複説明は省略する。
面に基づいて説明する。この実施の形態例の説明におい
て、従来例および提案例と同一名称部分には同一符号を
付し、その重複説明は省略する。
【００１５】本実施の形態例が提案例と異なる特徴的な
ことは、無電解メッキ処理工程の前に、図１に示すよう
に、ショート配線パターン10をダイシングライン８にま
たがってジグザグに進む形状に形成することであり、然
る後、提案例同様にダイシングライン８に沿ってダイシ
ングを行うことにより、図２に示すようにショート配線
パターン10を確実に切断できる構成とした。上記以外の
構成は提案例と同様である。
ことは、無電解メッキ処理工程の前に、図１に示すよう
に、ショート配線パターン10をダイシングライン８にま
たがってジグザグに進む形状に形成することであり、然
る後、提案例同様にダイシングライン８に沿ってダイシ
ングを行うことにより、図２に示すようにショート配線
パターン10を確実に切断できる構成とした。上記以外の
構成は提案例と同様である。
【００１６】上記ショート配線パターン10は、パターン
幅ｂがダイシングの切削幅ｃ（例えば、50〜100 μｍ）
よりも細い幅（例えば、50μｍ未満）で、かつ、ジグザ
グ形状の幅ａがダイシングの切削幅ｃよりも広い幅に形
成されている。そのため、ダイシング工程で、ダイシン
グの位置ずれが生じても、ショート配線パターン10は確
実に切断される。
幅ｂがダイシングの切削幅ｃ（例えば、50〜100 μｍ）
よりも細い幅（例えば、50μｍ未満）で、かつ、ジグザ
グ形状の幅ａがダイシングの切削幅ｃよりも広い幅に形
成されている。そのため、ダイシング工程で、ダイシン
グの位置ずれが生じても、ショート配線パターン10は確
実に切断される。
【００１７】本実施の形態例によれば、無電解メッキ処
理の前に、パッドパターン２を短絡するショート配線パ
ターン10を設け、そのショート配線パターン10をダイシ
ングライン８にまたがってジグザグに進む形状としたの
で、ダイシング工程で、ダイシングの位置ずれが生じて
も、確実にショート配線パターン10を切断することがで
き、ショート配線パターン10を介した各電極パッド１間
の短絡に起因するショート不良をなくすことができる。
このことにより、格段にチップ回路４の歩留りが向上
し、安価なチップ回路４を提供することが可能となる。
もちろん、無電解メッキ処理時に、ショート配線パター
ン10により各パッドパターンは全て等電位となり、各パ
ッドパターン２の電極材料の析出量や析出状態が等しく
なって、電極パッド１間の膜厚や膜質のばらつきが防止
され、プリント基板等との電気的接続の信頼性が高いチ
ップ回路４を提供できる。
理の前に、パッドパターン２を短絡するショート配線パ
ターン10を設け、そのショート配線パターン10をダイシ
ングライン８にまたがってジグザグに進む形状としたの
で、ダイシング工程で、ダイシングの位置ずれが生じて
も、確実にショート配線パターン10を切断することがで
き、ショート配線パターン10を介した各電極パッド１間
の短絡に起因するショート不良をなくすことができる。
このことにより、格段にチップ回路４の歩留りが向上
し、安価なチップ回路４を提供することが可能となる。
もちろん、無電解メッキ処理時に、ショート配線パター
ン10により各パッドパターンは全て等電位となり、各パ
ッドパターン２の電極材料の析出量や析出状態が等しく
なって、電極パッド１間の膜厚や膜質のばらつきが防止
され、プリント基板等との電気的接続の信頼性が高いチ
ップ回路４を提供できる。
【００１８】なお、本発明は上記実施の形態例に限定さ
れるものではなく、様々な実施の態様を採り得る。例え
ば、ショート配線パターン10の形状は図１に示す形状に
限定されるものではなく、図３や図４に示すように、ダ
イシングライン８にまたがってジグザグに進む形状であ
れば、上記実施の形態例同様の効果を得ることができ
る。
れるものではなく、様々な実施の態様を採り得る。例え
ば、ショート配線パターン10の形状は図１に示す形状に
限定されるものではなく、図３や図４に示すように、ダ
イシングライン８にまたがってジグザグに進む形状であ
れば、上記実施の形態例同様の効果を得ることができ
る。
【００１９】
【発明の効果】本発明によれば、無電解メッキ処理工程
よりも前に、各パッドパターンを短絡するショート配線
パターンを形成するので、無電解メッキ処理時に、各パ
ッドパターンの電位を等しくすることができる。このた
め、各パッドパターンの電極材料の析出量や析出状態が
等しくなり、各電極パッド間の膜厚や膜質のばらつきが
防止され、複数の電極パッドを適切な状態に一括形成す
ることが可能となり、電極パッドを介したプリント基板
等との電気的な接続を良好な状態で行う半導体装置を製
造できる。
よりも前に、各パッドパターンを短絡するショート配線
パターンを形成するので、無電解メッキ処理時に、各パ
ッドパターンの電位を等しくすることができる。このた
め、各パッドパターンの電極材料の析出量や析出状態が
等しくなり、各電極パッド間の膜厚や膜質のばらつきが
防止され、複数の電極パッドを適切な状態に一括形成す
ることが可能となり、電極パッドを介したプリント基板
等との電気的な接続を良好な状態で行う半導体装置を製
造できる。
【００２０】また、ショート配線パターンをダイシング
ラインにまたがってジグザグに進む形状に形成するの
で、ダイシング工程で、ダイシングの位置ずれが生じて
も、ショート配線パターンを確実に切断（導通遮断）で
き、装置におけるショート配線パターンの短絡によるシ
ョート不良がなくなり、半導体装置の歩留りを向上させ
ることができ、安価な半導体装置を提供できる。
ラインにまたがってジグザグに進む形状に形成するの
で、ダイシング工程で、ダイシングの位置ずれが生じて
も、ショート配線パターンを確実に切断（導通遮断）で
き、装置におけるショート配線パターンの短絡によるシ
ョート不良がなくなり、半導体装置の歩留りを向上させ
ることができ、安価な半導体装置を提供できる。
【図１】本実施の形態例の特徴的なショート配線パター
ンを示す説明図である。
ンを示す説明図である。
【図２】図１に示すショート配線パターンを用いて電極
パッドを形成したダイシング後のチップ回路を示す説明
図である。
パッドを形成したダイシング後のチップ回路を示す説明
図である。
【図３】その他のショート配線パターン例を示す説明図
である。
である。
【図４】さらにその他のショート配線パターン例を示す
説明図である。
説明図である。
【図５】提案例を示す説明図である。
【図６】図５のショート配線パターンを用いて電極パッ
ドを形成したダイシング後のチップ回路を示す説明図で
ある。
ドを形成したダイシング後のチップ回路を示す説明図で
ある。
【図７】チップ回路のモデル例を示す説明図である。
【図８】ダイシング前の基板上の複数のチップ回路を示
す説明図である。
す説明図である。
【図９】従来の課題を示す説明図である。
１ 電極パッド ２ パッドパターン ４ チップ回路 ６ 基板 ８ ダイシングライン 10 ショート配線パターン 12 回路素子
Claims (1)
- 【請求項１】 回路形成部の周りに複数のパッドパター
ンを形成してなるチップ回路を同一基板内に複数形成
し、これらチップ回路の各パッドパターンはダイシング
ラインに沿って形成したショート配線パターンによって
短絡し、このパッドパターンの短絡後に、各パッドパタ
ーン上に無電解メッキ処理により電極材料を析出させて
電極パッドを一括形成し、然る後に、ダイシングライン
に沿ってダイシングし、前記ショート配線パターンを切
断して各パッドパターンの短絡を遮断する半導体装置の
製造方法であって、前記ショート配線パターンはダイシ
ングラインに沿い該ダイシングラインにまたがってジグ
ザグに進むジグザグ形状のパターンによって形成するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22577095A JPH0955398A (ja) | 1995-08-10 | 1995-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22577095A JPH0955398A (ja) | 1995-08-10 | 1995-08-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955398A true JPH0955398A (ja) | 1997-02-25 |
Family
ID=16834531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22577095A Pending JPH0955398A (ja) | 1995-08-10 | 1995-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955398A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6630368B2 (en) * | 2000-02-23 | 2003-10-07 | Oki Electric Industry Co., Ltd. | Substrate for mounting a semiconductor chip and method for manufacturing a semiconductor device |
| US6822322B1 (en) | 2000-02-23 | 2004-11-23 | Oki Electric Industry Co., Ltd. | Substrate for mounting a semiconductor chip and method for manufacturing a semiconductor device |
| US7154048B2 (en) | 2000-04-12 | 2006-12-26 | Citizen Watch Co., Ltd. | Common electrode wire for plating |
| JP2009206183A (ja) * | 2008-02-26 | 2009-09-10 | Fujitsu Media Device Kk | 電子部品及びその製造方法 |
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| CN106871078A (zh) * | 2017-03-28 | 2017-06-20 | 山东晶泰星光电科技有限公司 | 一种表面贴装式rgb‑led集成基板及其制造方法 |
-
1995
- 1995-08-10 JP JP22577095A patent/JPH0955398A/ja active Pending
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