JP2011003674A - 半導体装置の製造方法、半導体チップ及び半導体ウェハ - Google Patents
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Abstract
【解決手段】半導体ウェハ1に、複数の配線層を形成し、それぞれ複数の配線層の一部を含む半導体チップとなるチップ構成部2を複数形成し、相互に隣り合うチップ構成部2を何れかの配線層に含まれる接続配線3を介して相互に電気的に接続する。接続配線3において、チップ構成部2に対する接続端3aよりも、これら接続端3aの間に位置する中間部3bの方が、幅狭となるように、接続配線3を形成する。相互に隣り合うチップ構成部2の間において接続配線3と交差するように延伸するスクライブ線4に沿って、半導体ウェハ1を切断することによって、チップ構成部2の各々を相互に分離させて半導体チップを形成する。
【選択図】図1
Description
図1及び図2は第1の実施形態に係る半導体ウェハ(以下、単にウェハ)1の要部を示す図である。このうち図1はウェハ1の平面構造を示す。また、図2は図1のA−A線に沿った断面形状を示す。図3は第1の実施形態に係る半導体ウェハ1の平面図、図4は第1の実施形態の動作を説明するための図である。図5は第1の実施形態に係る半導体チップ(以下、単にチップ)60の端部の平面構造を示す図、図6は第1の実施形態に係るチップ60の端面60aを示す正面図である。
2 チップ構成部
3 接続配線
3a 接続端
3b 中間部
3c 幅変化部
3d 一定幅部
3e 段差部
4 スクライブ線
4a 境界線
5 ダミーメタル
6 ダミーメタルパターン
7 配線
7a 基端部
7b 先端部
11 配線
12 配線
13 表層配線
14 コンタクトホール
15 ビアホール
16 ダイシングストリート
17 チッピング
21 シリコン基板
22 素子分離領域
23 p型MOSトランジスタ
24 n型MOSトランジスタ
25 ゲート絶縁膜
26 ゲート電極
27 エクステンション領域
28 サイドウォール
29 ソース・ドレイン拡散領域
30 シリサイド層
31 第1層間絶縁膜
32 第2層間絶縁膜
33 コンタクトプラグ
34 ビア
41 下層配線層
42 表層配線層
43 パッシベーション膜
60 半導体チップ
60a 端面
Claims (20)
- 半導体ウェハに、複数の配線層を形成し、それぞれ前記複数の配線層の一部を含む半導体チップとなるチップ構成部を複数形成し、相互に隣り合う前記チップ構成部を何れかの前記配線層に含まれる接続配線を介して相互に電気的に接続する第1工程と、
相互に隣り合う前記チップ構成部の間において前記接続配線と交差するように延伸するスクライブ線に沿って、前記半導体ウェハを切断することによって、前記チップ構成部の各々を相互に分離させて前記半導体チップを形成する第2工程と、
をこの順に行い、
前記第1工程では、前記接続配線において、前記チップ構成部に対する接続端よりも、これら接続端の間に位置する中間部の方が、幅狭となるように、前記接続配線を形成することを特徴とする半導体装置の製造方法。 - 前記接続配線は相互に隣り合う前記チップ構成部の電源線を互いに接続しており、
前記第1工程と前記第2工程との間に、前記接続配線を介して前記チップ構成部の前記電源線に電源を供給する第3工程を備えることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記接続配線をAlにより形成することを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記接続配線を、前記複数の配線層のうち最も表層の配線層から数えて2番目以降の配線層に形成することを特徴とする請求項1乃至3の何れか一項に記載の半導体装置の製造方法。
- 前記接続配線における前記中間部の幅は、前記接続配線における前記チップ構成部に対する前記接続端の幅よりも5μm以上狭いことを特徴とする請求項1乃至4の何れか一項に記載の半導体装置の製造方法。
- 前記接続配線における前記チップ構成部に対する前記接続端の幅は65μm以上80μm以下であり、
前記接続配線における前記中間部の幅は40μm以上60μm以下であることを特徴とする請求項1乃至5の何れか一項に記載の半導体装置の製造方法。 - 前記接続配線の前記中間部は、前記スクライブ線の長手方向に対して直交する方向における長さが、少なくとも30μm以上であることを特徴とする請求項1乃至6の何れか一項に記載の半導体装置の製造方法。
- 前記接続配線の前記中間部は、前記スクライブ線の長手方向に対して直交する方向における該スクライブ線の中央部に位置することを特徴とする請求項1乃至7の何れか一項に記載の半導体装置の製造方法。
- 前記第1工程では、複数のダミーメタルからなるダミーメタルパターンを、前記複数の配線層のうち、前記接続配線の上層と下層とのうちの少なくとも何れか1つの配線層において、前記接続配線の配置領域及びその近傍と対応する範囲にのみ形成することを特徴とする請求項1乃至8の何れか一項に記載の半導体装置の製造方法。
- 半導体基板と、この半導体基板上に形成されている複数の配線層と、を備え、何れかの前記配線層に含まれる配線の先端が半導体チップの端面に露出し、当該露出している配線の先端部は、当該配線の基端部よりも幅狭となっていることを特徴とする半導体チップ。
- 前記配線はAlからなることを特徴とする請求項10に記載の半導体チップ。
- 前記接続配線における前記先端部の幅は、前記接続配線における前記基端部の幅よりも5μm以上狭いことを特徴とする請求項10又は11に記載の半導体チップ。
- 前記配線における前記基端部の幅は65μm以上80μm以下であり、
前記配線における前記先端部の幅は40μm以上60μm以下であることを特徴とする請求項10乃至12の何れか一項に記載の半導体チップ。 - 複数の配線層と、
それぞれ前記複数の配線層の一部を含む半導体チップとなる複数のチップ構成部と、
何れかの前記配線層に含まれ、相互に隣り合う前記チップ構成部を相互に電気的に接続する接続配線と、
を備え、
前記接続配線は、該接続配線において、前記チップ構成部に対する接続端よりも、これら接続端の間に位置する中間部の方が、幅狭であることを特徴とする半導体ウェハ。 - 前記接続配線は相互に隣り合う前記チップ構成部の電源線を互いに接続していることを特徴とする請求項14に記載の半導体ウェハ。
- 前記接続配線はAlからなることを特徴とする請求項14又は15に記載の半導体ウェハ。
- 前記接続配線における前記中間部の幅は、前記接続配線における前記チップ構成部に対する前記接続端の幅よりも5μm以上狭いことを特徴とする請求項14乃至16の何れか一項に記載の半導体ウェハ。
- 前記接続配線における前記チップ構成部に対する前記接続端の幅は65μm以上80μm以下であり、
前記接続配線における前記中間部の幅は40μm以上60μm以下であることを特徴とする請求項14至17の何れか一項に記載の半導体ウェハ。 - 前記接続配線の前記中間部は、相互に隣り合う前記チップ構成部の間において前記接続配線と交差するように延伸するスクライブ線の長手方向に対して直交する方向における長さが、少なくとも30μm以上であることを特徴とする請求項14乃至18の何れか一項に記載の半導体ウェハ。
- 前記接続配線の前記中間部は、相互に隣り合う前記チップ構成部の間において前記接続配線と交差するように延伸するスクライブ線の長手方向に対して直交する方向における該スクライブ線の中央部に位置することを特徴とする請求項14乃至19の何れか一項に記載の半導体ウェハ。
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