JP2000286316A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2000286316A JP2000286316A JP11094064A JP9406499A JP2000286316A JP 2000286316 A JP2000286316 A JP 2000286316A JP 11094064 A JP11094064 A JP 11094064A JP 9406499 A JP9406499 A JP 9406499A JP 2000286316 A JP2000286316 A JP 2000286316A
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- JP
- Japan
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- chip
- semiconductor device
- power supply
- wafer
- chips
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Abstract
(57)【要約】
【課題】半導体装置のテスト時間の短縮化。
【解決手段】スクライブ領域ないしダイシング領域上に
チップ間の電源を接続する手段と、チップ内にチップ内
搭載回路の特性を評価する手段と、評価手段の評価結果
を記憶する手段を備える。
チップ間の電源を接続する手段と、チップ内にチップ内
搭載回路の特性を評価する手段と、評価手段の評価結果
を記憶する手段を備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のテスト
時間短縮に関する。
時間短縮に関する。
【０００２】
【従来の技術】微細加工ルールの進歩により、１チップ
に搭載可能なトランジスタ数が飛躍的に増大してきてい
る。これに伴いテスト時間も増大の一途をたどっており
コストを左右する大きな要因になりつつある。特に記憶
装置であるＤＲＡＭにおいてその傾向が顕著である。
に搭載可能なトランジスタ数が飛躍的に増大してきてい
る。これに伴いテスト時間も増大の一途をたどっており
コストを左右する大きな要因になりつつある。特に記憶
装置であるＤＲＡＭにおいてその傾向が顕著である。
【０００３】ＤＲＡＭは現在記憶容量が１６Ｍビットか
ら６４Ｍビットへの移行期にある。今後パソコン需要を
背景に１２８Ｍビット、２５６Ｍビット、１Ｇビットと
進む方向にある。しかし、ＤＲＡＭはパソコンの低価格
化、供給ベンダーの増加により記憶容量が増加しても価
格があまり伸びない状況にある。一方、記憶容量が増加
すればそれに比例してテスト時間は増加する、当然テス
トコストも比例して増加する。
ら６４Ｍビットへの移行期にある。今後パソコン需要を
背景に１２８Ｍビット、２５６Ｍビット、１Ｇビットと
進む方向にある。しかし、ＤＲＡＭはパソコンの低価格
化、供給ベンダーの増加により記憶容量が増加しても価
格があまり伸びない状況にある。一方、記憶容量が増加
すればそれに比例してテスト時間は増加する、当然テス
トコストも比例して増加する。
【０００４】こうした状況から今後ＤＲＡＭにとってテ
スト時間の短縮は急務である。ＤＲＡＭに限らず他の半
導体装置例えばロジック系の半導体装置においても搭載
トランジスタの増大、システム化等から状況は同じであ
る。
スト時間の短縮は急務である。ＤＲＡＭに限らず他の半
導体装置例えばロジック系の半導体装置においても搭載
トランジスタの増大、システム化等から状況は同じであ
る。
【０００５】ウェーハ上の一般的なチップ並びにスクラ
イブ配置状況を図４に示す。
イブ配置状況を図４に示す。
【０００６】図４において、１はウェーハ、２はチッ
プ、３はスクライブ領域ないしダイシング領域である。
チップ２は通常同じものがウェーハ１上に並べられる。
スクライブ領域ないしダイシング領域３はチップ２をカ
ットする領域であると同時に製造上必要な情報が置かれ
ている。図４のＡを拡大した図が図５である。
プ、３はスクライブ領域ないしダイシング領域である。
チップ２は通常同じものがウェーハ１上に並べられる。
スクライブ領域ないしダイシング領域３はチップ２をカ
ットする領域であると同時に製造上必要な情報が置かれ
ている。図４のＡを拡大した図が図５である。
【０００７】図５において、２はチップ、３はスクライ
ブ領域、４はＶＳＳ電源パット、５はＶＤＤ電源パッ
ト、６は信号線パット、７はＶＳＳ電源配線、８は出力
パット、９はＶＤＤ電源配線である。ＶＳＳ電源パット
４、ＶＤＤ電源パット５からＶＳＳ電源配線７、ＶＤＤ
電源配線９を介して図示しないがチップ２内の各回路ブ
ロックに電源が供給される。信号線パット６から入った
信号はチップ２内の回路で処理され、処理結果が出力線
パット８から排出される。
ブ領域、４はＶＳＳ電源パット、５はＶＤＤ電源パッ
ト、６は信号線パット、７はＶＳＳ電源配線、８は出力
パット、９はＶＤＤ電源配線である。ＶＳＳ電源パット
４、ＶＤＤ電源パット５からＶＳＳ電源配線７、ＶＤＤ
電源配線９を介して図示しないがチップ２内の各回路ブ
ロックに電源が供給される。信号線パット６から入った
信号はチップ２内の回路で処理され、処理結果が出力線
パット８から排出される。
【０００８】通常テストは前記ＶＳＳ電源パット４、Ｖ
ＤＤ電源パット５、信号線パット６、出力線パット８、
にタングステン製等の導電性のある針をあてテスターに
よって測定が行なわれる。針あてはテスト時各パッド毎
に行うのではなく、事前に１つの板状のカードに各パッ
ド間隔を考慮し針を固定配したプローブカードと呼ばれ
るものを使って行われる。針あての様子を図６に示す。
図６は図５の左チップ２に針を当てた時のＣ−Ｄ断面で
ある。図６において、２はチップ、１７は針とテスター
を接続する配線、４はＶＳＳ電源パット、１９は針、１
８はプローブカード、１４はチップ保護膜、７はＶＳＳ
電源配線、５はＶＤＤ電源パットである。テスターはチ
ップ２に電源、種々の信号パターンを供給し、信号によ
ってチップ２で得た演算結果等が正しいかどうかを判定
する機能を有する。
ＤＤ電源パット５、信号線パット６、出力線パット８、
にタングステン製等の導電性のある針をあてテスターに
よって測定が行なわれる。針あてはテスト時各パッド毎
に行うのではなく、事前に１つの板状のカードに各パッ
ド間隔を考慮し針を固定配したプローブカードと呼ばれ
るものを使って行われる。針あての様子を図６に示す。
図６は図５の左チップ２に針を当てた時のＣ−Ｄ断面で
ある。図６において、２はチップ、１７は針とテスター
を接続する配線、４はＶＳＳ電源パット、１９は針、１
８はプローブカード、１４はチップ保護膜、７はＶＳＳ
電源配線、５はＶＤＤ電源パットである。テスターはチ
ップ２に電源、種々の信号パターンを供給し、信号によ
ってチップ２で得た演算結果等が正しいかどうかを判定
する機能を有する。
【０００９】ウェーハ１上の全チップ２に針１９を当て
テストできれば１回の測定でテストが終わる。
テストできれば１回の測定でテストが終わる。
【００１０】
【発明が解決しようとする課題】しかしながら、ウェー
ハ１の直径は１５〜２０ｃｍあり（今後３０ｃｍにな
る）、この大きさのプローブカード１８上に針１９を全
面に配すると、針１９のパットに当たる度合いを均等に
できないという問題がある。プローブカード１８のたわ
み、針１９のプローブカード１８への取り付け精度のた
めである。あるパットには針１９が適度に当たるが、あ
るパットには針１９がまったく当たらない状況を作る。
ハ１の直径は１５〜２０ｃｍあり（今後３０ｃｍにな
る）、この大きさのプローブカード１８上に針１９を全
面に配すると、針１９のパットに当たる度合いを均等に
できないという問題がある。プローブカード１８のたわ
み、針１９のプローブカード１８への取り付け精度のた
めである。あるパットには針１９が適度に当たるが、あ
るパットには針１９がまったく当たらない状況を作る。
【００１１】したがって、従来はプローブカード１８の
ためウェーハ１を１回で測定することはできずテスト時
間が長いという問題があった。
ためウェーハ１を１回で測定することはできずテスト時
間が長いという問題があった。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
複数のチップをスクライブ領域ないしダイシング領域を
はさんで１枚のウェーハ上に搭載してなる半導体装置に
おいて、前記スクライブ領域ないし前記ダイシング領域
上に前記チップ間の電源を接続する手段と、前記チップ
内に、前記チップ内搭載回路の特性を評価する手段と、
前記評価手段の評価結果を記憶する手段と、を具備して
なることを特徴とする。
複数のチップをスクライブ領域ないしダイシング領域を
はさんで１枚のウェーハ上に搭載してなる半導体装置に
おいて、前記スクライブ領域ないし前記ダイシング領域
上に前記チップ間の電源を接続する手段と、前記チップ
内に、前記チップ内搭載回路の特性を評価する手段と、
前記評価手段の評価結果を記憶する手段と、を具備して
なることを特徴とする。
【００１３】また、本発明の半導体装置は、前記の半導
体装置において、前記接続手段がポリシリコンからなる
ことを特徴とする。
体装置において、前記接続手段がポリシリコンからなる
ことを特徴とする。
【００１４】また、本発明の半導体装置は、前記の半導
体装置において、前記接続手段が金属からなることを特
徴とする。
体装置において、前記接続手段が金属からなることを特
徴とする。
【００１５】また、本発明の半導体装置は、前記の半導
体装置において、前記接続手段がＰ型ないしＮ型の拡散
域からなることを特徴とする。
体装置において、前記接続手段がＰ型ないしＮ型の拡散
域からなることを特徴とする。
【００１６】また、本発明の半導体装置は、前記の半導
体装置において、前記記憶手段がヒューズ素子からなる
ことを特徴とする。
体装置において、前記記憶手段がヒューズ素子からなる
ことを特徴とする。
【００１７】また、本発明の半導体装置は、前記の半導
体装置において、前記記憶手段がフローティングゲート
を有するトランジスタ素子からなることを特徴とする。
体装置において、前記記憶手段がフローティングゲート
を有するトランジスタ素子からなることを特徴とする。
【００１８】また、本発明の半導体装置は、前記の半導
体装置において、前記評価手段と前記記憶手段を前記ス
クライブ領域ないし前記ダイシング領域上に配したこと
を特徴とする。
体装置において、前記評価手段と前記記憶手段を前記ス
クライブ領域ないし前記ダイシング領域上に配したこと
を特徴とする。
【００１９】
【作用】本発明の半導体装置は接続手段によりウェーハ
上のすべてのチップの電源が接続され、信号パターンを
発生すると同時にその結果も判定できる評価手段が各チ
ップに内臓されるため電源パット、信号線パット、出力
線パットに当たる針の数が大幅に削減できウェーハを１
回でテストすることが可能となる。
上のすべてのチップの電源が接続され、信号パターンを
発生すると同時にその結果も判定できる評価手段が各チ
ップに内臓されるため電源パット、信号線パット、出力
線パットに当たる針の数が大幅に削減できウェーハを１
回でテストすることが可能となる。
【００２０】また、さらに本発明の半導体装置は評価手
段の結果を各チップに配された記憶手段で記憶するため
テスト後の各チップの良品、不良品判定が容易にでき
る。
段の結果を各チップに配された記憶手段で記憶するため
テスト後の各チップの良品、不良品判定が容易にでき
る。
【００２１】
【発明の実施の形態】図１に本発明の実施例を示す。図
１は従来例図５に本発明を適用したものである。図１に
おいて２はチップ、３はスクライブ領域ないしダイシン
グ領域、４はＶＳＳ電源パット、５はＶＤＤ電源パッ
ト、６は信号線パット、７はＶＳＳ電源配線、１１は評
価手段、１２は記憶手段、１０は接続手段、８は出力線
パット、９はＶＤＤ電源配線である。
１は従来例図５に本発明を適用したものである。図１に
おいて２はチップ、３はスクライブ領域ないしダイシン
グ領域、４はＶＳＳ電源パット、５はＶＤＤ電源パッ
ト、６は信号線パット、７はＶＳＳ電源配線、１１は評
価手段、１２は記憶手段、１０は接続手段、８は出力線
パット、９はＶＤＤ電源配線である。
【００２２】図１のＡ−Ｂ断面を図２に示す。図２にお
いて１５はウェーハ基板でＮ型の導電性を持ちＰ型トラ
ンジスタが形成される、電源はＶＤＤ電源配線９からコ
ンタクト１３を介して供給される、１６はＰウェルでＰ
型の導電性を持ちＮ型トランジスタがこの領域内に形成
される、電源はＶＳＳ電源配線７からコンタクト１３を
介して供給される、１４はチップ保護膜、３はスクライ
ブ領域である。
いて１５はウェーハ基板でＮ型の導電性を持ちＰ型トラ
ンジスタが形成される、電源はＶＤＤ電源配線９からコ
ンタクト１３を介して供給される、１６はＰウェルでＰ
型の導電性を持ちＮ型トランジスタがこの領域内に形成
される、電源はＶＳＳ電源配線７からコンタクト１３を
介して供給される、１４はチップ保護膜、３はスクライ
ブ領域である。
【００２３】図２から明らかなようにＶＤＤ電源は元々
ウェーハ基板１５を介して各チップ２共有化されてい
る。各チップ２のＶＳＳ電源配線７がスクライブ領域３
を横断する形で配される接続手段１０によって接続され
ることにより、ＶＤＤ電源だけでなくＶＳＳ電源の共有
化もウェーハ１内で達成されることになる。２本の針１
９でウェーハ１上の全チップ２に電源を供給可能とな
る。接続手段１０はＶＳＳ電源配線７、ＶＤＤ電源配線
９と同じ金属で形成されることが望ましいが、ＶＳＳ電
源配線７からコンタクト１３を介しトランジスタのゲー
ト電極を形成する際に用いられるポリシリコンを使用し
て形成するこも可能である、また各チップ２最外に配さ
れたＰウェル１６を隣接チップ２間でＰウェルによって
形成することも可能である。以上ウェーハ基板１５がＮ
型の場合について説明したが、Ｐ型の場合も当然ありえ
その場合前記のＰウェル１６はＮウェル１６となり隣接
チップ間接続はＮウェルで形成される。
ウェーハ基板１５を介して各チップ２共有化されてい
る。各チップ２のＶＳＳ電源配線７がスクライブ領域３
を横断する形で配される接続手段１０によって接続され
ることにより、ＶＤＤ電源だけでなくＶＳＳ電源の共有
化もウェーハ１内で達成されることになる。２本の針１
９でウェーハ１上の全チップ２に電源を供給可能とな
る。接続手段１０はＶＳＳ電源配線７、ＶＤＤ電源配線
９と同じ金属で形成されることが望ましいが、ＶＳＳ電
源配線７からコンタクト１３を介しトランジスタのゲー
ト電極を形成する際に用いられるポリシリコンを使用し
て形成するこも可能である、また各チップ２最外に配さ
れたＰウェル１６を隣接チップ２間でＰウェルによって
形成することも可能である。以上ウェーハ基板１５がＮ
型の場合について説明したが、Ｐ型の場合も当然ありえ
その場合前記のＰウェル１６はＮウェル１６となり隣接
チップ間接続はＮウェルで形成される。
【００２４】各チップ２に評価手段１１を配す。評価手
段１１は種々の信号パターンをチップ２に供給しチップ
２内に搭載された回路での処理結果の良否を判定する機
能を有する。したがって、チップ自身が自身をチェック
することになるため信号線パット６、出力線パット８に
針１９を当てる必要がなくなる。なお評価手段８はチッ
プ２内に必ずしも配す必要はなくスクライブ領域３に配
しても問題ない。
段１１は種々の信号パターンをチップ２に供給しチップ
２内に搭載された回路での処理結果の良否を判定する機
能を有する。したがって、チップ自身が自身をチェック
することになるため信号線パット６、出力線パット８に
針１９を当てる必要がなくなる。なお評価手段８はチッ
プ２内に必ずしも配す必要はなくスクライブ領域３に配
しても問題ない。
【００２５】以上よりウェーハ１上の任意の１つのＶＤ
Ｄ電源パット５と任意の１つのＶＳＳ電源パット４にプ
ローブカード１８の針１９を当てることによりウェーハ
１搭載全チップ２の同時測定が可能となりテスト時間の
短縮化が可能となる。
Ｄ電源パット５と任意の１つのＶＳＳ電源パット４にプ
ローブカード１８の針１９を当てることによりウェーハ
１搭載全チップ２の同時測定が可能となりテスト時間の
短縮化が可能となる。
【００２６】テスト終了後各チップ２が良品か不良品か
を判別できるようになっていなければならない。各チッ
プ２に配された記憶手段１２がこの役目をはたす。
を判別できるようになっていなければならない。各チッ
プ２に配された記憶手段１２がこの役目をはたす。
【００２７】記憶手段１２の実施例を図３に示す。図３
において１１は評価手段、１２は記憶手段、２０は評価
手段の出力信号、２１はＰ型トランジスタ、２２はヒュ
ーズ素子、２３はＶＤＤ電源、２４はＶＳＳ電源であ
る。記憶手段１２はＰ型トランジスタ２１とヒューズ素
子２２からなり、Ｐ型トランジスタ２１のゲートは評価
手段１１の出力信号２０に接続される。
において１１は評価手段、１２は記憶手段、２０は評価
手段の出力信号、２１はＰ型トランジスタ、２２はヒュ
ーズ素子、２３はＶＤＤ電源、２４はＶＳＳ電源であ
る。記憶手段１２はＰ型トランジスタ２１とヒューズ素
子２２からなり、Ｐ型トランジスタ２１のゲートは評価
手段１１の出力信号２０に接続される。
【００２８】評価手段１１での判定結果が良好な場合出
力信号２０はＶＤＤ電位、不良の場合出力信号２０はＶ
ＳＳ電位となる。良好な場合Ｐ型トランジスタ２１が非
導通状態のためヒューズ素子２２に電流は流れない、不
良の場合Ｐ型トランジスタ２１が導通状態となるためヒ
ューズ素子２２に電流が流れる。ヒューズ素子２２が破
線する電流許容値はＰ型トランジスタ２１の電流値以下
に設定されるため、不良の場合ヒューズ素子２２は破線
する。ヒューズ素子２２の切れ状態でチップの良・不良
を記憶する。
力信号２０はＶＤＤ電位、不良の場合出力信号２０はＶ
ＳＳ電位となる。良好な場合Ｐ型トランジスタ２１が非
導通状態のためヒューズ素子２２に電流は流れない、不
良の場合Ｐ型トランジスタ２１が導通状態となるためヒ
ューズ素子２２に電流が流れる。ヒューズ素子２２が破
線する電流許容値はＰ型トランジスタ２１の電流値以下
に設定されるため、不良の場合ヒューズ素子２２は破線
する。ヒューズ素子２２の切れ状態でチップの良・不良
を記憶する。
【００２９】ヒューズ素子２２の切れ状態を画像認識装
置にかけウェーハ１内での良・不良品位置をモニター、
ダイシングし前記モニター結果を参照しながら良品のみ
をパッケージ化する。記憶手段１２の出力結果をいずれ
かのパットに出し、ウェーハ１、１回テスト後各チップ
２の該当パットに針を当てウェーハ１内での良・不良品
位置をモニターしてもよい。各チップ２毎に針１９を当
てても出力結果をピックアップする時間は短いのでテス
ト時間短縮に逆行することはない。この場合必ずしもヒ
ューズ素子２２である必要はなくフローティングゲート
を有するトランジスタを使って良・不良品をトランジス
タのＶＴＨ（しきい値電圧）差で記憶させても同じであ
る。
置にかけウェーハ１内での良・不良品位置をモニター、
ダイシングし前記モニター結果を参照しながら良品のみ
をパッケージ化する。記憶手段１２の出力結果をいずれ
かのパットに出し、ウェーハ１、１回テスト後各チップ
２の該当パットに針を当てウェーハ１内での良・不良品
位置をモニターしてもよい。各チップ２毎に針１９を当
てても出力結果をピックアップする時間は短いのでテス
ト時間短縮に逆行することはない。この場合必ずしもヒ
ューズ素子２２である必要はなくフローティングゲート
を有するトランジスタを使って良・不良品をトランジス
タのＶＴＨ（しきい値電圧）差で記憶させても同じであ
る。
【００３０】なお、前記評価手段１１と同様記憶手段１
２はスクライブ領域３に配しても問題ない。
２はスクライブ領域３に配しても問題ない。
【００３１】
【発明の効果】以上のように本発明の半導体装置はウェ
ーハ１上に搭載された複数のチップ２を１度に同時に測
定できるためテスト時間短縮すなわちコスト削減という
点で大きな効果を有する。
ーハ１上に搭載された複数のチップ２を１度に同時に測
定できるためテスト時間短縮すなわちコスト削減という
点で大きな効果を有する。
【図１】本発明の実施例を示す図。
【図２】本発明の実施例を示す断面図。
【図３】本発明の記憶手段の実施例を示す図。
【図４】従来のウェーハ上の配置を示す図。
【図５】従来の実施例を示す図。
【図６】従来の針当たりの様子を示す図。
１ ウェーハ ２ チップ ３ スクライブ領域ないしダイシング領域 ４ ＶＳＳ電源パット ５ ＶＤＤ電源パット ６ 信号線パット ７ ＶＳＳ電源配線 ８ 出力線パット ９ ＶＤＤ電源配線 １０ 接続手段 １１ 評価手段 １２ 記憶手段 １３ コンタクト １４ チップ保護膜 １５ ウェーハ基板 １６ Ｐウェル １７ 針とテスターを接続する配線 １８ プローブカード １９ 針 ２０ 評価手段の出力信号 ２１ Ｐ型トランジスタ ２２ ヒューズ素子 ２３ ＶＤＤ電源 ２４ ＶＳＳ電源
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA07 AE10 AL03 4M106 AA01 AA02 AA08 AC02 AC05 BA14 DJ14 5F083 AD00 EP02 LA17 LA18 ZA20 ZA29 9A001 BB03 BB05 HH21 KK31 KK37 LL05
Claims (7)
- 【請求項１】 複数のチップをスクライブ領域ないしダ
イシング領域をはさんで１枚のウェーハ上に搭載してな
る半導体装置において、 前記スクライブ領域ないし前記ダイシング領域上に前記
チップ間の電源を接続する手段と、 前記チップ内に、前記チップ内搭載回路の特性を評価す
る手段と、前記評価手段の評価結果を記憶する手段と、 を備えてなる半導体装置。 - 【請求項２】請求項１記載の半導体装置において、前記
接続手段がポリシリコンからなることを特徴とする半導
体装置。 - 【請求項３】請求項１記載の半導体装置において、前記
接続手段が金属からなることを特徴とする半導体装置。 - 【請求項４】請求項１記載の半導体装置において、前記
接続手段がＰ型ないしＮ型の拡散域からなることを特徴
とする半導体装置。 - 【請求項５】請求項１記載の半導体装置において、前記
記憶手段がヒューズ素子からなることを特徴とする半導
体装置。 - 【請求項６】請求項１記載の半導体装置において、前記
記憶手段がフローティングゲートを有するトランジスタ
素子からなることを特徴とする半導体装置。 - 【請求項７】請求項１記載の半導体装置において、前記
評価手段と前記記憶手段を前記スクライブ領域ないし前
記ダイシング領域上に配したことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11094064A JP2000286316A (ja) | 1999-03-31 | 1999-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11094064A JP2000286316A (ja) | 1999-03-31 | 1999-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000286316A true JP2000286316A (ja) | 2000-10-13 |
Family
ID=14100104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11094064A Withdrawn JP2000286316A (ja) | 1999-03-31 | 1999-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000286316A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8158505B2 (en) | 2009-06-17 | 2012-04-17 | Renesas Electronics Corporation | Method for manufacturing a semiconductor device, semiconductor chip and semiconductor wafer |
| US8193038B2 (en) | 2009-06-17 | 2012-06-05 | Renesas Electronics Corporation | Method for manufacturing semiconductor device, semiconductor chip, and semiconductor wafer |
| US9576613B2 (en) | 2014-03-07 | 2017-02-21 | Samsung Electronics Co., Ltd. | Semiconductor device |
-
1999
- 1999-03-31 JP JP11094064A patent/JP2000286316A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8158505B2 (en) | 2009-06-17 | 2012-04-17 | Renesas Electronics Corporation | Method for manufacturing a semiconductor device, semiconductor chip and semiconductor wafer |
| US8193038B2 (en) | 2009-06-17 | 2012-06-05 | Renesas Electronics Corporation | Method for manufacturing semiconductor device, semiconductor chip, and semiconductor wafer |
| US8581368B2 (en) | 2009-06-17 | 2013-11-12 | Renesas Electronics Corporation | Method for manufacturing semiconductor device, semiconductor chip, and semiconductor wafer |
| US9576613B2 (en) | 2014-03-07 | 2017-02-21 | Samsung Electronics Co., Ltd. | Semiconductor device |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |