JPH09213901A - Ｔｅｇを備えた半導体メモリおよびその検査方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体メモリのチップ面積を増大させること
なく、製品となる半導体メモリのメモリセルの諸特性を
正確に反映したＴＥＧを備える半導体メモリを提供す
る。 【解決手段】 半導体メモリの性能を評価するために、
製品となるメモリセルアレイに代って所定の電気特性が
測定されるＴＥＧを備えた半導体メモリにおいて、ＴＥ
Ｇは、製品となるメモリセルアレイが形成される領域内
に製品となるメモリセルアレイと同じ製造手順で同時に
形成され、所定の電気特性を独立して測定するためのイ
ンタフェース手段を有する構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリの開
発設計に必要な諸特性の測定、あるいは生産時のプロセ
スチェック等に用いられるＴＥＧ（Ｔｅｓｔ Ｅｌｅｍ
ｅｎｔ Ｇｒｏｕｐ）を備えた半導体メモリ、およびこ
のＴＥＧを用いて電気的特性を測定する半導体メモリの
検査方法に関するものである。

【０００２】

【従来の技術】超ＬＳＩ等のように内部に複雑な回路を
有する半導体装置の多くには、テストエレメントグルー
プ（以下、ＴＥＧと称す）と呼ばれるプロセスチェック
用の簡単な回路が同一のウェハー上に設けられている。

【０００３】ＴＥＧは、例えば製品となる半導体装置と
異なる半導体チップ上に形成され、ウェハーから製品の
回路が形成された半導体チップを切り離す際の良品チェ
ックテストに用いられる。

【０００４】また、フォトリソグラフィーやエッチング
等の製造工程によって生じる素子の設計寸法からのばら
つきの影響を測定するために、製品と同じ半導体チップ
内のできるだけ近い場所にＴＥＧを形成し、ＴＥＧと製
品の製造方法を等しくすることで、製品の素子性能をモ
ニタするために用いられることもある。

【０００５】このような例として、多数のメモリセルが
格子状に配置されている半導体メモリの特性をＴＥＧを
用いて測定する方法があり、この場合、ＴＥＧも格子状
にレイアウトされたメモリセルで構成される。

【０００６】なお、ＴＥＧを用いて測定を行う際には、
パッドと呼ばれるアルミ端子を予めＴＥＧ内に形成し、
測定装置側で備えているプローブ針をパッドに当てるこ
とで電気的特性を測定する。

【０００７】以下、図１１および図１２を参照して従来
のＴＥＧを備えた半導体メモリについて説明する。

【０００８】図１１は従来の半導体メモリに用いられる
ＴＥＧの構成を示す平面図である。また、図１２は従来
のＴＥＧを備えた半導体メモリの構成例を示す平面図で
ある。

【０００９】図１１において、従来の半導体メモリに用
いられるＴＥＧ部３０２内には、製品のメモリセルの特
性を正確に評価するために、製品と同程度の規模（ここ
では一例として数Ｋビット以上の個数）のメモリセルか
らなるメモリセルアレイ３０２が形成されている。

【００１０】また、これらメモリセルアレイ３０２のう
ち、中央部３３１および周辺部３３２のそれぞれ９ビッ
ト分のメモリセルには、電圧を印加して電気特性を測定
するための３本のワード線３０５および３本のビット線
３０４がそれぞれ接続され、ワード線３０５およびビッ
ト線３０４の端部には、それぞれ測定装置とのインター
フェースをとるためのＴＥＧ用パッド３０７が設けられ
ている。

【００１１】ここで、中央部３３１の９ビット分のメモ
リセルに接続された３本のビット線３０４（ＢＬ０〜Ｂ
Ｌ２）は各メモリセルが有するトランジスタのドレイン
領域にそれぞれ接続され、３本のワード線３０５（ＷＬ
０〜ＷＬ２）はトランジスタのゲート電極にそれぞれ接
続されている。

【００１２】一方、周辺部３３２に設けられた９ビット
分のメモリセルにも３本のビット線３０４（ＢＬ３〜Ｂ
Ｌ５）および３本のワード線３０５（ＷＬ３〜ＷＬ５）
が中央部３３１と同様にそれぞれトランジスタに接続さ
れている。

【００１３】また、各メモリセルのトランジスタのソー
ス領域にはソース配線３０９が接続され、その端部にＴ
ＥＧ用パッド３０７が形成されている。

【００１４】さらに、メモリセルアレイ３０２の外側に
は基板電位を固定電位にするための配線３１０が形成さ
れ、その端部に基板電位固定用パッド３１１が形成され
ている。ここで、配線３１０には、各トランジスタのソ
ース領域にそれぞれ接続されたキャパシタ（不図示）と
接続されるセルプレート電極（不図示）が接続されてい
る。

【００１５】このＴＥＧ部３０２を、図１２に示すよう
に半導体チップ４０１内の製品となる半導体メモリ回路
４０２のできるだけ近くに配置し、フォトリソグラフィ
ーやエッチング等の工程によって生じる素子寸法のばら
つきが製品と同等になるように製品と同じ製造プロセス
によって製造する。

【００１６】このようにすることで、ＴＥＧ部３０２に
形成されたメモリセルの特性が製品のメモリセルの特性
を反映したものになり、ＴＥＧ部３０２の特性を測定す
ることで、製品のメモリセルの特性を得ることができ
る。

【００１７】また、ＴＥＧ部３０２のメモリセルアレイ
３０２のうち、中央部３３１および周辺部３３２のそれ
ぞれのメモリセルについて電気特性を測定すれば、位置
が違うことによる製造プロセス条件（例えば加工形状、
加工寸法）の差異から生じる電気特性の差についても測
定することができる。

【００１８】

【発明が解決しようとする課題】しかしながら、上記し
たような従来のＴＥＧを備えた半導体メモリでは、ＴＥ
Ｇ部のメモリセルの特性を製品のメモリセルの特性に反
映させるため、ＴＥＧ部内に製品と同じ規模のメモリセ
ルを形成し、同じ半導体チップ上、あるいは同じウェハ
ー上の製品と隣接する位置に配置する必要があった。

【００１９】このような場合、ＴＥＧ部に製品と同じ程
度のメモリセルアレイを形成するため、必要なチップ面
積がほぼ２倍になり１つのウェハーから取り出せる製品
のチップ数がＴＥＧ部を搭載しない場合に比べて半分程
度になってしまう。したがって、１チップ当たりの製造
コストが倍増してしまう問題があった。

【００２０】一方、チップ面積の増大を抑えて１つのウ
ェハーから取り出せる製品のチップ数を減少させない方
法として、ＴＥＧ部のメモリセルアレイの規模を小さく
し図１３に示すように半導体チップの端部に配置する方
法がある。

【００２１】しかしながら、この方法ではＴＥＧ部のメ
モリセルの数が少なくなるために、例えば製品がメガビ
ット級のメモリセルアレイの場合、製品とＴＥＧ部の加
工形成条件が異なってしまうため、ＴＥＧ部のメモリセ
ルの特性が製品のメモリセルの特性を反映しなくなって
しまう。

【００２２】これは、製品と同じ半導体チップ上にＴＥ
Ｇ部を配置しても、素子パターンの疎密の違いから、反
応性イオンエッチング（ＲＩＥ）等のエッチング速度に
違いが生じ（一般にこの現象をマイクロ・ローディング
効果と称している）、電気特性の差異が生じるためであ
る。

【００２３】図１４にメモリセルアレイの規模に対する
エッチング速度の関係を示す。

【００２４】図１４に示すグラフは、タングステンシリ
サイド（ＷＳｉ）と多結晶シリコンの複合膜とによって
ゲート電極を構成し、このゲート電極を形成する際のエ
ッチング特性を示しており、例えばパワー１５０Ｗ、圧
力２５０（ｍＴｏｒｒ）の条件で、ヘリウム（Ｈｅ）ガ
スをキャリアガスとし、６フッ化硫黄（ＳＦ６）ガスお
よび臭化水素（ＨＢｒ）ガスをエッチングガスとして使
用する場合の反応性イオンエッチング（ＲＩＥ）特性を
示している。

【００２５】図１４に示すように、エッチング速度はメ
モリセルアレイの規模が大きくなる程遅くなる傾向を示
しており、例えば製品のメモリセルの規模が６４Ｍビッ
トの場合、ＴＥＧ部のメモリセルはメガビット以上でな
いと製品とのエッチング速度の差が大きくなり、加工形
状・加工寸法の差を無視することができなくなる。

【００２６】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、半導体
メモリのチップ面積を増大させることなく製品となる半
導体メモリのメモリセルの諸特性を正確に反映したＴＥ
Ｇを備えた半導体メモリを提供することを目的とする。

【００２７】また、この半導体メモリ用のＴＥＧを用い
て、メモリセルの諸特性を測定する半導体メモリの検査
方法を提供する。

【００２８】

【課題を解決するための手段】上記目的を達成するため
本発明のＴＥＧを備えた半導体メモリは、半導体メモリ
の性能を評価するために、製品となるメモリセルアレイ
に代って所定の電気特性が測定されるＴＥＧを備えた半
導体メモリにおいて、前記ＴＥＧは、前記製品となるメ
モリセルアレイが形成される領域内に、前記製品となる
メモリセルアレイと同じ製造方法で同時に形成され、前
記所定の電気特性を独立して測定するためのインタフェ
ース手段を有することを特徴とする。

【００２９】また、上記半導体メモリの検査方法は、製
品となるメモリセルアレイに代って所定の電気特性が測
定されるＴＥＧを用いて半導体メモリの性能を評価する
半導体メモリの検査方法において、予め、前記ＴＥＧ
を、前記製品となるメモリセルアレイが形成される領域
内に前記製品となるメモリセルアレイと同じ製造方法で
同時に形成しておき、前記ＴＥＧが有する前記所定の電
気特性を独立して測定するためのインタフェース手段を
介して、前記ＴＥＧの前記所定の電気特性を測定するこ
とを特徴とする。

【００３０】上記のように構成されたＴＥＧを備えた半
導体メモリは、ＴＥＧが製品となるメモリセルと同じ領
域内に同じ製造方法によって形成されるため、製品と同
じ特性を有するＴＥＧを得ることができる。

【００３１】したがって、少ない数のメモリセルによっ
てＴＥＧを構成することができるため、ＴＥＧの占有面
積を小さくすることが可能になり、ＴＥＧを設けること
によるチップ面積の増大が防止される。

【００３２】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【００３３】なお、以下の各実施例に示す半導体メモリ
用のＴＥＧは６４ＭビットのＤＲＡＭ（ダイナミック・
ランダム・アクセス・メモリ）に適用している。

【００３４】ＤＲＡＭに搭載するＴＥＧは、次の諸特性
を測定できることが必要である。

【００３５】（１）メモリセルのトランジスタのサブス
レショルド特性 （２）メモリセルのトランジスタのドレイン電流−ドレ
イン電圧特性 （３）メモリセル間のアイソレーション特性 （４）データ保持用のキャパシタの容量特性（Ｃ−Ｖ特
性）、および容量絶縁膜のリーク電流特性 本発明のＴＥＧは、上記（１）〜（４）の特性をそれぞ
れ測定できるように構成し、さらに製品のメモリセルの
電気特性を正確に反映したものである。

【００３６】（第１実施例）まず、本発明のＴＥＧを備
えた半導体メモリの第１実施例として、ＴＥＧによって
メモリセルのトランジスタ特性を測定する場合について
説明する。

【００３７】図１は本発明のＴＥＧを備えた半導体メモ
リの第１実施例の構成を示す平面図である。

【００３８】図１において、製品となる半導体チップ１
上には、複数のメモリセルからそれぞれ構成された４つ
の回路ブロック（メモリセルアレイ）が形成され、メモ
リセルアレイ２内の所望の領域には必要に応じてそれぞ
れＴＥＧ部３が形成されている。このＴＥＧ部３は測定
内容によって少なくとも１つのメモリセルアレイ２内に
形成される。

【００３９】４つのメモリセルアレイ２のうち、図１の
左下に示すメモリセルアレイ２内（６４ＭビットＤＲＡ
Ｍが４つのメモリセルアレイ２で構成される場合、１つ
のメモリセルアレイ２は１６Ｍビットのメモリセルから
構成される）には、その中央部にＴＥＧ部３が形成さ
れ、ＴＥＧ部３は１ビット分のメモリセルによって構成
されている。

【００４０】メモリセルのトランジスタには、そのドレ
イン領域に１本のビット線４が接続され、その端部にＴ
ＥＧ用ドレイン電極パッド６が形成されている。また、
ゲート電極には１本のワード線５が接続され、その端部
にＴＥＧ用ゲート電極パッド８が形成されている。

【００４１】一方、図１の右下に示すメモリセルアレイ
２には、その周辺部にＴＥＧ部３が形成され、上記中央
部と同様に１ビット分のメモリセルから構成されてい
る。また、メモリセルのトランジスタには上記中央部に
形成されたＴＥＧ部３と同様にドレイン領域に１本のビ
ット線４が接続され、その端部にＴＥＧ用ドレイン電極
パッド６が形成されている。また、ゲート電極には１本
のワード線５が接続され、その端部にＴＥＧ用ゲート電
極パッド８が形成されている。

【００４２】さらに、トランジスタのソース領域にはソ
ース配線９が接続され、その端部にＴＥＧ用ソース電極
パッド７が形成されている。

【００４３】そして、メモリセルアレイ２の外側の領域
には、半導体チップ１の基板電位を固定電位にするため
の配線１０が形成され、その端部に基板電位固定用パッ
ド１１が形成されている。

【００４４】ここで、上記したＴＥＧ部３は製品のメモ
リセルアレイ２の領域に組み入まれているため、製品と
なるメモリセルアレイ２と同じ製造プロセスによって同
時に製造される。

【００４５】このため、例えばゲート電極をエッチング
する際のパターン密度の疎密の違いから発生するエッチ
ング速度の差異（反応性イオンエッチングのマイクロ・
ローディング効果）がなくなり、製品となるメモリセル
とＴＥＧ部３のメモリセルとのゲート電極の加工寸法の
違い等がなくなる。

【００４６】したがって、ＴＥＧ部３のメモリセルが製
品となるメモリセルと同じ特性を有するようになるた
め、ＴＥＧ部３をメモリセル１ビットのみで構成して
も、製品のメモリセルのトランジスタ特性を正確に反映
したものになる。

【００４７】よって、半導体メモリのチップ面積を増大
させることなくメモリセルのトランジスタ特性を測定す
ることが可能なＴＥＧ部３を設けることができる。

【００４８】次に、本実施例のＴＥＧ部３の構成につい
て図２〜図４を参照して詳細に説明する。

【００４９】なお、図２〜図４はＴＥＧ部３がメモリセ
ルアレイ２の中央部に位置する場合で説明しているが、
メモリセルアレイ２の周辺部にＴＥＧ部３が位置する場
合も構成は同様になるため、その説明は省略する。

【００５０】図２は図１に示したＴＥＧ部の等価回路を
示す回路図である。また、図３は図１に示したＴＥＧ部
の構造を示す拡大平面図であり、図４は図３に示したＴ
ＥＧ部の側面から見た構造を示す断面図である。

【００５１】図２において、ＴＥＧ部３はメモリセルの
トランジスタ特性を測定するためのトランジスタ特性評
価用セル１２と、同じ列に形成された非動作セル１３と
によって構成されている。

【００５２】トランジスタ特性評価用セル１２のトラン
ジスタのゲートＧにはワード線５が接続され、その端部
にＴＥＧ用ゲート電極パッド８が形成されている。トラ
ンジスタのドレインＤにはビット線４が接続され、その
端部にＴＥＧ用ドレイン電極パッド６が形成されてい
る。また、トランジスタのソースＳには、その端部にＴ
ＥＧ用ソース電極パッド７が形成されたソース配線９、
およびデータを保持（電圧を保持）するためのキャパシ
タ１４の一端が接続されている。キャパシタ１４の他端
はセルプレート電極（不図示）によってメモリセルアレ
イ２内の各トランジスタと共通に接続され、セルプレー
ト電極はＴＥＧ用上部電極パッド２９に接続されてＴＥ
Ｇ用ソース電極７と同一の電圧が印加される。

【００５３】図３において、トランジスタ特性評価用セ
ル１２は、Ｎ型の半導体からなりトランジスタのソース
Ｓとなるソース領域１５、Ｎ型の半導からなりトランジ
スタのドレインＤとなるドレイン領域１６、トランジス
タのゲートＧとなるゲート電極１７、ビット線４とドレ
イン領域１６とが接続されるビット線コンタクト１８、
およびソース配線９とソース領域１５とが接続されるノ
ードコンタクト１９から構成されている。

【００５４】ＴＥＧ用ドレイン電極パッド６にはビット
線４が接続され、ＴＥＧ用ゲート電極パッド８には製品
となるメモリセルと同一のワード線５が接続されてい
る。

【００５５】また、ソース領域１５にはノードコンタク
ト１９を介してソース配線９が接続され、ソース配線９
にはＴＥＧ用ソース電極パッド７が形成されている。

【００５６】なお、このトランジスタ特性評価用セル１
２と同じ列上にあるメモリセル（非動作セル１３）につ
いては、トランジスタのドレインおよびソースがそれぞ
れビット線４およびソース配線９と接続されていないた
め、メモリセルとして使用されることがない。

【００５７】図４において、Ｐ型半導体からなるシリコ
ン基板２０上には、フィールド酸化膜２１あるいはゲー
ト酸化膜２２を介してゲート電極１７およびそれと接続
されるワード線５（不図示）が形成され、シリコン基板
２０の上面近傍には、ゲート電極１７を挟んでソース領
域１５およびドレイン領域１６がそれぞれ形成されてい
る。

【００５８】また、シリコン基板２０上には第１の層間
絶縁膜２３が形成され、第１の層間絶縁膜２３上にはビ
ット線４が形成されている。この第１の層間絶縁膜２３
にはドレイン領域１６に達する開口部が形成され、この
開口部によってシリコン基板２０の上面近傍に形成され
たドレイン領域１６とビット線４とがビット線コンタク
ト１８で接続される。

【００５９】ビット線４上には第２の層間絶縁膜２４が
形成され、第２の層間絶縁膜２４上にはソース配線９が
形成されている。第２の層間絶縁膜２４にはソース領域
１５に達する開口部が形成され、この開口部によって第
２の層間絶縁膜２４上に形成されたソース配線９とシリ
コン基板２０の上面近傍に形成されたソース領域１５と
がノードコンタクト１９で接続される。

【００６０】また、ソース配線９上には容量絶縁膜２５
を介してセルプレート電極２６が形成され、これらソー
ス配線９、容量絶縁膜２５、およびセルプレート電極２
６によってキャパシタ１４が構成される。

【００６１】次に、上記したようなＴＥＧ部３を用いて
メモリセルのトランジスタ特性を測定する手順につい
て、トランジスタのサブスレショルド特性を測定する場
合を例にして説明する。

【００６２】まず、図１に示したＴＥＧ用ソース電極パ
ッド７に０Ｖを印加し、ＴＥＧ用ドレイン電極パッド６
に０．１〜５Ｖの範囲の正の電圧、例えば３Ｖ程度の電
圧を印加する。

【００６３】この状態でＴＥＧ用ゲート電極パッド８
に、例えば−１Ｖから＋３Ｖまでの電圧を０．０１Ｖス
テップで印加し、このときにＴＥＧ用ドレイン電極パッ
ド６から流れる電流を電流計で測定する。

【００６４】このことによって、トランジスタのサブス
レショルド特性を測定することができる。

【００６５】（第２実施例）次に本発明のＴＥＧを備え
た半導体メモリの第２実施例として、ＴＥＧを用いてメ
モリセルのキャパシタ特性を評価する場合について説明
する。

【００６６】図５は本発明のＴＥＧを備えた半導体メモ
リの第２実施例の構成を示す平面図である。

【００６７】図５において、製品となる半導体チップ１
０１上には、複数のメモリセルからそれぞれ構成される
４つの回路ブロック（メモリセルアレイ）が形成され、
メモリセルアレイ１０２内の所望の領域には必要に応じ
てそれぞれＴＥＧ部１０３が形成されている。このＴＥ
Ｇ部１０３は測定内容によって少なくとも１つのメモリ
セルアレイ１０２内に形成される。

【００６８】４つのメモリセルアレイ１０２のうち、図
５の左下に示すメモリセルアレイ１０２内には、その中
央部にＴＥＧ部１０３が形成され、ＴＥＧ部１０３内に
は図５に示す縦一列分（数十Ｋビット分）のメモリセル
の領域にキャパシタ１１４（不図示）がそれぞれ形成さ
れている。

【００６９】キャパシタ１１４の一端は、それぞれ下部
電極配線１２７と接続され、その端部にＴＥＧ用下部電
極パッド１２８が形成されている。

【００７０】また、キャパシタ１１４の他端はそれぞれ
後述するセルプレート電極によって共通に接続され、セ
ルプレート電極はＴＥＧ用上部電極パッド１２９と接続
されている。

【００７１】一方、図５の右下に示すメモリセルアレイ
１０２には、その周辺部にＴＥＧ部１０３が形成され、
ＴＥＧ部１０３内には図５に示す縦一列分のメモリセル
の領域にキャパシタ１１４がそれぞれ形成されている。
これらキャパシタ１１４は上記中央部に形成されたＴＥ
Ｇ部１０３と同様に、その一端がそれぞれ下部電極配線
１２７と接続され、その他端がそれぞれ後述するセルプ
レート電極と共通に接続されている。

【００７２】ここで、キャパシタ特性（Ｃ−Ｖ特性）を
精度良く測定するためにはキャパシタ１１４の容量の総
計が数十ｐＦ程度必要になる。メモリセル１個当たりの
キャパシタ１１４の容量値は２０ｆＦ〜３０ｆＦである
ため、本実施例では上記測定に必要な容量値を得るため
に、数Ｋビット分（図５に示す縦一列分）のキャパシタ
１１４をＴＥＧ部１０３に形成している。

【００７３】なお、上記したＴＥＧ部１０３は製品のメ
モリセルアレイ１０２の領域内に組み入まれているた
め、製品となるメモリセルアレイ１０２と同じ製造プロ
セスによって同時に製造される。

【００７４】したがって、第１実施例と同様に、ＴＥＧ
部１０３のキャパシタ１１４は製品となるメモリセルの
キャパシタと同じ特性で形成されるため、製品のメモリ
セルのキャパシタ特性を正確に反映したものになる。

【００７５】よって、半導体メモリのチップ面積を増大
させることなくメモリセルのキャパシタ特性を測定する
ことが可能なＴＥＧ部１０３を設けることができる。

【００７６】次に、本実施例のＴＥＧ部１０３の構成に
ついて図６〜図８を参照して詳細に説明する。

【００７７】なお、図６〜図８はＴＥＧ部１０３がメモ
リセルアレイ１０２の中央部に位置する場合で説明して
いるが、メモリセルアレイ１０２の周辺部にＴＥＧ部１
０３を形成する場合も構成は同様になるため、その説明
は省略する。

【００７８】図６は図５に示したＴＥＧ部の等価回路を
示す回路図である。また、図７は図５に示したＴＥＧ部
の構造を示す拡大平面図であり、図８は図５に示したＴ
ＥＧ部の側面から見た構造を示す断面図である。

【００７９】図６において、ＴＥＧ部１０３はメモリセ
ルのキャパシタ特性を測定するためのキャパシタ評価用
セル１１２で構成され、キャパシタ評価用セル１１２は
８ビット分のメモリセルに相当する数のキャパシタ１１
４によって構成されている。

【００８０】キャパシタ１１４の一端（後述する容量蓄
積電極）はそれぞれ下部電極配線１２７と接続され、そ
の端部にＴＥＧ用下部電極パッド１２８が形成されてい
る。また、キャパシタ１１４の他端はそれぞれ後述する
セルプレート電極に共通に接続され、セルプレート電極
はＴＥＧ用上部電極パッド１２９と接続されている。

【００８１】図７において、キャパシタ評価用セル１１
２は、キャパシタ１１４の一方の電極となる容量蓄積電
極１３０、キャパシタ１１４の他方の電極となるセルプ
レート電極１２６、下部電極配線１２７、および下部電
極配線１２７と容量蓄積電極１３０を接続するノードコ
ンタクト１１９から構成されている。

【００８２】図８において、Ｐ型半導体からなるシリコ
ン基板１２０上には、フィールド酸化膜１２１を介して
下部電極配線１２７が形成され、下部電極配線１２７上
には第１の層間絶縁膜１２３が形成されている。第１の
層間絶縁膜１２３上には製品となるメモリセルで使用さ
れるビット線１０４が形成され、ビット線１０４上には
第２の層間絶縁膜１２４が形成されている。第２の層間
絶縁膜１２４上にはキャパシタ１１４の一方の電極とな
る容量蓄積電極１３０が形成されている。第２の層間絶
縁膜１２４には下部電極配線１２７に達する開口部が形
成され、この開口部によって容量蓄積電極１３０と下部
電極配線１２７とがノードコンタクト１１９で接続され
る。

【００８３】また、容量蓄積電極１３０上には容量絶縁
膜１２５を介してキャパシタ１１４の他方の電極となる
セルプレート電極１２６が形成され、これら容量蓄積電
極１３０、容量絶縁膜２５、およびセルプレート電極２
６によってキャパシタ１１４が構成される。なお、セル
プレート電極１２６は図５に示したＴＥＧ用上部電極パ
ッド１２９と接続される。

【００８４】次に、本実施例のＴＥＧ部１０３を用いて
メモリセルのキャパシタ特性を測定する手順について、
容量絶縁膜のリーク電流特性を測定する場合を例にして
説明する。

【００８５】まず、図５に示したＴＥＧ用下部電極パッ
ド１２８に０Ｖを印加する。

【００８６】この状態でＴＥＧ用上部電極パッド１２９
に０Ｖ〜３Ｖの範囲の正または負の電圧を０．１Ｖのス
テップで印加し、このときにＴＥＧ用上部電極パッド１
２９から流れる電流を電流計で測定する。

【００８７】このことによって、キャパシタの容量絶縁
膜のリーク電流特性を測定することができる。

【００８８】（第３実施例）次に本発明のＴＥＧを備え
た半導体メモリの第３実施例として、ＴＥＧを用いてメ
モリセル間のアイソレーション特性を評価する場合につ
いて説明する。

【００８９】図９は本発明のＴＥＧを備えた半導体メモ
リの第３実施例の構成を示す平面図である。

【００９０】図９において、製品となる半導体チップ２
０１上には、複数のメモリセルからそれぞれ構成される
４つの回路ブロック（メモリセルアレイ）が形成され、
メモリセルアレイ２０２内の所望の領域には必要に応じ
てそれぞれＴＥＧ部２０３が形成される。このＴＥＧ部
２０３は測定内容によって少なくとも１つのメモリセル
アレイ２０２内に形成される。

【００９１】４つのメモリセルアレイ２０２のうち、図
９の左下に示すメモリセルアレイ２０２内には、その中
央部にＴＥＧ部２０３が形成され、ＴＥＧ部２０３は２
ビット分のメモリセルから構成されている。メモリセル
のトランジスタにはそれぞれのドレイン領域にビット線
２０４が接続され、その端部にＴＥＧ用ドレイン電極パ
ッド２０６が形成されている。また、ゲート電極にはワ
ード線２０５がそれぞれ接続され、その端部にＴＥＧ用
ゲート電極パッド２０８が形成されている。

【００９２】一方、図１の右下に示すメモリセルアレイ
２０２には、その周辺部にＴＥＧ部２０３が形成され、
２ビット分のメモリセルによって構成されている。これ
らメモリセルのトランジスタには上記中央部に形成され
たＴＥＧ部２０３と同様にドレイン領域にビット線２０
４がそれぞれ接続され、ゲート電極にワード線５がそれ
ぞれ接続されている。

【００９３】さらに、トランジスタのソース領域にはそ
れぞれソース配線２０９が接続され、その端部にＴＥＧ
用ソース電極パッド２０７が形成されている。

【００９４】そして、メモリセルアレイ２０２の外側の
領域には、半導体チップ２０１の基板電位を固定電位に
するための配線２１０が形成され、その端部に基板電位
固定用パッド２１１が形成されている。

【００９５】ここで、上記したＴＥＧ部２０３は製品の
メモリセルアレイ２０２の領域内に組み入まれ、製品と
なるメモリセルアレイ２０２と同じ製造プロセスによっ
て同時に製造される。

【００９６】したがって、第１実施例と同様にＴＥＧ部
２０３のメモリセルが製品となるメモリセルと同じ特性
で形成されるため、ＴＥＧ部２０３のメモリセル間のア
イソレーション特性が製品のメモリセル間のアイソレー
ション特性を正確に反映したものになる。

【００９７】よって、半導体メモリのチップ面積の大き
さを増大させることなくアイソレーション特性を測定す
ることが可能なＴＥＧ部を設けることができる。

【００９８】次に、本実施例のＴＥＧ部２０３の構成に
ついて図１０を参照して詳細に説明する。

【００９９】なお、図１０ではＴＥＧ部がメモリセルア
レイの中央部に位置する場合で説明しているが、メモリ
セルアレイの周辺部にＴＥＧ部が位置する場合も構成は
同様であるため、その説明は省略する。また、メモリセ
ルアレイの断面図については第１実施例で示した図４と
同様であるため、その説明は省略する。

【０１００】図１０は図９に示したＴＥＧ部の構造を示
す拡大平面図である。

【０１０１】図１０おいて、２ビット分のメモリセルか
らなる素子分離特性評価用セル２１２は、Ｎ型の半導か
らなりトランジスタのソースとなるソース領域２１５、
Ｎ型の半導からなりトランジスタのドレインとなるドレ
イン領域２１６、トランジスタのゲートとなるゲート電
極２１７、ビット線２０４とドレイン領域２１６が接続
されるビット線コンタクト２１８、およびソース配線２
０９とソース領域２１５が接続されるノードコンタクト
２１９から構成されている。

【０１０２】ＴＥＧ用ドレイン電極パッド２０６にはビ
ット線２０４が接続され、ＴＥＧ用ゲート電極パッド２
１９には製品となるメモリセルと同じワード線２１４が
接続されている。

【０１０３】また、素子分離特性評価用セル２１２のト
ランジスタのソース領域２１５には、その端部にＴＥＧ
用ソース電極パッド２０７が形成されたソース配線２０
９、およびデータを保持（電圧を保持）するためのキャ
パシタ（不図示）の一端が接続されている。キャパシタ
の他端はセルプレート電極（不図示）によってメモリセ
ルアレイ２０２内の各トランジスタと共通に接続され、
セルプレート電極はＴＥＧ用上部電極パッド２２９に接
続されてＴＥＧ用ソース電極パッド２０７と同一の電圧
が印加される。

【０１０４】次に、上記したＴＥＧ部２０３を用いてメ
モリセル間のアイソレーション特性を測定する場合の手
順について説明する。

【０１０５】まず、２つのＴＥＧ用ゲート電極パッド２
０８に例えば３Ｖの電圧をそれぞれ印加し、一方のメモ
リセルにつながるＴＥＧ用ドレイン電極パッド２０６と
ＴＥＧ用ソース電極パッド２０７にそれぞれ０Ｖを印加
する。

【０１０６】このような状態で、他方のメモリセルにつ
ながるＴＥＧ用ドレイン電極パッド２０６とＴＥＧ用ソ
ース電極パッド２０７にそれぞれ０〜１５Ｖの範囲で
０．１Ｖステップで正の電圧を印加し、このときにＴＥ
Ｇ用ドレイン電極パッド２０６から流れる電流を電流計
で測定することによりメモリセル間の素子分離特性を測
定することができる。

【０１０７】この場合、一方のメモリセルのビット線コ
ンタクト２１８と他方のメモリセルのノードコンタクト
２１９との間の分離特性、および２つのノードコンタク
ト２１９間の分離特性を同時に測定することができる。

【０１０８】また、他の測定方法として、２つのＴＥＧ
用ゲート電極パッド２０８にそれぞれ０Ｖを印加し、一
方のメモリセルに接続されたＴＥＧ用ソース電極パッド
２０７に０Ｖを印加する。

【０１０９】この状態で、他方のメモリセルにつながる
ＴＥＧ用ソース電極パッド２０７に０〜１５Ｖの範囲で
０．１Ｖステップで正の電圧を印加し、このときにＴＥ
Ｇ用ドレイン電極パッド２０６から流れる電流を電流計
で測定することによりメモリセル間の素子分離特性を測
定することができる。

【０１１０】この場合、図１０に示す２つのノードコン
タクト２１９間のリーク経路のアイソレーション特性
のみを測定することができ、他のリーク経路（ビット
コンタクト−ノードコンタクト間）の値を除いたデータ
を得ることができる。

【０１１１】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。

【０１１２】ＴＥＧを、製品となるメモリアレイが形成
される領域内に製品となるメモリアレイと同じ製造方法
で同時に形成し、所定の電気特性を独立して測定するた
めのインタフェース手段を有することで、製品となるメ
モリセルと同じ特性を有するＴＥＧを得ることができ
る。

【０１１３】したがって、必要最小限のメモリセルアレ
イでＴＥＧを構成することができ、従来の半導体メモリ
ＴＥＧにおいて課題であったチップ面積の増大を抑える
ことができる。

【図面の簡単な説明】

【図１】本発明のＴＥＧを備えた半導体メモリの第１実
施例の構成を示す平面図である。

【図２】図１に示したＴＥＧ部の等価回路を示す回路図
である。

【図３】図１に示したＴＥＧ部の構造を示す拡大平面図
である。

【図４】図３に示したＴＥＧ部の側面から見た構造を示
す断面図である。

【図５】本発明のＴＥＧを備えた半導体メモリの第２実
施例の構成を示す平面図である。

【図６】図５に示したＴＥＧ部の等価回路を示す回路図
である。

【図７】図５に示したＴＥＧ部の構造を示す拡大平面図
である。

【図８】図５に示したＴＥＧ部の側面から見た構造を示
す断面図である。

【図９】本発明のＴＥＧを備えた半導体メモリの第３実
施例の構成を示す平面図である。

【図１０】図９に示したＴＥＧ部の構造を示す拡大平面
図である。

【図１１】従来の半導体メモリに用いられるＴＥＧの構
成を示す平面図である。

【図１２】従来のＴＥＧを備えた半導体メモリの構成例
を示す平面図である。

【図１３】従来のＴＥＧを備えた半導体メモリの他の構
成例を示す平面図である。

【図１４】メモリセルアレイの規模に対するエッチング
速度の関係を表すグラフである。

【符号の説明】

１、１０１、２０１ 半導体チップ ２、１０２、２０２ メモリセルアレイ ３、１０３、２０３ ＴＥＧ部 ４、１０４、２０４ ビット線 ５、２０５ ワード線 ６、２０６ ＴＥＧ用ドレイン電極パッド ７、２０７ ＴＥＧ用ソース電極パッド ８、２０８ ＴＥＧ用ゲート電極パッド ９、２０９ ソース配線 １０、２１０ 配線 １１、２１１ 基板電位固定用パッド １２ トランジスタ特性評価用セル １３ 非動作セル １４、１１４ キャパシタ １５、２１５ ソース領域 １６、２１６ ドレイン領域 １７、２１７ ゲート電極 １８、２１８ ビット線コンタクト １９、１１９、２１９ ノードコンタクト ２０、１２０ シリコン基板 ２１、１２１ フィールド酸化膜 ２２ ゲート酸化膜 ２３、１２３ 第１の層間絶縁膜 ２４、１２４ 第２の層間絶縁膜 ２５、１２５ 容量絶縁膜 ２６、１２６ セルプレート電極 ２９、１２９、２２９ ＴＥＧ用上部電極パッド １１２ キャパシタ評価用セル １２７ 下部電極配線 １２８ ＴＥＧ用下部電極パッド １３０ 容量蓄積電極 ２１２ 素子分離特性評価用セル

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ６８１Ｃ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体メモリの性能を評価するために、
   製品となるメモリセルアレイに代って所定の電気特性が
   測定されるＴＥＧを備えた半導体メモリにおいて、 前記ＴＥＧは、 前記製品となるメモリセルアレイが形成される領域内
   に、 前記製品となるメモリセルアレイと同じ製造方法で同時
   に形成され、 前記所定の電気特性を独立して測定するためのインタフ
   ェース手段を有することを特徴とするＴＥＧを備えた半
   導体メモリ。
2. 【請求項２】 製品となるメモリセルアレイに代って所
   定の電気特性が測定されるＴＥＧを用いて半導体メモリ
   の性能を評価する半導体メモリの検査方法において、 予め、前記ＴＥＧを、前記製品となるメモリセルアレイ
   が形成される領域内に前記製品となるメモリセルアレイ
   と同じ製造方法で同時に形成しておき、 前記ＴＥＧが有する前記所定の電気特性を独立して測定
   するためのインタフェース手段を介して、前記ＴＥＧの
   前記所定の電気特性を測定することを特徴とする半導体
   メモリの検査方法。