JPH08130262A - 不揮発性半導体メモリ装置およびその信頼性保証方法 - Google Patents
不揮発性半導体メモリ装置およびその信頼性保証方法Info
- Publication number
- JPH08130262A JPH08130262A JP6267731A JP26773194A JPH08130262A JP H08130262 A JPH08130262 A JP H08130262A JP 6267731 A JP6267731 A JP 6267731A JP 26773194 A JP26773194 A JP 26773194A JP H08130262 A JPH08130262 A JP H08130262A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- evaluation
- region
- semiconductor memory
- reliability
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000000034 method Methods 0.000 title claims abstract description 10
- 238000011156 evaluation Methods 0.000 claims abstract description 65
- 230000003252 repetitive effect Effects 0.000 claims abstract description 10
- 239000011159 matrix material Substances 0.000 claims abstract description 4
- 230000014759 maintenance of location Effects 0.000 claims description 15
- 230000002950 deficient Effects 0.000 abstract description 6
- 239000010408 film Substances 0.000 description 42
- 238000010586 diagram Methods 0.000 description 11
- 239000000758 substrate Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000006386 memory function Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 製品出荷検査時に直接チップ上で、繰り返し
書換え特性あるいは繰り返し書換え後の電荷保持特性を
評価することにより、発見された不良チップを予め取り
除き、製品としての信頼性を大幅に向上させた不揮発性
半導体メモリ装置を提供すること。 【構成】 電気的に書き込み・消去が可能な実機用メモ
リセル３ａがマトリックス状に配置されたメモリセル領
域２と、実機用メモリセル３ａを構成するトランジスタ
と同様な工程で製造されるトランジスタで構成され、繰
り返し書換え特性の評価、あるいは繰り返し書換え後の
電荷保持特性評価を行うための評価用メモリセル３ｂが
形成された信頼性評価領域２ａとを有する。信頼性評価
領域２ａは、メモリセル領域２内の一部あるいはその外
部に形成することができる。
書換え特性あるいは繰り返し書換え後の電荷保持特性を
評価することにより、発見された不良チップを予め取り
除き、製品としての信頼性を大幅に向上させた不揮発性
半導体メモリ装置を提供すること。 【構成】 電気的に書き込み・消去が可能な実機用メモ
リセル３ａがマトリックス状に配置されたメモリセル領
域２と、実機用メモリセル３ａを構成するトランジスタ
と同様な工程で製造されるトランジスタで構成され、繰
り返し書換え特性の評価、あるいは繰り返し書換え後の
電荷保持特性評価を行うための評価用メモリセル３ｂが
形成された信頼性評価領域２ａとを有する。信頼性評価
領域２ａは、メモリセル領域２内の一部あるいはその外
部に形成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、たとえばフラッシュＥ
ＥＰＲＯＭなどのように、電気的に書換えが可能な不揮
発性半導体メモリ装置およびその信頼性保証方法に関す
る。
ＥＰＲＯＭなどのように、電気的に書換えが可能な不揮
発性半導体メモリ装置およびその信頼性保証方法に関す
る。
【０００２】
【従来の技術】電気的に書き込み・消去を行うことによ
り、ある一定の回数、繰り返し書換えのできることを保
証した不揮発性半導体メモリ装置、たとえばフラッシュ
ＥＥＰＲＯＭでは、製品スペックに明記した回数の繰り
返し書換え特性、あるいは繰り返し書換え後のフローテ
ィングゲート中の電荷保持特性を保証することが、製品
の信頼性上、非常に重要である。
り、ある一定の回数、繰り返し書換えのできることを保
証した不揮発性半導体メモリ装置、たとえばフラッシュ
ＥＥＰＲＯＭでは、製品スペックに明記した回数の繰り
返し書換え特性、あるいは繰り返し書換え後のフローテ
ィングゲート中の電荷保持特性を保証することが、製品
の信頼性上、非常に重要である。
【０００３】図８は、フラッシュＥＥＰＲＯＭの繰り返
し書換え特性を示す図である。図８において、横軸は書
換え回数、縦軸はメモリーセルのしきい値電圧Ｖthを表
わしており、Ｖth−Ｗは書き込み状態でのＶth、Ｖth−
Ｅは消去状態でのＶthである。
し書換え特性を示す図である。図８において、横軸は書
換え回数、縦軸はメモリーセルのしきい値電圧Ｖthを表
わしており、Ｖth−Ｗは書き込み状態でのＶth、Ｖth−
Ｅは消去状態でのＶthである。
【０００４】一般的なＣＨＥ（ホットエレクトロン）書
き込み／ＦＮ（ファウラ・ノルドハイム・トンネル）消
去型フラッシュＥＥＰＲＯＭの場合、通常書き込み状態
のＶth−Ｗは５Ｖ以上、消去状態のＶth−Ｅは１Ｖ〜２
Ｖ程度に設定されるのが好ましいが、図８に示すよう
に、書換え回数の進行と共に、Ｖth−Ｗは下降し、Ｖth
−Ｅは上昇する。
き込み／ＦＮ（ファウラ・ノルドハイム・トンネル）消
去型フラッシュＥＥＰＲＯＭの場合、通常書き込み状態
のＶth−Ｗは５Ｖ以上、消去状態のＶth−Ｅは１Ｖ〜２
Ｖ程度に設定されるのが好ましいが、図８に示すよう
に、書換え回数の進行と共に、Ｖth−Ｗは下降し、Ｖth
−Ｅは上昇する。
【０００５】その結果、書換え回数の進行と共に、Ｖth
−ＷとＶth−Ｅとの差が縮小する、いわゆるウィンドゥ
ナローイング効果と呼ばれる現象のために、書き込み状
態と消去状態との判別がつかなくなり、書換え回数の限
界となる。図８においては、ある一定量のＶth−Ｗの変
化Δ（Ｖth−Ｗ）と、ある一定量のＶth−Ｅの変化Δ
（Ｖth−Ｅ）とをもって、限界書換え回数Ｃlim とす
る。
−ＷとＶth−Ｅとの差が縮小する、いわゆるウィンドゥ
ナローイング効果と呼ばれる現象のために、書き込み状
態と消去状態との判別がつかなくなり、書換え回数の限
界となる。図８においては、ある一定量のＶth−Ｗの変
化Δ（Ｖth−Ｗ）と、ある一定量のＶth−Ｅの変化Δ
（Ｖth−Ｅ）とをもって、限界書換え回数Ｃlim とす
る。
【０００６】また、図９は、フラッシュＥＥＰＲＯＭの
書換え後のフローティングゲート中に蓄積された電荷の
保持特性を示す図である。図９において、横軸はある一
定温度、たとえば１２５°Ｃでの放置時間、縦軸は書き
込み状態でのＶthを表わしている。また、Ｒ1 、Ｒ2 、
Ｒ3 、Ｒ4 に対応する特性は、繰り返し書換え回数がそ
れぞれＮ1 、Ｎ2 、Ｎ3 、Ｎ4 回後の特性であり、Ｎ1
＜Ｎ2 ＜Ｎ3 ＜Ｎ4 である。
書換え後のフローティングゲート中に蓄積された電荷の
保持特性を示す図である。図９において、横軸はある一
定温度、たとえば１２５°Ｃでの放置時間、縦軸は書き
込み状態でのＶthを表わしている。また、Ｒ1 、Ｒ2 、
Ｒ3 、Ｒ4 に対応する特性は、繰り返し書換え回数がそ
れぞれＮ1 、Ｎ2 、Ｎ3 、Ｎ4 回後の特性であり、Ｎ1
＜Ｎ2 ＜Ｎ3 ＜Ｎ4 である。
【０００７】一般的なＣＨＥ書き込み／ＦＮ消去型フラ
ッシュＥＥＰＲＯＭの場合、書き込み状態でフローティ
ングゲート中に電子が注入されており、その注入電子は
放置時間の進行と共に減少するため、書き込み状態での
Ｖthが低下し、場合によっては、いわゆるリテンション
不良と呼ばれる信頼性不良を生ずる可能性がある。
ッシュＥＥＰＲＯＭの場合、書き込み状態でフローティ
ングゲート中に電子が注入されており、その注入電子は
放置時間の進行と共に減少するため、書き込み状態での
Ｖthが低下し、場合によっては、いわゆるリテンション
不良と呼ばれる信頼性不良を生ずる可能性がある。
【０００８】図９に示すように、リテンション特性は、
累積の繰り返し書換え回数が大きいほど、電荷保持特性
が悪く、Ｒ1 、Ｒ2 、Ｒ3 、Ｒ4 に対応する特性におい
て、ある一定量のＶth−Ｗの低下Δ（Ｖth−Ｗ）を生じ
るのに必要な時間ｔ1 、ｔ2、ｔ3 、ｔ4 は、ｔ1 ＞ｔ2
＞ｔ3 ＞ｔ4 である。
累積の繰り返し書換え回数が大きいほど、電荷保持特性
が悪く、Ｒ1 、Ｒ2 、Ｒ3 、Ｒ4 に対応する特性におい
て、ある一定量のＶth−Ｗの低下Δ（Ｖth−Ｗ）を生じ
るのに必要な時間ｔ1 、ｔ2、ｔ3 、ｔ4 は、ｔ1 ＞ｔ2
＞ｔ3 ＞ｔ4 である。
【０００９】
【発明が解決しようとする課題】図８における繰り返し
書換え特性、図９における繰り返し書換え後の電荷保持
特性は、フラッシュＥＥＰＲＯＭの信頼性上非常に重要
であるが、従来、製品出荷検査時に、直接チップ上で、
これらの特性を評価保証した上で、製品出荷を行うと言
うことは、ほとんどなかった。
書換え特性、図９における繰り返し書換え後の電荷保持
特性は、フラッシュＥＥＰＲＯＭの信頼性上非常に重要
であるが、従来、製品出荷検査時に、直接チップ上で、
これらの特性を評価保証した上で、製品出荷を行うと言
うことは、ほとんどなかった。
【００１０】これは、繰り返し書換え動作が摩耗故障を
引き起こす破壊試験であり、製品であるチップ上で、直
接これらの評価をすることができなかったためである。
本発明は、このような実状に鑑みてなされ、製品出荷検
査時に直接チップ上で、繰り返し書換え特性あるいは繰
り返し書換え後の電荷保持特性を評価することにより、
発見された不良チップを予め取り除き、製品としての信
頼性を大幅に向上させた不揮発性半導体メモリ装置を提
供することを目的とする。
引き起こす破壊試験であり、製品であるチップ上で、直
接これらの評価をすることができなかったためである。
本発明は、このような実状に鑑みてなされ、製品出荷検
査時に直接チップ上で、繰り返し書換え特性あるいは繰
り返し書換え後の電荷保持特性を評価することにより、
発見された不良チップを予め取り除き、製品としての信
頼性を大幅に向上させた不揮発性半導体メモリ装置を提
供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る不揮発性半導体メモリ装置は、電気的
に書き込み・消去が可能な実機用メモリセルがマトリッ
クス状に配置されたメモリセル領域と、前記実機用メモ
リセルを構成するトランジスタと同様な工程で製造され
るトランジスタで構成され、繰り返し書換え特性の評
価、あるいは繰り返し書換え後の電荷保持特性評価など
の評価試験を行うための評価用メモリセルが形成された
信頼性評価領域とを有する。
に、本発明に係る不揮発性半導体メモリ装置は、電気的
に書き込み・消去が可能な実機用メモリセルがマトリッ
クス状に配置されたメモリセル領域と、前記実機用メモ
リセルを構成するトランジスタと同様な工程で製造され
るトランジスタで構成され、繰り返し書換え特性の評
価、あるいは繰り返し書換え後の電荷保持特性評価など
の評価試験を行うための評価用メモリセルが形成された
信頼性評価領域とを有する。
【００１２】前記信頼性評価領域は、前記メモリセル領
域内の一部あるいはその外部に形成することができる。
前記実機用メモリセルと前記評価用メモリセルとが、略
同一構成のメモリセルトランジスタを有することが好ま
しい。たとえば、実機用メモリセルが、メモリ機能を有
するフローティングゲートを有するトランジスタ、ＭＯ
ＮＯＳ型トランジスタ、ＭＮＯＳ型トランジスタ、ある
いは強誘電体膜利用トランジスタを有する場合には、評
価用メモリセルも、それぞれ対応するトランジスタを有
する。また、実機用メモリセルが、選択トランジスタを
有するタイプ、分割ソース線タイプ、共通ソース線タイ
プ、ＮＯＲ型あるいはＮＡＮＤ型である場合には、評価
用メモリセルも、それぞれ対応するタイプであることが
望まれる。
域内の一部あるいはその外部に形成することができる。
前記実機用メモリセルと前記評価用メモリセルとが、略
同一構成のメモリセルトランジスタを有することが好ま
しい。たとえば、実機用メモリセルが、メモリ機能を有
するフローティングゲートを有するトランジスタ、ＭＯ
ＮＯＳ型トランジスタ、ＭＮＯＳ型トランジスタ、ある
いは強誘電体膜利用トランジスタを有する場合には、評
価用メモリセルも、それぞれ対応するトランジスタを有
する。また、実機用メモリセルが、選択トランジスタを
有するタイプ、分割ソース線タイプ、共通ソース線タイ
プ、ＮＯＲ型あるいはＮＡＮＤ型である場合には、評価
用メモリセルも、それぞれ対応するタイプであることが
望まれる。
【００１３】本発明に係る不揮発性半導体メモリ装置の
信頼性保証方法は、不揮発性半導体メモリ装置の信頼性
評価領域に形成してある評価用メモリセルに対して、繰
り返し書換え特性の評価、あるいは繰り返し書換え後の
電荷保持特性評価を行い、一定以上の評価が与えられた
不揮発性半導体メモリ装置のみを合格品とする。
信頼性保証方法は、不揮発性半導体メモリ装置の信頼性
評価領域に形成してある評価用メモリセルに対して、繰
り返し書換え特性の評価、あるいは繰り返し書換え後の
電荷保持特性評価を行い、一定以上の評価が与えられた
不揮発性半導体メモリ装置のみを合格品とする。
【００１４】
【作用】本発明に係る不揮発性半導体メモリ装置では、
メモリセル領域内の一部を信頼性評価領域とすることに
より、あるいはメモリセル領域外の一部に信頼性評価領
域を形成する。そして、信頼性評価領域に形成してある
評価用メモリセルを駆動し、繰り返し書換え特性あるい
は繰り返し書換え後の電荷保持特性を評価する。したが
って、本発明では、製品としてのメモリセル領域本体を
摩損させることなく、直接製品である半導体チップ上
で、繰り返し書換え特性あるいは繰り返し書換え後の電
荷保持特性を評価することができる。
メモリセル領域内の一部を信頼性評価領域とすることに
より、あるいはメモリセル領域外の一部に信頼性評価領
域を形成する。そして、信頼性評価領域に形成してある
評価用メモリセルを駆動し、繰り返し書換え特性あるい
は繰り返し書換え後の電荷保持特性を評価する。したが
って、本発明では、製品としてのメモリセル領域本体を
摩損させることなく、直接製品である半導体チップ上
で、繰り返し書換え特性あるいは繰り返し書換え後の電
荷保持特性を評価することができる。
【００１５】さらに、この評価試験で不合格となったチ
ップを不良チップとして取り除くことにより、製品とし
ての不揮発性半導体メモリ装置の信頼性を大幅に向上さ
せることができる。
ップを不良チップとして取り除くことにより、製品とし
ての不揮発性半導体メモリ装置の信頼性を大幅に向上さ
せることができる。
【００１６】
【実施例】以下、本発明に係る不揮発性半導体メモリ装
置を、図面に示す実施例に基づき、詳細に説明する。図
１は本発明の一実施例に係る不揮発性半導体メモリ装置
の概念図、図２（Ａ），（Ｂ）は実機用メモリセルおよ
び評価用メモリセルの配置例を示す図、図３はその他の
例に係る実機用メモリセルおよび評価用メモリセルの配
置例を示す図、図４（Ａ）〜（Ｃ）はメモリセルトラン
ジスタの例を示す要部概略断面図、図５，６はメモリセ
ルの信頼性評価試験の例を示すフローチャート図、図７
は本発明の他の実施例に係る不揮発性半導体メモリ装置
の概念図である。
置を、図面に示す実施例に基づき、詳細に説明する。図
１は本発明の一実施例に係る不揮発性半導体メモリ装置
の概念図、図２（Ａ），（Ｂ）は実機用メモリセルおよ
び評価用メモリセルの配置例を示す図、図３はその他の
例に係る実機用メモリセルおよび評価用メモリセルの配
置例を示す図、図４（Ａ）〜（Ｃ）はメモリセルトラン
ジスタの例を示す要部概略断面図、図５，６はメモリセ
ルの信頼性評価試験の例を示すフローチャート図、図７
は本発明の他の実施例に係る不揮発性半導体メモリ装置
の概念図である。
【００１７】図１に示すように、本実施例では、半導体
集積回路１内に、不揮発性半導体メモリ装置２を有す
る。不揮発性半導体メモリ装置２の一部には、信頼性評
価領域２ａが設けられている。不揮発性半導体メモリ装
置２は、たとえばフラッシュＥＥＰＲＯＭのメモリーセ
ルアレイ領域で構成される。
集積回路１内に、不揮発性半導体メモリ装置２を有す
る。不揮発性半導体メモリ装置２の一部には、信頼性評
価領域２ａが設けられている。不揮発性半導体メモリ装
置２は、たとえばフラッシュＥＥＰＲＯＭのメモリーセ
ルアレイ領域で構成される。
【００１８】不揮発性半導体メモリ装置２の回路構成
は、その一部に信頼性評価領域２ａを含む回路構成であ
れば、特に限定されず、たとえば図２（Ａ）に示す回路
構成を採用することができる。図２（Ａ）に示すメモリ
装置２の回路構成では、ワード線ＷＬ1 〜ＷＬN とビッ
ト線ＢＬ1 〜ＢＬM との交点にメモリセル３ａ，３ｂが
マトリックス状に形成してある。メモリセル領域のう
ち、ｎ番目のワード線ＷＬ n に接続されるメモリセル３
ｂを、実際のメモリ動作時には使用しない評価用メモリ
セル３ｂとし、その他のメモリセル３ａを実際のメモリ
動作で使用する実機用メモリセル３ａとしている。
は、その一部に信頼性評価領域２ａを含む回路構成であ
れば、特に限定されず、たとえば図２（Ａ）に示す回路
構成を採用することができる。図２（Ａ）に示すメモリ
装置２の回路構成では、ワード線ＷＬ1 〜ＷＬN とビッ
ト線ＢＬ1 〜ＢＬM との交点にメモリセル３ａ，３ｂが
マトリックス状に形成してある。メモリセル領域のう
ち、ｎ番目のワード線ＷＬ n に接続されるメモリセル３
ｂを、実際のメモリ動作時には使用しない評価用メモリ
セル３ｂとし、その他のメモリセル３ａを実際のメモリ
動作で使用する実機用メモリセル３ａとしている。
【００１９】図２（Ａ）に示す例では、評価用メモリセ
ル３ｂは、ワード線ＷＬn に沿って、複数存在するが、
評価試験に際しては、そのうちの一つに対して試験を行
えば十分である。なお、メモリ駆動に際しては、ｎ番目
のワード線ＷＬn にはアクセスしないように、あるいは
評価用メモリセル３ｂにはデータの書き込みまたは読み
込みが禁止されるように、駆動回路を工夫する必要があ
る。
ル３ｂは、ワード線ＷＬn に沿って、複数存在するが、
評価試験に際しては、そのうちの一つに対して試験を行
えば十分である。なお、メモリ駆動に際しては、ｎ番目
のワード線ＷＬn にはアクセスしないように、あるいは
評価用メモリセル３ｂにはデータの書き込みまたは読み
込みが禁止されるように、駆動回路を工夫する必要があ
る。
【００２０】図２（Ｂ）に示す不揮発性半導体メモリ装
置のメモリセル領域の例では、ワード線ＷＬ1 〜ＷＬN
の最後に、追加のワード線ＷＬC を設け、そのワード線
ＷＬ C に沿って評価用メモリセル３ｂを形成し、その他
のメモリセルを実機用メモリセル３ａとしている。
置のメモリセル領域の例では、ワード線ＷＬ1 〜ＷＬN
の最後に、追加のワード線ＷＬC を設け、そのワード線
ＷＬ C に沿って評価用メモリセル３ｂを形成し、その他
のメモリセルを実機用メモリセル３ａとしている。
【００２１】図２（Ｂ）に示す例では、評価用メモリセ
ル３ｂは、ワード線ＷＬC に沿って、複数存在するが、
評価試験に際しては、そのうちの一つに対して試験を行
えば十分である。なお、メモリ駆動に際しては、補助的
に設けられた追加のワード線ＷＬC にはアクセスしない
ように、あるいは評価用メモリセル３ｂにはデータの書
き込みまたは読み込みが禁止されるように、駆動回路を
工夫する必要がある。
ル３ｂは、ワード線ＷＬC に沿って、複数存在するが、
評価試験に際しては、そのうちの一つに対して試験を行
えば十分である。なお、メモリ駆動に際しては、補助的
に設けられた追加のワード線ＷＬC にはアクセスしない
ように、あるいは評価用メモリセル３ｂにはデータの書
き込みまたは読み込みが禁止されるように、駆動回路を
工夫する必要がある。
【００２２】図３に示す不揮発性半導体メモリ装置のメ
モリセル領域の例では、ｎ番目のワード線ＷＬn とｍ番
目のビット線ＢＬm との交点位置に存在する単一のメモ
リセルを、評価用メモリセル３ｂとし、その他のメモリ
セルを実機用メモリセル３ａとしている。
モリセル領域の例では、ｎ番目のワード線ＷＬn とｍ番
目のビット線ＢＬm との交点位置に存在する単一のメモ
リセルを、評価用メモリセル３ｂとし、その他のメモリ
セルを実機用メモリセル３ａとしている。
【００２３】図３に示す例では、評価試験に際しては、
ｎ番目のワード線ＷＬn とｍ番目のビット線ＢＬm との
交点位置に存在する単一のメモリセルを駆動し、これに
対して試験を行う。なお、メモリ駆動に際しては、ｎ番
目のワード線ＷＬn とｍ番目のビット線ＢＬm との交点
位置に存在する単一のメモリセル３ｂにはデータの書き
込みまたは読み込みが禁止されるように、駆動回路を工
夫する必要がある。
ｎ番目のワード線ＷＬn とｍ番目のビット線ＢＬm との
交点位置に存在する単一のメモリセルを駆動し、これに
対して試験を行う。なお、メモリ駆動に際しては、ｎ番
目のワード線ＷＬn とｍ番目のビット線ＢＬm との交点
位置に存在する単一のメモリセル３ｂにはデータの書き
込みまたは読み込みが禁止されるように、駆動回路を工
夫する必要がある。
【００２４】実機用メモリセル３ａと評価用メモリセル
３ｂとは、同一構成のメモリセルトランジスタを有し、
同一の製造過程で製造される。たとえば、実機用メモリ
セル３ａが、図４（Ａ）に示すフローティングゲートを
有するトランジスタ、図４（Ｂ）に示すＭＯＮＯＳ型ト
ランジスタ、ＭＮＯＳ型トランジスタ、あるいは図４
（Ｃ）に示す強誘電体膜利用トランジスタを有する場合
には、評価用メモリセル３ｂも、それぞれ対応するトラ
ンジスタを有する。
３ｂとは、同一構成のメモリセルトランジスタを有し、
同一の製造過程で製造される。たとえば、実機用メモリ
セル３ａが、図４（Ａ）に示すフローティングゲートを
有するトランジスタ、図４（Ｂ）に示すＭＯＮＯＳ型ト
ランジスタ、ＭＮＯＳ型トランジスタ、あるいは図４
（Ｃ）に示す強誘電体膜利用トランジスタを有する場合
には、評価用メモリセル３ｂも、それぞれ対応するトラ
ンジスタを有する。
【００２５】フローティングゲートを有するトランジス
タでは、図４（Ａ）に示すように、半導体基板５の表面
領域あるいはウェルに形成されたソース・ドレイン領域
４，４間のチャネル６上に、ゲート絶縁膜８を介して、
フローティングゲート１０、中間絶縁膜１２およびコン
トロールゲート１４が積層してある。このトランジスタ
では、コントロールゲート１４（ワード線）とソース・
ドレイン領域４，４（ビット線およびソース）とに印加
される電圧を制御することにより、ＦＮ効果などを利用
して、フローティングゲート１０に電子を注入または引
き抜き、トランジスタのしきい値電圧を変化させ、デー
タの記憶消去を行うことができる。
タでは、図４（Ａ）に示すように、半導体基板５の表面
領域あるいはウェルに形成されたソース・ドレイン領域
４，４間のチャネル６上に、ゲート絶縁膜８を介して、
フローティングゲート１０、中間絶縁膜１２およびコン
トロールゲート１４が積層してある。このトランジスタ
では、コントロールゲート１４（ワード線）とソース・
ドレイン領域４，４（ビット線およびソース）とに印加
される電圧を制御することにより、ＦＮ効果などを利用
して、フローティングゲート１０に電子を注入または引
き抜き、トランジスタのしきい値電圧を変化させ、デー
タの記憶消去を行うことができる。
【００２６】半導体基板５として、たとえばＰ型の単結
晶シリコンウェーハが用いられた時は、その表面領域
に、Ｎ型の単結晶シリコンウェーハが用いられた時に
は、その表面に形成されたＰ型ウェルにメモリセル用ト
ランジスタが形成される。ソース・ドレイン領域４，４
は、たとえばＮ型の不純物拡散領域であり、フローティ
ングゲート１０およびコントロールゲート１４の作成後
に、イオン注入を行うことにより形成される。ソース・
ドレイン領域４，４は、ＬＤＤ構造を有していてもよ
い。ゲート絶縁膜８は、たとえば膜厚８ｎｍ程度の酸化
シリコン膜で構成される。フローティングゲート１０
は、たとえばポリシリコン層で構成される。なお、図示
省略してあるが、フローティングゲート１０の側面は、
絶縁性サイドウォールで覆われている。中間絶縁膜１２
は、たとえば酸化シリコン膜、あるいはＯＮＯ膜（酸化
シリコン膜と窒化シリコン膜と酸化シリコン膜との積層
膜）などで構成され、その膜厚は、たとえば１４ｎｍで
ある。コントロールゲート１４は、たとえばポリシリコ
ン膜、あるいはポリサイド膜（ポリシリコン膜とシリサ
イド膜との積層膜）などで構成される。
晶シリコンウェーハが用いられた時は、その表面領域
に、Ｎ型の単結晶シリコンウェーハが用いられた時に
は、その表面に形成されたＰ型ウェルにメモリセル用ト
ランジスタが形成される。ソース・ドレイン領域４，４
は、たとえばＮ型の不純物拡散領域であり、フローティ
ングゲート１０およびコントロールゲート１４の作成後
に、イオン注入を行うことにより形成される。ソース・
ドレイン領域４，４は、ＬＤＤ構造を有していてもよ
い。ゲート絶縁膜８は、たとえば膜厚８ｎｍ程度の酸化
シリコン膜で構成される。フローティングゲート１０
は、たとえばポリシリコン層で構成される。なお、図示
省略してあるが、フローティングゲート１０の側面は、
絶縁性サイドウォールで覆われている。中間絶縁膜１２
は、たとえば酸化シリコン膜、あるいはＯＮＯ膜（酸化
シリコン膜と窒化シリコン膜と酸化シリコン膜との積層
膜）などで構成され、その膜厚は、たとえば１４ｎｍで
ある。コントロールゲート１４は、たとえばポリシリコ
ン膜、あるいはポリサイド膜（ポリシリコン膜とシリサ
イド膜との積層膜）などで構成される。
【００２７】図４（Ｂ）に示す例では、半導体基板５の
表面に、ＯＮＯ膜１６が積層してあり、その上に、ゲー
ト電極１８が積層してある。ソース・ドレイン領域４
は、図４（Ａ）に示す例と同様である。ＯＮＯ膜１６
は、ＳｉＯ2 ／ＳｉＮ／ＳｉＯ2の三層構造の膜であ
り、たとえば以下の方法により成膜される。
表面に、ＯＮＯ膜１６が積層してあり、その上に、ゲー
ト電極１８が積層してある。ソース・ドレイン領域４
は、図４（Ａ）に示す例と同様である。ＯＮＯ膜１６
は、ＳｉＯ2 ／ＳｉＮ／ＳｉＯ2の三層構造の膜であ
り、たとえば以下の方法により成膜される。
【００２８】まず、半導体基板５の表面を熱酸化し、２
ｎｍ以下程度の酸化膜を成膜し、その熱酸化膜上に、約
９ｎｍ以下程度の窒化シリコン膜をＣＶＤ法などで成膜
し、その表面を熱酸化して、約４ｎｍ以下程度の酸化膜
を形成する。このような工程により、三層構造のＯＮＯ
膜を形成することができる。このＯＮＯ膜は、低リーク
電流で膜厚制御性に優れている。また、ＯＮＯ膜中の窒
化シリコン膜内および窒化シリコン膜とシリコン酸化膜
との界面に、電子をトラップすることが可能であり、メ
モリセルとして機能する。また、同様にメモリ機能を有
する膜として、ＯＮ膜（ＳｉＯ2 ／ＳｉＮ）、Ｎ膜（Ｓ
ｉＮ単独）も知られている。
ｎｍ以下程度の酸化膜を成膜し、その熱酸化膜上に、約
９ｎｍ以下程度の窒化シリコン膜をＣＶＤ法などで成膜
し、その表面を熱酸化して、約４ｎｍ以下程度の酸化膜
を形成する。このような工程により、三層構造のＯＮＯ
膜を形成することができる。このＯＮＯ膜は、低リーク
電流で膜厚制御性に優れている。また、ＯＮＯ膜中の窒
化シリコン膜内および窒化シリコン膜とシリコン酸化膜
との界面に、電子をトラップすることが可能であり、メ
モリセルとして機能する。また、同様にメモリ機能を有
する膜として、ＯＮ膜（ＳｉＯ2 ／ＳｉＮ）、Ｎ膜（Ｓ
ｉＮ単独）も知られている。
【００２９】ゲート電極１８は、たとえばポリシリコン
膜、あるいはポリサイド膜などで構成され、ワード線と
して機能する。図４（Ｃ）に示す例では、半導体基板５
の表面に、膜厚約１０ｎｍ程度のゲート絶縁膜８を介し
て、フローティングゲート１０、膜厚３００ｎｍ程度の
強誘電体薄膜２０およびコントロールゲート１４が積層
してある。図４（Ａ）に示す例と同一部材には、同一符
号を付し、その説明は省略する。この例では、強誘電体
薄膜２０を利用して、メモリセルを構成している。
膜、あるいはポリサイド膜などで構成され、ワード線と
して機能する。図４（Ｃ）に示す例では、半導体基板５
の表面に、膜厚約１０ｎｍ程度のゲート絶縁膜８を介し
て、フローティングゲート１０、膜厚３００ｎｍ程度の
強誘電体薄膜２０およびコントロールゲート１４が積層
してある。図４（Ａ）に示す例と同一部材には、同一符
号を付し、その説明は省略する。この例では、強誘電体
薄膜２０を利用して、メモリセルを構成している。
【００３０】また、実機用メモリセル３ａが、選択トラ
ンジスタを有するタイプ、分割ソース線タイプ、共通ソ
ース線タイプ、ＮＯＲ型あるいはＮＡＮＤ型である場合
には、評価用メモリセル３ｂも、それぞれ対応するタイ
プであることが望まれる。次に、図２，３に示す不揮発
性半導体メモリ装置について行われる評価試験を、図
５，６に基づき説明する。
ンジスタを有するタイプ、分割ソース線タイプ、共通ソ
ース線タイプ、ＮＯＲ型あるいはＮＡＮＤ型である場合
には、評価用メモリセル３ｂも、それぞれ対応するタイ
プであることが望まれる。次に、図２，３に示す不揮発
性半導体メモリ装置について行われる評価試験を、図
５，６に基づき説明する。
【００３１】まず、繰り返し書換え評価試験について、
図５に基づき説明する。図５に示すステップＳ１におい
て、繰り返し書換え動作の前に、初期モニターとして、
図２，３に示す信頼性評価用メモリセル３ｂを構成する
トランジスタのデータ書き込み状態のＶth-Ｗ（１）
と、消去状態のＶth-Ｅ（１）とをモニーターしてお
く。続いて、ステップＳ２において、評価用メモリセル
３ｂについて、Ｎ回の連続繰り返し書換え動作を行う。
図５に基づき説明する。図５に示すステップＳ１におい
て、繰り返し書換え動作の前に、初期モニターとして、
図２，３に示す信頼性評価用メモリセル３ｂを構成する
トランジスタのデータ書き込み状態のＶth-Ｗ（１）
と、消去状態のＶth-Ｅ（１）とをモニーターしてお
く。続いて、ステップＳ２において、評価用メモリセル
３ｂについて、Ｎ回の連続繰り返し書換え動作を行う。
【００３２】次に、ステップＳ３において、繰り返し書
換え動作後のモニターとして、データ書き込み状態のＶ
th-Ｗ（Ｎ）と、消去状態のＶth-Ｅ（Ｎ）とを再びモニ
ーターする。次に、ステップＳ４において、繰り返し書
換え動作後の特性劣化量として、データ書き込み状態の
Ｖthの差Δ（Ｖth-Ｗ）と、消去状態のＶthの差Δ（Ｖ
th-Ｅ）とを計算する。計算式は、図５中のステップＳ
４に示される。
換え動作後のモニターとして、データ書き込み状態のＶ
th-Ｗ（Ｎ）と、消去状態のＶth-Ｅ（Ｎ）とを再びモニ
ーターする。次に、ステップＳ４において、繰り返し書
換え動作後の特性劣化量として、データ書き込み状態の
Ｖthの差Δ（Ｖth-Ｗ）と、消去状態のＶthの差Δ（Ｖ
th-Ｅ）とを計算する。計算式は、図５中のステップＳ
４に示される。
【００３３】次に、ステップＳ５において、Δ（Ｖth-
Ｗ）およびΔ（Ｖth-Ｅ）が、それぞれ、ある一定の劣
化量ΔＷ、ΔＥ以下であるか否かを判断し、合格であれ
ば、出荷チップとし、不合格であれば、不良チップとす
る。なお、ステップＳ２でのＮ回連続繰り返し書換え動
作を、製品のスペック限度いっぱいに行うと、長時間を
要してコスト高となる場合、連続繰り返し回数を短縮し
て行うと良い。その場合、ステップＳ５での判断基準で
あるΔＷ、ΔＥを調整する必要がある。
Ｗ）およびΔ（Ｖth-Ｅ）が、それぞれ、ある一定の劣
化量ΔＷ、ΔＥ以下であるか否かを判断し、合格であれ
ば、出荷チップとし、不合格であれば、不良チップとす
る。なお、ステップＳ２でのＮ回連続繰り返し書換え動
作を、製品のスペック限度いっぱいに行うと、長時間を
要してコスト高となる場合、連続繰り返し回数を短縮し
て行うと良い。その場合、ステップＳ５での判断基準で
あるΔＷ、ΔＥを調整する必要がある。
【００３４】次に、図６に基づき、繰り返し書換え後の
電荷保持特性評価試験について説明する。まず最初に、
図６に示すステップＳ６において、図２，３に示す評価
用メモリセル３ｂに対し、連続繰り返し書換え動作を行
う。続いて、ステップＳ７において、初期モニターとし
て、信頼性評価用メモリセル３ｂを構成するトランジス
タのデータ書き込み状態のＶth-Ｗ（経過時間ｔ＝０）
をモニターしておく。
電荷保持特性評価試験について説明する。まず最初に、
図６に示すステップＳ６において、図２，３に示す評価
用メモリセル３ｂに対し、連続繰り返し書換え動作を行
う。続いて、ステップＳ７において、初期モニターとし
て、信頼性評価用メモリセル３ｂを構成するトランジス
タのデータ書き込み状態のＶth-Ｗ（経過時間ｔ＝０）
をモニターしておく。
【００３５】次に、ステップＳ８において、図１に示す
半導体集積回路１をバーンイン試験装置内に入れ、一定
時間の高温放置試験を行う。あるいは高温バイアス（Ｂ
Ｔ）試験を行う。続いて、ステップＳ９において、高温
放置試験あるいはＢＴ試験後のモニターとして、データ
書き込み状態のＶth-Ｗ（経過時間ｔ＝ｔ0 ）を再びモ
ニターする。次に、ステップＳ１０において、高温放置
試験あるいはＢＴ試験後の電荷喪失量として、データ書
き込み状態のＶthの差Δ（Ｖth-Ｗ）を計算する。その
計算式は、図６に示すステップＳ１０に示す。
半導体集積回路１をバーンイン試験装置内に入れ、一定
時間の高温放置試験を行う。あるいは高温バイアス（Ｂ
Ｔ）試験を行う。続いて、ステップＳ９において、高温
放置試験あるいはＢＴ試験後のモニターとして、データ
書き込み状態のＶth-Ｗ（経過時間ｔ＝ｔ0 ）を再びモ
ニターする。次に、ステップＳ１０において、高温放置
試験あるいはＢＴ試験後の電荷喪失量として、データ書
き込み状態のＶthの差Δ（Ｖth-Ｗ）を計算する。その
計算式は、図６に示すステップＳ１０に示す。
【００３６】次に、ステップ１１において、Δ（Ｖth−
Ｗ）が、ある一定の劣化量ΔＷ以下であるか否かを判断
する。そこで、もし一定の劣化量以内であり、合格であ
れば出荷チップとし、不合格であれば、不良チップとす
る。なお、ステップＳ６でのＮ回連続繰り返し書換え動
作、あるいはステップＳ８のｔ＝ｔ0 の放置試験を製品
のスペック限度いっぱいに行うと、長時間を要してコス
ト高となる場合、連続繰り返し回数、あるいは放置時間
を短縮して行えばよい。その場合、ステップＳ１１の判
断基準であるΔＷを調整する必要がある。
Ｗ）が、ある一定の劣化量ΔＷ以下であるか否かを判断
する。そこで、もし一定の劣化量以内であり、合格であ
れば出荷チップとし、不合格であれば、不良チップとす
る。なお、ステップＳ６でのＮ回連続繰り返し書換え動
作、あるいはステップＳ８のｔ＝ｔ0 の放置試験を製品
のスペック限度いっぱいに行うと、長時間を要してコス
ト高となる場合、連続繰り返し回数、あるいは放置時間
を短縮して行えばよい。その場合、ステップＳ１１の判
断基準であるΔＷを調整する必要がある。
【００３７】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、図７に示すように、評価用メモ
リセル３ｂは、必ずしもメモリセル領域内に形成する必
要はなく、メモリセル領域２外の半導体集積回路１の一
部に形成しても良い。この実施例でも、メモリセル領域
２内に配置された実機用メモリセルと評価用メモリセル
３ｂとは、同一構成のメモリセルトランジスタを有す
る。ただし、この実施例では、評価用メモリセル３ｂ
を、外部からアクセスして試験するために、パッド端子
３０を付加的に設ける必要がある。評価試験方法に関し
ては、前記実施例と同様である。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。たとえば、図７に示すように、評価用メモ
リセル３ｂは、必ずしもメモリセル領域内に形成する必
要はなく、メモリセル領域２外の半導体集積回路１の一
部に形成しても良い。この実施例でも、メモリセル領域
２内に配置された実機用メモリセルと評価用メモリセル
３ｂとは、同一構成のメモリセルトランジスタを有す
る。ただし、この実施例では、評価用メモリセル３ｂ
を、外部からアクセスして試験するために、パッド端子
３０を付加的に設ける必要がある。評価試験方法に関し
ては、前記実施例と同様である。
【００３８】
【発明の効果】以上説明してきたように、本発明によれ
ば、製品としてのメモリセル領域本体を摩損させること
なく、直接製品である半導体チップ上で、繰り返し書換
え特性あるいは繰り返し書換え後の電荷保持特性を評価
することができる。
ば、製品としてのメモリセル領域本体を摩損させること
なく、直接製品である半導体チップ上で、繰り返し書換
え特性あるいは繰り返し書換え後の電荷保持特性を評価
することができる。
【００３９】さらに、この評価試験で不合格となったチ
ップを不良チップとして取り除くことにより、製品とし
ての不揮発性半導体メモリ装置の信頼性を大幅に向上さ
せることができる。
ップを不良チップとして取り除くことにより、製品とし
ての不揮発性半導体メモリ装置の信頼性を大幅に向上さ
せることができる。
【図１】図１は本発明の一実施例に係る不揮発性半導体
メモリ装置の概念図である。
メモリ装置の概念図である。
【図２】図２（Ａ），（Ｂ）は実機用メモリセルおよび
評価用メモリセルの配置例を示す図である。
評価用メモリセルの配置例を示す図である。
【図３】図３はその他の例に係る実機用メモリセルおよ
び評価用メモリセルの配置例を示す図である。
び評価用メモリセルの配置例を示す図である。
【図４】図４（Ａ）〜（Ｃ）はメモリセルトランジスタ
の例を示す要部概略断面図である。
の例を示す要部概略断面図である。
【図５】図５はメモリセルの信頼性評価試験の例を示す
フローチャート図である。
フローチャート図である。
【図６】図６はメモリセルの他の信頼性評価試験の例を
示すフローチャート図である。
示すフローチャート図である。
【図７】図７は本発明の他の実施例に係る不揮発性半導
体メモリ装置の概念図である。
体メモリ装置の概念図である。
【図８】図８はフラッシュＥＥＰＲＯＭの繰り返し書換
え特性を示す図である。
え特性を示す図である。
【図９】図９はフラッシュＥＥＰＲＯＭの書換え後のフ
ローティングゲート中に蓄積された電荷の保持特性を示
す図である。
ローティングゲート中に蓄積された電荷の保持特性を示
す図である。
１… 半導体集積回路 ２… メモリセル領域 ３ａ… 実機用メモリセル ３ｂ… 評価用メモリセル ４… ソース・ドレイン領域 ５… 半導体基板 ３０… パッド端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０１Ｒ 31/28 Ｇ１１Ｃ 29/00 ３０３ Ｇ 9459−5Ｌ Ｈ０１Ｌ 21/66 Ｗ 7735−4Ｍ Ｙ 7735−4Ｍ Ｈ 7735−4Ｍ 27/115 Ｈ０１Ｌ 27/10 ４３４
Claims (5)
- 【請求項１】 電気的に書き込み・消去が可能な実機用
メモリセルがマトリックス状に配置されたメモリセル領
域と、 前記実機用メモリセルを構成するトランジスタと同様な
工程で製造されるトランジスタで構成され、各種の評価
試験を行うための評価用メモリセルが形成された信頼性
評価領域とを有する不揮発性半導体メモリ装置。 - 【請求項２】 前記信頼性評価領域は、前記メモリセル
領域内の一部に形成してある請求項１に記載の不揮発性
半導体メモリ装置。 - 【請求項３】 前記信頼性評価領域は、前記メモリセル
領域外の一部に形成してある請求項１に記載の不揮発性
半導体メモリ装置。 - 【請求項４】 前記実機用メモリセルと前記評価用メモ
リセルとが、略同一構成のメモリセルトランジスタを有
する請求項１〜３のいずれかに記載の不揮発性半導体メ
モリ装置。 - 【請求項５】 請求項１〜４のいずれかに記載の不揮発
性半導体メモリ装置の信頼性評価領域に形成してある評
価用メモリセルに対して、繰り返し書換え特性の評価、
あるいは繰り返し書換え後の電荷保持特性評価を行い、
一定以上の評価が与えられた不揮発性半導体メモリ装置
のみを合格品とすることにより、不揮発性半導体メモリ
装置の信頼性の保証を行うことを特徴とする不揮発性半
導体メモリ装置の信頼性保証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267731A JPH08130262A (ja) | 1994-10-31 | 1994-10-31 | 不揮発性半導体メモリ装置およびその信頼性保証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267731A JPH08130262A (ja) | 1994-10-31 | 1994-10-31 | 不揮発性半導体メモリ装置およびその信頼性保証方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08130262A true JPH08130262A (ja) | 1996-05-21 |
Family
ID=17448792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6267731A Pending JPH08130262A (ja) | 1994-10-31 | 1994-10-31 | 不揮発性半導体メモリ装置およびその信頼性保証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08130262A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09213901A (ja) * | 1996-01-30 | 1997-08-15 | Nec Corp | Ｔｅｇを備えた半導体メモリおよびその検査方法 |
| JPH11176198A (ja) * | 1997-12-05 | 1999-07-02 | Ricoh Co Ltd | 半導体記憶装置 |
| JP2003141896A (ja) * | 2001-11-02 | 2003-05-16 | Matsushita Electric Ind Co Ltd | 不揮発半導体記憶装置の検査方法 |
| JP2011096341A (ja) * | 2009-11-02 | 2011-05-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2018142053A (ja) * | 2017-02-27 | 2018-09-13 | クラリオン株式会社 | 不揮発性メモリー判定装置、不揮発性メモリー判定装置の制御方法、及び、車載装置 |
-
1994
- 1994-10-31 JP JP6267731A patent/JPH08130262A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09213901A (ja) * | 1996-01-30 | 1997-08-15 | Nec Corp | Ｔｅｇを備えた半導体メモリおよびその検査方法 |
| JPH11176198A (ja) * | 1997-12-05 | 1999-07-02 | Ricoh Co Ltd | 半導体記憶装置 |
| JP2003141896A (ja) * | 2001-11-02 | 2003-05-16 | Matsushita Electric Ind Co Ltd | 不揮発半導体記憶装置の検査方法 |
| JP2011096341A (ja) * | 2009-11-02 | 2011-05-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2018142053A (ja) * | 2017-02-27 | 2018-09-13 | クラリオン株式会社 | 不揮発性メモリー判定装置、不揮発性メモリー判定装置の制御方法、及び、車載装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7339827B2 (en) | Non-volatile semiconductor memory device and writing method thereof | |
| EP1603137B1 (en) | Program/erase method for p-channel charge trapping memory device | |
| US6331951B1 (en) | Method and system for embedded chip erase verification | |
| US7633811B2 (en) | Non-volatile memory embedded in a conventional logic process and methods for operating same | |
| JP3653186B2 (ja) | 不揮発性メモリ装置のプログラミング方法 | |
| US6674122B2 (en) | Semiconductor integrated circuit | |
| US6005810A (en) | Byte-programmable flash memory having counters and secondary storage for disturb control during program and erase operations | |
| US7209389B2 (en) | Trap read only non-volatile memory (TROM) | |
| EP1860687A2 (en) | SONOS memory device | |
| WO2003088260A1 (en) | Algorithm dynamic reference programming | |
| US6856552B2 (en) | Semiconductor memory and method of driving the same | |
| JPH09306182A (ja) | 不揮発性記憶装置 | |
| JP2005012219A (ja) | Ｓｏｎｏｓメモリ素子及びそのデータ消去方法 | |
| JPH07193151A (ja) | 不揮発性半導体記憶装置及びその記憶方法 | |
| JPH11233653A (ja) | 不揮発性半導体記憶装置の消去方法 | |
| US7190023B2 (en) | Semiconductor integrated circuit having discrete trap type memory cells | |
| US7012296B2 (en) | Semiconductor integrated circuit | |
| US6822910B2 (en) | Non-volatile memory and operating method thereof | |
| US7405972B1 (en) | Non-volatile memory array | |
| US8270220B2 (en) | Nonvolatile semiconductor storage device and method for controlling the same | |
| US6934190B1 (en) | Ramp source hot-hole programming for trap based non-volatile memory devices | |
| US7570514B2 (en) | Method of operating multi-level cell and integrate circuit for using multi-level cell to store data | |
| EP1497833B1 (en) | Improved erase method for a dual bit memory cell | |
| JPH08130262A (ja) | 不揮発性半導体メモリ装置およびその信頼性保証方法 | |
| US7881121B2 (en) | Decoding method in an NROM flash memory array |