JPH09306182A

JPH09306182A - 不揮発性記憶装置

Info

Publication number: JPH09306182A
Application number: JP11657396A
Authority: JP
Inventors: Machio Yamagishi; 万千雄山岸
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-05-10
Filing date: 1996-05-10
Publication date: 1997-11-28
Anticipated expiration: 2016-05-10
Also published as: JP3584607B2

Abstract

(57)【要約】【課題】多値メモリで電荷保持特性の劣化補償を容易
にする。【解決手段】特定トランジスタ（４を構成するメモリ
トランジスタやリファレンストランジスタ）のしきい値
電圧の変動を検出する検出手段３０と、これがしきい値
電圧の変動を検出した場合、メモリセル４に対し再度の
データ書込みを行う再書込手段３４とを有する。具体的
には、検出手段３０により、特定トランジスタについ
て、そのしきい値電圧の書き込み直後の分布に対し、一
方側に所定電圧だけはなれた検出箇所にしきい値電圧を
有するか否かを検出させるとよい。また、検出手段３０
に検出タイミングを付与するタイマ３２を設けるとよ
い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き換え
可能な半導体メモリ、例えばＥＥＰＲＯＭやフラッシュ
ＥＥＰＲＯＭなどの不揮発性記憶装置に関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭ，フラッシュＥＥＰＲＯＭ
などの半導体メモリでは、コントロールゲートと半導体
基板との間にフローフィングゲートや絶縁膜からなる電
荷蓄積層を有して、メモリトランジスタが構成されてい
る。そして、この電荷蓄積層に、一般的には電子を注入
することで、データを書き込み、書き込んだメモリトラ
ンジスタにおける電子の蓄積状態からの電流を読出すこ
とで、記憶データを判別するようにしている。

【０００３】従って、これら電気的に書き換え可能な不
揮発性記憶装置では、データ書き換え後の電荷保持特性
を保証することが、製品の信頼性上、非常に重要であ
る。一方、例えばフラッシュＥＥＰＲＯＭなどでは、も
ともとビットごとにしきい値電圧を検証し精密に制御す
ることから、各セルのメモリトランジスタのしきい値電
圧を多値化することが容易であり、この種のメモリを多
値化して実効的な高集積化を図る動きが、最近になって
活発化してきている。

【０００４】

【発明が解決しようとする課題】しかし、この従来の多
値化した不揮発性記憶装置（以下、多値メモリという）
では、例えばＤＲＡＭのように電荷保持特性を保証する
ためのリフレッシュ機能を備えたものがなく、このため
メモリトランジスタの微細化、特にトンネル酸化膜の薄
膜化にともない、電荷保持特性を長期にわたって保証す
ることが難しくなってきた。

【０００５】図５は、電荷蓄積層として窒化シリコン膜
を用いたＭＯＮＯＳ（Metal OxideNitride Oxide Semic
onductor ）型のフラッシュＥＥＰＲＯＭについて、窒
化シリコン膜中に蓄積された電荷の保持特性を示す図で
ある。図中、横軸は、熱的にストレスを印加した時間を
示し、縦軸はメモリトランジスタのしきい値電圧Ｖｔｈ
を示している。また、中間の窒化シリコン膜と上層酸化
シリコン膜との膜厚は、それぞれ８．３ｎｍ，４ｎｍと
し、窒化シリコン膜と半導体基板との間に介在させたト
ンネル酸化膜の膜厚ｔ_oxをパラメータとしている。

【０００６】図５から判るように、最初に正電圧に設定
されたメモリトランジスタと、最初に負電圧に設定され
たメモリトランジスタとは、ストレス印加時間の経過に
ともなって、互いのしきい値電圧が接近してくる。これ
は、電荷蓄積層としての窒化シリコン膜中に保持された
電子が外部に抜ける現象を反映したものである。この現
象は、熱放出モデルにしたがい、時間の経過にともなっ
て電荷が自然放出することに加え、ストレスに起因する
トンネル酸化膜のリーク電流増加に起因すると、一般に
説明されている。また、微細化の進展にともなって（具
体的には、トンネル酸化膜の膜厚ｔ_oxが薄くなるほ
ど）、しきい値電圧の変動も激しく、今後、現在の最低
保証期間である１０年をクリアすることが、益々厳しく
なる状況が予想される。さらに、図示のように、トンネ
ル酸化膜とＣＶＤ法による窒化シリコン膜との界面特性
を向上させるために、トンネル酸化膜の成膜後に予め行
われるＲＴＮ（Rapid Thermal Nitrization ）等の加熱
プロセスによっても、電荷保持特性が劣化することが判
っている。

【０００７】このような電荷保持特性の劣化が顕著にな
ると、データの判別マージンが低下し、データの判別が
できない、ひどい場合では他のデータに化けることもあ
り、メモリの信頼性を著しく損なうことになる。この電
荷保持特性の劣化は、メモリのデータが２値であるか多
値であるかを問わない共通した問題であるが、特に多値
メモリの場合にあっては、多値化を進めれば、それだけ
２値のときよりしきい値電圧の分布が互いに接近してく
ることから、なお一層、電荷保持特性の劣化がメモリの
読み出し（データ判別）に与える影響が大きくなる。

【０００８】本発明は、このような実情に鑑みてなさ
れ、多値メモリに適した電荷保持特性の劣化補償の手法
を新たに提案し、これを用いた多値の不揮発性記憶装置
を提供することを目的とする。

【０００９】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の多値
化した不揮発性記憶装置（多値メモリ）では、特定トラ
ンジスタのしきい値電圧の変動を検出する検出手段と、
この検出手段が特定トランジスタのしきい値電圧の変動
を検出した場合、メモリセルに対し再度のデータ書込み
を行う再書込手段とを有することを特徴とする。

【００１０】このデータの再書込みは、通常、記憶デー
タを一旦消去し、初期データを再び書き込むことにより
行う。また、特に多値メモリにおいては、通常、ビット
ごとにしきい値電圧を検証し精密に制御することができ
るので、記憶データの消去は行うことなく、メモリトラ
ンジスタのしきい値電圧の変動分を補償するように、デ
ータを書き戻すことも可能である。これらによって、電
荷保持特性の劣化補償を容易に行うことができる。

【００１１】具体的には、例えば蓄積電荷が電子の場
合、電子が抜けると正に設定されたしきい値電圧は下が
るので、しきい値電圧分布の負電圧側で、その変動を検
出するとよい。すなわち、この場合の検出手段は、特定
トランジスタについて、そのしきい値電圧の書き込み直
後の分布に対し、一方側に所定電圧だけはなれた検出箇
所で、該検出箇所にしきい値電圧を有するか否かによ
り、しきい値電圧の変動を検出することを他の特徴とす
る。

【００１２】しきい値電圧の変動検出は、定期的に行う
ほか、例えば書き換えがない時間や書き換え回数に応じ
て非定期に行ってもよい。何れの場合でも、内蔵タイマ
で検出タイミングを付与すると、定期時間や書き換えが
ない時間の計測、或いは書き換え回数に応じて定期時間
を短縮する等の処理ができる。

【００１３】電荷蓄積層が、例えば窒化シリコン膜等の
絶縁膜である場合、これが導電膜である場合に比べ電荷
保持特性の劣化が激しいので、本発明の適用による劣化
補償の効果が大きい。また、低電圧化のためには、蓄積
電荷はトンネル酸化膜中をダイレクトトンネリングで遷
移させるとよい。

【００１４】

【発明の実施の形態】以上の説明からも明らかなよう
に、本発明の不揮発性記憶装置は、電気的にデータの書
き換えができ、多値化が可能な不揮発性メモリ、例えば
ＥＥＰＲＯＭ，フラッシュＥＥＰＲＯＭ等である。

【００１５】以下、本発明に係る不揮発性記憶装置の一
例として、フラッシュＥＥＰＲＯＭを、図面にもとづい
て詳細に説明する。図１は、本発明に係わるフラッシュ
ＥＥＰＲＯＭについて、その要部を示す概略構成図であ
る。図２は、ＮＯＲ型のフラッシュメモリセルアレイを
一部拡大して示す回路図、図３は、このメモリセルアレ
イを構成するメモリトランジスタの略断面構造図であ
る。

【００１６】このフラッシュＥＥＰＲＯＭ２は、大別す
ると、図１に示すように、多数のメモリセルで構成され
たフラッシュメモリセルアレイ４と、このメモリセルア
レイ４にデータを書き込み，消去，読み出すための周辺
回路６とから構成されている。周辺回路６には、ここで
の図示は省略するが、各種のデコーダやバッファ回路の
ほか、センスアンプ，入出力コントロール回路，クロッ
ク発生回路等を含んで構成されている。また、通常、メ
モリセルアレイ４に正確にデータを書き込むためのベリ
ファイ回路をも含んでいることも多い。

【００１７】本発明に係わるフラッシュＥＥＰＲＯＭ２
は、そのセル方式に特に限定はなく、ＮＯＲ型の他に、
ＮＡＮＤ型，ＤＩＮＯＲ（DIvided bit line NOR）型
等、何れのセル方式であってもよい。具体的なメモリセ
ルアレイ４の回路構成を、例えば図２に示すＮＯＲ型に
おいて説明しておくと、このメモリセルアレイ４には、
多数のメモリトランジスタＭＴm-1,n-1 、ＭＴm-1,n 、
ＭＴm-1,n+1 、ＭＴm,n-1 、ＭＴm,n 、ＭＴm,n+1 、Ｍ
Ｔm+1,n-1 、ＭＴm+1,n 、ＭＴm+1,n+1 がマトリックス
状に配置されている。そして、これらメモリトランジス
タは、横方向にワード線ＷＬm-1 、ＷＬm 、ＷＬm+1 で
相互接続され、縦方向にビット線ＢＬn-1 、ＢＬn 、Ｂ
Ｌn+1 及び共通ソース線ＳＲＬで相互接続されている。

【００１８】本発明における各メモリトランジスタは、
メモリセルごとに配置され、それぞれ記憶データを電荷
として蓄積する電荷蓄積層を備えている。また、この電
荷蓄積層の注入電荷量を変えてメモリトランジスタのし
きい値電圧を調整してあることで、各メモリセルに書き
込み可能なデータを３値以上として、多値化されてい
る。

【００１９】電荷蓄積層としては、フローティングゲー
ト等の導電層であるか、ＭＯＮＯＳ（Metal Oxide Nitr
ide Oxide Semiconductor ）型や、更には上層絶縁膜を
省略したＭＮＯＳ（Metal Nitride Oxide Semiconducto
r ）型のように絶縁層であるかを問わず、又、その材質
に限定はない。

【００２０】以下、具体的なメモリトランジスタの構成
を、例えば図３に示すＭＯＮＯＳ型において簡単に説明
しておく。図３中、符号１０は、例えばｐ型の不純物を
導入して導電化された半導体基板を示し、この半導体基
板１０の表面には、ＯＮＯ（Oxide Nitride Oxide ）膜
１２を介してゲート電極１４が形成されている。ＯＮＯ
膜１２は、基板表面側の下層酸化膜（トンネル酸化膜１
６）と、中間の窒化膜（窒化シリコン膜１８）と、上層
酸化膜２０とで構成されている。トンネル酸化膜１６の
膜厚は、特に限定はないが、後で詳述するように、デー
タ保持特性の劣化を一方方向に揃える等の意味では、４
ｎｍより薄くすることが望ましい。このＭＯＮＯＳ型で
は、中間の窒化シリコン膜１８が上記した電荷蓄積層と
して機能し、このトラップに電荷を蓄積する。ゲート電
極１４は、例えばポリシリコン膜，ポリシリコン膜上に
シリサイド膜（例えばＷＳｉ）を積層させたポリサイド
膜等で構成される。

【００２１】ＯＮＯ膜１２及びゲート電極１４の両側に
は、例えば酸化シリコン膜等からなるサイドウォール２
２が形成されている。また、トンネル酸化膜１６の両縁
から外側にかけての基板表面側には、それぞれＬＤＤと
称される低濃度の不純物拡散領域（ｎ^-領域２４）が浅
く形成されている。これに対し、サイドウォール２２の
外縁から外側にかけての基板奥側には、それぞれソース
又はドレイン領域と称される高濃度の不純物拡散領域
（ｎ⁺領域２６）が深く形成されている。

【００２２】特に図示しないが、この上には層間絶縁層
を介して、Ａｌ等の配線層が多層配線され、ゲート電極
１４やソース又はドレイン領域としてのｎ⁺領域２６
が、この多層配線等に接続されている。これにより、図
２に示すワード線ＷＬm-1 ，ＷＬm ，ＷＬm+1 、ビット
線ＢＬn-1 ，ＢＬn ，ＢＬn+1 、及び共通ソース線ＳＲ
Ｌによるメモリトランジスタの相互接続がなされてい
る。

【００２３】このような構成のＭＯＮＯＳ型メモリトラ
ンジスタでは、無バイアス時においてもトンネル酸化膜
１６を挟んで基板表面にチャネルが形成されたディプレ
ッション・トランジスタが用いられる。そのデータ書き
込みは、ゲート電極１４やｎ⁺領域２６に、所定のバイ
アスを印加して行う。たとえば、中央のメモリトランジ
スタＭＴm,n にデータを書き込む場合、図２に例示した
ような条件でパルス電圧をワード線ＷＬm 及びビット線
ＢＬn に印加すれば、共通ソース線ＳＲＬから、電荷
（この場合、電子）が図３のｎ⁺領域２６に供給され
る。そして、チャネル内を加速された電子は、ドレイン
近傍のピンチオフ領域でチャネルホットエレクトロン
（ＣＨＥ）となってトンネル酸化膜１６を突き抜けるこ
とで、電荷蓄積層としての窒化シリコン膜１８に注入さ
れた後、そのトラップに蓄積される。電荷蓄積量は、パ
ルス電圧の電圧と印加時間で決まる。

【００２４】この電荷蓄積量に応じて、メモリトランジ
スタのしきい値電圧Ｖthが正側にシフトし、メモリトラ
ンジスタがエンハンスメントモードに遷移する。前述し
たように、本発明に係わるメモリトランジスタは３値以
上に多値化されている。図４は、４値のデータをメモリ
トランジスタ内に記憶する場合を例示する。この図は、
メモリセルアレイ４内のしきい値電圧Ｖthの分布図であ
り、横軸はＶthを、縦軸はＶthが同一なメモリトランジ
スタの個数（度数）を示す。

【００２５】図示のように、電荷が蓄積されていないデ
ィプレッションモードのメモリトランジスタ群を“０”
とすると、電荷蓄積量が多くなりＶthが高くなる方向へ
順に、エンハンスメントモードのメモリトランジスタ群
“１”，“２”，“３”が離散的に分布している。通
常、データの判別を容易にするため、図示のように、各
分布間には書き込みの禁止領域が設定され、この禁止領
域に対してマージンをもってデータ書き込みが行われて
いる。このように正確なデータの書き込み（蓄積電荷量
の調整）は、上記したデ−タ書き込みの際に、前記ベリ
ファイ回路により、その値を検証しながらＶthを精密制
御することにより達成される。

【００２６】他方、このＮＯＲ型セルでは、そのデータ
消去時には、特に図示しない所定のバイアス条件下、蓄
積電荷がＦＮ(Fowler Nordheim) トンネルリングにより
引き抜かれる。ところで、図５で、先に従来技術の問題
点として指摘したように、ＥＥＲＯＭでは、電荷蓄積層
（例えば、窒化シリコン膜１８）に一旦蓄積された電荷
が、長時間放置されると、熱放出モデルにしたがい、或
いはストレスにより徐々に基板側に抜けて、電荷保持特
性が劣化するといった問題がある。

【００２７】この問題に対処するために、本発明に係わ
るフラッシュＥＥＰＲＯＭ２では、この特性劣化を補償
するための幾つかの手段を有して構成されている。すな
わち、図１に示すように、周辺回路６内には、メモリト
ランジスタのしきい値電圧Ｖthの変動を検出する検出手
段としてのしきい値変動検出回路３０と、このしきい値
変動検出回路３０がＶthの変動を検出するタイミングを
付与するためのタイマ３２と、しきい値変動検出回路３
０がメモリトランジスタのＶth変動を検出した場合、メ
モリセルに対し再度のデータ書き込みを行う再書込手段
としての再書込回路３４とが設けられている。

【００２８】この劣化補償の動作を更に詳しく説明する
と、まず、タイマ３２から、しきい値変動検出回路３０
にＶthの変動検出を指示する検出タイミング信号Ｓ１
が、例えば月に一度といった定期的に、或いは非定期的
に出力される。非定期的な場合の具体例としては、例え
ば電源を入れる毎に検出タイミング信号Ｓ１を出力させ
るようにしたり、書き換えの有無を監視しておき、書き
換えがない時間が所定時間を越えたら検出タイミング信
号Ｓ１を出力させるようにしてもよい。また、例えば書
き換え頻度とデータ判別の限界となる最長の電荷保持時
間（限界保持時間）との関係を示すテーブルを、予めメ
モリに格納しておき、書き換えの頻度を監視して、読み
だしたテーブルを参照しながら、書き換え頻度が大きけ
れば早めに検出タイミング信号Ｓ１を出力させ、書き換
え頻度が小さければ検出タイミング信号Ｓ１を出力させ
る時期を遅らせるようにしてもよい。なお、これら非定
期的な場合の処理（電源や書き換えについての監視、テ
ーブルの読出し等）は、タイマ３２側に限らず、しきい
値変動検出回路３０側で制御するようにしても構わな
い。この場合、検出タイミング信号Ｓ１は、時間情報の
信号である。

【００２９】検出タイミング信号Ｓ１の入力により、し
きい値変動検出回路３０が、メモリセルアレイ４に対
し、その特定トランジスタのしきい値電圧Ｖthの変動検
出を行う。すなわち、図２に示すように、検出開始信号
Ｓ２を特定トランジスタに出力し、そのＶthの変動を検
出信号Ｓ３として入力する。

【００３０】具体的には、例えばメモリセルと同等なス
トレスを受けるリファレンスセルを、予めメモリセルア
レイ４内に設けておき、そのリファレンストランジスタ
のＶthがずれているか否かをみる。メモリセルアレイ４
の面積が広い場合は、リファレンスセルを、例えばメモ
リセルアレイ４を構成するブロックやワード線セクタご
とに設けてもよい。また、リファレンスセルを設けず
に、正規のメモリトランジスタについてＶthのずれを検
出するようにしてもよい。検出する正規のメモリセルの
指定は、リファレンスセルの配置と同様に、任意であ
る。

【００３１】このＶthのずれを検出するためには、蓄積
電荷（電子）が抜けることでＶthは負側にシフトするの
で、図４に示すように、しきい値電圧分布“１”，
“２”，“３”に対しては、その負電圧側にΔＶth幅の
検出箇所を設定し、この所定幅内にＶthが入る特定トラ
ンジスタの有無を検知する。この検出箇所は任意であ
り、どのしきい値電圧分布に対して設定してもよいが、
一般には、蓄積電荷量の多い高Ｖth側の分布“３”の変
動量が大きいと考えられることから、高Ｖth側の分布
“３”の負電圧側に所定距離をおいて設定するとよい。
Ｖth分布に対する検出箇所の位置は、特に限定はない
が、例えば図示のように、禁止領域の正電圧側端に設け
ることができる。

【００３２】このようにして、しきい値変動検出回路３
０がＶth変動があったと判断すると、しきい値変動検出
回路３０からは、再書込開始信号Ｓ４が、再書込回路３
４に出力される。再書込開始信号Ｓ４を入力した再書込
回路３４は、図１に示すように、メモリセルアレイ４に
対し、データの再書き込みをかける。

【００３３】この再書き込みは、全てのメモリセルにつ
いて行ってもよいが、一部のメモリセルのみについて行
ってもよい。例えば、リファレンスセルをモニタする場
合は、Ｖth変動があったリファレンスセル周囲のメモリ
セルについてのみ、ブロックやワード線セクタ等の所定
単位で、データの再書き込みを行ってもよい。また、正
規のメモリセルをモニタする場合では、所定単位のほ
か、モニタしたメモリセルのみデータの再書き込みを行
ってもよい。

【００３４】このデータの再書き込みは、通常、記憶デ
ータを一旦消去し、初期データを再び書き込むことで行
う。また、記憶データを消去せずに行う方法もある。す
なわち、多値メモリでは、通常、ビットごとにしきい値
電圧を検証し精密に制御することができるので、記憶デ
ータの消去は行わずに、メモリトランジスタのしきい値
電圧の変動分の電荷量を補償するように、データを書き
戻すことも可能である。これらのデータ再書き込みによ
り、電荷保持特性の劣化補償を容易に行うことができ
る。

【００３５】このように、電荷蓄積層が窒化シリコン膜
等の絶縁膜であるＭＯＮＯＳ型（又はＭＮＯＳ型）で
は、電荷蓄積層が導電膜である場合に比べ電荷保持特性
の劣化が激しいので、本発明の適用による劣化補償の効
果が大きい。なお、本発明は、上記説明に限定されるも
のではない。

【００３６】たとえば、上記説明では、セル方式はＮＯ
Ｒ型でＭＯＮＯＳ型のメモリトランジスタを有する場合
を例示し、電荷注入はチャネルホットエレクトロン（Ｃ
ＨＥ）によるとした。しかし、低消費電力化を理由に、
特にＮＡＮＤ型やＤＩＮＯＲ型では、ＮＦトンネリング
による電荷注入も可能である。また、低電圧化のため、
ダイレクトトンネリングを利用してもよい。

【００３７】本発明者らは、前記したトンネル酸化膜１
８の膜厚を４ｎｍより薄くすると、電荷の突き抜けがＮ
Ｆトンネリングからダイレクトトンネリングに移行し、
その膜厚が３〜４ｎｍの範囲では、Ｖthの変動方向を一
方に揃えることができることを確認した。この膜厚範囲
でＶthの変動方向を一方に揃えることができるのは、電
子が抜ける際に正孔が電荷蓄積層に基板側から入ること
がなく、このためバイアス印加時にディプレッション領
域が形成されるようなことがないためと考えられる。

【００３８】これは、図４では、低Ｖth側の分布“０”
のＶth変動が殆どなくなることを意味する。また、デー
タ書き込みの際に周囲に接続されたメモリセルが影響を
受ける、いわゆるソフトライトがあっても、しきい値電
圧の変動方向を一方に予め揃えておけば、これが周囲の
メモリセルにとってもしきい値電圧の補償方向と一致す
るので、この意味で好ましい。

【００３９】

【発明の効果】以上説明してきたように、本発明に係る
不揮発性記憶装置によれば、多値メモリにおいて、電荷
保持特性の劣化補償を容易に行うことができる。この結
果、多値化して実質的な高集積化を図り、しかも信頼性
が高い不揮発性記憶装置を提供することが可能となっ
た。

【図面の簡単な説明】

【図１】本発明に係わるフラッシュＥＥＰＲＯＭについ
て、その要部を示す概略構成図である。

【図２】図１のフラッシュＥＥＰＲＯＭに採用可能な、
ＮＯＲ型のフラッシュメモリセルアレイを一部拡大して
示す回路図である。

【図３】図１のフラッシュＥＥＰＲＯＭに採用可能な、
ＭＯＮＯＳ型のメモリトランジスタの略断面構造図であ
る。

【図４】図１のフラッシュＥＥＰＲＯＭにおいて、多値
化の例として、４値のデータをメモリトランジスタ内に
記憶する場合のメモリセルアレイ内のしきい値電圧（Ｖ
th）の分布図である。

【図５】従来技術の問題点説明のために、ＭＯＮＯＳ型
のフラッシュＥＥＰＲＯＭについて、窒化シリコン膜中
に蓄積された電荷の保持特性を示す図である。

【符号の説明】

２…フラッシュＥＥＰＲＯＭ（不揮発性記憶装置）、４
…フラッシュメモリセルアレイ、６…周辺回路、１０…
半導体基板、１２…ＯＮＯ膜、１４…ゲート電極、１６
…トンネル酸化膜、１８…窒化シリコン膜（電荷蓄積
層）、２０…上層酸化膜、２２…サイドウォール、２４
…ｎ^-領域、２６…ソース又はドレイン領域としてのｎ
⁺領域、３０…しきい値検出回路（検出手段）、３２…
タイマ、３４…再書込回路（再書込手段）、ＭＴm,n 等
…メモリトランジスタ、ＷＬm-1 ，ＷＬm ，ＷＬm+1 …
ワード線、ＢＬn-1 ，ＢＬn ，ＢＬn+1 …ビット線、Ｓ
ＲＬ…共通ソース線、Ｓ１…検出タイミング信号、Ｓ２
…検出開始信号、Ｓ３…検出信号、Ｓ４…再書込開始信
号。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】各メモリセルごとに、電荷蓄積層を備え
たメモリトランジスタを有し、電荷蓄積層への注入電荷
量を変えてメモリトランジスタのしきい値電圧を調整す
ることで、各メモリセルに書き込み可能なデータを３値
以上とした不揮発性記憶装置であって、特定トランジスタのしきい値電圧の変動を検出する検出
手段と、該検出手段が特定トランジスタのしきい値電圧の変動を
検出した場合、メモリセルに対し再度のデータ書き込み
を行う再書込手段と、を有する不揮発性記憶装置。
【請求項２】前記検出手段は、特定トランジスタにつ
いて、そのしきい値電圧の書き込み直後の分布に対し、
一方側に所定電圧だけはなれた検出箇所で、該検出箇所
にしきい値電圧を有するか否かにより、しきい値電圧の
変動を検出する請求項１に記載の不揮発性記憶装置。
【請求項３】前記検出手段に対し、しきい値電圧の変
動を検出するタイミングを付与するためのタイマを、更
に有する請求項１に記載の不揮発性記憶装置。
【請求項４】前記電荷蓄積層は、絶縁層である請求項
１に記載の不揮発性記憶装置。
【請求項５】前記電荷蓄積層と半導体基板との間に
は、トンネル酸化膜を介在させてあり、前記電荷蓄積層に注入してある蓄積電荷は、該トンネル
酸化膜中をダイレクトトンネリングで遷移したものであ
る請求項１に記載の不揮発性記憶装置。