JP2010526397A - 基準セルのデータ読み出しを備えた不揮発性マルチレベルメモリセル - Google Patents

Abstract

本開示の実施形態は、基準セルのデータ読み出しを備えた不揮発性マルチレベルメモリセルのデータ修正に対する方法、デバイス、モジュール、およびシステムをもたらす。ある方法は、目的状態に対応する目的データ閾値電圧（Vt）レベルに、選択したワード線に連結された複数のデータセルの少なくとも1つのデータセルをプログラムするステップと、その複数のデータセルと交互配置された複数の基準セルであって、その選択したワード線と連結されたその複数の基準セルの少なくとも1つの基準セルを目的基準Vtレベルにプログラムするステップと、その少なくとも1つの基準セルのデータ読み出しに基づいて基準状態を判定するステップと、その少なくとも１つの基準セルの変更に基づいてその少なくとも1つのデータセルから読み出した状態を変更するステップと、を含む。

Description

本開示は、一般的には半導体デバイスに関し、より詳細には不揮発性メモリセルを有するメモリデバイスに関する。

メモリデバイスは、コンピュータまたは他の電子デバイス中に、内部の半導体の集積回路として典型的には備えられる。とりわけ、ランダム・アクセス・メモリ(ＲＡＭ)、リード・オンリ・メモリ(ＲＯＭ)、ダイナミック・ランダム・アクセス・メモリ(ＤＲＡＭ)、シンクロナス・ダイナミック・ランダム・アクセス・メモリ(ＳＤＲＡＭ)、およびフラッシュメモリを含む、多くの異なる種類のメモリがある。

フラッシュメモリデバイスは、幅広い電子回路の利用に対し、不揮発性メモリとして用いられる。フラッシュメモリデバイスは、典型的には、高メモリ密度、高信頼性、および低電力消費を可能にさせる１トランジスタ型メモリセルを使用する。

フラッシュメモリに対する利用は、パーソナルコンピュータ、携帯情報端末(ＰＤＡ)、デジタルカメラ、および携帯電話のためのメモリを含む。基本入出力システム(ＢＩＯＳ)などのプログラムコードおよびシステムデータは、フラッシュメモリデバイスに典型的には記憶されている。この情報は、とりわけ、パーソナルコンピュータシステムで使用され得る。

フラッシュメモリのアレイアーキテクチャの２つの一般的な種類は、“ＮＡＮＤ”および“ＯＲ”アーキテクチャであり、これらはいわゆる論理形式と呼ばれるものであり、その中では各々の基本メモリセル構成が配列される。

ＮＡＮＤアレイアーキテクチャでは、そのアレイの各フローティングゲート・メモリセルのゲートが行によりワード選択線に連結されるように、マトリックス中のフローティングゲート・メモリセルのアレイが配置される。しかしながら、各メモリセルは、そのドレインを用いて列のビット線に直接には連結されない。代わりに、そのアレイのメモリセルは、ソース線と列のビット線の間をソースからドレインへ直列に相互連結される。

ＮＡＮＤアレイアーキテクチャ中のメモリセルは、例えばプログラムされるなどして、所望の状態に設定され得る。すなわち、電荷は、そのセルを複数の記憶状態に置くために、メモリセルの浮遊ゲートに配置され、あるいはそこから除去され得る。例えば、シングルレベルセル(ＳＬＣ)は、例えば1または0といった、2つの2進状態を表し得る。フラッシュメモリセルはまた、例えば、1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110、および1110といった、2つの2進状態よりも多くの記憶状態を記憶し得る。そのようなメモリセルは、マルチステート・メモリセル、マルチビットセル、またはマルチレベルセル(ＭＬＣ)と称し得る。ＭＬＣは、各セルが1ビットよりも多くを表し得るので、メモリセルの数を増加させることなく、高密度のメモリの製造を可能にし得る。ＭＬＣは、1つのプログラムされた状態よりも多くを有し得、例えば、4ビットを表すことが可能なセルは16のプログラムされた状態および消去された状態を有する。

ＭＬＣメモリは、記憶された各状態に対して異なる閾値電圧(Vt)レベルを使用することにより、各セルに多数のビットを記憶する。隣接するVt分布の間の差は、ＳＬＣメモリデバイスと比較して、ＭＬＣメモリデバイスに関しては非常に小さくなり得る。例えばプログラム状態といった、隣接するVt分布の間の減少したマージンは、 隣接するプログラム状態間の識別と関係する困難性を増加させ得、これはデータ修復の信頼性の減少などの問題をもたらし得る。

セルのVtレベルを、例えばプログラム状態といった、そのセルに対する所望のVt分布にそのVtレベルがもはや対応しないように例えばシフトさせ得る、様々なデータ劣化メカニズムが存在する。データ劣化メカニズムは、メモリセルにより記憶されたデータのプログラミングおよび／または読み出し中など、様々な時間で、セルのVtレベルに影響を与え得る。データ劣化メカニズムは、数例を挙げると、プログラム・ディスターブ（disturb）・メカニズム、プログラム・検証および／もしくはリード・ディスターブ・メカニズム、ならびに電荷損失メカニズムを含み得る。

いくつかの上記データ劣化メカニズムは、メモリアレイの、例えばワード線といった所定の行のセルに系統的な 影響を有し得る。その系統的な影響は、例えば、一緒にプログラムおよび／もしくは読み出され得るワード線上のセルのページおよび／またはセクタなどのセルのグループといった、グループベースで発生し得る。すなわち、いくつかの劣化メカニズムは、系統的な形 式でワード線上のセルのグループのVtシフトを引き起こし得る。例えば、いくつかのプログラムおよび／またはリード・ディスターブ・メカニズムは、比較的に一貫して、特定のワード線上のセルのグループのVtレベルを、例えば20mV、50mV、100mV、または200mVといった、特定の電圧量でシフトさせ得る。一部の例では、そのセルのグループと関連する系統的なVtレベルのシフトは、所望のプログラム状態に依存し得、例えば、Vtレベルのシフトは、より低い目的Vtレベルに対応するプログラム状態と、より高い目的Vtレベルに対応するプログラム状態とでは異なり得る。

データ劣化メカニズムの影響を受けたメモリセルは、例えば、そのメモリセルから読み出された論理値が必ずしもそのセルに書き込まれた論理値ではないといったように、信頼性を失い得る。

本開示の実施形態に従った、メモリデバイスを有する電子システムのブロック図である。 本開示の実施形態で使用し得る不揮発性メモリアレイの一部の概略図である。 本開示の実施形態に従った、データセルと交互配置された基準セルを有する不揮発性メモリセルのアレイの一部の概略図である。 本開示の実施形態に従った目的Vt分布の略図を示す。 ディスターブ・メカニズム前後の目的Vt分布、および本開示の実施形態に従ったデータ訂正操作後のVt分布の図を示す。 目的Vtレベルと比較してディスターブされた後のデータセルおよび交互配置された基準セルに関するVt分布、ならびに本開示の実施形態に従って調整された後のデータセルのVt分布の略図を示す。 基準セルのデータ読み出しを備えた不揮発性マルチレベルメモリセルのための方法の実施形態を示す。 本開示の実施形態に従った、少なくとも1つのメモリデバイスを有する電子メモリシステムの機能ブロック図である。 本開示の実施形態に従った、少なくとも1つのメモリデバイスを有するメモリモジュールの機能ブロック図である。

本開示の実施形態は、不揮発性マルチレベルメモリセルのデータ修復を基準セルのデータ読み出しを用いて改善するための方法、デバイス、モジュール、およびシステムを与える。実施形態は、各種の系統的および／または一時的なデータ劣化メカニズムを補償するために、データセルと交互配置（interleave）された基準セルを使用する。ある方法の実施形態は、目的状態に対応する目的データ閾値電圧（Vt）レベルに、選択したワード線に連結された複数のデータセルの少なくとも1つのデータセルをプログラムするステップと； その複数のデータセルと交互配置された複数の基準セルであって、その選択したワード線と連結されたその複数の基準セルの少なくとも1つの基準セルを目的基準Vtレベルにプログラムするステップと； その少なくとも1つの基準セルのデータ読み出しに基づいて基準状態を判定するステップと； その少なくとも1つの基準セルの変更に基づいてその少なくとも1つのデータセルから読み出した状態を変更するステップと; を含む。各種の実施形態では、その方法は、その判定した基準状態とその目的基準Vtレベルに対応する目的基準状態の差に基づいて、適切な状態にその少なくとも1つのセルから読み出したその状態を変更するステップを含む。

各種の実施形態では、目的データVtレベルおよび目的基準Vtレベルは同じである。少なくとも1つのデータセルからの読み出した状態を変更するステップは、その基準状態が目的状態以外の状態であると判定される場合には、その少なくとも1つのデータセルの状態を目的状態に変更することを含み得る。各種の実施形態では、基準セルのデータ読み出しに基づいて基準状態の判定するステップは、その基準セルと関連がある、目的Vtレベルから離れている、Vtシフト量を判定するステップ、ならびに、そのVtシフト量が、目的状態以外の状態に対応するシフトしたVtレベルのように、目的Vtレベルからの許容範囲を超えているか否かを判定するステップを含む。実施形態によっては、Vtシフト量は、同じ目的Vtレベルに各々プログラムされた、統計的に有意な数の基準セルのグループと関連する平均Vtシフト量である。実施形態によっては、Vtシフト量の判定するステップは、交互配置された（複数の）基準セルの全体のシフトを判定するために統計的方法を使用するステップを含む。

各種の実施形態では、データセルおよび交互配置された基準セルは、同時にプログラムされる。データセルの目的Vtレベルおよびデータセルの関連する目的状態は、交互配置された基準セルの目的Vtレベルおよび基準セルの目的状態と同じであり得る。

各種の実施形態では、選択したワード線上のデータセルのグループの読み出しは、その選択したワード線上の対応する（複数の）基準セルが読み出されるのと同時に実施される。データセルおよび基準セルを読み出すための読み出し条件は、各種の実施形態では同じであり得る。例えば、実施形態によっては、基準セルのデータ読み出しを実施するために使用される読み出し基準電圧は、データセルを読み出すために使用される読み出し基準電圧と同じであり得る。

本開示の以下の詳細な説明は、本願の一部を成す添付図面について述べており、その中で 、本開示の各種の実施形態がどのように実施され得るかを例示目的で示す。これらの実施形態は、当業者が本開示の実施形態を実行することを可能にするほど十分詳細に 記述されており、また、他の実施形態が用いられ得、ならびに本開示の範囲から逸脱することなくプロセス的、電気的、もしくは機械的変更が成され得ると理解されるべきである。

図１は、本開示の実施形態に従った、メモリデバイス１０４を有する電子システム１００のブロック図である。システム１００では、例えばＮＡＮＤフラッシュメモリデバイス１０４といったメモリデバイス１０４は、インタフェース１２２を経由してコントローラ１６６に連結される。コントローラ１６６は、インタフェース１０６を経由して、例えば、パーソナルコンピュータ、携帯電話、デジタルカメラ、携帯情報端末、または他の外部ホストデバイスといった外部のホスト（図示せず）からメモリデバイス１０４へのアクセスを提供する。各種の実施形態では、コントローラ１６６は、例えば１０４といった1つよりも多くのメモリデバイスと連結され得る。

図１に示した実施形態では、コントローラ１６６は、メモリデバイス１０４の内部操作を命令する、例えば内臓のプロセッサ１１０といったコントロール・ステート・マシン１１０を含む。例えば、コントロール・ステート・マシン１１０は、様々な他の機能の中で、1つ以上のメモリアレイ１０８を管理し、データのアクセスを命令し、内部の制御レジスタおよびテーブル（図示せず）を更新し、ならびに／またはメモリデバイス１０４および／もしくはコントローラ１６６の他の実行可能なハードウェアコンポーネント（図示せず）の操作を命令することを含む機能を実施し得る。当業者が理解し得るように、コントローラ１６６は、例えばＲＡＭならびに／またはＲＯＭといった関連するバッファメモリ（図示せず）をも含み得、それは、メモリアレイ１０８に書き込んでいる、および／もしくはそれから読み出すデータを記憶し得る。

図１に示すように、各種の実施形態では、コントローラ１６６は、データ訂正修復コンポーネント１１８を含む。データ訂正修復 コンポーネント１１８は、コントロール・ステート・マシン１１０と集積される、ならびに／またはそれにより制御される回路であってよい。さらに以下で詳述するように、データ訂正修復コンポーネント１１８は、メモリデバイス１０４および／もしくはインタフェース１２２と関連する各種の系統的および／もしくは一時的なデータ劣化メカニズムを補償するために 、データセルと交互配置された基準セルを使用することにより、不揮発性マルチレベルメモリセルのデータ修復の信頼性を向上させるべく使用され得る。

図１で示した実施形態では、コントローラ１６６は、メモリデバイス１０４の外部にある。しかしながら、各種の実施形態では、コントローラ１６６は、メモリデバイス１０４の内部のコントローラであってよい。そのような実施形態では、システム１００は、メモリサブシステム１００とみなし得る。そのような実施形態では、一例として、メモリサブシステム１００はフラッシュメモリカードであってよい。

メモリアレイ１０８は、一連のメモリブロック１１６‐０（ブロック０）、１１６‐１（ブロック１）に配置されたフローティングゲート・メモリセルを収容する。一例として、アレイ１０８のメモリブロックの数は、128ブロック、512ブロック、または1,024ブロックであってよいが、実施形態は、アレイ１０８中において、特定の数のメモリブロック に限定されない。各種の実施形態では、ブロック１１６‐０および１１６‐１は、消去ブロックとみなされる。そのような実施形態では、各ブロック中のメモリセルは、同時に消去される。 例えば１１６‐０、１１６‐１といった各メモリブロックは、メモリセルの複数の物理行１２０を収容する。

各種の実施形態において、ならびに図３に関連してさらに記述されるように、メモリセルの各々の物理行１２０は、データメモリセルと交互配置された基準メモリセルを含む。基準セルは、データセルと物理的に同じであり、例えば、それら両方は、フローティングゲート・メモリセルである。各種の実施形態では、メモリセルがプログラムされる目的Vtレベルは、データセルおよび交互配置された基準セルの両方について同じである。また、各種の実施形態では、データセルおよび基準セルの状態を読み出すために、同じ読み出し条件が使用され得る。例えば、実施形態によっては、メモリセルの状態を読み出すために使用される読み出し基準電圧は、データセルおよび基準セルの両方について同じである。

各種の実施形態では、各物理行１２０と連結された（複数の）基準セルは、基準セルの複数の群（batch）として組織され得る。基準セル群の数は、（複数の）データセルと関連するプログラム状態の数と同じであってよい。例えば、群の数は、例えば16の目的状態を有するセルといった、4ビットのデータセルに対して16であってよい。この実施例では、16の基準セル群の各々は、例えば目的状態といった、異なる目的Vtレベルと関連付けられ得る。

基準セルは、その基準セルがデータセルと同じもしくは同様の消去／プログラムサイクルならびに同じプログラム・ディスターブ状態に置かれるように、特定の行のデータセルと同時に消去およびプログラムされ得る。（複数の）基準セル群はまた、例えば論理セクタもしくはページといった、関連するデータセルのグループと同時に読み出され得る。実施形態はそれほど限定的ではなく、例えば、実施形態によっては、基準セルは、データセルと比較して異なる時間で読み出されてもよい。

各種の実施形態では、例えばコントロール・ステート・マシン１１０および／またはデータ訂正修復コンポーネント１１８といったコントローラ１１６は、例えば特定の目的Vtレベルからシフトした平均Vtといった、読み出した基準セル群と関連する平均Vtレベルを判定するために、特定の目的Vtレベルにプログラムされた、読み出した基準セル群の平均化を実施し得る。読み出した基準セル群の平均Vtレベルが、その群がプログラムされた目的状態とは異なるプログラム状態に対応すると判定された場合、その結果、データ訂正修復コンポーネント１１８は、同じ様に特定の目的Vtレベル／目的状態へとプ ログラムされた、読み出した（複数の）データセルの論理状態を変更し得る。すなわち、基準セル群に実施された平均化に基づいて判定されたプログラム状態に対応するデータを記憶するとして読み出された、（複数の）データセルに記憶されたデータは、データ訂正コンポーネント１１８を介して目的状態に戻され得る 。

例として、例えば論理セクタ１２１といった、あるグループ内の複数のデータセル、ならびにそのグループと交互配置された（複数の）基準セルの関連するある群が、例えば2ビットセルに対する“01”、00“、もしくは“10”といった特定の目的状態に対応する特定の目的Vtレベルにプログラムされると仮定する。この実施例に関して、そのグループ中の各種のデータセル、ならびにその関連する基準セル群が、“01”の目的状態に対応する目的Vtレベルにプログラムされると仮定する。読み出し操作は、例えば、プログラム・ディスターブ、リード・ディスターブ、電荷損失・ディスターブ、ならびに／または他の系統的および／もしくは一時的なデータ劣化メカニズムなどの各種のデータ劣化メカニズムに起因して、特定の目的状態にプログラムされた以降に変更されている可能性がある（複数の）セルの現在のVtレベル／状態を判定するために、その後実施され得る。

各種の実施形態では、データ訂正修復コンポーネント１１８は、読み出した基準セル群の平均化を実施し得、ならびに読み出した基準セル群に実施した平均化に基づいて、（複数の）データセルの読み出したVtレベルおよび／または論理状態を調整し得る。例えば、読み出した基準セル群 に実施した平均化は、その基準セル群が“01”の目的状態に代わり“00”の状態を表すという判定 をもたらし得る。各種の実施形態では、データ訂正修復コンポーネント１１８は、“01”の目的状態にプログラムされたが、Vtレベルのシフトに起因して“00”を現在記憶する可能性がある、読み出した（複数の）データセルに記憶されたデータを訂正し得る。すなわち、例えば平均化操作に基づいて読み出された基準セル群の状態といった、“00”を記憶するものとして読み出された（複数の）データセルに記憶されたデータは、例えば目的状態といった“01”に変更／訂正され 得る。

このように、本明細書で記述した各種の系統的なデータ劣化メカニズムにより生じたデータ修復のエラーおよび信頼性の欠如は、減少もしくは防止され 得る。例えば、この実施例で“01”の目的状態にプログラムされた（複数の）データセルから読み出されたデータは、データセルのグループにより記憶されたデータを必要とする外部のホストに例えばこの実施例では“00”といった誤った状態が間違って伝えられないよう、基準セル群の平均読み出し状態に基づいて、“00”から“01”に訂正され得る。実施形態は、上記実施例に限定されない。

物理行１２０ごとのセルの数は、例えばビット線といった列の数に対応し、ユーザのデータと関連したオーバヘッドデータ量などの要因によって決まり得る様々な他のセルの数の中で、4,256、8,512、または16,384であり得る。実施形態によっては、各行１２０中のセルは、偶数または奇数のビット線と関連付けられる。ある実施形態では、各メモリブロック中の行１２０の数は、32であり得るが、実施形態は、ブロックごとに、特定の数の行１２０に限定されない。

各種の実施形態では、行１２０は、1つ以上の論理セクタ１２１を含む。各論理セクタ１２１は、例えば、256バイト、512バイト、または1,024バイトといったバイト数のデータを記憶し得るが、実施形態は、論理セクタ１２１に記憶される特定のバイト数のデータに限定されない。操作中、各論理セクタ１２１中のメモリセルは、同時にグループとして書き込まれおよび／または読み出されるよう選択され得る。当業者が理解し得るように、各論理セクタ１２１中のメモリセルは、複数の関連する論理ページを有し得る。論理ページは、各セルに記憶されたバイナリービット の数に対応し得、別々にアドレス指定され得、これによりセルの論理ページが異なる時間でプログラムおよび／または読み出されるようになり得る。一例として、例えば4つの2進状態の1つを記憶しているセルといった、2ビットのセルのアレイでは、各論理セクタ１２１中のセルは、例えば1つの上位ページと1つの下位ページといった2つの論理ページを有し得る（これに対し、 4ビットのセルのアレイは、各論理セクタ１２１と関連する、例えば1つの上位ページと3つの下位ページにといった4つの論理ページを有し得る）。 マルチレベルセルでは、ただ1つのメモリセルに記憶されたビット各々は、異なる論理ページを構成するものであり得る。

ブロック１１６‐０、１１６‐１、行１２０、セクタ１２１、およびページに関して他の形成 および／または構成 が可能であることに留意されたい。例えば、メモリブロック１１６‐０、１１６‐１の行１２０は、512バイトより多いもしくは少ないデータを含み得るただ1つのセクタ１２１を含み得る。

図２は、本開示の実施形態で使用し得る不揮発性メモリのアレイ２００の一部の概略図である。図２の実施形態は、ＮＡＮＤアーキテクチャの不揮発性メモリを示す。しかしながら、本明細書に記述される実施形態は、この実施例に限られない。図２に示すように、メモリアレイ２００は、ワード線２０５‐１、・・・、２０５‐Ｎ、および交差しているビット線２０７‐１、・・・、２０７‐Ｍを含む。デジタル環境でアドレス指定する容易性のため、ワード線２０５‐１、・・・、２０５‐Ｎの数、およびビット線２０７‐１、・・・、２０７‐Ｍの数は、例えば、4,096のビット線ごとに 256のワード線など、各々2の任意の累乗 である。

メモリアレイ２００は、ＮＡＮＤストリング(ＮＡＮＤ String)２０９‐１、・・・、２０９‐Ｍを含む。各ＮＡＮＤストリングは、不揮発性メモリセル２１１‐１、・・・、２１１‐Ｎを含み、ワード線２０５‐１、・・・、２０５‐Ｎと、 ローカルビット線２０７‐１、・・・、２０７‐Ｍとの交差部分に各々設置される。各ＮＡＮＤストリング２０９‐１、・・・、２０９‐Ｍの不揮発性メモリセル２１１‐１・・・２１１‐Ｎは、例えば電界効果トランジスタ(ＦＥＴ)２１３といったソース・セレクト・ゲート(ＳＧＳ)と、例えばＦＥＴ２１９といったドレイン・セレクト・ゲート(ＳＧＤ)の間を、ソースからドレインへ直列に接続される。ドレイン・セレクト・ゲート２１９が、ローカルビット線２０７‐１とドレイン選択線２１５との交差部分に設置される一方で、ソース・セレクト・ゲート２１３は、ローカルビット線２０７‐１とソース選択線２１７との交差部分に設置される。

図２で説明される実施形態に示すように、ソース・セレクト・ゲート２１３のソースは、共通のソース線２２３に接続される。ソース・セレクト・ゲート２１３のドレインは、これに対応するＮＡＮＤストリング２０９‐１のメモリセル２１１‐１のソースに接続される。ドレイン・セレクト・ゲート２１９のドレインは、これに対応するＮＡＮＤストリング２０９‐１に対するローカルビット線２０７‐１に、ドレイン接点２２１‐１で接続される。ドレイン・セレクト・ゲート２１９のソースは、これに対応するＮＡＮＤストリング２０９‐１の、例えば浮遊ゲートトランジスタといった、そのストリング最後のメモリセル２１１‐Ｎのドレインに接続される。

各種の実施形態では、不揮発性メモリセル２１１‐１、・・・、２１１‐Ｎの構造物は、ソース、ドレイン、浮遊ゲートもしくは電荷蓄積層、ならびに制御ゲートを含む。不揮発性メモリセル２１１‐１、・・・、２１１‐Ｎは、ワード線２０５‐１、・・・、２０５‐Ｎに連結された制御ゲートを各々有する。不揮発性メモリセル２１１‐１、・・・、２１１‐Ｎの列は、例えば２０７‐１、・・・、２０７‐Ｍといった所定のローカルビット線に連結された、例えば２０９‐１、・・・、２０９‐ＭといったＮＡＮＤストリングを各々構成 する。不揮発性メモリセルの行は、例えば２０５‐１、・・・、２０５‐Ｎといった、所定のワード線と共通に連結される。ＡＮＤアレイアーキテクチャは、メモリセルのストリングが選択ゲート間に並列に連結され得ることを除いて、同様に設計され得る。

各種の実施形態において、ならびに図３に関連してさらに記述されるように、不揮発性メモリセルの各行２０５‐１から２０５‐Ｎは、所定の行２０５‐１から２０５‐Ｎのデータセルと交互配置された複数の基準セルを含む。（複数の）基準セルは、様々な形式で、所定の行２０５‐１から２０５‐Ｎの（複数の）データセルと交互配置され得る。

前述のように、各種の実施形態では、基準セルは、データセルのプログラム状態に対応する目的Vtレベルと同じ目的Vtレベルを有し、例として、例えば“1101”といった特定のプログラム状態に対する目的Vtレベルは、データセルおよび基準セルについて同じである。同様に、データセルにより記憶されたデータの読み出しに使用される読み出し基準電圧は、基準セルにより記憶されたデータを読み出すために使用される読み出し基準電圧と同じである。例えば、データセルおよび基準セルが共に、例えば“1101”といった特定の目的状態にプログラムされ、“1101”の状態と関連する読み出し基準電圧が1.6Vであった場合、その結果、1.6Vの読み出し基準電圧は、“1101”の目的状態にプログラムされたデータセルおよび基準セルの両方を読み出すために使用される。データセルおよび交互配置された基準セルの両方を同じ目的Vtレベルに同時にプログラムすること、ならびにデータセルおよび交互配置された基準セルの両方に対して同じ読み出し基準電圧を使用して読み出し操作を実施することは、基準セルの読み出した状態を、各種の系統的なデータ劣化メカニズムにより生じた各々のデータセル対する系統的なエラーについて訂正するために使用することを可能にし得る。

図３は、本開示の実施形態に従った、データセルと交互配置された基準セルを有する不揮発性マルチレベルメモリセルの、例えば図１に示したメモリアレイ１０８または図２に示したアレイ２００といった、アレイの一部の概略図である。図３に示した実施形態では、アレイは、例えばＲＯＷ‐０、ＲＯＷ‐１、・・・、ＲＯＷ‐Ｎといった、メモリセルの複数の行を含む。添え字「Ｎ」は、そのアレイが、例えば16、32、64などの複数の行を含み得ることを示すために使用される。各行上のセルは、例えば図２に示したワード線２０５‐１から２０５‐Ｎといったワード線に連結される。ＲＯＷ‐０からＲＯＷ‐Ｎは、例えば図１に示したブロック１１６‐０および１１６‐１といった、アレイのブロック中の行に対応し得る。各々のメモリセルは、例えば図２に示したビット線２０７‐１から２０７‐Ｍといったビット線に連結され、そのビット線は、実施形態によって、偶数または奇数のビット線のいずれかであってよい。

偶数および奇数のビット線が使用されるいくつかの実施形態では、奇数のビット線に連結された行の全てのメモリセルが、同時に書き込みおよび／または読み出され得る一方で、偶数のビット線に連結された行の全てのメモリセルが、同時に書き込みおよび／または読み出され得る。そのような実施形態では、各行のセルは、例えば偶数ページおよび奇数ページといった少なくとも2つの論理ページを形成する。

図３で説明されるような実施形態に示すように、メモリセルの各行は、例えば３１２‐１、３１２‐２、・・・、３１２‐Ｄ、および３１４‐１、３１４‐２、・・・、３１４‐Ｄといったデータセルと、それらに交互配置された、例えば３２２‐１、３２２‐２、・・・、３２２‐Ｒ、および３２４‐１、３２４‐２、・・・、３２４‐Ｒといった基準セルとの両方を含む。基準セルは、様々な形式でデータセルと交互配置されてよい。

図３に示す実施形態では、データセル３１２‐１から３１２‐Ｄは、それらに交互配置された関連する複数の基準セル３２２‐１から３２２‐Ｒを有する、第１のデータセルのグループを表す。データセル３１４‐１から３１４‐Ｄは、それらに交互配置された関連する複数の基準セル３２４‐１から３２４‐Ｒを有する、第２のデータセルのグループを表す。図３に示す実施形態は、３１２‐１から３１２‐Ｄ、および３１４‐１から３１４‐Ｄの2つのデータセルのグループ、ならびに３２２‐１から３２２‐Ｒ、および３２４‐１から３２４‐Ｒの2つの基準セルのグループを含むが、実施形態は、データセルおよび／もしくは基準セルのグループは特定の数に限定されない。ある実施形態では、第２のデータセルのグループ３１４‐１から３１４‐Ｄ および関連する基準セル３２４‐１から３２４‐Ｒが、奇数のビット線と関連付けられてよい一方で、第１のデータセルのグループ３１２‐１から３１２‐Ｄおよび関連する基準セル３２２‐１から３２２‐Ｒは、偶数のビット線と関連付けられてよい。しかしながら、実施形態は、この実施例に限定されない。

各種の実施形態では、第１のデータセルのグループ３１２‐１から３１２‐Ｄは、例えば図１に示したセクタ１２１といった第１の論理セクタを表し得、第２のデータセルのグループ３１４‐１から３１４‐Ｄは、第２の論理セクタを表し得る。そのような実施形態において、ならびに上述したように、各論理セクタ中のメモリセルは、グループとして同時に書き込みおよび／または読み出され得る。また、各論理セクタ中のメモリセルは、別々にアドレス指定され得る複数の関連する論理ページを有し得、例えば、マルチレベルセルに記憶された複数ビットの各々は、異なる論理ページを構成するものであり得る。そのようなものとして、メモリセルに記憶された個々のビットは、異なる時間で、プログラムおよび／または読み出され得る。

添え字「Ｄ」および「Ｒ」は、データセルのグループが複数のデータセルならびに複数の基準セルを各々含み得ることを示すために使用される。例えば３２２‐１から３２２‐Ｒ、および３２４‐１から３２４‐Ｒといった各グループ中の基準セルの数は、様々な要素に従い得、例えば2ビットもしくは4ビットのＭＬＣといったマルチレベルセルの種類、例えば３１２‐１から３１２‐Ｄ、および３１４‐１から３１４‐Ｎといったグループごとのデータセルの数、ならびに／または例えばＲＯＷ‐０からＲＯＷ‐Ｎといった行ごとのデータセルの数などの要素に従い得る。一例として、例えば4つのデータビットを記憶するデータセルおよび基準セルといった4ビットＭＬＣについては、各行は、約8,000から16,000のデータセル、ならびに約128から1,024の交互配置された基準セルを含み得る。

各種の実施形態では、あるデータセルのグループと関連する（複数の）基準セルは、各々のデータセルと交互配置される。例えば、基準セル３２２‐１から３２２‐Ｒは、図３に示したような関連するデータセル３１２‐１から３１２‐Ｄから離れて物理的に設置されるよりも、むしろ複数の関連するデータセル３１２‐１から３１２‐Ｄの、例えば間といった、それらと一緒に物理的に配置され得る。例えば３２２‐１から３２２‐Ｒといった基準セルを、例えば３１２‐１から３１２‐Ｄといった関連するデータセルのグループと共に局在させることは、数例を挙げると、データセルおよび関連する基準セルの両方が、ワード線および／もしくはビット線の過渡電流および温度効果に起因するVtディスターブを含む、同じもしくは同様のデータ劣化メカニズムを観測し得る可能性を増加させるなどの効果をもたらし得る。

各種の実施形態では、例えば３１２‐１から３１２‐Ｄといったあるデータセルのグループと関連する、例えば３２２‐１から３２２‐Ｒといった基準セルのグループの各々は、基準セルの複数の群（batch）を含み得る。そのような実施形態では、群の数は、それらのセルと関連するプログラムVtレベル／状態の数と一致し得る。すなわち、群の数は、例えば2ビットマルチレベルセルに対して4個であり得、例えば3ビットマルチレベルセルに対して8個であり得、ならびに例えば4ビットマルチレベルセルに対して16個であり得る。そのような実施形態では、基準セル群の各々は、例えば、4、8、16といったプログラム状態の数 の中から異なるある特定の目的レベル／状態にプログラムされ得る。また、特定の目的レベル／状態にプログラムされている（複数の）データセルおよび関連する基準セル群が、同じもしくは同様のプログラム・ディスターブ状態または他のデータ劣化メカニズムに直面するように、各々の基準セル群は、その基準セル群と関連するデータセルのグループ中の、例えば３１２‐１から３１２‐Ｄといった（複数の）データセルが、特定の目的レベル／状態にプログラムされているのと同時に、その各基準セル群の特定の目的レベル／状態にプログラムされ得る。

一例として、第１のデータセルのグループ３１２‐１から３１２‐Ｄ中の複数のデータセルが、例えば“1101”がデータセル３１２‐１から３１２‐Ｄのいくつかに書き込まれ、“0101”がデータセル３１２‐１から３１２‐Ｄの他のいくつかに書き込まれるというように、複数の異なるデータ状態にプログラムされることになると仮定する。4ビットＭＬＣについては、16のデータ状態の各々が、そのグループ中のデータセル３１２‐１から３１２‐Ｄの少なくともいくつかに書き込まれ得る。この実施例では、“1101”の論理状態に対応する関連する基準セル群の基準セル３２２‐１から３２２‐Ｒは、それら基準セルに書き込まれるデータ“1101”を有すべきデータセル３１２‐１から３１２‐Ｄが書き込み／プログラムされるのと同時に、書き込み／プログラムされる。

前述したように、4ビットＭＬＣ中の4ビットの各々は、各々が異なる時間でプログラムされ得る、例えば1つの上位ページおよび3つの下位ページといった異なる論理ページに対応し得る。一実施例としては、例えばＲＯＷ‐０といった特定の行上のセルの第１の下位ページがプログラムされ、続いて、例えばＲＯＷ‐１といった異なる行上のセルの第１の下位ページがプログラムされてよい。ＲＯＷ‐１上の第１の下位ページのプログラミングに続いて、ＲＯＷ‐０上のセルの第２および第３の下位ページならびに上位ページの1つ以上がプログラムされ得る。当業者なら複数の異なるページ・プログラミング・アルゴリズムが存在すると理解し得る。本開示の実施形態は、特定のプログラミング・アルゴリズムに限定されない。メモリセルに記憶された（複数の）データビットが、異なる時間でプログラムされる、異なる論理ページを構成するものである実施形態では、例えば３１２‐１から３１２‐Ｄといったデータセルのグループと関連する、例えば３２２‐１から３２２‐Ｒといった交互配置された基準セルのページは、データセルのグループ中のデータセルのページがプログラムされるのと同時にプログラムされる。

基準セル群の各々は、基準セルの様々な他の数の中で 、例えば、4個の基準セル、8個の基準セル、もしくは20個の基準セルといった複数の基準セルを含む。本開示の各種の実施形態では、平均化は、本明細書で記述したようなデータ訂正および／または修復の信頼性の目的のために、各群中の基準セルに実施され得る。そのようなものとして、各群中の基準セルの数 は、例えば図１に示したコントローラ１１６のコンポーネント１１８といったデータ訂正修復コンポーネントにより実行される、特定の平均化アルゴリズムに従い得る。

例えば、上述し、ならびに図５から図７に関連してさらに後述するように、各群中の（複数の）基準セル（例えば、異なる特定のVtレベル／状態にプログラムされている各々の基準セル）の読み出しが実施され得、基準状態は、それに基づいて判定し得る。実施形態によっては、基準状態は、その群中の（複数の）セルについて、特定の目的Vtレベルから離れた、平均Vtレベルシフト量に基づき得る。

各種実施形態では、Vtレベルシフト量は、同様の形式でシフトする行／ワード線上にある、例えばデータセルおよび交互配置された基準セルといった、いくつかのセル、あるいは全てのセルのVtレベルに生じ得る系統的なデータ劣化メカニズムによって生じる。各種の実施形態では、その群と関連する判定した平均Vtシフト量および／または判定した基準状態は、その群と関連する特定のVtレベル／状態にプログラムされた、セル３１２‐１から３１２‐Ｄのグループ中の、あるいは例えばＲＯＷ‐０といった行全体中の（複数の）データセルのVtレベルおよび／もしくは論理状態を調整するために使用され得る。

一例として、その群と関連する特定のVt状態が、例えばその群の（複数の）基準セルが“1101”の目的状態にプログラムされたという、“1101”であり、且つ、読み出した（複数の）基準セルに実施された平均化アルゴリズムが、その群の基準状態が、例えば“1101”の目的状態以外の状態という、“1100”であるようにするVtシフト量であると判定する場合、その結果、関連するデータセルのグループ３１２‐１から３１２‐Ｄ中の（複数の）データセルの論理状態、あるいは“1101”の目的状態にプログラムされたＲＯＷ‐０中の（複数の）データセルの論理状態もまた、例えば誤ったデータ状態という、それらデータセルに記憶された“1100”を有するようにそれらデータセルが読み出され得るのに十分なVtレベルシフト量に直面する。そのようなものとして、本開示の実施形態は、基準セル３２２‐１から３２２‐Ｒを構成する群といった、基準セル群の平均化に基づき、ならびにそれと関連する基準状態を判定して、例えばこの実施例では“1100”から正しい“1101”目的状態に読み出した状態を変更するというように、データセル３１２‐１から３１２‐Ｄの読み出した状態を訂正する。

図４は、本開示の実施形態に従った目的閾値電圧（Vt）分布の略図を示す。図４は、マルチレベルメモリセル(ＭＬＣ)の、例えば2ビットといった、4つの状態のアレイについて、4つの目的Vt分布４３０、４３２、４３４、４３６を示すが、実施形態は2ビットＭＬＣ、あるいは例えばＮＡＮＤといった特定の種類のフラッシュ・アーキテクチャに限定されない。

図４で説明する略図に示すように、目的Vt分布４３０、４３２、４３４、および４３６の各々は、対応する目的Vtレベル４３９‐０、４３９‐１、４３９‐２、および４３９‐３を有する。読者が理解し得るように、目的Vt分布４３０、４３２、４３４、および４３６は、プログラム・アルゴリズムが正確な目的Vtレベル４３９‐０、４３９‐１、４３９‐２、および４３９‐３を得ることができない結果である。図４の略図では、4つの目的Vt分布４３０、４３２、４３４、および４３６は、各々、論理データ状態“11”、“01”、“00”、および“10”を表す。

一実施例のプログラム・アルゴリズムでは、例えば図４に示したようなＶＲ０１、ＶＲ００およびＶＲ１０といった検証電圧レベルは、プログラミング電圧パルスの特定のメモリセルへの印加を停止するタイミングを判定するために使用され得る。この実施例では、（複数の）セルは、例えば“11”といった消去状態から、例えばプログラム状態“01”、“00”、および“10”の中の１つといった、いくつかの他の状態にプログラムされることになる。消去状態“11”から離れて状態“01”にプログラムされることになるそれらのセルについて、電圧パルスの印加は、それらのVtレベルがプログラム検証レベルＶＲ０１と同じか大きくなる場合に終了し、これは分布４３２に対応する。セルの状態は、プログラミングパルスの合間で検証され得る。同様に、電圧パルスの印加は、それらのVtレベルがプログラム検証レベルＶＲ００と同じか大きくなる場合に、“00”の状態にプログラムされることになるそれらのセルについて終了し、これは分布４３４に対応する。最後に、“10”の状態にプログラムされているそれらのセルについて、それらのVtレベルがプログラム検証レベルＶＲ１０に達した場合に、プログラムパルスは終了し、これは分布４３６に対応する。その時点で、メモリセルのグループのパラレルなプログラミングは、完了されている。

図４で示す略図は、例えば図３に示した３１２‐１から３１２‐Ｄといったデータセル、および例えば図３に示した３２２‐１から３２２‐Ｒといった交互配置された基準セルに対する、目的Vt分布４３０、４３２、４３４、および４３６、目的Vtレベル４３９‐０、４３９‐１、４３９‐２、および４３９‐３、ならびに検証電圧レベルＶＲ０１、ＶＲ００，およびＶＲ１０を表す。すなわち、上述の通りに、例えば４３９‐０、４３９‐１、４３９‐２、および４３９‐３といった目的Vtレベル、ならびに例えばＶＲ０１、ＶＲ００、およびＶＲ１０といった検証レベルは、データセルおよび基準セルについて同じである。例えば、データセルについて、目的Vtレベル４３９‐１が0.7Vであり、対応する検証レベルＶＲ０１が0.5Vである場合、その結果、それらの同じ値が基準セルをプログラムするために使用される。

図４はまた、例えばプログラムされているデータセルおよび基準セルといった、メモリセルの4つの目的状態を判定するために使用される読み出し基準電圧を示す。読み出し基準電圧レベルＲＤ０１、ＲＤ００、およびＲＤ１０は、各々、“01”、“00”、および“10”の記憶状態を読み出すために使用される基準電圧である。読み出し基準電圧は、読み出した各メモリセルのVtと比較される電圧である。各種の実施形態では、読み出し基準電圧は、電圧分布４３０、４３２、４３４、および４３６の隣接するもの同士のおよそ真ん中に位置し得る。一例として、ＲＤ０１は、約0.1Vであってよく、ＲＤ００は約1.0Vであってよく、またＲＤ１０は、約1.9Vであってよい。

プログラム検証レベルと、対応する読み出し基準レベルとの差は、読み出しマージンとして本明細書では示され得る。図４に示した分布は、読み出しマージン４３１、４３３‐１、４３３‐２、４３５‐１、および４３５‐２を含む。“00”の状態にプログラムされることを意図されているメモリセルは、Vtレベルが読み出しマージン４３３‐２以内にないなど、Vtレベルが基準読み出しレベルＲＤ００より下に移動する場合に、例えばディスターブ・メカニズムに起因してシフトするなど、間違ったデータ状態に遷移し得る。この実施例では、メモリセルは、例えば“01”の状態といった、誤った状態にあるように読み出される可能性がある。同様に、“00”のセルは、閾値レベルが基準読み出しレベルＲＤ１０より上に、例えばシフトするといった遷移するものであった場合に、例えば“10”の状態といった誤ったデータ状態を有しているように読み出される可能性がある。

読者が理解し得るように、狭い読み出しマージンは、比較的小さいVtレベルシフトがVtレベルを正しい状態から誤った状態へ基準読み出しレベルを越えてシフトさせるというように、間違ったビットの可能性を増大させ得る。そのようなVtレベルのシフトは、各種のデータ劣化メカニズムに起因し得る。いくつかのそのようなデータ劣化メカニズムは、例えば、一貫した方式および／または一貫した方法でプログラムされた（複数の）セルのVtレベルに影響を与え得るなど、体系的であり得る。

本明細書に記述されるように、本開示の各種の実施形態は、不揮発性マルチレベルメモリセルのアレイ中の各行に対して、データセルと交互配置された基準セルを含むことにより、データ修復の信頼性の増大をもたらし得る。ある実施形態では、例えば行といった選択したワード線と連結された、例えば図３に示した３１２‐１から３１２‐Ｄといった複数のデータセル、ならびに例えば図３に示した３２２‐１から３２２‐Ｒといった交互配置された複数の基準セルは、特定の目的状態に対応する同じ目的Vtレベルに同時にプログラムされる。そのような実施形態では、基準状態は、例えば３２２‐１から３２２‐Ｒといった基準セルのデータ読み出し基づいて判定され得る。各種の実施形態では、基準状態は、例えば図１に示したコントローラ１６６の訂正コンポーネント１１８といった、データ訂正コンポーネントにより実行される平均化アルゴリズムに基づいている。そのような実施形態では、例えば３１２‐１から３１２‐Ｄといったプログラムされたデータセルに実施されるデータ読み出し操作は、例えば３２２‐１から３２２‐Ｒといったプログラムされた基準セルに同時に実施され得、ならびに、データ訂正コンポーネントは、基準状態が目的状態以外の状態であると判定される場合に、例えばデータセルおよび基準セルがプログラムされた目的状態といった正しい状態に、データセルから読み出した状態を変更し得る。

図５は、ディスターブ・メカニズム前後の目的Vt分布、および本開示の実施形態に従ってデータ訂正操作後のVt分布の略図である。図５に示した略図では、Vt分布５２５‐１は、例えば“10”、“00”、“01”などの“特定の目的状態に対応する目的VtレベルであるＶｔ1にプログラムされている、例えば図３に記述したＲＯＷ‐０からＲＯＷ‐Ｎといった選択した行の、例えば図３に示したデータセル３１２‐１から３１２‐ＤといったデータセルのVtレベルの分布を表す。図５の略図では、Vt分布５２５‐２は、例えばプログラム・ディスターブ、リード・ディスターブ、電荷損失などの1つ以上のデータ劣化メカニズムにデータセルが直面した後の分布５２５‐１を表す。図５に示すように、1つ以上のデータ劣化メカニズムは、例えばこの実施例では増加するといったシフト、ならびにVt分布５２５‐２が例えば図に示すＶｔ２といった、増加したVtレベルを中心とするといった、Vt分布５２５‐ １の幅の拡大をもたらした。

例えば分布５２５‐２のデータセルといった、ディスターブされたデータセルのデータ読み出し操作を実行すると、データ修復の信頼性の欠如および／またはデータエラーをもたらし得る。図４に記述されたように、セルのVtレベルは、例えば図４に示したような状態“00”を表す分布４３４といった特定の目的状態と関連する、例えば読み出しマージン４３３‐２といった読み出しマージンの近くもしくは外側であり得る。図５の実施例では、シフトしたレベルＶｔ２は、目的レベルＶｔ１に対応する目的状態と関連する読み出しマージンの近くまたは外側にあり得る。そのようなものとして、ディスターブされたデータセルのデータ読み出しは、例えばデータセルに記憶された1つ以上のビットが論理値“1”に代わって論理値“0”であり、もしくはその逆もまた同様であり得るといった、誤った結果をもたらし得る。

図３に関連して記述したように、メモリセルの所定の行の、例えば３１２‐１から３１２‐Ｄといった（複数の）データセルは、それらと交互配置された例えば３２２‐１から３２２‐Ｒといった複数の関連する基準セルを有する。本明細書で記述されるように、あるデータセルのグループと関連する交互配置された（複数の）基準セルは、例えば各目的Vtレベル／状態に対する基準セル群といった、複数の基準セル群を含み得、それらの群の各々は、例えば３１２‐１から３１２‐Ｄといった、関連するデータセルのグループ中の（複数の）データセルが特定の目的Vtレベル／状態にプログラムされるのと同時に、その特定の目的Vtレベルにプログラムされる。

上記のようなものとして、図５に示した実施形態では、目的レベルＶｔ１にプログラムされた（複数の）データセルと交互配置された基準セル群は、分布５２５‐１の（複数の）データセルがＶｔ１にプログラムされたのと同時に、目的レベルＶｔ１にプログラムされる。また、（複数の）基準セルは、同じ行に（複数の）データセルと交互配置され、各々のデータセルと共に局在させらされるので、Ｖｔ１にプログラムされた（複数の）基準セルはまた、Ｖｔ１にプログラムされた（複数の）データセルと同じおよび／もしくは同様のプログラム・ディスターブ・メカニズム、電荷損失メカニズム、温度効果、ならびに／または他のデータ劣化メカニズムに直面する。そのようなものとして、Ｖｔ1にプログラムされた基準セル群中の（複数の）セルは、例えば、劣化の影響に起因して、群中の（複数の）基準セルのVtレベルがＶｔ１からＶｔ２にシフトし得るといった、（複数の）データセルと同じまたは同様のVtレベルシフト量に直面し得る。

本明細書で記述した各種の実施形態では、例えば図１に示したコントローラ１６６のコンポーネント１１８といったデータ訂正修復コンポーネントは、目的VtレベルＶｔ１にプログラムされた基準セル群に平均化アルゴリズムを実施し得、群中の（複数の）基準セルの平均化に基づいて、Ｖｔ１にプログラムされた（複数の）データセルのVtレベルを訂正し得る。すなわち、図５に示したように、例えば図１に示した１１８といった訂正コンポーネントは、データセルの例えば分布５２５‐２といったディスターブされたVtレベルが、分布５３８により示されるようなＶｔ１に再シフトされるように、（複数の）基準セルの平均化に基づいてデータセルのVtレベルを訂正し得る。

実施形態によっては、平均化アルゴリズムは、各群中の読み出した（複数の）基準セルにより表された最も共通する論理状態を判定することにより、特定の目的状態以外の論理状態を表すそれら基準セル群を判定することを含んでよい。例えば、基準セル群が10個の基準セルから構成され、ならびに論理ページのデータ読み出しの結果が、セルのうち7個が論理値“1”を有し、その他の3個のセルが論理値“0”を有する場合、その結果、特定の論理ページと関連する、例えば最も共通する論理状態といった平均値は、“1”であり得る。

上述したように、基準セル群 は、例えば、4、10、20、64、128、または200といった数個の基準セルを含み得る。実施形態によっては、各群は、少なくとも4個の基準セルを含むが、実施形態は、群ごとの特定の数の基準セルに限定されない。各種の実施形態では、データ読み出し操作は、群中の（複数の）基準セルのVtレベルを判定するために実施される。例えば図５の実施例のＶｔ１から離れるといった、目的Vtレベルから離れた平均Vtシフト量を判定するために、（複数の）基準セルのVtレベルの平均化が実施され得、ならびに、その判定された平均Vtレベルは、その基準セル群がプログラムされた目的Vtレベルと比較され得、例えばこの実施例ではその群の判定された平均Vtレベルは、Ｖｔ１と比較され得る。そのような実施形態では、データ訂正コンポーネントは、判定したシフト量に基づいて、例えばＶｔ１といった目的Vtレベルにプログラムされた（複数の）データセルのVtレベルを調整し得る。例えば、図５に示した実施形態では、判定した平均シフト量は、（複数の）データセルのVtレベルを分布５２５‐２から分布５３８へシフトするために使用される。例えば各種の劣化メカニズムを起因とするVtシフトを訂正するといった、データセルのVtレベルの調整は、データ修復の信頼性を増加させ得る。

ある実施形態では、読み出した基準セル群の判定した平均Vtレベルは、基準状態に対応し得、それは、その群の（複数の）基準セルがプログラムされた目的状態であっても無くてもよい。すなわち、読み出した群の判定した平均Vtレベルは、目的の論理状態以外の論理状態に対応し得る。例えば、目的状態が“1101”であり、読み出した（複数の）基準セルの平均Vtレベルが“1101”と関連する読み出しマージン以内である場合、その結果、基準状態は“1101”であり得る。各種の実施形態では、基準セル群の判定した基準状態が例えばこの実施例では“1101”といった目的状態以外の状態である場合、その結果、データ訂正コンポーネントは、その基準状態に基づいて、（複数の）データセルに記憶されているデータを変更／訂正し得る。

例えば、データ訂正コンポーネントが、データ読み出し操作に基づいて、ある基準セル群の平均Vtレベルが“1100”のデータ状態に対応すると判定する場合、その結果、その基準セル群が“1101”の状態にプログラムされたのと同時に“1101”の状態にプログラムされた（複数の）データセルに記憶されたデータは、“1100”の状態から、例えば“1101”の目的のプログラム状態といった正しい状態へ変更／訂正され得る。（複数の）データセルに交互配置された基準セル群は、（複数の）そのデータセルと同じ系統的なデータ劣化メカニズムに直面するので、目的の“1101”のデータ状態にプログラムされた（複数の）データセルおよび基準セル群の読み出されたデータは、データ“1100”という結果になり得る。したがって、例えば誤った データ状態といった、記憶されたデータ“1100”に読み出された（複数の）データセルのデータ状態は、読み出された（複数の）基準セルに実施された平均化に基づいて、例えば正しいデータ状態といった、“1100”から“1101”へ変更／訂正され得る。

実施形態は、上述した実施例に限定されない。例えば、各種の実施形態では、基準セルは、例えばデータセルがプログラムされる目的状態とは異なる、例えば目的基準状態といった、目的データVtレベルとは異なる目的基準Vtレベルにプログラムされ得る。そのような実施形態では、データセルから読み出された状態は、判定された基準状態と目的基準Vtレベルに対応する目的基準状態の差に基づいて、適切な状態に変更され得る。例えば、読み出された基準セル群と関連するVtシフト量が、例えば20mVまたは50mVといった閾値マージンを越えると判定される場合、その結果、データセルから読み出された状態は、例えばデータセルがプログラムされた目的状態といった、正しい状態へ変更され得る。

例えば図１に示したようなセルのセクタ１２１といった、あるデータセルのグループ、ならびに例えば異なる特定の目的Vtレベル／状態に各々対応する複数の基準セル群といった、そのあるグループと関連する（複数の）基準セル群に、読み出し操作は同時に実施され得る。データセルのグループ、ならびにそれと交互配置された関連する（複数の）基準セルが同時に読み出されることは、データセルおよび基準セルが同じまたは同様のデータ劣化状態に直面することを確実にし得る。

図６は、目的Vtレベルに比較されるようなディスターブされた後のデータセルおよび交互配置された基準セルに対するVt分布の略図６００を示す。図６はまた、本開示の実施形態に従って調整された後のデータセルのVt分布を示す。図６の略図６００に示されるグラフ６５５‐１、６５５‐２、および６５５‐５は、目的のプログラム状態に対応する目的Vtレベル６３９‐０から６３９‐７を描写する。8つの目的Vtレベル／状態が例えば3ビットＭＬＣについて図６に示されているが、実施形態は特定の数の目的Vtレベル／状態に限定されない。

図６に示すように、グラフ６５５‐１は、例えば目的のプログラム状態といった目的Vtレベル６３９‐０から６３９‐７に関する、ディスターブ前のデータセルのVt分布６５７‐１およびディスターブ後のデータセルのVt分布６５９‐１を示す。ディスターブ前の分布６５７‐１は、特定の目的Vtレベル６３９‐０から６３９‐７にプログラムされた後で、かつ、プログラムされた不揮発性マルチレベルメモリセルのVtレベルを変化し得る様々な他の系統的および／もしくは一時的なディスターブ・メカニズムの中から、例えばプログラム・ディスターブ、リード・ディスターブ、および／または電荷損失といった1つ以上のディスターブ・メカニズムにより生じたVtレベルシフトに直面する前の、データセルのVtレベルを表す。ディスターブ後の分布６５９‐１は、Vtレベルが1つ以上のディスターブ・メカニズムに起因してシフトした、データセルのVtレベルを表す。

グラフ６５５‐２は、目的Vtレベル６３９‐０から６３９‐７に関する、ディスターブ前の基準セルのVt分布６５７‐２およびディスターブ後の基準セルのVt分布６５９‐２を示す。ディスターブ前の分布６５７‐２は、特定の目的Vtレベル６３９‐０から６３９‐７にプログラムされた後で、かつ、1つ以上のディスターブ・メカニズムにより生じたVtレベルシフトに直面する前の、データセルのVtレベルを表す。ディスターブ後の分布６５９‐２は、Vtレベルが1つ以上のディスターブ・メカニズムに起因してシフトしている、データセルのVtレベルを表す。

図６では、グラフ６５５‐１、６５５‐２、および６６５に示された目的Vtレベル６３９‐０から６３９‐７は、同じ電圧レベルである。グラフ６５５‐２に表された基準セルは、例えば図３に関連して説明および記述されたように、グラフ６５５‐１および６５５に表されたデータセルと交互配置され得る。図６に示すように、ディスターブ後のVt分布６５９‐１および６５９‐２は、同じ量をシフトされ、その量は、データセルと同じまたは同様のディスターブ状態に直面する交互配置された基準セルの結果であり得る。

本明細書に上述したように、交互配置された（複数の）基準セルは、複数の基準セル群を含み得、各群は、例えば６３９‐０から６３９‐７といった異なる特定の目的Vtレベルに対応し得る。各群中の（複数の）セルは、1つ以上のデータセルがその特定のVtレベルにプログラムされるのと同時に、かつ、同じ方法で、特定の目的Vtレベルにプログラムされる。例えば、メモリセルがそれと関連する3つの論理ページを有する3ビットＭＬＣである場合、その結果、選択されたある行の（複数の）基準セルならびに（複数の）データセルに対する（複数の）論理ページは同時にプログラムされる。すなわち、“101”にプログラムされているある基準セルの上位ページは、“101”にプログラムされているある基準セル群中の（複数の）基準セルの上位ページと比較して異なる時間でプログラムされない。

グラフ６６５は、目的Vtレベル６３９‐０から６３９‐７に関する、補償前のデータセルのVt分布６６７および補償後のデータセルのVt分布６６９を示す。補償前の分布６６７は、1つ以上のディスターブ・メカニズムに直面した後で、かつ、例えば図１のコンポーネント１１８といったデータ訂正コンポーネント６１８により実行されたデータ訂正修復方法を介して調整／変更される前の、データセルのVtレベルを表す。

上述したように、データ訂正コンポーネント６１８は、ディスターブ後の（複数の）基準セル６５９‐２に平均化を実施し得る。一例として、ディスターブされた（複数の）基準セル６５９‐２の群と関連する平均Vtレベルが判定され得る。判定された平均Vtレベルは、その群がプログラムされた、例えば６３９‐０から６３９‐７といった既知の特定の目的Vtレベルと比較され得る。その比較は、同じ特定の目的Vtレベルにプログラムされた（複数の）データセル６５７‐１のVtレベルを調整するために使用され得る、判定されたVtレベルシフト量をもたらし得る。

例えば、“101”の状態にプログラムされたディスターブ後の（複数の）データセル６５９‐２に実施された平均化が、“101”の状態に対応する目的Vtレベルより100mV増加した平均Vtレベルをもたらす場合、その結果、データ訂正コンポーネント６１８は、“101”の状態にプログラムされた交互配置された（複数の）データセルと同じディスターブ状態に直面した（複数の）データセルといった、“101”の状態にプログラムされた（複数の）データセルのVtレベルを、例えばこの例では100mV減少させるといった調整をし得る。グラフ６６５に示すように、データ訂正コンポーネント６１８は、例えば補償前の分布６６７のデータセルといった、目的Vtレベル６３９‐０にプログラムされた（複数の）データセルのVtレベルを、目的Vtレベル６３９‐０に対応する補償後の分布６６９がその目的レベル６３９‐０に近づくように、（複数の）データセルのVtレベルを減少させることにより調整している。

図７は、各種の系統的および／または一時的なデータ劣化メカニズムを補償するためにデータセルと交互配置された基準セルを使用することによる、不揮発性マルチレベルメモリセルのデータ修復の信頼性についての方法の実施形態を示す。ブロック７１０では、方法７００は、選択したワード線に連結された複数のデータセルの少なくとも1つのデータセルを、目的状態に対応する目的データ閾値電圧（Vt）レベルにプログラムするステップを含む。ブロック７２０では、方法７００は、選択したワード線に連結された複数の基準セルの少なくとも1つの基準セルを、目的基準Vtレベルにプログラムするステップを含む。各種の実施形態では、複数の基準セルは、複数のデータセルと交互配置される。各種の実施形態では、所定の行／ワード線のデータセルおよび交互配置された基準セルは同時にプログラムされる。

各種の実施形態では、データセルおよび交互配置された基準セルは、同じ目的Vtレベルにプログラムされ得、例えば、目的データVtレベルは目的基準Vtレベルと同じであり得る。しかしながら、実施形態は、それほど限定されない。例えば、実施形態によっては、目的データVtレベルは、目的基準Vtレベルと異なってよい。そのような実施形態では、データセルから読み出された状態は、判定された基準状態と目的基準Vtレベルに対応する目的基準状態の差に基づいて適切な状態に変更され得る。

各種の実施形態では、交互配置された（複数の）基準セルは、複数の群（batch）を含み得、各群は、異なる特定の目的Vtレベル／目的状態と関連付けられ得る。ある実施形態では、例えば、目的状態と関連する各基準セル群は、少なくとも4つの基準セルを含む。そのような実施形態においては、各基準セル群中に少なくとも4つの基準セルを含むことは、その群の判定された平均Vtシフト量と関連する適切な精度をもたらし得る。各種の実施形態では、データセルを読み出すための読み出し条件は、データセルのグループに対して、ならびに交互配置された対応する基準セル群に対して同じである。実施形態によっては、目的状態に対応する読み出し基準電圧は、データセルおよび交互配置された基準セルについて同じである。

ブロック７３０では、方法７００は、少なくとも1つの基準セルのデータ読み出しに基づいて基準状態を判定するステップを含む。各種の実施形態では、基準セルのデータ読み出しに基づいて基準状態を判定するステップは、基準セルと関連する、目的Vtレベルから離れたVtシフト量を判定するステップ、ならびにそのVtシフト量が、シフトしたVtレベルが目的状態以外の状態に対応するのに十分であるか否かを判定するステップを含む。実施形態によっては、Vtシフト量は、同じ目的Vtレベルに各々プログラムされた（複数の）基準セルの、例えば群といったグループの平均Vtシフト量である。Vtシフト量は、データセルおよび基準セルがプログラムされた後で生じ得、プログラム・ディスターブ、リード・ディスターブ、電荷損失などの1つ以上のデータ劣化メカニズムにより生じ得る。各種の実施形態では、平均化するステップは、群中の複数の基準セルのうち、例えば統計的に有意な数といったほんの一部に実施してよい。一例として、例えば25mVまたは50mVといった閾値を超えることにより、群の他の基準セルと異なる関連するVtシフトを有すると判定されたその群のその基準セルは、その群に対する平均Vtシフト量を判定するのに考慮しなくてよい。実施形態によっては、Vtシフト量を判定するステップは、交互配置された（複数の）基準セルの全体のシフトを判定するために統計的方法を使用するステップを含む。

各種の実施形態では、選択したワード線上のデータセルのグループの読み出しは、その選択したワード線上にある対応する交互配置された（複数の）基準セルが読み出されるのと同時に実施される。基準セルのデータ読み出しを実施するために使用される読み出し基準電圧は、データセルを読み出すために使用される読み出し基準電圧と同じであってよい。しかしながら、実施形態はそれほど限定されない。すなわち、実施形態によっては、データセルおよび関連する基準セルが異なる時間で読み出されてもよく、ならびに／または異なる読み出し基準電圧がデータセルの読み出しに使用されてよい。

ブロック７３０では、方法７００は、少なくとも１つの基準セルの変更に基づいて、少なくとも１つのデータセルから読み出した状態を変更するステップを含む。各種の実施形態では、少なくとも１つのデータセルから読み出した状態を変更するステップは、基準状態が目的状態以外の状態であると判定される場合に、データセルから読み出した状態を目的状態に変更するステップを含む。本明細書に上述したように、系統的なディスターブ状態に起因して、例えば読み出したデータセルの群に実施された平均化に基づいて判定した基準状態が、例えば誤った状態といった目的状態以外の状態である場合、その結果、目的状態にプログラムされた（複数の）データセルに実施された読み出しも、おそらく誤った状態を生み出す可能性がある。本開示の各種の実施形態では、例えば図６に示したコンポーネント６１８といったデータ訂正修復コンポーネントは、（複数の）基準セルに平均化を実施し得、ならびにそれに基づいて（複数の）データセルのVtレベルを調整しおよび／または読み出したデータ状態を変更し得る。すなわち、目的状態にプログラムされ、誤ったデータを記憶するとして読み出されたデータセルは、関連する（複数の）基準セルに実施された平均化に基づいて訂正され得る。

図８は、本開示の実施形態に従った、少なくとも1つのメモリデバイス８２０を有する電子メモリシステム８００の機能ブロック図である。メモリシステム８００は、本明細書で上述したような不揮発性マルチレベルデータセルおよび交互配置された不揮発性マルチレベル基準セルのメモリアレイ８３０を含む、不揮発性メモリデバイス８２０に連結されたプロセッサ８１０を含む。メモリシステム８００は、別々の集積回路を含み得、または、プロセッサ８１０およびメモリデバイス８２０の両方は、同じ集積回路上であり得る。プロセッサ８１０は、特定用途向け集積回路（ＡＳＩＣ）などのマイクロプロセッサまたは他の種類の制御回路であり得る。プロセッサ８１０は、例えば、デジタルカメラ、デジタル記録再生装置、ＰＤＡ、パーソナルコンピュータ、メモリカードリーダ、インタフェースハブなどの外部のホストデバイスのプロセッサであり得る。

明確にするため、電子メモリシステム８００は、本開示に特有の関連性を有する機構に焦点合わせて簡略化している。メモリデバイス８２０は、ＮＡＮＤアーキテクチャを備えるフローティングゲート・フラッシュメモリセルであり得る、不揮発性マルチレベルメモリセルのアレイ８３０を含む。メモリセルの各行の制御ゲートは、そのメモリセルのドレイン領域がビット線と連結される一方で、ワード線と連結される。メモリセルのソース領域は、図２に示しているのと同じように、ソース線に連結される。当業者により理解され得るように、ビット線およびソース線にメモリセルを連結させる方法は、アレイがＮＡＮＤアーキテクチャであるか、ＮＯＲアーキテクチャであるか、およびＡＮＤアーキテクチャであるか、または他のメモリアレイアーキテクチャであるかに従い得る。

図８の実施形態は、Ｉ／Ｏ接続部８６２を越え、Ｉ／Ｏ回路８６０を介してもたらされたアドレス信号をラッチするためのアドレス回路８４０を含む。アドレス信号は、メモリアレイ８３０にアクセスするために、行デコーダ８４４および列デコーダ８４６により受信および復号される。本開示を踏まえると、アドレス入力接続の数は、メモリアレイ８３０の密度およびアーキテクチャに従うこと、また、アドレスの数は、メモリセルの増加した数ならびにメモリブロックおよびアレイの増加した数の両方と共に増加することが、当業者により理解され得る。

不揮発性セルのメモリアレイ８３０は、当業者には周知の各種の方法でプログラムされ、および読み出される不揮発性マルチレベルメモリセルを含み得る。例えば、メモリデバイス８２０は、本実施形態では読み出し／ラッチ回路８５０であり得るセンス／バッファ回路を使用して、メモリアレイの列の電圧および／または電流の変化を検知することにより、メモリアレイ８３０のデータを読み出し得る。読み出し／ラッチ回路８５０は、メモリアレイ８３０から、データの行もしくはセクタの読み出しおよびラッチをするために連結され得る。Ｉ／Ｏ回路８６０は、Ｉ／Ｏ接続８６２を通したプロセッサ８１０との双方向データ通信のために含まれる。書き込み回路８５５は、メモリアレイ８３０にデータを書き込むために含まれる。

制御回路８７０は、プロセッサ８１０から制御接続８７２によりもたらされた信号を復号する。これらの信号は、データ読み出し、データ書き込み、およびデータ消去の操作を含む、メモリアレイ８３０の操作を制御するために使用されるチップ信号、書き込み許可信号、およびアドレスラッチ信号を含み得る。各種の実施形態では、制御回路８７０は、本開示の操作する実施形態を実施するための、プロッセサ８１０からの命令の実行に関与する。制御回路８７０は、ステートマシン、シーケンス制御装置、または他の種類の制御装置であってよい。

制御回路８７０は、それに交互配置された基準セルに実施される平均化に基づいて読み出したデータセルを訂正する各種のデータ訂正修復法を実施するための命令を実行し得る、例えば図１のデータ訂正回路１１８といった、データ訂正修復回路を含み得る。付加的な回路および制御信号が備えられ得ること、ならびに図８のメモリデバイスの細部が図の簡易性を促進するために単純化されていることは、当業者により理解され得る。

図９は、本開示の実施形態に従った、少なくとも１つのメモリデバイスを有するメモリモジュールの機能ブロック図である。メモリモジュール９００への言及で論じられる概念は、他の種類の着脱可能な、もしくは携帯可能なメモリ（例えば、ＵＳＢフラッシュドライブ）に適用でき、ならびに本明細書で使用されるような「メモリモジュール」の範囲内に意図されているが、メモリモジュール９００は、メモリカードとして示されている。また、一実施例のフォームファクタが図９に描かれているが、これらの概念は、同様に他のフォームファクタに適用できる。

実施形態によっては、そのような 筺体は全てのデバイスまたはデバイスの利用に必須ではないが、メモリモジュール９００は、1つ以上のメモリデバイス９１０を囲うための（描写したような）筺体９０５を含み得る。少なくとも1つのメモリデバイス９１０は、本明細書で記述した実施形態に従ってプログラムされた不揮発性マルチレベルメモリセルのアレイを含む。筺体を有する場合、その筺体９０５は、ホストデバイスと通信するための1つ以上の接点９１５を含む。ホストデバイスの例としては、デジタルカメラ、デジタル記録再生装置、ＰＤＡ、パーソナルコンピュータ、メモリカードリーダ、インタフェースハブなどを含む。いくつかの実施形態として、接点９１５は、標準化されたインタフェースの形式をしている。例えば、ＵＳＢフラッシュドライブの場合、接点９１５は、ＵＳＢのＡ型オスコネクタの形式をしてよい。いくつかの実施形態として、接点９１５は、例えば、SanDisk CorporationによりライセンスされたCompactFlash^TMメモリカード、ソニー株式会社によりライセンスされたMemory Stick^TMメモリカード、東芝株式会社によりライセンスされたSD Secure Digital^TMメモリカードなどに見られるような、半所有のインタフェースの形式をしている。しかしながら、接点９１５は、メモリモジュール９００と接点９１５に対する互換性がある受け手を有するホストとの間の制御、アドレスおよび／もしくはデータの信号を通すためのインタフェースを一般的には与える。

メモリモジュール９００は、任意的には、1つ以上の集積回路および／または別個の構成部品であり得る付加的回路９２０を含んでよい。いくつかの実施形態として、付加的回路９２０は、複合的なメモリデバイス９１０を経由するアクセスを制御するための、ならびに／または、外部のホストとメモリデバイス９１０の間の変換層を与えるためのメモリコントローラを含む。例えば、１つ以上のメモリデバイス９１０への接点９１５の数と９１０の接続部の数に、1対1対応が無くてもよい。すなわち、メモリコントローラは、適切な時間に適切なＩ／Ｏ接続で適切な信号を受信し、あるいは適切な時間に適切な接点９１５で適切な信号を供給するために、メモリデバイス９１０のＩ／Ｏ接続（図９に示さず）を選択的に連結し得る。同様に、ホストとメモリモジュール９００との間の通信プロトコルは、メモリデバイス９１０のアクセスに必要なものと異なってよい。メモリコントローラは、その結果、メモリデバイス９１０への所望のアクセスを得るために、ホストから受信したコマンドシーケンスを適切なコマンドシーケンスに変換し得る。そのような変換は、コマンドシーケンスに加えて、信号電圧レベルの変更をさらに含んでよい。

付加的回路９２０は、ＡＳＩＣにより実施され得るような論理機能などの、メモリデバイス９１０の制御に関係のない機能をさらに含んでよい。また、付加的回路９２０は、パスワード保護、生態認証など、メモリモジュール９００への読み出しまたは書き込みのアクセスを制限するための回路を含んでよい。付加的回路９２０は、メモリモジュール９００の状態を表示するための回路を含んでよい。例えば、付加的回路９２０は、電源がメモリモジュール９００に供給されているか否か、およびメモリモジュール９００が現在アクセスされているか否かを判定し、ならびに、電源が供給中には連続光で、アクセス中には点滅光など、その状態表示を表示するための機能を含んでよい。付加的回路９２０は、メモリモジュール９００の内での所要電力を調整することを助けるデカップリングコンデンサなど、パッシブデバイスをさらに含んでよい。

＜結論＞
基準セルのデータ読み出しを備えた不揮発性マルチレベルメモリセルのデータ修復のための方法、デバイス、モジュール、およびシステム。実施形態は、記述されている各種の系統的および／または一時的なデータ劣化メカニズムを補償するために、データセルと交互配置された基準セルを使用する。ある方法の実施形態は、目的状態に対応する目的データ閾値電圧（Vt）レベルに、選択したワード線に連結された複数のデータセルの中の少なくとも1つのデータセルをプログラムするステップと； その複数のデータセルと交互配置された複数の基準セルであって、その選択したワード線と連結された複数の基準セルの少なくとも1つの基準セルを目的基準Vtレベルにプログラムするステップと； その少なくとも1つの基準セルのデータ読み出しに基づいて基準状態を判定するステップと; その少なくとも1つの基準セルの変化に基づいてその少なくとも1つのデータセルから読み出した状態を変更するステップとを含む。

特定の実施形態が本明細書で説明され、記述されているが、同じ結果を得るために計算 された構成が、明らかにした特定の実施形態に代替し得ると当業者は理解し得る。この開示は、本開示の各種の実施形態の応用または変更に及ぶことを意図している。上記記述は、例示的な方法で成されており、かつ限定的なものではないものとして理解されるべきである。上記実施形態の組み合わせ、および本明細書で特に記述しなかった他の実施形態は、上記記述を検討した上の当業者に明らかである。本開示の各種の実施形態の範囲は、上記の構造および方法を使用した他の応用を含む。したがって、本開示の各種の実施形態の範囲は、そのような請求項が権利を付与される均等物の全範囲とともに、添付の請求項に準拠して決定されるべきである。

前述の詳細な説明では、各種の特徴は、開示を合理化する目的で、単独の実施形態にまとめられる。開示のこの方法は、本開示の開示した実施形態が各請求項に明示的に列挙されている以外のさらなる特徴を使用しなければならないとの意図を反映していると解釈されるべきではない。むしろ、次の請求項は、ただ1つの開示した実施形態の全ての特徴よりも少ないところにある発明の主題を反映する。したがって、次の請求項は、詳細な説明に本明細書により組み込まれ、各請求項は、個々の実施形態として独立する。

Claims (35)

1. 選択したワード線に連結された複数のデータセルの少なくとも1つのデータセルを、目的状態に対応する目的データの閾値電圧（Vt）レベルにプログラムするステップと、
   前記複数のデータセルと交互配置された（interleaved）複数の基準セルであって、前記選択したワード線に連結された前記複数の基準セルの少なくとも1つの基準セルを、目的基準Vtレベルにプログラムするステップと、
   前記少なくとも1つの基準セルのデータ読み出しに基づいて、基準状態を判定するステップと、
   前記少なくとも1つの基準セルの変化に基づいて、前記少なくとも1つのデータセルから読み出した状態を変更するステップと、
   を含む、不揮発性マルチレベルメモリセルのアレイを操作するための方法。
2. 前記方法は、前記少なくも1つのデータセルおよび前記少なくとも1つの交互配置された基準セルを同じ目的Vtレベルにプログラムするステップを含むことを特徴とする、請求項１の方法。
3. 前記方法は、前記判定した基準状態と前記目的基準Vtレベルに対応する目的基準状態の差に基づいて、前記少なくとも1つのデータセルから読み出した前記状態を、適切な状態に変更するステップを含むことを特徴とする、請求項１の方法。
4. 前記方法は、前記少なくとも1つのデータセルを前記目的データVtレベルに、ならびに前記少なくとも1つの交互配置された基準セルを前記目的基準Vtレベルに、同時にプログラムするステップを含むことを特徴とする、請求項１の方法。
5. 前記方法は、
   前記複数の基準セルを、各々のVtレベルが異なる目的状態に対応する、複数の前記異なる目的Vtレベルの１つの特定の目的Vtレベルと関連付けるステップと、
   前記少なくとも1つのデータセルおよび前記少なくとも1つの交互配置された基準セルの両方を、前記特定の目的Vtレベルにプログラムするステップと、
   を含むことを特徴とする、請求項４の方法。
6. 前記方法は、前記少なくとも1つのデータセルの前記状態が読み出されるのと同時に、前記少なくとも1つの基準セルの前記データ読み出しを実施するステップ、を含むことを特徴とする、請求項１の方法。
7. 前記方法は、前記少なくとも1つのデータセルの前記状態が読み出されるのとは異なる時間で、前記少なくとも1つの基準セルの前記データ読み出しを実施するステップ 、を含むことを特徴とする、請求項１の方法。
8. 前記方法は、前記少なくとも1つのデータセルおよび前記少なくとも1つの交互配置された基準セルを読み出すステップに対して、同じ読み出し条件を使用するステップを含むことを特徴とする、請求項６の方法。
9. 前記少なくとも1つの基準セルの前記データ読み出しに基づいて、前記基準状態を判定するステップは、
   前記少なくとも1つの基準セルと関連する、前記目的基準Vtレベルから離れた、Vtシフト量を判定するステップと、
   前記Vtシフト量が、前記シフトしたVtレベルが前記目的状態以外の状態に対応するのに十分な量であるか否かを判定するステップと、
   を含むことを特徴とする、請求項１の方法。
10. 前記Vtシフト量を判定するステップは、前記交互配置された複数の基準セルの全体のシフトを判定するために統計的方法を使用するステップを含むことを特徴とする、請求項９の方法。
11. 選択したワード線に連結された複数のデータセルを、目的状態に対応する目的閾値電圧（Vt）レベルにプログラムするステップであって、前記選択したワード線に連結された複数の基準セルの１つの群（batch）を、前記目的Vtレベルにプログラムするのと同時に、前記複数のデータセルをプログラムするステップと、
    前記プログラムされた基準セル群と関連する、前記目的Vtレベルから離れた、Vtシフト量を、続いて判定するステップと、
    前記複数のデータセルにより表された前記状態を判定するための読み出し操作を実施するステップと、
    前記判定したVtシフト量に基づいて、前記複数のデータセルにより表された前記状態を変更するステップと、
    を含む、不揮発性マルチレベルメモリセルのアレイを操作するための方法。
12. 前記方法は、改変させられたVtレベルが前記目的状態以外の状態に対応するのに十分に、前記目的Vtレベルから離れた前記Vtシフト量が、前記群の前記Vtレベルを前記改変させることを判定するステップを含むことを特徴とする、請求項１１の方法。
13. 前記方法は、前記複数のデータセルにより表された前記状態が前記目的状態に一致する ように、前記複数のデータセルにより表された前記判定した状態を訂正するステップを含むことを特徴とする、請求項１２の方法。
14. 前記Vtシフト量を判定するステップは、前記基準セル群の統計的に有意な数 の基準セルと関連する平均Vtシフトを判定するステップを含むことを特徴とする、請求項１１の方法。
15. 前記方法は、複数の異なる前記目的Vtレベルを対応する複数の各々の前記目的状態と関連付けるステップを含むことと、前記複数の目的Vtレベルは、前記群の前記複数の基準セルに対してと、前記複数のデータセルに対してとで同じであることとを特徴とする、請求項１１の方法。
16. 前記方法は、前記複数のデータセルにより表された前記状態を判定するための前記読み出し操作を、前記基準セル群により表された前記状態を判定するための読み出し操作を実施するステップと同時に、実施するステップ含むことを特徴とする、請求項１１の方法。
17. 前記方法は、前記データセルおよび前記基準セルの両方に対して同じ読み出し条件を使用することにより、前記データセルおよび前記基準セルに前記読み出し操作を実施するステップを含むことを特徴とする、請求項１６の方法。
18. 前記方法は、
    前記複数のデータセルを、異なる前記目的状態に各々対応する、複数の異なる前記Vtレベルにプログラムするステップと、
    複数の前記基準セル群の各々が、前記異なる目的状態に各々対応する前記複数の異なるVtレベルの１つの異なるVtレベルにプログラムされる、前記選択したワード線に連結された前記複数の異なる基準セル群をプログラムするステップと、
    を含むことを特徴とする、請求項１１の方法。
19. 複数のデ ータセルおよび複数の基準セルが、複数の目的状態に対応する複数の目的閾値電圧（Vt）レベルを同じく有することを特徴として、
    前記複数のデータセルの各々のグループが、各々の前記グループと同時にプログラムおよび読み出される、それと交互配置された（interleaved）関連する前記複数の基準セルの複数の群（batch）を有する、
    選択したワード線に連結された複数の前記データセルのグループをプログラムするステップと、
    前記関連する複数の群の各々が異なる特定の目的状態にプログラムされた、特定の前記データセルのグループおよびそのグループと関連する前記複数の基準セル群に読み出し操作を実施するステップと、
    前記読み出し操作に基づいて、前 記群がプログラムされた前記特定の目的状態以外の論理状態を表す複数の前記基準セル群を判定するステップと、
    前記特定の目的状態以外の前記論理状態を表すと判定された基準セル群に対応する、前記複数の異なる特定の目的状態の1つにプログラムされた前記特定のグループ中の複数のデータセルにより表された複数の論理状態を変更するステップと、
    を含む、不揮発性マルチレベルメモリセルのＮＡＮＤアレイを操作するための方法。
20. 前記複数の論理状態を変更するステップは、前記複数の論理状態を、前記特定の目的状態以外の前記論理状態から前記特定の目的状態に変更するステップを含むことを特徴とする 、請求項１９の方法。
21. 前記特定の目的状態以外の論理状態を表す複数の前記基準セル群を判定するステップは、各々の前記 群中の前記読み出した複数の基準セルにより表された、最も共通する論理状態を判定するステップを含むことを特徴とする、請求項１９の方法。
22. 前記特定の目的状態以外の論理状態を表す複数の前記基準セル群を判定するステップは、各々の前記群中の前記読み出した複数の基準セルと関連する平均Vtレベルを判定するステップを含むことを特徴とする、請求項１９の方法。
23. ワード線により連結された行およびビット線により連結された列に配置された不揮発性マルチレベルメモリセルのアレイであって、
    前記行は、
    複数の目的状態に対応する関連する複数の目的閾値電圧（Vt）レベルを有する複数のデータセルと、
    前記複数のデータセルと同じ複数の目的Vtレベルおよび目的状態を有する複数の基準セルであって、前記複数のデータセルと交互配置された（interleaved）前記複数の基準セルの複数の群（batch）と、
    を含む、
    前記メモリセルのアレイと、
    前記メモリセルのアレイと連結し、
    選択したワード線に連結された複数のデータセルの１つのグループおよび関連する基準セル群を、特定の目的状態に対応する特定の目的Vtレベルにプログラムするステップと、
    前記データセルのグループおよび前記関連する基準セル群に、データ読み出し操作を実施するステップと、
    前記データ読み出し操作に基づいて、前記基準セル群と関連する基準状態を取得するステップと、
    前記基準状態が前記特定の目的状態以外のデータ状態であった場合に、前記複数のデータセルの前記状態を前記特定の目的状態に変更するステップと、
    を含む、方法を実行するように構成された制御回路と、
    を含む、不揮発性メモリデバイス。
24. 前記基準状態は、前記データ読み出し操作により判定された、前記基準セル群の前記複数のVtレベルと関連する、基準Vtレベルに基づいて取得されることを特徴とする、請求項２３のデバイス。
25. 前記基準状態は、前記基準Vtレベルを前記目的Vtレベルと比較することにより取得されることと、
    前記基準Vtレベルは、前記群中の前記複数の基準セルの前記複数のVtレベルの平均であることを特徴とする、
    請求項２４のデバイス。
26. 前記基準セル群の各々は、少なくとも4つの基準セルを含むことを特徴とする、請求項２３のデバイス。
27. 前記データセルのグループは、基準セル群の各々が異なる目的状態に対応する、複数の関連する前記基準群を有することと、
    前記関連する群の数は、前記異なる目的状態の数と同じであることを特徴とする、
    請求項２３のデバイス。
28. ワード線により連結された行およびビット線により連結された列に配置された不揮発性マルチレベルメモリセルのＮＡＮＤアレイであって、
    前記行が
    複数のデータセルと、
    各群中の複数の基準セルが前記複数のデータセルと同じ、複数の目的閾値電圧（Vt）レベルおよび対応する複数の目的状態を有する、前記複数のデータセルと交互配置された（interleaved）前記複数の基準セルの複数の群（batch）と、
    を含む、
    前記ＮＡＮＤアレイと、
    前記メモリセルのアレイと連結し、
    選択した前記ワード線に連結された複数のデータセルの１つのグループを複数の異なる目的状態にプログラムするステップであって、プログラムされた各々の群が異なる目的状態に対応するよう、 前記グループと関連する前記複数の基準セル群を前記複数の異なる目的状態にプログラムするステップと同時に、前記データセルのグループをプログラムするステップと、
    前記データセルのグループを読み出すステップおよび前記 複数のデータセルの各々と関連する特定のデータ状態を判定するステップ と同時に、前記グループと関連する前記複数の基準セル群を読み出すステップおよび前記群の各々と関連する特定の基準状態を判定するステップと 、
    前記判定した群と関連する特定の基準状態が、前記群の前記複数の基準セルがプログラムされた特定の目的状態とは異なる場合に、判定した特定のデータ状態が前記特定の基準状態である、前記判定した複数のデータセルの特定のデータ状態を変更するステップと、
    を含む方法を実行するように構成された、制御回路と、
    を含む、不揮発性メモリデバイス。
29. 前記ワード線の各々は、同時にプログラムおよび読み出される、複数の異なるデータセルのグループを有し、
    前記複数の異なるグループの各々は、各々の前記データセルのグループと交互配置された、対応する複数の基準セル群を有する、
    ことを特徴とする、請求項２８のデバイス。
30. 前記データセルのグループは、データの第１のページに対応することと、前記選択したワード線は、データの第２のページに対応する第2のデータセルのグループを含むことを特徴とする、請求項２９のデバイス。
31. 同じ前記基準読み出しレベルが、前記グループと関連する前記複数の基準セル群の読み出し、および前記データセルのグループの読み出しに使用されることを特徴とする、請求項２９のデバイス。
32. 前記データセルのグループと関連する、前記複数の基準セル群の各々と関連する前記特定の基準状態を判定するステップは、前記複数の群の各々の平均読み出しVtレベルを、前記基準群の前記複数の基準セルがプログラムされた、前記特定の目的状態に対応する前記目的Vtレベルと比較するステップを含むことを特徴とする、請求項２８の方法。
33. 前記複数のデータセルの各々および前記複数の基準セル各々は、16個の異なる論理状態を表すことのできる4ビットセルのマルチレベルメモリセルであることを特徴とする、請求項２８のデバイス。
34. 前記方法は、
    判定した特定のデータ状態が前記アレイに連結されたデータ訂正回路による前記特定の基準状態である、前記複数のデータセルの判定した特定のデータ状態を変更するステップと、
    前記変更したデータ状態を、前記制御回路に連結された外部のホストに与えるステップと、
    を含むことを特徴とする、請求項２８の方法。
35. 不揮発性メモリのコントローラであって、
    ホストのインタフェースに連結された制御回路と、
    前記コントローラに連結された1つ以上の不揮発性メモリデバイスに対するメモリデバイスのインタフェースであって、
    前記不揮発性メモリデバイスの各々は、ワード線により連結された行およびビット線により連結された列に配置された不揮発性マルチレベルメモリセルのアレイを含むことを特徴とし、
    前記行は、
    複数のデータセルと、
    前記複数のデータセルと同じ複数の目的Vtレベル、対応する複数の目的状態、複数の基準読み出し電圧を有する複数の基準セルであって、前記複数のデータセルと交互配置された（interleaved）前記複数の基準セルの複数の群（batch）と、
    を含み、
    前記制御回路は、
    選択した複数のデータセルの１つのグループを、前記複数の群の各々が特定の目的状態に対応する、前記選択したグループと関連する前記複数の群を複数の異なる目的状態にプログラムすると同時に、前記複数の目的状態にプログラムことと、
    前記データセルのグループを読み出すと同時に、前記選択したグループと関連する前記複数の基準セル群を読み出すことと、
    が設定され、
    前記データ訂正回路は、
    前記複数の群の前記読み出しに基づいて、前記複数の基準セル群の各々と関連する特定の基準状態を判定することと、
    前記群と関連する特定の基準状態が、前記群の前記複数の基準セルがプログラムされた前記特定の目的状態以外の状態であった場合に、前記特定の基準状態にプログラムされているとして読み出された前記複数のデータセルの記憶された前記データを、前記特定の状態に変更することと、
    が設定されること、
    を特徴とする、
    前記不揮発性メモリのコントローラ。