TWI417794B - 具有參考胞元資料讀取功能的非依電性多位準記憶體胞元 - Google Patents

具有參考胞元資料讀取功能的非依電性多位準記憶體胞元 Download PDF

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Description

具有參考胞元資料讀取功能的非依電性多位準記憶體胞元 發明領域
本揭露內容一般是關於半導體裝置，且較特別地，是關於具有非依電性記憶體胞元之記憶體裝置。
 發明背景
記憶體裝置通常以內部半導體積體電路被提供在電腦或其他電子裝置中。有許多不同類型的記憶體，其中包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)，同步動態隨機存取記憶體(SDRAM)，及快閃記憶體。
對於各種電子應用，快閃記憶體裝置被用作非依電性記憶體。快閃記憶體裝置通常使用一個允許高記憶體密度、高可靠性及低功率消耗的單電晶體記憶體胞元。
快閃記憶體的用途包括個人電腦、個人數位助理(PDA)、數位相機，及行動電話。程式碼及系統資料，如基本輸入/輸出系統(BIOS)，通常被儲存在快閃記憶體裝置中。此資訊尤其可被用在個人電腦系統中。
快閃記憶體陣列架構的兩種常見類型是“NAND”及“NOR”架構，這是對每一陣列的基本記憶體胞元組態所排列的邏輯形式的稱呼。
一NAND陣列架構在一矩陣中排列其浮閘記憶體胞元陣列，藉此該陣列的每一浮閘記憶體胞元的閘極被逐列耦 接到字選擇線上。然而，每一記憶體胞元不是透過其汲極被直接耦接到一行位元線上的。相反，該陣列的記憶體胞元自源極到汲極被串聯耦接在一源極線與一行位元線之間。
一NAND陣列架構中的記憶體胞元可被組配，例如被規劃，為一期望狀態。也就是說，電荷可被放置在一記憶體胞元的浮閘上或者被從中移除以將該胞元置於一些已儲存的狀態中。例如，單位準胞元(SLC)可以表示兩種二進位狀態，例如1或0。快閃記憶體胞元也可以儲存兩種以上的二進位狀態，例如1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110。此類胞元可被稱為多狀態記憶體胞元、多位元胞元，或多位準胞元(MLC)。MLC可以允許製造較高密度的記憶體而不增加記憶體胞元的數目，因為每一胞元可以表示一個以上的位元。MLC可以具有一個以上的規劃狀態，例如，一個能夠表示4個位元的胞元可以具有15個規劃狀態及1個抹除狀態。
MLC記憶體透過對每一被儲存的狀態使用不同的臨限電壓(Vt)位準來將多個位元儲存在每一胞元上。與SLC記憶體裝置相比，對於MLC記憶體裝置而言，相鄰Vt分佈之間的差可能非常小。相鄰Vt分佈(例如，規劃狀態)之間的邊界減小可能會增加區分相鄰規劃狀態的難度，這可能導致如資料擷取可靠性下降的問題。
例如，存在各種資料降級機制，這可能導致一胞元的Vt位準偏移，這樣該Vt位準不再對應於該胞元的一期望Vt 分佈(例如，規劃狀態)。資料降級機制可在各個時間，如一記憶體胞元所儲存的資料之規劃及/或讀取期間，影響胞元的Vt位準。舉例而言，資料降級機制可包括規劃干擾機制、規劃驗證及/或讀取干擾機制，及電荷流失機制。
一些此類資料降級機制可對一記憶體陣列的一給定列(例如，字組線)的胞元產生系統影響。該等系統影響可在一群組基礎上發生，例如在多個群組的胞元上發生，如可一起被規劃及/或讀取的一字組線上的多個頁面及/或區段的胞元。也就是說，一些降級機制可以以一系統方式導致一字組線上的多個群組的胞元的Vt偏移。例如，一些規劃及/或讀取干擾機制可以在一相對一致的基礎上導致一特定字組線上的一組胞元的Vt位準被偏移特定的電壓量，例如，20mV、50mV、100mV，或200mV。在一些情況中，與該組胞元相關聯的一系統Vt位準偏移可能取決於期望的規劃狀態，例如，對應於較高目標Vt位準的規劃狀態的Vt位準偏移不同於對應於較低目標Vt位準的規劃狀態的Vt位準偏移。
受資料降級機制影響的記憶體胞元可能變得不可靠，例如，讀取自該等胞元的邏輯值可能未必是寫入該等胞元的邏輯值。
 發明概要
依據本發明之一實施例，係特地提出一種用於操作非依電性多位準記憶體胞元之一陣列的方法，其包含下列步驟：將耦接到一選定字組線的多個資料胞元中的至少一個 資料胞元規劃至對應於一目標狀態的一目標資料臨限電壓(Vt)位準；將耦接到該選定字組線的多個參考胞元中的至少一個參考胞元規劃至一目標參考Vt位準，該等參考胞元與該等資料胞元交錯；根據該至少一個參考胞元的一資料讀取來決定一參考狀態；及根據該至少一個參考胞元的一變化來改變讀取自該至少一個資料胞元中的一狀態。
依據本發明之另一實施例，係特地提出一種用以操作非依電性多位準記憶體胞元之一陣列之方法，其包含下列步驟：將耦接到一選定字組線的多個資料胞元規劃至對應於一目標狀態的一目標臨限電壓(Vt)位準，同時，將耦接到該選定字組線的一批參考胞元規劃至該目標Vt位準；之後，決定與已規劃的該批參考胞元相關聯的偏離該目標Vt位準的一Vt偏移量；執行一讀取操作，以決定該等資料胞元所表示的該狀態；及根據該已決定的Vt偏移量來改變該等資料胞元所表示的該狀態。
依據本發明之又一實施例，係特地提出一種用以操作非依電性多位準記憶體胞元之一反及(NAND)陣列之方法，其包含下列步驟：規劃耦接到一選定字組線的多組資料胞元，每一組具有與其交錯的相關數目個批次的參考胞元，該等批次與該相應組同時被規劃及讀取，其中該等資料胞元與該等參考胞元具有相對應於相同的目標狀態的相同的目標臨限電壓(Vt)位準；對一特定組的資料胞元並對其相關批次的參考胞元執行一讀取操作，各該相關批次已經被規劃至一不同的特定目標狀態；根據該讀取操作，來決 定表示該批次被規劃至的該特定目標狀態以外的一邏輯狀態的那些批次的參考胞元；及改變被規劃至該等不同的特定目標狀態之一的對應於被決定以表示該特定目標狀態以外的該邏輯狀態的一批參考胞元的該特定組中那些資料胞元所表示的邏輯狀態。
依據本發明之再一實施例，係特地提出一種非依電性記憶體裝置，其包括：以列行排列的非依電性多位準記憶體胞元之一陣列，其中列由字組線耦接而行由位元線耦接，該等列包括：具有相關數目個目標臨限電壓(Vt)位準之多個資料胞元，該等目標Vt位準對應於多個目標狀態；及與該等資料胞元交錯的多批參考胞元，該等參考胞元具有與該等資料胞元相同的目標Vt位準及目標狀態；及耦接到記憶體胞元之該陣列且被組配以執行包括下列步驟之一方法的控制電路：將耦接到一選定字組線的一組資料胞元及一相關批次的參考胞元規劃至對應於一特定目標狀態的一特定目標Vt位準；對該組資料胞元及該相關批次的參考胞元執行一資料讀取操作；根據該資料讀取操作來獲得與該批參考胞元相關聯之一參考狀態；若該參考狀態是該特定目標狀態以外的一資料狀態的話，則將該等資料胞元的該狀態變為該特定目標狀態。
依據本發明之另一實施例，係特地提出一種非依電性記憶體裝置，其包含：以列行排列的非依電性多位準記憶體胞元之一NAND陣列，其中列由字組線耦接而行由位元線耦接，該等列包括：多個資料胞元；及與該等資料胞元 交錯的多批參考胞元，每批中的該等參考胞元具有與該等資料胞元相同的目標臨限電壓(Vt)位準及相對應的目標狀態；及耦接到記憶體胞元之該陣列且被組配以執行包括下列步驟之一方法的控制電路：將耦接到一選定字組線的一組資料胞元規劃至多個不同的目標狀態，同時將與該組相關聯的該等多批參考胞元規劃至該等不同的目標狀態，每一已規劃的批次對應於一不同的目標狀態；讀取與該組相關聯的該等批次的參考胞元並決定與每一批次相關聯的一特定參考狀態，同時讀取該組資料胞元並決定與每一資料胞元相關聯的一特定資料狀態；及與一批次相關聯的該已決定的特定參考狀態不同於該批次的該等參考胞元被規劃至的一特定目標狀態的話，則改變其已決定的特定資料狀態是該特定參考狀態的資料胞元的該已決定的特定資料狀態。
依據本發明之又一實施例，係特地提出一種非依電性記憶體控制器，其包含：一控制電路，其被耦接到一主機介面；一記憶體裝置介面，其用於耦接到該控制器之一個或更多個非依電性記憶體裝置，其中該等非依電性記憶體裝置均包括非依電性多位準記憶體胞元之一陣列，該陣列以以列行排列，其中列由字組線耦接而行由位元線耦接，該等列包括：多個資料胞元；及與該等資料胞元交錯的多批參考胞元，該等參考胞元具有與該等資料胞元相同的目標Vt位準及相對應的目標狀態以及參考讀取電壓；其中該控制電路被組配以：將一選定組的資料胞元規劃至多個不同的目標狀態，同時將與該選定組相關聯的該等多個批次 規劃至該等不同的目標狀態，每一批次對應於一特定目標狀態；讀取與該選定組相關聯的該等批次的參考胞元，同時讀取該組資料胞元；及資料校正電路，其被組配以：根據對該等批次之該讀取，決定與每批參考胞元相關聯的一特定參考狀態；及若與一批次相關聯的該特定參考狀態是該批參考胞元被規劃至的該特定目標狀態以外的一狀態的話，則將儲存在以被規劃至該特定參考狀態被讀取的資料胞元中的該資料變為該特定目標狀態。
圖式簡單說明
第1圖是根據本揭露之一實施例的具有一記憶體裝置的一電子系統的方塊圖。
第2圖是可以與根據本揭露之實施例一起使用的一非依電性記憶體陣列的一部分的示意圖。
第3圖是根據本揭露之一實施例的具有與資料胞元交錯的參考胞元的一非依電性記憶體胞元陣列的一部分的示意圖。
第4圖說明根據本揭露之一實施例的目標Vt分佈的一圖式。
第5圖說明根據本揭露之一實施例的一干擾機制前後的一目標Vt分佈以及一資料校正操作之後的該Vt分佈的一圖式。
第6圖說明與目標Vt位準相比，被干擾之後的資料胞元及交錯的參考胞元的Vt分佈，以及根據本揭露之一實施例被調整之後的該等資料胞元的Vt分佈的一圖式。
第7圖說明一種用於具有參考胞元資料讀取功能的非依電性多位準記憶體胞元的方法的一實施例。
第8圖是根據本揭露之一實施例的具有至少一記憶體裝置的一電子記憶體系統的一功能方塊圖。
第9圖是根據本揭露之一實施例的具有至少一記憶體裝置的一記憶體模組的一功能方塊圖。
 較佳實施例之詳細說明
本揭露之實施例提供用於改良具有參考胞元資料讀取功能的非依電性多位準記憶體胞元的資料擷取的方法、裝置、模組及系統。實施例利用與資料胞元交錯的參考胞元來補償各種系統的及/或瞬時的資料降級機制。一方法實施例包括將被耦接到一選定字組線的多個資料胞元中的至少一個資料胞元規劃至對應於一目標狀態的一目標資料臨限電壓(Vt)位準；將被耦接到該選定字組線的多個參考胞元中的至少一個參考胞元規劃至一目標參考Vt位準，該等參考胞元與該等資料胞元交錯；根據該至少一個參考胞元的一資料讀取來決定一參考狀態；以及根據該至少一個參考胞元的一變化來改變讀取自該至少一個資料胞元中的一狀態。在各種實施例中，該方法包括根據該已決定的參考狀態與對應於該目標參考Vt位準的一目標參考狀態之間的一差異，將讀取自該至少一個資料胞元中的該狀態變成一適當的狀態。
在各種實施例中，該目標資料Vt位準與該目標參考Vt 位準相同。改變讀取自該至少一個資料胞元中的該狀態包括如果決定出該參考狀態是該目標狀態之外的一狀態，則將該至少一個資料胞元的狀態變成該目標狀態。在各種實施例中，根據該等參考胞元的該資料讀取來決定該參考狀態包括決定與該等參考胞元相關聯的偏離該目標Vt位準的一Vt偏移量以及決定該Vt偏移量是否大於離該目標Vt位準的一可接受界限使得該已偏移的Vt位準對應於該目標狀態以外的一狀態。在一些實施例中，該Vt偏移量是與統計上數目可觀的一組參考胞元相關聯的一平均Vt偏移量，其中每一參考胞元被規劃至相同的目標Vt位準。在一些實施例中，決定該Vt偏移量包括使用一統計方法來決定該等交錯的參考胞元的一總偏移。
在各種實施例中，該等資料胞元與該等交錯的參考胞元被同時規劃。該等資料胞元的目標Vt位準及相關目標狀態可以與該等交錯的參考胞元的目標Vt位準及目標狀態相同。
在各種實施例中，對一選定字組線上的一組資料胞元的讀取可以在該選定字組線上對應的參考胞元被讀取的同時被執行。讀取該等資料胞元及該等參考胞元的讀取條件在各種實施例中可以相同。例如，在一些實施例中，被用以執行該等參考胞元的資料讀取的讀取參考電壓可以與被用以讀取該等資料胞元的讀取參考電壓相同。
在本揭露下面的詳細描述中參考附圖，該等附圖形成其中的一部分且藉由說明的方式顯示該揭露的各種實施例可如何被實現。這些實施例被充分描述以使該領域中具有 通常知識者能夠實現此揭露之該等實施例，要理解的是其他實施例可被使用且程序、電子或機械上的變化可被做出而不背離本揭露的範圍。
第1圖是根據本揭露之一實施例的具有一記憶體裝置104的一電子系統100的方塊圖。在該系統100中，該記憶體裝置104，例如NAND快閃記憶體裝置104，經由介面122被耦接到一控制器166。該控制器166可以提供經由一介面106自一外部主機(未顯示)存取該記憶體裝置104，例如個人電腦、蜂巢式電話、數位相機、個人數位助理，或其他外部主機裝置。在各種實施例中，該控制器166可被耦接到一個以上的記憶體裝置，例如104。
在第1圖所說明的實施例中，該控制器166包括一控制狀態機110，例如嵌入式處理器110，其可以指揮該記憶體裝置104的內部操作。例如，在各種其他功能之中，該控制狀態機110可以執行包括以下的功能：管理一或更多個記憶體陣列108、指揮資料存取、更新內部控制暫存器及表格(未顯示)，以及/或者指揮該記憶體裝置104及/或控制器166之其他可能的硬體元件(未顯示)。如該領域中具有通常知識者將了解的該控制器166也可以包括相聯結的緩衝記憶體(未顯示)，例如RAM及/或ROM，其可以儲存被寫入該記憶體陣列108及/或讀取自該記憶體陣列108的資料。
如第1圖中所說明的，在各種實施例中，該控制器166包括一資料校正及擷取元件118。該資料校正及擷取元件118可以是與控制狀態機110被整合在一起及/或由控制狀態 機110控制的電路。如下面進一步詳細描述的，該資料校正及擷取元件118可被用以透過利用與資料胞元交錯的參考胞元來補償與記憶體裝置104及/或介面122相關的各種系統的及/或瞬時的資料降級機制，來提高非依電性多位準記憶體胞元資料擷取可靠性。
在第1圖所說明的實施例中，該控制器166在該記憶體裝置104外部。然而，在各種實施例中，該控制器166可以是該記憶體裝置104的一內部控制器。在此類實施例中，該系統100可被稱為一記憶體子系統100。在此類實施例中，該記憶體子系統100可以是，例如一快閃記憶體卡。
該記憶體陣列108包含被以一記憶體方塊116－0(BLOCK 0)、116－1(BLOCK 1)之序列排列的浮閘記憶體胞元。例如，陣列108中的記憶體方塊數目可以是128塊、512塊或1024塊，但實施例並未被限制於一陣列108中一特定數目的記憶體方塊。在各種實施例中，該等方塊116－0及116－1可被稱為抹除方塊。在此類實施例中，每一方塊中的該等記憶體胞元被同時抹除。每一記憶體方塊，例如116－0及116－1，包含多條記憶體胞元的實體列120。
在各種實施例中，及如結合第3圖被進一步描述的，記憶體胞元的每一實體列120包括與該等資料記憶體胞元交錯的參考記憶體胞元。該等參考胞元實際上與該等資料胞元相同，例如，它們均為浮閘記憶體胞元。在各種實施例中，該等記憶體胞元被規劃至的目標Vt位準對於該等資料胞元及交錯的參考胞元而言都是相同的。同樣地，在各種 實施例中，相同的讀取條件可被用以讀取該等資料胞元及該等參考胞元的狀態。例如，在一些實施例中，被用以讀取該等記憶體胞元之狀態的讀取參考電壓對於該等資料胞元及交錯的參考胞元而言都是相同的。
在各種實施例中，該等被耦接到每一實體列120的參考胞元可被組織成多個參考胞元批次。參考胞元的批次數目可以與和該等資料胞元相關聯的規劃狀態數目相同。例如，批次數目對於一個4－位元的資料胞元(例如，一個具有16種目標狀態的胞元)而言可以是16。在此範例中，該16批參考胞元中的每一批可以與一不同的目標Vt位準(例如，目標狀態)相關聯。
該等參考胞元可以與一特定列中的資料胞元被同時抹除及規劃，藉此該等參考胞元遇到與該等資料胞元相同或類似的抹除/規劃循環與相同的規劃干擾條件。該等多批參考胞元也可以與一相關群組(例如一邏輯區段或一頁面)的資料胞元同時被讀取。實施例未被如此限制，例如，在一些實施例中，該等參考胞元可以在不同於該等資料胞元的時間被讀取。
在各種實施例中，該控制器166，例如控制狀態機110以及/或者資料校正及擷取元件118可以對被規劃至一特定目標Vt位準的受讀取之一批參考胞元執行平均，以便決定與受讀取之該批參考胞元相關聯的一平均Vt位準，例如，偏離該特定目標Vt位準的一平均Vt偏移。如果決定出受讀取之該批參考胞元的平均Vt位準對應於該批被規劃至的目 標狀態之外的一規劃狀態，則該資料校正及擷取元件118可以改變也被規劃至該特定目標Vt位準/目標狀態的受讀取之資料胞元的邏輯狀態。也就是說，儲存在資料胞元的資料可經由該資料校正元件118被變回該目標狀態，其中該等資料胞元被讀取以儲存對應於該被根據在該批參考胞元上執行的該平均來決定的規劃狀態的資料。
例如，假定一群組(例如邏輯區段121)中的多個資料胞元，以及與該群組交錯的一相關批次的參考胞元被規劃至對應於一特定目標狀態(例如，對於一個2－位元的胞元而言為“01”、“00”或“10”)的一特定目標Vt位準。對於此範例而言，假定該群組中的各種資料胞元及該相關批次的參考胞元被規劃至對應於該“01”目標狀態的一目標Vt位準。接著一讀取操作可被執行以決定該等胞元的目前Vt位準/狀態，該等Vt位準/狀態自從該等胞元被規劃至該特定目標狀態之後可能已經改變，例如由於各種資料降級機制，如規劃干擾、讀取干擾、電荷流失干擾，及/或其他系統的及/或瞬時的資料降級機制。
在各種實施例中，該資料校正及擷取元件118可以在該批受讀取之參考胞元上執行一平均以及可以根據在受讀取之該批參考胞元上被執行的該平均來調整該等資料胞元的讀取Vt位準及/或邏輯狀態。例如，在該批受讀取之參考胞元上執行的該平均可以產生以下一決定：該批參考胞元表示該“00”狀態而不是該“01”目標狀態。在各種實施例中，該資料校正及擷取元件118可以校正儲存在該等被規劃至 該“01”目標狀態但現在可能由於一Vt位準偏移而儲存“00”的受讀取之資料胞元中的資料。也就是說，根據該平均操作，儲存在該等資料胞元中的以儲存的“00”(例如，受讀取之該批參考胞元的狀態)被讀取的該資料可被變為/校正為“01”(例如，該目標狀態)。
以此方式，由這裏所討論的各種系統的降級機制所導致的資料擷取錯誤及不可靠性可被降低或防止。例如，根據該批參考胞元之該平均讀取狀態，讀取自在此範例中被規劃至“01”目標狀態的該等資料胞元的該資料將從“00”被校正為“01”，藉此，該錯誤的狀態(例如此範例中的“00”)被無誤地報告給請求該組資料胞元所儲存之資料的一外部主機。實施例未被限制於上述範例中。
每一實體列120之胞元的數目對應於行(例如位元線)的數目，且在胞元的各種其他數目之情況中，其可以是4,256、8,512或16,384，這可依諸如與該使用者資料相關聯之額外負擔資料量的因素而定。在一些實施例中，每一列120中的該等胞元與一偶或一奇位元線相關聯。在一些實施例中，每一記憶體方塊中列120的數目可以是32，但實施例未被限制於每方塊中一特定數目的列120。
在各種實施例中，該等列120包含一個或較多個邏輯區段121。每一邏輯區段121可儲存多個位元組之資料，例如，256個位元組、512個位元組或1024個位元組，但實施例未被限制於一邏輯區段121中所儲存的資料之位元組的一特定數目。在操作中，每一邏輯區段121中的該等記憶體胞元 可被選擇，來以一群組同時地被寫入及/或讀取。如該技藝中具有通常知識者可了解的，每一邏輯區段121中的該等記憶體胞元可具有多數個相關邏輯頁面。該等邏輯頁面可對應於每一胞元中所儲存之二進制位元之數目，且可獨立地被處理，這可允許該等胞元之該等邏輯頁面在不同時間被規劃或被讀取。例如，在2－位元胞元(例如，儲存四種二進位狀態之一的胞元)之一陣列中，每一邏輯區段121中的該等胞元可具有兩個邏輯頁面，例如，一上層頁面及一下層頁面，而4－位元胞元之一陣列可具有與每一邏輯區段121相關聯的四個邏輯頁面，例如，一上層頁面及三個下層頁面。在多位準胞元中，儲存於一單一記憶體胞元中的各該位元可來自一不同的邏輯頁面。
要注意的是，該等方塊116－0、116－1、列120、區段121及頁面之其他格式及/或組態是可能的。例如，該等記憶體方塊116－0、116－1之該等列120可包括一單一區段121，該單一區段121可包括多於或少於512位元組之資料。
第2圖是可以與根據本揭露之實施例一起使用的一非依電性記憶體陣列200的一部分的示意圖。第2圖之實施例說明一NAND架構非依電性記憶體。然而，這裏所描述之實施例未被限制於此範例。如第2圖中所示，該記憶體陣列200包括字組線205－1、...、205－N，及相交的位元線207－1、...、207－M。為了易於在數位環境中處理，字組線205－1、...、205－N的數目及位元線207－1、...、207－M的數目均為二的某次冪，例如，256條字組線乘4,096條位元線等。
記憶體陣列200包括NAND串209－1、...、209－M。每一NAND串包括非依電性記憶體胞元211－1、...、211－N，每一非依電性記憶體胞元211－1、...、211－N位於一字組線205－1、...、205－N與一局部位元線207－1、...、207－M之相交處。每一NAND串209－1、...、209－M的該等非依電性記憶體胞元211－1、...、211－N自源極到汲極被串聯在一源極選擇閘(SGS)(例如，一場效電晶體(FET)213)與一汲極選擇閘(SGD)(例如，FET 219)之間。源極選擇閘213位於一局部位元線207－1與一源極選擇線217之相交處，而汲極選擇閘219位於一局部位元線207－1與一汲極選擇線215之相交處。
如第2圖中說明之實施例所示，源極選擇閘213之源極被連接至一共用源極線223。源極選擇閘213之汲極被連接至該相對應的NAND串209－1之記憶體胞元211－1之源極。汲極選擇閘219之汲極於汲極接點221－1被連接至該相對應NAND串209－1之該局部位元線207－1。汲極選擇閘219之源極被連接至該相對應NAND串209－1之最後的記憶體胞元211－N(例如，浮閘電晶體)之汲極。
在各種實施例中，非依電性記憶體胞元211－1、...、211－N之構造包括一源極、一汲極、一浮閘或電荷儲存層及一控制閘。非依電性記憶體胞元211－1、...、211－N使其等控制閘分別耦接到一字組線205－1、...、205－N。一行非依電性記憶體胞元211－１、...、211－N構成分別被耦接到一給定局部位元線(例如，207－1、...、207－M)之NAND串(例如，209－1、...、209－M)。一列非依電性記憶體胞元共同地被耦 接到一給定字組線，例如，205－１、...、205－N。一AND陣列架構可相似地被安排，除了記憶體胞元串將被並聯於該等選擇閘之間以外。
在各種實施例中，如結合第3圖進一步被描述的，非依電性記憶體胞元之每一列205－1至205－N包括多數個參考胞元，其中該等參考胞元與一給定列205－1至205－N之該等資料胞元交錯。該等參考胞元可以以各種方式來與一給定列205－1至205－N之該等資料胞元交錯。
如前文所述，在各種實施例中，該等參考胞元具有與該等資料胞元相同的對應於規劃狀態之目標Vt位準，例如，一特定規劃狀態(例如，“1101”)之目標Vt位準對於一資料胞元及一參考胞元而言是相同的。相似地，被用以讀取由一資料胞元所儲存之資料的讀取參考電壓與被用以讀取由一參考胞元所儲存之資料的讀取參考電壓相同。例如，若一資料胞元與一參考胞元都被規劃至一特定目標狀態，如，“1101”，且與該“1101”狀態相關聯之一讀取參考電壓是1.6V，那麼，1.6V的讀取參考電壓被用以讀取被規劃至該“1101”目標狀態的該資料胞元及該參考胞元二者。同時將資料胞元及交錯的參考胞元規劃至同一目標Vt位準及對資料胞元及交錯的參考胞元使用同一參考讀取電壓來執行讀取操作，可允許該等參考胞元之讀取狀態被用以校正由各種系統性資料降級機制所導致的各資料胞元之系統性錯誤。
第3圖是根據本揭露之一實施例的具有與資料胞元交錯的參考胞元的非依電性多位準記憶體胞元之一陣列(例 如第1圖中所示記憶體陣列108或第2圖中所示之陣列200)的一部分的示意圖。在第3圖中所說明之實施例中，該陣列包括多列記憶體胞元，例如，ROW－0、ROW－1、...、ROW－N。該索引“N”被用以指示該陣列可包括多列，例如，16、32、64等。每一列上的該等胞元被耦接到一字組線，例如，第2圖中所示之字組線205－1至205－N。ROW－0至ROW－N可對應於該陣列之一方塊(例如第1圖中所示之方塊116－0及116－1)中的該等列。各該記憶體胞元被耦接到一位元線，例如，第2圖中所示之位元線207－1至207－M，在一些實施例中，其可為一偶或奇位元線。
在偶與奇位元線被使用的一些實施例中，一列中被耦接到一偶位元線的所有記憶體胞元可同時被寫入及/或被讀取，而該列中被耦接到一奇位元線的所有記憶體胞元可同時被寫入及/或被讀取。在此類實施例中，每一列的該等胞元形成至少兩個邏輯頁面，例如，一偶頁面及一奇頁面。
如第3圖說明之實施例中所示的，每一列記憶體胞元包括資料胞元(例如312－1、312－2、...、312－D及314－1、314－2、...、314－D)及與其交錯的參考胞元(例如322－1、322－2、...、322－R及324－1、324－2、...、324R)。該等參考胞元可以以各種方式與該等資料胞元交錯。
在第3圖所說明之實施例中，該等資料胞元312－1至312－D表示一第一組資料胞元，其有與之交錯的相關數目個參考胞元322－1至322－R。該等資料胞元314－1至314－D表示一第二組資料胞元，其有與之交錯的相關數目個參考胞元 324－1至324－R。雖然第3圖中所說明之實施例包括兩組資料胞元312－1至312－D及314－1至314－D，以及兩組參考胞元322－1至322－R及324－1至324－R，但實施例未被限制於特定數目群組之資料胞元及/或參考胞元。在一些實施例中，該第一組資料胞元312－1至312－D及相關參考胞元322－1至322－R可與一偶位元線相關聯，而該第二組資料胞元314－1至314－D及相關參考胞元324－1至324－R可與一奇位元線相關聯。然而，實施例未被限制於此範例。
在各種實施例中，該第一組資料胞元312－1至312－D可表示一第一邏輯區段，例如第1圖中所示區段121，且該第二組資料胞元314－1至314－D可表示一第二邏輯區段。在此類實施例中，且如上所述，每一邏輯區段中的該等記憶體胞元可作為一群組同時被寫入及/或被讀取。並且，每一邏輯區段中的該等記憶體胞元可具有多數個可獨立地被處理的相關邏輯頁面，例如，儲存在一多位準胞元中的多個位元的每一位元可來自一不同的邏輯頁面。這樣，儲存在一記憶體胞元中的個別位元可在不同時間被規劃及/或被讀取。
該等索引“D”及“R”分別被用以指示，該等多組資料胞元可分別包括多數個資料胞元及參考胞元。每一群組中參考胞元(例如322－1至322－R及324－1至324－R)之數目可依各種因素而定，諸如，多位準胞元之類型(例如2－位元或4－位元MLC)，每組資料胞元(例如，312－1至312－D及314－1至314－D)之數目，及/或每列資料胞元(例如，ROW－0至ROW－N)之數目。例如，對於4－位元MLC而言，例如，該等資料胞 元及參考胞元儲存四個資料位元，每一列可包括約8,000至16,000個資料胞元及約128至1,024個交錯參考胞元。
在各種實施例中，與一組資料胞元相關聯之該等參考胞元與對應的資料胞元交錯。例如，該等參考胞元322－1至322－R可實體上位於多數個相關資料胞元312－1至312－D之中，例如，位於其等之間，而非如第3圖中所示的，實體上與相關資料胞元312－1至312－D分離。使該等參考胞元(例如322－1至322－R)與一相關組資料胞元(例如312－1至312－D)實體上局部化可提供優勢，諸如，增加該等資料胞元與該等相關參考胞元將遵守相同或相似的資料降級機制的可能性，舉例而言，該等資料降級機制包括由字組線及/或位元線瞬時及溫度影響導致的Vt干擾。
在各種實施例中，與一組資料胞元(例如312－1至312－D)相關聯的每組參考胞元(例如322－1至322－R)可包括多個批次的參考胞元。在此類實施例中，批次之數目可相對應於與該等胞元相關聯之規劃Vt位準/狀態之數目。換言之，例如，對於2－位元多位準胞元而言，批次之數目可以是四，例如，對於3－位元多位準胞元而言，可以是八，例如，對於4－位元多位準胞元而言，可以是十六。在此類實施例中，每一批參考胞元可被規劃至多數個規劃狀態(例如，4、8、16等)之中的一不同的特定目標位準/狀態。並且，當該相關組資料胞元中的該等資料胞元(例如312－1至312－D)被規劃至此特定目標位準/狀態時，每一批參考胞元可被規劃至其特定目標位準/狀態，藉此，被規劃至此特定目標位準/狀態 的該等資料胞元及相關批次的參考胞元經歷相同或相似的規劃干擾條件或其他資料降級機制。
例如，假設該第一組資料胞元312－1至312－D中的多個資料胞元要被規劃至多個不同的資料狀態，例如，“1101”要被寫入該等資料胞元312－1至312－D中的一些資料胞元，“0101”要被寫入該等資料胞元312－1至312－D中的一些其他資料胞元，等等。對於4－位元MLC而言，十六種資料狀態中的每一種將被寫入該組中資料胞元312－1至312－D中的至少一些資料胞元是可能的。在此範例中，當要將資料“1101”寫入其中的該等資料胞元312－1至312－D被寫入/被規劃時，對應於該“1101”邏輯狀態的該相關批次參考胞元中的該等參考胞元322－1至322－R被寫入/被規劃。
如前文中所述，在4－位元MLC中，該四個位元中的每一位元可對應於不同的邏輯頁面，例如一上層頁面及三個下層頁面，每一頁面可在不同時間被規劃。例如，一特定列(例如，ROW－0)上的胞元之第一下層頁面可被規劃，之後，是一不同列(例如ROW－1)上的胞元之第一下層頁面。在規劃ROW－1上的胞元之第一下層頁面之後，ROW－0上的胞元之第二及第三下層頁面及上層頁面中的一個或更多個可被規劃。該技藝中具有通常知識者可了解，存在多個不同的頁面規劃演算法。本揭露之實施例未被限制於一特定的規劃演算法。在儲存於該等記憶體胞元上的資料位元是來自在不同時間被規劃的不同的邏輯頁面的實施例中，與一組資料胞元(例如312－1至312－D)相關聯之該等交錯參考胞 元(例如322－1至322－R)之該等頁面在該組資料胞元中的該等資料胞元之該等頁面被規劃的同時被規劃。
每一批參考胞元可包括多個參考胞元，例如在各種其他數目個參考胞元之中，可包括4個參考胞元、8個參考胞元或20個參考胞元。在本揭露之各種實施例中，一平均可對每一批次中的該等參考胞元執行，用以達到如在此所描述的資料校正及/或資料擷取可靠性之目的。照這樣，每一批次中的參考胞元之數目可依該資料校正及擷取元件(例如第1圖中所示控制器166之元件118)所執行的該特定的平均演算法而定。
例如，如上文所述及下文中進一步結合第5－7圖所描述的，對每一批次中的該等參考胞元的讀取(例如，該等參考胞元的每一個被規劃至一不同的特定Vt位準/狀態)，可被執行，且一參考狀態可據此被決定。在一些實施例中，對於該批次中的該等胞元而言，該參考狀態可基於偏離該特定目標Vt位準的一平均Vt位準偏移量。
在各種實施例中，該Vt位準偏移量由可導致一列/字組線上的一些或所有胞元(例如資料胞元以及交錯的參考胞元)的該等Vt位準以一相似方式偏移的一系統性資料降級機制所導致。在各種實施例中，與該批次相關聯之該已決定的平均Vt偏移量及/或該已決定的參考狀態可被用以調整該組胞元312－1至312－D中或該整列(例如ROW－0)中被規劃至與該批次相關聯之該特定Vt位準/狀態的資料胞元的該等Vt位準及/或邏輯狀態。
例如，若與該批次相關聯之該特定Vt狀態是“1101”，例如該批次的該等參考胞元被規劃至該“1101”目標狀態，且對該等受讀取之參考胞元執行的該平均演算法決定出該Vt位準偏移量使得該批次之該參考狀態為“1100”(例如該“1101”目標狀態以外的一狀態)的話，那麼，該相關組資料胞元312－1至312－D中或ROW－0中被規劃至該“1101”目標狀態的資料胞元之該等邏輯狀態也經歷足以使得該等資料胞元將被讀取為具有儲存於其上的“1100”(例如一錯誤資料狀態)之一Vt位準偏移量。照這樣，本揭露之實施例校正該等資料胞元312－1至312－D之讀取狀態，例如，在此範例中，根據對該批參考胞元(出自參考胞元312－1至312－D的一批次)的該平均及與其相關的已決定的參考狀態，來將該讀取狀態從“1100”變為正確的“1101”目標狀態。
第4圖說明根據本揭露之一實施例的目標臨限電壓(Vt)分佈的一圖式。雖然第4圖說明一個四狀態(例如2－位元)多位準記憶體胞元(MLC)之陣列的四個目標Vt分佈430、432、434、436，但實施例未被限制於2－位元MLC或一特定類型的快閃架構，例如NAND。
如第4圖中說明的該圖式中所示，各該目標Vt分佈430、432、434及436具有一相對應的目標Vt位準439－0、439－1、439－2及439－3。如閱讀者可了解的，該等目標Vt分佈430、432、434及436是規劃演算法無力實現該等精確的目標Vt位準439－0、439－1、439－2及439－3的結果。在第4圖之該圖式中，該四個目標Vt分佈430、432、434及436分別 表示邏輯資料狀態“11”、“01”、“00”及“10”。
在一示範規劃演算法中，驗證電壓位準(例如，如第4圖中所示的VR01、VR00及VR10)可被用以決定何時停止向特定的記憶體胞元施加規劃電壓脈衝。在此範例中，胞元要從抹除狀態(例如，“11”)被規劃至某種其他狀態(例如該等規劃狀態“01”、“00”及“10”之一)。對於要從抹除狀態“11”被規劃至狀態“01”的那些胞元而言，當其等Vt位準變得等於或大於對應於分佈432的該規劃驗證位準VR01時，脈衝被終止。該等胞元之該等狀態可在規劃脈衝中間被驗證。相似地，對於要被規劃至該“00”狀態的那些胞元而言，當其等Vt位準變得等於或大於對應於分佈434的該規劃驗證位準VR00時，脈衝被終止。最後，對於正在被規劃至該“10”狀態的那些胞元而言，當其等Vt位準到達對應於分佈436的該規劃驗證位準VR10時，該等規劃脈衝被終止。就那點來說，對該組記憶體胞元的並列規劃已經被完成。
第4圖中說明的該圖式表示第3圖中所示之資料胞元(例如312－1至312－D)及交錯的參考胞元(例如322－1至322－R)的目標Vt分佈430、432、434及436，目標Vt位準439－0、439－1、439－2及439－3，以及驗證電壓位準VR01、VR00及VR10之一範例。換言之，如上所述，目標Vt位準(例如439－0、439－1、439－2及439－3)及驗證電壓位準(例如VR01、VR00及VR10)對於該等資料胞元及參考胞元而言是相同的。例如，若對於資料胞元而言，該目標Vt位準439－1是0.7V且該相對應的驗證位準VR01是0.5V，那麼，相同的值被用 以規劃該等參考胞元。
第4圖還說明讀取參考電壓，該等讀取參考電壓被用以決定該等記憶體胞元(例如資料胞元及參考胞元)已經被規劃至該四種目標狀態中的哪種狀態。該等讀取參考電壓位準RD01、RD00及RD10分別是被用以讀取“01”、“00”及“10”儲存狀態之參考電壓。該等讀取參考電壓是將正在被讀取的每一記憶體胞元之Vt與其相比較之電壓。在各種實施例中，該等讀取參考電壓可粗略地位於電壓分佈430、432、434及436之相鄰電壓分佈的中間處。例如，RD01可約為0.1V，RD00可約為1.0V，且RD10可約為1.9V。
一規劃驗證位準與一相對應的讀取參考位準之間的差在此可稱為一讀取邊界(margin)。第4圖中說明的分佈包括讀取邊界431、433－1、433－2、435－1及435－2。若該Vt位準移動到該參考讀取位準RD00之下以致該Vt位準不在讀取邊界433－2之內，則打算被規劃至該“00”狀態之一記憶體胞元可轉變(例如由於干擾機制而偏移)至一錯誤的資料狀態。在此範例中，該記憶體胞元將被讀取為處於一錯誤狀態(例如該“01”狀態)中。相似地，若該臨限位準轉變(例如偏移)至參考讀取位準RD10之上的話，該“00”胞元將以一錯誤資料狀態(例如，該“10”狀態)被讀取。
如閱讀者將了解的，較窄的讀取邊界可增加錯誤位元的可能性，因為相對小的Vt位準偏移可導致該Vt位準橫越一參考讀取位準，從一正確狀態偏移到一錯誤狀態。各種資料降級機制可導致此類Vt位準偏移。一些這樣的資料降 級機制可能是系統性的，例如，他們可在一致的基礎上及/或以一致的方式影響已規劃胞元之該等Vt位準。
如在此所描述的，本揭露之各種實施例可增加資料擷取可靠性，藉由包括與非依電性多位準記憶體胞元之一陣列中每一列的資料胞元交錯的參考胞元。在一些實施例中，被耦接到一選定字組線(例如列)的多個資料胞元(例如第3圖中所示的312－1至312－D)及交錯的參考胞元(例如第3圖中所示的322－1至322－R)同時被規劃至對應於一特定目標狀態的同一目標Vt位準。在此等實施例中，一參考狀態可根據對該等參考胞元(例如322－1至322－R)的一資料讀取來決定。在各種實施例中，該參考狀態基於由一資料校正元件(例如第1圖中所示控制器166之校正元件118)所執行的一平均演算法。在此等實施例中，對該等已規劃的資料胞元(例如312－1至312－D)執行的資料讀取操作可同時對該等已規劃的參考胞元(例如322－1至322－R)執行，且如果決定出該參考狀態是該目標狀態以外的一狀態的話，該資料校正元件可將讀取自該等資料胞元的該狀態變為正確的狀態，例如，該等資料胞元及參考胞元被規劃至的該目標狀態。
第5圖說明根據本揭露之一實施例的一干擾機制前後的一目標Vt分佈以及一資料校正操作之後的該Vt分佈的一圖式。在第5圖中說明的圖式中，Vt分佈525－1表示已經被規劃至對應於一特定目標狀態(例如“10”、“00”及“01”等)的目標Vt位準Vt1的一選定列(例如第3圖中所描述的ROW－0至ROW－N)的資料胞元(例如第3圖中所描述的312－1至 312－D)之Vt位準的一分佈。在第5圖之圖式中，Vt分佈525－2表示在該等資料胞元經歷一個或更多個資料降級機制(例如，規劃干擾、讀取干擾、電荷流失等)之後的分佈525－1。如第5圖中所示，該一個或多個資料降級機制導致一偏移(例如在此範例中是一增加)以及Vt分佈525－1的一擴大，使得Vt分佈525－2被居中於一增加的Vt位準，例如如圖所示的Vt2。
對該等資料胞元(例如分佈525－2的資料胞元)執行一資料讀取操作可導致資料擷取不可靠及/或資料錯誤。如第4圖中所描述的，一胞元之該Vt位準可能在與一特定目標狀態(例如，如第4圖中所示的表示狀態“00”的分佈434)相關聯之一讀取邊界(例如，讀取邊界433－2)的附近或外面。在第5圖之該範例中，該已偏移的位準Vt2可能在與對應於該目標位準Vt1的該目標狀態相關聯的一讀取邊界附近或外面。照這樣，對該等受干擾的資料胞元之資料讀取可導致一錯誤的結果，例如，該資料胞元所儲存的一個或更多個位元可能是一邏輯“0”而不是一邏輯“1”或反之亦然。
如結合第3圖所描述的，記憶體胞元之一給定列的該等資料胞元(例如312－1至312－D)具有多個與其交錯的相關參考胞元(例如322－1至322－R)。如這裏所描述的，與一組資料胞元相關聯的該等交錯參考胞元可包括多個參考胞元批次(例如一批參考胞元用於每一目標Vt位準/狀態)，當該相關組資料胞元中的資料胞元(例如312－1至312－D)被規劃至一特定目標Vt位準/狀態時，每一批次被規劃至該特定目標Vt位準。
照這樣，在第5圖說明的實施例中，當分佈525－1的該等資料胞元被規劃至Vt1時，與被規劃至目標位準Vt1的該等資料胞元交錯的一批參考胞元被規劃至目標位準Vt1。同樣地，因為該等參考胞元與同一列上的該等資料胞元交錯，且被與對應的資料胞元局部化，所以被規劃至Vt1的該等參考胞元也經歷與被規劃至Vt1的該等資料胞元相同及/或相似的規劃干擾機制、電荷流失機制、溫度影響及/或其他資料降級機制。照這樣，被規劃至Vt1的該批參考胞元中的該等胞元可經歷與該等資料胞元相同或相似的Vt位準偏移量，例如，由於該等降級影響，該批次中的該等參考胞元之該等Vt位準可從Vt1偏移至Vt2。
在這裏所描述的各種實施例中，一資料校正及擷取元件(例如第1圖所示控制器166的元件118)可對被規劃至目標Vt位準Vt1的該批參考胞元執行一平均演算法，且可根據對該批參考胞元的該平均，來校正被規劃至Vt1的該等資料胞元之該等Vt位準。換言之，如第5圖中所示，該校正元件(例如第1圖中所示的118)可根據對該等參考胞元的該平均來校正該等資料胞元的該等Vt位準，以使該等資料胞元的該等受干擾的Vt位準(例如分佈525－2)被移回至Vt1，如分佈538所示。
在一些實施例中，該平均演算法可包括藉由決定由每一批次中的該等受讀取之參考胞元所表示的一最一般邏輯狀態來決定表示該特定邏輯狀態以外的一邏輯狀態的那些批次的參考胞元。例如，若該批參考胞元由10個參考胞元 組成且若對一邏輯頁面的資料讀取產生以下結果：該等胞元中的7個胞元具有一邏輯“1”值，而另外3個胞元具有一邏輯“0”值，那麼，與此特定的邏輯頁面相關聯的該平均值(例如最一般邏輯狀態)將為1。
如上所述，一批參考胞元可包括多個參考胞元(例如4、10、20、64、128或200個)。在一些實施例中，每一批次包括至少四個參考胞元，而本發明未被限制於每批有一特定數目之參考胞元。在各種實施例中，一資料讀取操作被執行，以決定該批次中該等參考胞元的該等Vt位準。對該等參考胞元的該等Vt位準之一平均可被執行，且該已決定的平均Vt位準可被與該批參考胞元被規劃至的該目標Vt位準相比較(例如，在此範例中，該批次的該已決定的平均Vt位準將被與Vt1相比較)，以決定偏離該目標Vt位準(例如，在第5圖之範例中，偏離Vt1)的一平均Vt偏移量。在此等實施例中，該資料校正元件可根據該已決定的偏移量來調整被規劃至該目標Vt位準(例如Vt1)之資料胞元的該等Vt位準。例如，在第5圖中說明的實施例中，該已決定的平均偏移量被用以將該等資料胞元的該等Vt位準從分佈525－2偏移至分佈538。調整該等資料胞元的該等Vt位準(例如校正由於各種干擾機制所導致的該Vt偏移)可增加資料擷取可靠性。
在一些實施例中，受讀取之該批參考胞元的該已決定的平均Vt位準可對應於一參考狀態，該參考狀態可以是或可以不是該批次之參考胞元被規劃至的該目標狀態。換言 之，受讀取之該批次的該已決定的平均Vt位準可對應於該目標邏輯狀態之外的一邏輯狀態。例如，若該目標狀態是“1101”且該等受讀取之參考胞元的該平均Vt位準在與“1101”相關聯之一讀取邊界之內的話，那麼，該參考狀態將為“1101”。在各種實施例中，若該批參考胞元的該已決定的參考狀態是該目標狀態以外的一狀態(例如“1100”)的話，那麼，該資料校正元件可根據該參考狀態來改變/校正儲存在資料胞元中的該資料。
例如，若該資料校正元件根據一資料讀取操作而決定出該批參考胞元之該平均Vt位準對應於該“1100”資料狀態的話，那麼，儲存在當該批參考胞元被規劃至該“1101”狀態時被規劃至該“1101”狀態的該等資料胞元中的該資料，將從該“1100”狀態被變為/校正為該正確的狀態(例如該“1101”目標規劃狀態)。由於與該等資料胞元交錯的該批參考胞元經歷與該等資料胞元相同的系統性資料降級機制，對被規劃至該目標“1101”資料狀態的該等資料胞元及該批參考胞元的資料讀取將產生資料“1100”。因此，根據對該等受讀取之參考胞元執行的該平均，被讀取為儲存資料“1100”(例如該錯誤資料狀態)的該等資料胞元之資料狀態可從“1100”被變為/校正為“1101”(例如該正確資料狀態)。
實施例未被限制於上述範例。例如，在各種實施例中，該等參考胞元可被規劃至不同於該目標資料Vt位準(例如不同於該等資料胞元被規劃至的該目標狀態)的一目標參考Vt位準(例如一目標參考狀態)。在此等實施例中，根據該 已決定的參考狀態及對應於該目標參考Vt位準的該目標參考狀態之間的一差異，讀取自一資料胞元的一狀態可被變為一適當的狀態。例如，若決定出與受讀取之一批參考胞元相關聯之一Vt偏移量大於一臨限邊界(例如20mV或50mV)的話，那麼，讀取自該資料胞元的該狀態可被變為一正確狀態，例如，變為該資料胞元被規劃至的該目標資料狀態。
一讀取操作可同時對一組資料胞元(例如第1圖中所示的一區段的胞元121)及與其相關聯的該等多批參考胞元(例如，每一批對應於一不同的特定目標Vt位準/狀態的多批參考胞元)執行。同時讀取該組資料胞元及與其交錯的相關參考胞元，可保證該等資料胞元及參考胞元經歷相同或相似的資料干擾條件。
第6圖說明與目標Vt位準相比，被干擾之後的資料胞元及交錯的參考胞元的Vt分佈的一圖式600。第6圖還顯示根據本揭露之一實施例被調整之後的該等資料胞元的Vt分佈。第6圖之圖式600中說明的圖形655－1、655－2及665描述對應於目標規劃狀態的目標Vt位準639－0至639－7。雖然八個目標Vt位準/狀態被顯示於第6圖中(例如對於3－位元MLC而言)，但實施例未被限制於一特定數目的目標Vt位準/狀態。
如第6圖中所示，圖形655－1說明與目標Vt位準639－0至639－7(例如目標規劃狀態)有關的干擾前資料胞元657－1的Vt分佈及干擾後資料胞元659－1的Vt分佈。干擾前分佈657－1表示，資料胞元被規劃至一特定目標Vt位準639－0至639－7之後且經歷由一個或更多個干擾機制(例如，在可改變已規 劃的非依電性多位準記憶體胞元之Vt位準的各種其他系統的及/或瞬時的干擾機制中，規劃干擾、讀取干擾及/或電荷流失)所導致的Vt位準偏移之前的Vt位準。干擾後分佈659－1表示，因該一個或更多個干擾機制而已經被偏移了的資料胞元的Vt位準。
圖形655－2說明與目標Vt位準639－0至639－7有關的干擾前參考胞元657－2的Vt分佈及干擾後參考胞元659－2的Vt分佈。干擾前分佈657－2表示，資料胞元被規劃至一特定目標Vt位準639－0至639－7之後且經歷由一個或更多個干擾機制所導致的Vt位準偏移之前的Vt位準。干擾後分佈659－2表示，因該一個或更多個干擾機制而已經被偏移了的資料胞元的Vt位準。
在第6圖中，圖形655－1、655－2及665中說明的該等目標Vt位準639－0至639－7是相同的電壓位準。圖形655－2中表示的參考胞元可與圖形655－1及665中表示的資料胞元交錯，例如，如結合第3圖所說明及描述的。如第6圖中所示，干擾後Vt分佈659－1及659－2被偏移相同的量，該等交錯的參考胞元經歷與該等資料胞元相同或相似的干擾條件可導致此結果。
如本文上面所述，該等交錯的參考胞元可包括多批參考胞元，且每批可對應於一不同的特定目標Vt位準(例如，639－0至639－7)。每一批次中的該等胞元在一個或更多個資料胞元被規劃至該特定Vt位準的同時，以與其相同的方式被規劃至此特定目標Vt位準。例如，若該等記憶體胞元是 具有三個與其相關聯之邏輯頁面的3－位元MLC的話，那麼，一選定列上的該等參考胞元及資料胞元的該等邏輯頁面在同一時間被規劃。換言之，被規劃至“101”的一參考胞元的一上層頁面與被規劃至“101”的一批參考胞元中的參考胞元的該等上層頁面同時被規劃。
圖形665說明與目標Vt位準639－0至639－7有關的補償前資料胞元667的Vt分佈及補償後資料胞元669的Vt分佈。補償前分佈667表示，經歷一個或更多個干擾機制之後且經由資料校正元件618(例如第1圖之元件118)所執行的一資料校正及擷取方法而被調整/改變之前的資料胞元的Vt位準。
如上所述，該資料校正元件618可對該等干擾後參考胞元659－2執行一平均。例如，與一批受干擾之參考胞元659－2相關聯之一平均Vt位準可被決定。該已決定的平均Vt位準可被與該批次被規劃至的該已知的特定目標Vt位準(例如639－0至639－7)相比較。該比較可產生一已決定的Vt位準偏移量，其可被用以調整被規劃至同一特定目標Vt位準的資料胞元657－1的該等Vt位準。
例如，若對被規劃至該“101”狀態的干擾後參考胞元659－2執行的一平均，產生偏離對應於該“101”狀態之目標Vt位準的一100mV的平均Vt位準增加的話，那麼，該資料校正元件618可調整(例如，在此範例中，減少100mV)被規劃至該“101”狀態的資料胞元(例如，經歷與被規劃至該“101”狀態的該等交錯的參考胞元相同的干擾條件的該等資料胞元)的Vt位準。如圖形665中所示，該資料校正元件 618已經藉由減少該等資料胞元的Vt位準而調整了被規劃至目標Vt位準639－0的資料胞元(例如補償前分佈667中的資料胞元)的Vt位準，以使對應於目標Vt位準639－0的補償後分佈669較接近該目標位準639－0。
第7圖說明一種用於藉由使用與資料胞元交錯的參考胞元來補償各種系統的及/或瞬時的資料降級機制的非依電性多位準記憶體胞元資料擷取可靠性之方法700的一實施例。在方塊710，方法700包括下列步驟：將被耦接到一選定字組線的多個資料胞元中的至少一個資料胞元規劃至對應於一目標狀態的一目標資料臨限電壓(Vt)位準。在方塊720，方法700包括下列步驟：將被耦接到該選定字組線的多個參考胞元中的至少一個參考胞元規劃至一目標參考Vt位準。在各種實施例中，該等參考胞元與該等資料胞元交錯。在各種實施例中，一給定列/字組線的該等資料胞元及該等交錯的參考胞元同時被規劃。
在各種實施例中，該等資料胞元及交錯的參考胞元可被規劃至同一目標Vt位準，例如，該目標資料Vt位準可與該目標參考Vt位準相同。然而，實施例未被如此限制。例如，在一些實施例中，該目標資料Vt位準可與該目標參考Vt位準不同。在此類實施例中，根據一已決定的參考狀態與對應於該目標參考Vt位準的一目標參考狀態之間的一差異，將讀取自該等資料胞元中的一狀態變成一適當的狀態。
在各種實施例中，該等交錯的參考胞元可包括多個批次，且每一批次可與一不同的特定目標Vt位準/目標狀態相 關聯。在某些實施例中，例如，與一目標狀態相關聯的每批參考胞元包括至少四個參考胞元。在此等實施例中，每批參考胞元中包括至少四個參考胞元可提供與該批次之一已決定的平均Vt偏移量相關聯的一適當的精確度。在各種實施例中，讀取該等資料胞元的讀取條件對於一組資料胞元及對於一對應批次的交錯的參考胞元而言是相同的。在一些實施例中，對應於該等目標狀態的該等讀取參考電壓對於該等資料胞元及交錯的參考胞元而言是相同的。
在方塊730，方法700包括下列步驟：根據對該至少一個參考胞元的一資料讀取來決定一參考狀態。在各種實施例中，根據對該至少一個參考胞元的該資料讀取來決定該參考狀態之步驟包括，決定與該等參考胞元相關聯的偏離該目標Vt位準的一Vt偏移量，及決定該Vt偏移量是否足以使得該已偏移的Vt位準對應於該目標狀態以外的一狀態。在一些實施例中，該Vt偏移量是一組(例如，一批)參考胞元的一平均Vt偏移量，其中該組參考胞元中的每一個被規劃至同一目標Vt位準。該Vt偏移量可發生在該等資料胞元及參考胞元被規劃之後，且一個或更多個資料降級機制(諸如，規劃干擾、讀取干擾、電荷流失等)可導致該Vt偏移量。在各種實施例中，該平均可僅對一批次中的該等參考胞元的一小部分，例如統計上數目可觀的參考胞元執行。例如，一批次中被決定出所具有的一相關Vt偏移與該批次中其他參考胞元的一相關Vt偏移相差一臨限量(例如，25mV或50mV)以上的參考胞元在對該批次決定一平均Vt偏移量時 可不被考慮。在一些實施例中，決定該Vt偏移量包括使用一統計方法來決定該等交錯的參考胞元的一總偏移。
在各種實施例中，對一選定字組線上的一組資料胞元的讀取在該選定字組線上相對應的交錯的參考胞元被讀取的同時被執行。被用以執行該等參考胞元之資料讀取的讀取參考電壓可以與被用以讀取該等資料胞元的讀取參考電壓相同。然而，實施例未被如此限制。換言之，在一些實施例中，該資料胞元及相關參考胞元可在不同的時間被讀取，且/或不同的讀取參考電壓可被用以讀取該等資料胞元。
在方塊740，方法700包括下列步驟：根據該至少一個參考胞元的一變化來改變讀取自該至少一個資料胞元中的一狀態。在各種實施例中，改變讀取自該至少一個資料胞元中的該狀態之步驟包括，若決定出該參考狀態是該目標狀態之外的一狀態的話，將讀取自該等資料胞元的該狀態變為該目標狀態。如本文上面所描述的，由於系統性干擾條件，若該已決定的參考狀態(例如根據對一批受讀取之參考胞元執行的一平均)是該目標狀態以外的一狀態的話(例如一錯誤狀態)，那麼，對被規劃至此目標狀態的資料胞元執行的讀取也將可能產生一錯誤狀態。在本揭露的各種實施例中，一資料校正及擷取元件(例如第6圖中所示元件618)可執行對該等參考胞元的平均，且可據此調整該等資料胞元的Vt位準及/或改變該等資料胞元的讀取資料狀態。換言之，根據對該等相關參考胞元執行的平均，被規劃至該目標狀態且被讀取為儲存錯誤的資料的該等資料胞元可被校正。
第8圖是根據本揭露之一實施例的具有至少一個記憶體裝置820的一電子記憶體系統800的一功能方塊圖。記憶體系統800包括被耦接到一非依電性記憶體裝置820之一處理器810，該非依電性記憶體裝置820包括如本文上面所述的非依電性多位準資料胞元及交錯的非依電性多位準參考胞元之一記憶體陣列830。該記憶體系統800可包括獨立的積體電路，或者該處理器810及該記憶體裝置820二者可在同一積體電路上。該處理器810可以是一微處理器或一些其他類型的控制電路，諸如，一特定應用積體電路(ASIC)。該處理器810可以是一外部主機裝置(例如，一數位相機、數位錄影及播放裝置、PDA、個人電腦、記憶卡讀卡器、介面集線器等)的一處理器。
為了清楚，該電子記憶體系統800已經被簡單化，以集中於與本揭露尤其相關的特徵上。該記憶體裝置820包括非依電性多位準記憶體胞元之一陣列830，其等可以是具有一NAND架構之浮閘快閃記憶體胞元。每列記憶體胞元之該等控制閘被與一字組線耦接，而該等記憶體胞元之該等汲極區被耦接到位元線。該等記憶體胞元之該等源極區被耦接到源極線，與第2圖中已經說明過的一樣。如該技藝中具有通常知識者將了解的，該等記憶體胞元與該等位元線及源極線的連接方式依該陣列是否是一NAND架構、一NOR架構及AND架構或者一些其他記憶體陣列架構而定。
第8圖之實施例包括用以閂鎖經由I/O連接862透過I/O電路860提供的位址信號之位址電路840。位址信號由一列 解碼器844及一行解碼器846接收並解碼，以存取該記憶體陣列830。根據本揭露，該技藝中具有通常知識者將了解，位址輸入連接的數目依該記憶體陣列830之密度及架構而定，且位址的數目隨記憶體胞元的數目的增加及記憶體方塊與陣列的數目的增加而增加。
非依電性胞元之記憶體陣列830可包括以該技藝中具有通常知識者所習知的各種方式來規劃並讀取的非依電性多位準記憶體胞元。例如，該記憶體裝置820可藉由使用感測/緩衝電路感測該等記憶體陣列行中的電壓及/或電流變化來讀取該記憶體陣列830中的資料，在此實施例中，該感測/緩衝電路可以是讀取/閂鎖電路850。該讀取/閂鎖電路850可被耦接以讀取並閂鎖該記憶體陣列830的一列或一區段的資料。I/O電路860被包括用於透過該等I/O連接862與該處理器810進行雙向資料連接。寫入電路855被包括用以將資料寫入該記憶體陣列830。
控制電路870解碼由控制連接872提供的來自該處理器810的信號。此等信號可包括被用以控制對該記憶體陣列830之操作的晶片信號、寫入致能信號及位址閂鎖信號，其中該等操作包括資料讀取、資料寫入及資料抹除操作。在各種實施例中，該控制電路870負責執行來自該處理器810的用以執行本揭露之該等操作實施例之指令。該控制電路870可以是一狀態機、一定序器或一些其他類型的控制器。
該控制電路可包括資料校正及擷取電路(例如第1圖之資料校正電路118)，其可執行用以執行各種根據對與資料 胞元交錯的參考胞元執行的一平均來校正受讀取之資料胞元的資料擷取及校正方法之指令。該技藝中具有通常知識者將了解，附加的電路及控制信號可被提供，及第8圖之記憶體裝置細節已經被減少以利於方便說明。
第9圖是根據本揭露之一實施例的具有至少一個記憶體裝置的一記憶體模組的一功能方塊圖。記憶體模組900以一記憶卡被說明，儘管參考記憶體模組900所討論的概念可應用於其他類型的可移除或可攜式記憶體(例如USB快閃裝置)且打算被包括於這裏所使用的“記憶體模組”之範圍內。另外，雖然一示範性形狀因數(form factor)被描述於第9圖中，但這些概念同樣可應用於其他形狀因數。
在一些實施例中，記憶體模組900可包括用以封閉一個或更多個記憶體裝置910的一外殼905(如圖中所描述的)，然而，這樣一外殼對於所有裝置或裝置應用而言不是必要的。至少一個記憶體裝置910包括依據這裏所描述之實施例而被規劃的非依電性多位準記憶體胞元之一陣列。如果存在，則該外殼905包括一個或更多個用以與一主機裝置通訊之連接點915。主機裝置之範例包括數位相機、數位錄影及播放裝置、PDA、個人電腦、記憶卡讀卡器、介面集線器及類似物。對於一些實施例而言，該等連接點915是一標準化介面形式。例如，在使用一USB快閃驅動機的情況下，該等連接點915可能是一USB A類公(USB Type－A male)連接器形式。對於一些實施例而言，該等連接點915是一半專屬(semi proprietary)介面形式，諸如，可在SanDisk公司授 權的CompactFlashTM 記憶卡、Sony公司授權的Memory StickTM 記憶卡、Toshiba公司授權的SD Secure DigitalTM 記憶卡及類似物中找到的。然而，一般來說，連接點915提供用於該記憶體模組900與具有與該等連接點915相容的接受器的一主機之間傳遞控制、位址及/或資料信號的一介面。
該記憶體模組900可以可取捨地包括附加電路920，其可以是一個或更多個積體電路及/或離散的元件。對於一些實施例而言，該附加電路920可包括用以控制橫跨多個記憶體裝置910的存取及/或用以在一外部主機與一記憶體裝置910之間提供一轉換層的一記憶體控制器。例如，在該等連接點915與到達該一個或更多個記憶體裝置910的多個910連接之間可能沒有一個一對一的對應。因此，一記憶體控制器可選擇性地耦接一記憶體裝置910之一I/O連接(第9圖中未顯示)，以在適當的時間於適當的I/O連接處接收適當的信號，或者在適當的時間於適當的連接點915處提供適當的信號。相似地，一主機與該記憶體模組900之間的通訊協定可以與存取一記憶體裝置910所需的通訊協定不同。那麼，一記憶體控制器可將接收自一主機的命令序列轉換為適當的命令序列，以實現所希望的對該記憶體裝置910的存取。除了改變命令序列之外，此轉換還可進一步地包括改變信號電壓位準。
該附加電路920可進一步地包括與控制一記憶體裝置910無關的功能，諸如，可由一ASIC執行的邏輯功能。同樣地，該附加電路920可包括用以限制讀取或寫入存取該記憶 體模組900的電路，諸如密碼保護、生物統計或類似物。該附加電路920可包括用以指示該記憶體模組900之一狀態的電路。例如，該附加電路920可包括用以決定電力是否正在被供應給該記憶體模組900及該記憶體模組900是否正在被存取，及用以顯示其狀態的一指示的功能，諸如，當正在被供電時為一穩定光源，而當正在被存取時為一閃爍光源。該附加電路920可進一步包括被動裝置，諸如，用以幫助調整該記憶體模組900內電力需要的去耦電容器。
結論
本揭露之實施例提供用於具有參考胞元之資料讀取功能的非依電性多位準記憶體胞元資料擷取的方法、裝置、模組及系統。實施例使用與資料胞元交錯的參考胞元來補償各種系統的及/或瞬時的資料降級機制已經被描述。一種方法實施例包括下列步驟：將被耦接到一選定字組線的多個資料胞元中的至少一個資料胞元規劃至對應於一目標狀態的一目標資料臨限電壓(Vt)位準；將被耦接到該選定字組線的多個參考胞元中的至少一個參考胞元規劃至一目標參考Vt位準，該等參考胞元與該等資料胞元交錯；根據該至少一個參考胞元的一資料讀取來決定一參考狀態；以及根據該至少一個參考胞元的一變化來改變讀取自該至少一個資料胞元中的一狀態。
雖然特定的實施例已經被說明並被描述於此，但該技藝中具有通常知識者將了解，被計畫以實現相同結果的安排可代替所示特定的實施例。此揭露打算涵蓋本揭露之各 種實施例的改作(adaptation)或變化。要知道，上面的描述是以說明的方式，而非限制的方式。在檢閱上文描述之後，上述實施例之組合及未特定地被描述與此的其他實施例對於該技藝中具有通常知識者而言將是清楚的。本揭露之各種實施例的範圍包括上述結構及方法被使用於其中的其他應用。因此，本揭露之各種實施例的範圍應參考附加申請專利範圍以及此申請專利範圍有權享有的等效物之全部範圍來決定。
在前面的實施方式中，為了達到簡化本揭露之目的，各種特徵被聚集於一單一實施例中。這種揭露方法不應被解讀為反映下述意圖：本揭露之該等揭露的實施例必須使用多於每一申請專利範圍中所明確列舉的特微。而是如下述申請專利範圍反映的，發明的標的在於少於一單一揭露的實施例的所有特徵。因此，下述申請專利範圍在此被併入至該實施方式中，其中每一申請專利範圍本身就是一獨立的實施例。
100‧‧‧電子系統、系統、記憶體子系統
104‧‧‧記憶體裝置、NAND快閃記憶體裝置
106‧‧‧介面
108‧‧‧記憶體陣列
110‧‧‧嵌入式處理器、控制狀態機
116－0、116－1‧‧‧記憶體方塊、方塊
118‧‧‧資料校正及擷取元件、資料校正元件
120‧‧‧實體列、列
121‧‧‧邏輯區段
122‧‧‧介面
166‧‧‧控制器
200‧‧‧記憶體陣列
205－1~205－N‧‧‧字組線、列
207－1~207－M‧‧‧位元線、局部位元線
209－1~209－M‧‧‧NAND串
211－1~211－N‧‧‧非依電性記憶體胞元
213‧‧‧場效電晶體(FET)、源極選擇閘
215‧‧‧汲極選擇線
217‧‧‧源極選擇線
219‧‧‧FET、汲極選擇閘
221－1‧‧‧汲極連接點
223‧‧‧共用源極線
312－1~312－D、314－1~314－D‧‧‧資料胞元
322－1~322－R、324－1~324－R‧‧‧參考胞元
430、432、434、436‧‧‧目標Vt分佈
431、433－1、433－2、435－1、435－2‧‧‧讀取邊界
439－0~439－3‧‧‧目標Vt位準
525－1‧‧‧Vt分佈
525－2‧‧‧Vt分佈
538‧‧‧分佈
600‧‧‧圖式
618‧‧‧校正元件
639－0~639－7‧‧‧目標Vt位準
655－1、655－2、665‧‧‧圖形
657－1‧‧‧干擾前資料胞元、干擾前分佈
657－2‧‧‧干擾前參考胞元、干擾前分佈
659－1‧‧‧干擾後資料胞元、干擾後分佈
659－2‧‧‧干擾後參考胞元、干擾後分佈
667‧‧‧補償前資料胞元、補償前分佈
669‧‧‧補償後資料胞元、補償後分佈
700‧‧‧方法
710~740‧‧‧方塊
800‧‧‧電子記憶體系統、記憶體系統
810‧‧‧處理器
820‧‧‧記憶體裝置、非依電性記憶體裝置
830‧‧‧記憶體陣列
840‧‧‧位址電路
844‧‧‧列解碼器
846‧‧‧行解碼器
850‧‧‧讀取/閂鎖電路
855‧‧‧寫入電路
860‧‧‧I/O電路
862‧‧‧I/O連接
870‧‧‧控制電路
872‧‧‧控制連接
900‧‧‧記憶體模組
905‧‧‧外殼
910‧‧‧記憶體裝置
915‧‧‧連接點
920‧‧‧附加電路
第1圖是根據本揭露之一實施例的具有一記憶體裝置的一電子系統的方塊圖。
第2圖是可以與根據本揭露之實施例一起使用的一非依電性記憶體陣列的一部分的示意圖。
第3圖是根據本揭露之一實施例的具有與資料胞元交錯的參考胞元的一非依電性記憶體胞元陣列的一部分的示意圖。
第4圖說明根據本揭露之一實施例的目標Vt分佈的一圖式。
第5圖說明根據本揭露之一實施例的一干擾機制前後的一目標Vt分佈以及一資料校正操作之後的該Vt分佈的一圖式。
第6圖說明與目標Vt位準相比，被干擾之後的資料胞元及交錯的參考胞元的Vt分佈，以及根據本揭露之一實施例被調整之後的該等資料胞元的Vt分佈的一圖式。
第7圖說明一種用於具有參考胞元資料讀取功能的非依電性多位準記憶體胞元的方法的一實施例。
第8圖是根據本揭露之一實施例的具有至少一記憶體裝置的一電子記憶體系統的一功能方塊圖。
第9圖是根據本揭露之一實施例的具有至少一記憶體裝置的一記憶體模組的一功能方塊圖。
700‧‧‧方法
710~740‧‧‧方塊

Claims (35)

  1. 一種用於操作非依電性多位準記憶體胞元之一陣列的方法，其包含下列步驟：將耦接到一選定字組線的多個資料胞元中的至少一個資料胞元規劃至對應於一目標狀態的一目標資料臨限電壓(Vt)位準；將耦接到該選定字組線的多個參考胞元中的至少一個參考胞元規劃至一目標參考Vt位準，該等參考胞元與該等資料胞元在一相同字組線上交錯；根據該至少一個參考胞元的一資料讀取來決定一參考狀態；及根據該至少一個參考胞元的一變化來改變讀取自該至少一個資料胞元中的一狀態。
  2. 如申請專利範圍第1項所述之方法，其中該方法包括，將該至少一個資料胞元及該至少一個交錯的參考胞元規劃至同一目標Vt位準。
  3. 如申請專利範圍第1項所述之方法，其中該方法包括，根據該已決定的參考狀態及對應於該目標參考Vt位準的一目標參考狀態之間的一差異，來將讀取自該至少一個資料胞元的該狀態變為一適當的狀態。
  4. 如申請專利範圍第1項所述之方法，其中該方法包括，同時地將該至少一個資料胞元規劃至該目標資料Vt位準並將該至少一個交錯的參考胞元規劃至該目標參考Vt位準。
  5. 如申請專利範圍第4項所述之方法，其中該方法包括下列步驟：將該等參考胞元與多個不同的目標Vt位準中的一特定目標Vt位準相關聯，每一Vt位準對應於一不同的目標狀態；及將該至少一個資料胞元及該至少一個交錯的參考胞元都規劃至該特定目標Vt位準。
  6. 如申請專利範圍第1項所述之方法，其中該方法包括，於該至少一個資料胞元之該狀態被讀取的同時，執行對該至少一個參考胞元的該資料讀取。
  7. 如申請專利範圍第1項所述之方法，其中該方法包括，於與該至少一個資料胞元之該狀態被讀取的時間不同的時間，執行對該至少一個參考胞元的該資料讀取。
  8. 如申請專利範圍第6項所述之方法，其中該方法包括，對讀取該至少一個資料胞元與該至少一個交錯的參考胞元使用相同的讀取條件。
  9. 如申請專利範圍第1項所述之方法，其中根據該至少一個參考胞元的該資料讀取來決定該參考狀態之步驟包括：決定與該至少一個參考胞元相關聯的偏離該目標參考Vt位準的一Vt偏移量；及決定該Vt偏移量是否足以使得該已偏移的Vt位準對應於該目標狀態以外的一狀態。
  10. 如申請專利範圍第9項所述之方法，其中，決定該Vt偏移量之步驟包括使用一統計方法來決定該等交錯的參 考胞元的一總偏移。
  11. 一種用以操作非依電性多位準記憶體胞元之一陣列之方法，其包含下列步驟：將耦接到一選定字組線的多個資料胞元規劃至對應於一目標狀態的一目標臨限電壓(Vt)位準，同時，將耦接到該相同選定字組線的一批參考胞元規劃至該目標Vt位準；之後，決定與已規劃的該批參考胞元相關聯的偏離該目標Vt位準的一Vt偏移量；執行一讀取操作，以決定該等資料胞元所表示的該狀態；及根據該已決定的Vt偏移量來改變該等資料胞元所表示的該狀態。
  12. 如申請專利範圍第11項所述之方法，其中該方法包括，決定偏離該目標Vt位準的該Vt偏移量改變該批次的該Vt位準足以使得該已改變的Vt位準對應於該目標狀態以外的一狀態。
  13. 如申請專利範圍第12項所述之方法，其中該方法包括，校正該等資料胞元所表示的該已決定的狀態，以使該等資料胞元所表示的該狀態匹配該目標狀態。
  14. 如申請專利範圍第11項所述之方法，其中決定該Vt偏移量之步驟包括，決定與該批參考胞元中統計上數目可觀的參考胞元相關聯的一平均Vt偏移。
  15. 如申請專利範圍第11項所述之方法，其中該方法包括， 將多數個不同的目標Vt位準與對應數目個相應的目標狀態相關聯，且其中該等目標Vt位準對於該批參考胞元及該等資料胞元而言是相同的。
  16. 如申請專利範圍第11項所述之方法，其中該方法包括，執行該讀取操作以決定該等資料胞元所表示的該狀態，同時，執行一讀取操作以決定該批參考胞元所表示的該狀態。
  17. 如申請專利範圍第16項所述之方法，其中該方法包括，藉由使用對於該等資料胞元及該等參考胞元而言相同的讀取條件來執行對該等資料胞元及該等參考胞元的該等讀取操作。
  18. 如申請專利範圍第11項所述之方法，其中該方法包括下列步驟：將該等資料胞元規劃至多個不同的Vt位準，各該Vt位準對應於一不同的目標狀態；及規劃耦接到該選定字組線的多個不同批次的參考胞元，每一批參考胞元被規劃至該等不同的Vt位準中的一不同的Vt位準，各該Vt位準對應於該不同的目標狀態。
  19. 一種用以操作非依電性多位準記憶體胞元之一反及(NAND)陣列之方法，其包含下列步驟：規劃耦接到一選定字組線的多組資料胞元，每一組具有與其在一相同字組線上交錯的相關數目個批次的參考胞元，該等批次與該相應組同時被規劃及讀取，其中該等資料胞元與該等參考胞元具有相對應於相同的 目標狀態的相同的目標臨限電壓(Vt)位準；對一特定組的資料胞元並對其相關批次的參考胞元執行一讀取操作，各該相關批次已經被規劃至一不同的特定目標狀態；根據該讀取操作，來決定表示該批次被規劃至的該特定目標狀態以外的一邏輯狀態的那些批次的參考胞元；及改變被規劃至該等不同的特定目標狀態之一的對應於被決定以表示該特定目標狀態以外的該邏輯狀態的一批參考胞元的該特定組中那些資料胞元所表示的邏輯狀態。
  20. 如申請專利範圍第19項所述之方法，其中改變邏輯狀態之步驟包括，將邏輯狀態從該特定目標狀態以外的該邏輯狀態變為該特定目標狀態。
  21. 如申請專利範圍第19項所述之方法，其中決定表示該特定目標狀態以外的一邏輯狀態的那些批次的參考胞元之步驟包括，決定每一批次中該等受讀取之參考胞元所表示的一最一般邏輯狀態。
  22. 如申請專利範圍第19項所述之方法，其中決定表示該特定目標狀態以外的一邏輯狀態的那些批次的參考胞元之步驟包括，決定與每一批次中該等受讀取之參考胞元相關聯的一平均Vt位準。
  23. 一種非依電性記憶體裝置，其包括：以列行排列的非依電性多位準記憶體胞元之一陣 列，其中列由字組線耦接而行由位元線耦接，該等列包括：具有相關數目個目標臨限電壓(Vt)位準之多個資料胞元，該等目標Vt位準對應於多個目標狀態；及與該等資料胞元交錯的多批參考胞元，該等參考胞元具有與該等資料胞元相同的目標Vt位準及目標狀態；及耦接到記憶體胞元之該陣列且被組配以執行包括下列步驟之一方法的控制電路：將耦接到一相同選定字組線的一組資料胞元及一相關批次的參考胞元規劃至對應於一特定目標狀態的一特定目標Vt位準；對該組資料胞元及該相關批次的參考胞元執行一資料讀取操作；根據該資料讀取操作來獲得與該批參考胞元相關聯之一參考狀態；若該參考狀態是該特定目標狀態以外的一資料狀態的話，則將該等資料胞元的該狀態變為該特定目標狀態。
  24. 如申請專利範圍第23項所述之裝置，其中根據與自該資料讀取操作決定出的該批參考胞元的該等Vt位準相關聯的一參考Vt位準，來獲得該參考狀態。
  25. 如申請專利範圍第24項所述之裝置，其中藉由將該參考Vt位準與該目標Vt位準相比較來獲得該參考狀態，且其中，該參考Vt位準是該批次中該等參考胞元的該等Vt 位準之一平均。
  26. 如申請專利範圍第23項所述之裝置，其中每一批次的參考胞元包括至少四個參考胞元。
  27. 如申請專利範圍第23項所述之裝置，其中該組資料胞元具有多個相關批次的參考胞元，每一批次對應於一不同的目標狀態，且其中相關批次的數目與不同的目標狀態的數目相同。
  28. 一種非依電性記憶體裝置，其包含：以列行排列的非依電性多位準記憶體胞元之一NAND陣列，其中列由字組線耦接而行由位元線耦接，該等列包括：多個資料胞元；及與該等資料胞元交錯的多批參考胞元，每批中的該等參考胞元具有與該等資料胞元相同的目標臨限電壓(Vt)位準及相對應的目標狀態；及耦接到記憶體胞元之該陣列且被組配以執行包括下列步驟之一方法的控制電路：將耦接到一選定字組線的一組資料胞元規劃至多個不同的目標狀態，同時將與該組相關聯且耦接至該相同選定字組線的該等多批參考胞元規劃至該等不同的目標狀態，每一已規劃的批次對應於一不同的目標狀態；讀取與該組相關聯的該等批次的參考胞元並決定與每一批次相關聯的一特定參考狀態，同時讀取該 組資料胞元並決定與每一資料胞元相關聯的一特定資料狀態；及若與一批次相關聯的該已決定的特定參考狀態不同於該批次的該等參考胞元被規劃至的一特定目標狀態的話，則改變其已決定的特定資料狀態是該特定參考狀態的資料胞元的該已決定的特定資料狀態。
  29. 如申請專利範圍第28項所述之裝置，其中每一字組線具有同時被規劃及被讀取的多個不同組的資料胞元，每一不同組具有與相應組的資料胞元交錯的對應數目個批次的參考胞元。
  30. 如申請專利範圍第29項所述之裝置，其中該組資料胞元對應於一第一頁面之資料，且其中該選定字組線包括對應於一第二頁面之資料的一第二組資料胞元。
  31. 如申請專利範圍第29項所述之裝置，其中相同的參考讀取位準被用以讀取與該組相關聯的該等批次的參考胞元及讀取該組資料胞元。
  32. 如申請專利範圍第28項所述之裝置，其中決定與和該組資料胞元相關聯的每一批次的參考胞元相關聯的該特定參考狀態之步驟包括，將各該批次之一平均讀取Vt位準與相對應於該批參考胞元被規劃至的該特定目標狀態的該目標Vt位準相比較。
  33. 如申請專利範圍第28項所述之裝置，其中每一資料胞元及每一參考胞元是能夠表示十六種不同邏輯狀態的一4-位元胞元多位準記憶體胞元。
  34. 如申請專利範圍第28項所述之裝置，其中該方法包括下列步驟：藉由使用耦接到該陣列的一資料校正電路，來改變其已決定的特定資料狀態是該特定參考狀態的資料胞元的該已決定的特定資料狀態；及將該已改變的資料狀態提供給耦接到該控制電路的一外部主機。
  35. 一種非依電性記憶體控制器，其包含：一控制電路，其被耦接到一主機介面；一記憶體裝置介面，其用於耦接到該控制器之一個或更多個非依電性記憶體裝置，其中該等非依電性記憶體裝置均包括非依電性多位準記憶體胞元之一陣列，該陣列以以列行排列，其中列由字組線耦接而行由位元線耦接，該等列包括：多個資料胞元；及與該等資料胞元交錯的多批參考胞元，該等參考胞元具有與該等資料胞元相同的目標Vt位準及相對應的目標狀態以及參考讀取電壓；其中該控制電路被組配以：將一選定組的資料胞元規劃至多個不同的目標狀態，同時將與該選定組相關聯且耦接至一相同字組線的該等多個批次規劃至該等不同的目標狀態，每一批次對應於一特定目標狀態；讀取與該選定組相關聯的該等批次的參考胞 元，同時讀取該組資料胞元；及資料校正電路，其被組配以：根據對該等批次之該讀取，決定與每批參考胞元相關聯的一特定參考狀態；及若與一批次相關聯的該特定參考狀態是該批參考胞元被規劃至的該特定目標狀態以外的一狀態的話，則將儲存在以被規劃至該特定參考狀態被讀取的資料胞元中的該資料變為該特定目標狀態。
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