KR101239690B1 - 다중―레벨 플래시 메모리를 위한 체계적 에러 정정 - Google Patents

다중―레벨 플래시 메모리를 위한 체계적 에러 정정 Download PDF

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Abstract

예시적인 실시예들에 따르면, 다중-레벨 플래시 메모리는 다중-레벨 플래시 메모리를 판독할 때 체계적 에러들의 에러 정정을 이용한다. 에러 정정은 i) 각각의 체계적 에러의 검출, ii) 체계적 에러의 메모리 내의 회로로의 피드백, 및 iii) 다중-레벨 플래시 메모리의 출력 신호에서 체계적 에러가 정정되도록 하기 위한 회로 내에서의 후속 조정을 포함한다.

Description

다중―레벨 플래시 메모리를 위한 체계적 에러 정정{SYSTEMATIC ERROR CORRECTION FOR MULTI-LEVEL FLASH MEMORY}
본 발명은 메모리 회로들에 관한 것이며, 특히, 플래시 메모리 디바이스(flash memory device)들에서의 에러 정정에 관한 것이다.
USB-포트 대량-저장 플래시 디바이스(USB-port mass-storage flash device)들, SD 카드(SD card)들, XD 카드들, 및 콤팩트 플래시 카드들과 같은, 고-밀도 플래시 메모리들은 일반적으로 플래시 메모리 내로부터 판독된 결함이 있거나 에러가 있는 비트들을 정정하기 위하여 BCH(Bose, Ray-Chaudhuri, Hocquenhem) 및 Reed-Soloman 에러 정정 코드들과 같은, 진보된 에러 보호/정정 데이터 프로세싱을 사용한다. 고-밀도 플래시 메모리는 전형적으로 약 8 기가바이트의 최대 용량으로 제한된다. 고-밀도 플래시 기술의 진화는 2개 이상의 이진 비트의 정보를 저장하는 메모리 셀들이 칩마다 더 많아지도록 하였고, 에러 정정 기술들이 더 정교해지도록 하였다.
단일-레벨 메모리 저장 셀(single-level memory storage cell; SLC)은 저장된 전하의 2개의 레벨들 중 하나로서 표현된 단일 이진 비트의 정보를 포함한다. 데이터가 플래시 메모리로부터 판독될 때, 플래시 메모리 셀 내에 저장된 전하의 량이 감지 증폭기(sense amplifier)들에 의해 검출된다. 감지 증폭기들은 통상적으로 검출된 전하 레벨에 기초하여 디지털 출력 값들을 생성하지만, 일부 감지 증폭기들은 아날로그 출력 값들을 생성할 수 있다. 도 1a는 메모리 어레이(101) 및 감지 증폭기 유닛(102)을 가지는 종래 기술의 SLC 플래시 메모리(100)를 도시한다. SLC 플래시 메모리(100)는 어드레스(address)되어 판독될 때 디지털 출력 값들을 생성한다. 메모리 어레이(101)는 특정 로우 드라이버(row driver)들(도면에 도시되지 않음)에 의해 어드레스된 SLC 플래시 셀들(103)을 포함한다. 감지 증폭기 유닛(102)은 i) 특정 SLC에 저장된 전하를 감지하는 감지 증폭기들(104), 및 ii) 감지 증폭기(104) 및 고유 컬럼 어드레스(column address) 중 대응하는 것의 출력에 기초하여 특정 이진 비트 값을 제공하는 컬럼 디코더(column decoder)(105)(또는 디지털 멀티플렉서(digital multiplexer))를 포함한다.
플래시 메모리는 단일 이진 비트(2-레벨들의 저장된 전하)를 포함하는 SLC로부터 복수의 비트들의 정보를 포함하는 다중-레벨 셀(MLC)로 진화되었다. 현재, MLC에 대한 통상적인 구현은 2개의 이진 비트들의 정보를 포함하고, 각각의 비트-쌍은 셀 내에 저장된 4개의 이용가능한 이산 전하 레벨들 중 하나로서 표현된다.
MLC의 데이터 상태를 검출하기 위한 다수의 기술들이 존재한다. 4개의 이산 레벨들 중 하나에서 2 비트의 데이터를 저장할 수 있는 MLC에 대하여, 하나의 기술은 셀 내의 4개의 가능한 전하 레벨들 중 2개의 레벨들 사이를 각각 구별할 수 있는 다수의 감지 증폭기들을 사용하는 것이다. 도 1a에 도시된 SLC 플래시 메모리와 같이, 각각의 컬럼과 연관된 단일 감지 증폭기를 갖는 대신에, 도 1b의 종래 기술의 MLC 플래시 메모리(110)에서 도시된 바와 같이, 여러 감지 증폭기들이 MLC 플래시 메모리의 각각의 컬럼과 연관된다.
MLC 플래시 메모리(110)는 MLC 메모리 어레이(111)의 MLC 플래시 셀들(113), 및 다수의 감지 증폭기(Multiple Sense Amplifier; MSA)들(114), 및 컬럼 디코더(115)를 가지는 감지 증폭기 유닛(112)을 포함한다. 표 1은 컬럼 디코더(115)에 의해 디코딩될 때 MSA가 자신의 감지 증폭기 출력 레벨들의 논리적 조합에 의해 출력 2-비트 데이터 코드(00, 01, 10, 11)를 생성하기 위하여 3개의 감지 증폭기들을 사용하는 2개의 예시적인 방법들을 도시한다.
예 감지 증폭기 구별된 전하 레벨들
1

 1 레벨 1과 레벨 2 사이
2 레벨 1과 레벨 3 사이
3 레벨 1과 레벨 4 사이
2

 1 레벨들 1+2와 레벨들 3+4사이
2 레벨 1과 레벨 2 사이
3 레벨 3과 레벨 4 사이
MLC 플래시 메모리에 대한 또 다른 기술은 시간적인 시퀀스(sequence)에서, 레벨들의 3개의 다양한 쌍들(순차적인 감지 증폭기들) 사이를 구별하는 하나의 감지 증폭기를 사용하는 것이다. 순차적인 감지 증폭기들을 사용하는 것은 일반적으로 다수의 감지 증폭기 방식보다 더 적은 영역, 예를 들면, 집적 회로(IC) 구현을 야기한다. 그러나, 감지가 반복적이기 때문에, 순차적인 감지 증폭기들을 사용하는 것은 레벨 검출에 더 긴 시간 기간이 걸린다. 종래 기술의 순차적인 감지 증폭기 MLC 플래시 메모리(120)가 도 1c에 도시되어 있다. 순차적인 감지 증폭기 MLC 플래시 메모리(120)는 MLC들(123)을 갖는 MLC 메모리 셀 어레이(121), 및 순차적인 감지 증폭기(sequential sense amplifier; SSA)들(124), 컬럼 디코더(125) 및 제어 논리부(126)를 가지는 감지 증폭기 유닛(122)을 포함한다. SSA들(124)은 MLC들(123) 내의 상이한 전하 레벨들을 순차적으로 구별하도록 설계되고, 제어 논리부(126)는 감지 증폭기들의 시간적인 시퀀싱(temporal sequencing)을 제어한다.
플래시 메모리 셀들은 다음과 같이 플래시 셀 내에 전하를 저장함으로써 데이터를 저장한다. 기록 동작들 동안, 전자들이 셀 내의 전하 저장 구조 내로 주입되거나 상기 전하 저장 구조로부터 인출된다. 셀은 주로 저장된 전하에 비례하는 임계 전압을 가지는 MOSFET(metal-oxide-semiconductor field-effect transistor) 트랜지스터로 구현된다. MOSFET가 N-채널 트랜지스터인 경우에, 저장된 음전하(negative charge)의 량이 많을수록, 임계 전압이 더 높아진다. MOSFET가 P-채널 트랜지스터인 경우에, 저장된 음전하의 량이 많을수록, 임계 전압이 더 낮아진다. MLC 셀에서, 2N개의 전하 저장 레벨(CSL)들이 존재하며, 여기서 N은 셀 내에 저장된 비트들의 수이다(예를 들면, N=2인 경우에, CSL=4이고, N=4인 경우에, CSL=16이다). 플래시 셀들 내의 2개의 통상적인 유형들의 전하 저장 구조들이 상업적으로 생산되고 있다. 가장 통상적인 유형의 전하 저장 구조는 플로팅 폴리-실리콘 게이트 구조(floating poly-silicon gate structure)이다. 전하는 유전체 재료에 의해 완전히 둘러싸이는 도전성 폴리-실리콘 게이트 상에 저장된다. 덜 통상적인 전자 저장 구조는 전하가 비-도전성 유전체 구조 내에서 유지되는 ONO(oxide-nitride-oxide) 게이트 유전체 구조이다.
어느 경우든지, 전하 저장 구조들을 둘러싸는 유전체는 이상적으로는, 전하가 전하 저장 구조에서 벗어나서 누설되지 않도록 하거나, 전하가 결코 전하 저장 구조 상으로 누설되지 않도록 할 수 있다. 그러나, 실제로, 전하는 구조의 물리적 및 전기적 특성들에 따르는 레이트(rate)로 누설된다. 양호한-품질의 플래시 메모리 셀을 가지기 위하여, 전하 손실 또는 이득의 레이트가 매우 낮아야 한다(예를 들면, 몇 년의 기간에서 측정가능해야 한다). 용어 "전하 드리프트(charge drift)"는 본원에서 셀의 전하 저장 구조에서 벗어난 또는 상기 전하 저장 구조 상으로의 전하 누설을 의미하는데 사용된다. 셀 임계 전압은 전하가 전하 저장 구조를 벗어나서 또는 상기 전하 저장 구조 상으로 누설됨에 따라 위 또는 아래로 저속으로 드리프트(drift)하고, 용어 "임계값 드리프트(threshold drift)"는 본원에서 전하 드리프트와 연관된 임계 전압의 이러한 변화를 나타내는데 사용된다.
본 발명의 목적은 다중-레벨 셀 메모리로부터 판독된 데이터의 체계적 에러(systemic error)들에 대한 에러 정정 방법을 제공하는 것이다.
하나의 실시예에서, 본 발명은 다중-레벨-셀(MLC) 메모리로부터 교정 데이터(calibration data)를 판독하고 판독된 교정 데이터를 정확한 교정 데이터와 비교함으로써 MLC 메모리로부터 판독된 데이터의 체계적 에러들의 에러 정정을 허용한다. 체계적 에러들은 비교에 기초하여 판독된 교정 데이터에서 검출되고, 체계적 에러들에 대해 드리프트가 검출된다. 드리프트를 정정하기 위하여 결정된 드리프트에 기초하여 하나 이상의 피드백 신호(feedback signal)들이 생성된다.
본 발명의 다른 양태들, 특징들, 및 장점들은 다음의 상세한 설명, 첨부된 청구항들, 유사하거나 동일한 요소들에는 동일한 참조 번호들이 병기되어 있는 첨부 도면들로부터 더 충분히 명백해질 것이다.
도 1a는 종래 기술의 단일-레벨 메모리 저장 셀(SLC) 플래시 메모리를 도시한 도면.
도 1b는 종래 기술의 다중-레벨 메모리 저장 셀(MLC) 플래시 메모리를 도시한 도면.
도 1c는 종래 기술의 순차적인 감지 증폭기 MLC 플래시 메모리를 도시한 도면.
도 2는 본 발명의 일 예시적인 실시예를 이용하는 다중-레벨 플래시 메모리 코어(multi-level flash memory core)를 도시한 도면.
도 3은 도 2의 다중-레벨 플래시 메모리 코어에 의해 이용된 바와 같은 일 예시적인 에러 보호 방법을 도시한 도면.
본 발명의 예시적인 실시예들에 따르면, 다중-레벨 플래시 메모리는 다중-레벨 플래시 메모리를 판독할 때 체계적 에러들의 에러 정정을 이용하며, 여기서 에러 정정은 i) 각각의 체계적 에러의 검출, ii) 체계적 에러의 메모리 내의 회로로의 피드백, 및 iii) 다중-레벨 플래시 메모리의 출력 신호에서 체계적 에러가 정정되도록 하기 위한 회로 내에서의 후속 조정을 포함한다. 도 2는 본 발명의 일 예시적인 실시예를 이용하는 다중-레벨 플래시 메모리(200)를 도시한다. 도 2의 설명된 실시예에 대하여, 아날로그 출력(예를 들면, 아날로그 멀티플렉서 출력)을 가지는 플래시 메모리 구조가 도시되어 있지만, 본 발명은 그렇게 제한되지 않고, 예를 들면, 도 1b 및 도 1c와 관련하여 설명된 것들(예를 들면, 디지털 멀티플렉서 출력)과 같은, 다양한 플래시 메모리 구조들에 적용될 수 있다.
다중-레벨 플래시 메모리(200)는 메모리 어레이(201)의 다중-레벨 셀(MLC)들(203), 및 단일-감지 증폭기(SSA)들(204)을 가지는 감지 증폭기 유닛(202)을 포함하며, 여기서, SSA들(204) 각각은 MLC 플래시 메모리 셀들의 컬럼과 연관된다. SSA들(204) 각각은 판독되는 MLC들(203) 중 자신과 연관된 하나의 MLC 내에서의 전하 레벨에 비례하는 아날로그 출력 값을 생성한다. 아날로그 출력들은 MLC 플래시 셀들(203)의 그룹 내로 기록된 다중-레벨 데이터를 나타내는 연속적인 아날로그 파형을 생성하기 위하여 시간적인 시퀀스에서 아날로그 멀티플렉서(205)에 의해 조합되는 일련의 감지 증폭기 출력 값들을 형성한다. 로우 드라이버 블록(206)은 데이터가 기록 또는 판독될 때 MLC들(203)의 로우들을 전기적으로 구동시키는데 이용되는 메모리 어레이(201)를 위한 로우 드라이버들을 포함한다.
본 발명의 예시적인 실시예들에 따르면, 다중-레벨 플래시 메모리(200)는 또한 에러-정정 제어 회로(error-correction control circuitry; ECCC)(207) 및 에러 프로세서(208)를 포함한다. ECCC(207) 및 에러 프로세서(208)의 동작이 이하에 설명된다.
MLC 셀에서, 상대적으로 적은 전하 누설, 및 연관된 임계값 변화는 디지털 출력들을 갖는 메모리들(예를 들면, 도 1b 및 도 1c에 도시된 메모리들)에서 하나의 이진 수로부터 인접하거나 부근의 이진 수로의 감지 증폭기의 출력의 드리프트를 초래한다. 아날로그 출력들을 갖는 메모리들(도 1d에 도시된 메모리)에서, 상대적으로 적은 전하 누설, 및 연관된 임계값 변화는 아날로그 출력 전압의 드리프트를 초래한다. 용어 "감지 증폭기 출력 드리프트"는 본원에서 연관된 전하/임계값 드리프트에 기인하는 감지 증폭기로부터의 디지털 또는 아날로그 출력 값들의 변화를 나타내는데 이용된다. 감지 증폭기 출력 드리프트는 디지털 컬럼 멀티플렉서(도 1b 및 도 1c) 디지털 출력 값 및/또는 아날로그 멀티플렉서(도 1d) 아날로그 출력 신호에서 반영된다. 본원에 이용된 바와 같은, 용어 "출력 신호 드리프트"는 대응하는 디지털 또는 아날로그 멀티플렉서로부터의 디지털 또는 아날로그 출력 신호 드리프트를 포함한다.
대량-저장-유형 디바이스들에 대하여, 상대적으로 긴 데이터 스트림들, 또는 섹터들이 한번에 저장된다. 셀간 차이들을 무시하면, 하나의 섹터의 데이터를 저장하는 셀들은 실질적으로 동일한 레이트로 전하 누설, 또는 감쇠(decay)를 나타낼 수 있다. 전하 누설은 전체 섹터에 대한 디지털 또는 아날로그 출력 신호에서 체계적 출력 신호 드리프트를 생성한다. 각각의 셀은 실질적으로 동일한 방향에서, 및 동일한 양만큼 전하 드리프트를 나타낼 수 있지만, 셀에 저장된 데이터에 따라 전하 드리프트에서의 미묘한 차이들이 존재할 수 있다.
본 발명의 예시적인 실시예들에 따르면, 체계적 에러들이 검출된다. 체계적 에러들은 하나 이상의 데이터 섹터들과 같은, 연속적인 데이터 스트림을 포함하는 셀들로부터 판독된 긴 일련의 데이터에서 발생한다. 이 데이터 스트림에서의 값들은 전형적으로 거의 동일한 시간에 연속적인 데이터 스트림으로서 기록된다. 기록될 때, 신호를 교정(calibrating)하는데 사용될 수 있는 추가적인 데이터 값들이 이 데이터 스트림 내로 추가 또는 삽입될 수 있다. 추가적인 데이터 값들은 본원에서 교정 데이터 또는 교정 비트들로서 칭해진다.
도 2로 리턴(return)하면, 데이터 스트림이 다중-레벨 플래시 메모리(200)로부터 판독될 때, 에러 프로세서(208)는 메모리로부터 판독되는 데이터의 교정 데이터의 존재를 인식한다. 결과적으로, 에러 프로세서(208)는 다중-레벨 플래시 메모리(200)로부터 판독된 교정 데이터를 검출하고 상기 교정 데이터를 예상된(정확한) 교정 데이터와 비교할 수 있다. 에러 프로세서(208)는 원래 기록되었던 정확한 교정 데이터로부터의 판독된 교정 데이터의 편향(deviation)에 의해 체계적 출력 신호 드리프트를 검출한다. 에러 프로세서(208)는 체계적 출력 신호를 나타내는 신호를 ECCC(207)에 전달한다.
ECCC(207)는 체계적 에러들을 정정하기 위하여 전형적으로 다중-레벨 플래시 메모리(200) 내의 하나 이상의 조정가능한 회로들에 인가되는 신호들을 생성한다. 예를 들면, 피드백 신호가 아날로그 멀티플렉서(205)에 인가되어, 아날로그 멀티플렉서(205)가 체계적 아날로그 출력 신호 드리프트를 카운터액트(counteract)하기 위하여 자신의 출력 신호에 바이어스 전압을 추가하도록 할 수 있다. 대안적으로, 피드백 신호는 체계적 아날로그 감지 증폭기 출력 드리프트를 카운터액트하기 위하여 SSA들(204)에 인가될 수 있다. 대안적으로, 피드백 신호는 감지 증폭기 출력 드리프트 및/또는 출력 신호 드리프트를 보상하기 위하여 MLC들(203) 각각을 판독할 때 컬럼 전압들에 대한 체계적 변화를 초래하도록 로우 드라이버 회로로부터의 로우 전압을 조정하기 위하여(예를 들면, 상승시키기 위하여) 로우 드라이버 블록(206)에 인가될 수 있다. 이러한 피드백 신호 옵션들 중 하나 이상은 단독으로 또는 조합하여 이용될 수 있다. 정정은 순차적인 데이터를 포함하는 셀들의 그룹 내로 원래 기록되었던 데이터를 정확하게 반영하기 위하여 아날로그 멀티플렉서(205)로부터의 출력 신호를 조정한다.
본 발명의 실시예들이 다수의 감지 증폭기들, 순차적인 감지를 갖는 감지 증폭기들, 및/또는 출력 신호를 제공하는 디지털 멀티플렉서들을 갖는 시스템들을 위해 사용될 때, 유사한 유형들의 피드백 신호들이 생성될 수 있다. 예를 들면, 디지털 멀티플렉서에 인가된 피드백 신호는 체계적 출력 신호 드리프트를 카운터액트하기 위하여 단순히 상기 디지털 멀티플렉서의 출력 신호를 조정할 수 있고, 다수의 감지 증폭기(MSA)들(또는 순차적인 감지를 갖는 감지 증폭기들)에 인가된 피드백 신호는 MSA들 각각의 체계적 아날로그 감지 증폭기 출력 드리프트를 카운터액트하기 위하여 제공된다.
도 3은 도 2의 다중-레벨 플래시 메모리 코어에 의해 이용된 바와 같은 일 예시적인 에러 보호 방법을 도시한다. 단계(301)에서, 교정 데이터가 메모리로부터 판독되고, 단계(302)에서, 판독된 교정 데이터가 정확한 교정 데이터와 비교된다. 단계(303)에서, 방법은 판독된 교정 데이터에서의 체계적 에러(들)를 검출하고, 단계(304)에서, 체계적 에러(들)에 대한 드리프트가 결정된다. 단계(305)에서, 결정된 드리프트에 기초하여 하나 이상의 피드백 신호들이 생성되고, 단계(306)에서, 드리프트를 정정하기 위하여 다중-레벨 플래시 메모리 내의 회로의 동작이 조정된다.
임의의 특정 그룹의 순차적인 데이터의 판독을 개시한 직후에 드리프트를 정정하는 것이 바람직하기 때문에, 교정 데이터는 전형적으로 판독되는 첫 번째 데이터일 수 있다. 당업계에 공지된 다른 에러 정정 기술들이 조정들이 행해진 이전에 에러들을 정정하기 위하여 본원의 교시들(teachings)과 함께 이용될 수 있다. 추가적인 유형들의 에러들이 존재할 수 있고, 방법들이 본 발명의 에러 정정 기술들과 조합하여 이러한 추가적인 유형들의 에러들을 정정하기 위해 이용될 수 있다. 예를 들면, 해밍(Hamming) 또는 블록 에러 정정 코드 기술(ECC)들이 더 작은(섹터의 프랙션(fraction)) 그룹의 데이터(워드) 내의 단일-비트 에러들을 정정하기 위해 이용될 수 있다. 이 경우에, 체계적 또는 드리프트-유형 에러들에 대해 본 발명의 실시예들을 이용하는 것 이외에, ECC들이 비-체계적 에러들, 또는 스포트-유형 에러(sport-type error)들을 정정하기 위해 이용된다.
전하 드리프트에서의 미묘한 에러들은 셀에 저장된 데이터에 따라 생성한다. MLC 셀이 4 비트의 데이터를 저장한 경우에, 16개의 이산 전하 레벨들이 가능하다. 전하 감쇠 또는 전하 드리프트의 레이트는 셀에 저장된 전하의 량에 의해 변조될 수 있다. 예를 들면, 저장된 최대 음전하(전하 레벨 16)에 대응하는 저장된 음전하가 가장 빨리 전하 저장 노드에서 벗어나 누설될 수 있고; 저장된 최소 음전하(전하 레벨 1)에 대응하는 저장된 음전하가 가장 빨리 전하 저장 노드 상으로 누설될 수 있으며; 저장된 중간 바로 위의 음전하(전하 레벨 9)에 대응하는 저장된 음전하가 가장 늦게 전하 저장 노드에서 벗어나 누설될 수 있고; 저장된 중간 바로 아래의 음전하(전하 레벨 8)에 대응하는 저장된 음전하가 가장 늦게 전하 저장 노드 상으로 누설될 수 있다. 에러 프로세서(208) 및 ECCC(207)는 이 변조를 보상하도록 설계될 수 있다.
도 2의 예시적인 실시예는 에러 프로세서(208) 및 ECCC(207)를 다중-레벨 플래시 메모리 코어 외부에 존재하는 회로로서 도시하지만, 본 발명은 그렇게 제한되지 않는다. 실제로, 에러 정정 제어 회로는 다중-레벨 플래시 메모리 코어를 통해 분포될 수 있거나, 별도의 집적 회로(IC) 상의 다중-레벨 플래시 메모리 코어 외부에 존재할 수 있다.
본원에서의 "하나의 실시예" 또는 "일 실시예"에 대한 언급은 상기 실시예와 관련하여 설명된 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함될 수 있다는 것을 의미한다. 명세서의 다양한 장소들에서의 구 "하나의 실시예에서"의 출현들은 반드시 모두 동일한 실시예를 나타내는 것은 아니며, 별도의 또는 대안적인 실시예들이 반드시 다른 실시예들과 상호 배타적인 것도 아니다. 이것은 용어 "구현"에도 적용된다. 게다가, 명시적으로 다르게 진술되지 않는다면, 각각의 수적인 값 및 범위는 마치 단어 "약" 또는 "대략"이 상기 값 또는 범위의 값 앞에 있는 것처럼 대략적인 것으로 해석되어야 한다.
본 발명의 예시적인 실시예들이 단일 집적 회로, 다중-칩 모듈(multi-chip module), 단일 카드, 또는 다중-카드 회로 팩(multi-card circuit pack)으로서 가능한 구현을 포함하는, 회로들의 프로세스들과 관련하여 설명되었지만, 본 발명은 그렇게 제한되지 않는다. 당업자에게 명백한 바와 같이, 회로 요소들의 다양한 기능들은 또한 소프트웨어 프로그램에서 프로세싱 블록들로서 구현될 수 있다. 이러한 소프트웨어는 예를 들면, 디지털 신호 프로세서, 마이크로-제어기, 또는 범용 컴퓨터에서 사용될 수 있다.
본원에 설명된 예시적인 방법들의 단계들이 반드시 설명된 순서로 수행될 필요는 없다는 점이 이해되어야 하고, 이러한 방법들의 단계들의 순서가 단지 예시적이라는 점이 이해되어야 한다. 마찬가지로, 추가적인 단계들이 이러한 방법들에 포함될 수 있고, 일부 단계들이 본 발명의 다양한 실시예들에 따른 방법들에서 생략 또는 조합될 수 있다.
또한, 본 설명의 목적을 위하여, 용어들 "결합한다(couple)", "결합하는(coupling)", "결합된(coupled)", "접속한다(connect)", "접속하는(connecting)" 또는 "접속된(connected)"은 에너지가 2개 이상의 요소들 사이에서 전달되도록 허용되고, 필요하지는 않을지라도, 하나 이상의 추가적인 요소들의 삽입(interposition)이 고려되는 당업계에 공지되거나 나중에 개발되는 임의의 방식을 나타낸다. 반대로, 용어 "직접적으로 결합된(directly coupled)", "직접적으로 접속된(directly connected)" 등은 이러한 추가적인 요소들이 존재하지 않는다는 것을 암시한다.
본 발명의 특성을 설명하기 위하여 기술 및 도시되었던 부분들의 세부사항들, 재료들, 및 배열들의 다양한 변화들이 다음의 청구항들에서 표현된 바와 같은 본 발명의 범위로부터 벗어남이 없이 당업자들에 의해 행해질 수 있다는 점이 또한 이해될 것이다.
200: 다중-레벨 플래시 메모리 201: 메모리 어레이
203: 다중-레벨 셀들 204: 단일-감지 증폭기들
205: 아날로그 멀티플렉서 206: 로우 드라이버 블록
207: 에러-정정 제어 회로 208: 에러 프로세서

Claims (18)

  1. 다중-레벨 셀(multi-level cell; MLC) 메모리로부터 판독된 데이터 내의 체계적 에러들에 대한 에러 정정을 위한 장치에 있어서:
    에러 프로세서로서,
    i) 상기 MLC 메모리로부터 교정 데이터를 판독하고,
    ii) 상기 판독된 교정 데이터를 정확한 교정 데이터와 비교하고,
    iii) 상기 비교에 기초하여 상기 판독된 교정 데이터 내의 체계적 에러들을 검출하고,
    iv) 체계적 에러들에 대한 드리프트(drift)를 결정하도록 구성된, 상기 에러 프로세서; 및
    상기 에러 프로세서에 결합된 에러 정정 제어 회로(error correction control circuitry; ECCC)를 포함하며, 상기 ECCC는, 하나 이상의 피드백 신호들에 기초하여 상기 드리프트를 정정하기 위해, 상기 결정된 드리프트에 기초하여 상기 하나 이상의 피드백 신호들을 생성하도록 구성되는, 체계적 에러들에 대한 에러 정정 장치.
  2. 제 1 항에 있어서,
    상기 다중-레벨 셀(MLC) 메모리는 복수의 MLC들을 갖는 메모리 어레이, 멀티플렉서, 및 상기 메모리 어레이와 상기 멀티플렉서 사이에 결합된 복수의 감지 증폭기들을 포함하고;
    상기 에러 프로세서는 상기 교정 데이터를 판독하기 위해 상기 멀티플렉서에 결합되고;
    상기 ECCC는 상기 메모리 어레이, 상기 복수의 감지 증폭기들, 및 상기 멀티플렉서 중 적어도 하나에 결합되는, 체계적 에러들에 대한 에러 정정 장치.
  3. 제 2 항에 있어서,
    상기 하나 이상의 피드백 신호들은 멀티플렉서 피드백 신호를 포함하고, 상기 ECCC는 상기 멀티플렉서의 출력 신호 드리프트에 대해 정정하기 위해 상기 멀티플렉서에 상기 멀티플렉서 피드백 신호를 인가하도록 구성되는, 체계적 에러들에 대한 에러 정정 장치.
  4. 제 2 항에 있어서,
    상기 하나 이상의 피드백 신호들은 감지 증폭기 피드백 신호를 포함하고, 상기 ECCC는 상기 감지 증폭기의 감지 증폭기 출력 드리프트에 대해 정정하기 위해 상기 복수의 감지 증폭기들 중 적어도 하나에 상기 감지 증폭기 피드백 신호를 인가하도록 구성되는, 체계적 에러들에 대한 에러 정정 장치.
  5. 제 2 항에 있어서,
    상기 하나 이상의 피드백 신호들은 MLC 드라이버 피드백 신호를 포함하고, 상기 ECCC는 상기 MLC 메모리의 로우 드라이버(row driver)에 상기 MLC 드라이버 피드백 신호를 인가하도록 구성되는, 체계적 에러들에 대한 에러 정정 장치.
  6. 제 2 항에 있어서,
    상기 복수의 MLC들 중 하나 이상은 ONO 게이트 저장 구조 또는 폴리-실리콘 게이트 저장 구조를 갖는 MOSFET(metal-oxide-semiconductor field-effect transistor) 트랜지스터로서 구현되는, 체계적 에러들에 대한 에러 정정 장치.
  7. 제 2 항에 있어서,
    상기 멀티플렉서는 아날로그 멀티플렉서이고, 상기 복수의 감지 증폭기들 각각은 상기 복수의 MLC들 중 대응하는 하나의 비트 값에 대응하는 전하 레벨(charge level)을 나타내는 아날로그 출력 값을 생성하는, 체계적 에러들에 대한 에러 정정 장치.
  8. 제 2 항에 있어서,
    상기 멀티플렉서는 디지털 멀티플렉서이고, 상기 복수의 감지 증폭기들 각각은 상기 복수의 MLC들 중 대응하는 하나의 N-비트 값에 대응하는 전하 레벨을 나타내는 디지털 출력 값을 생성하고, N은 1보다 더 큰 정수인, 체계적 에러들에 대한 에러 정정 장치.
  9. 다중-레벨 셀(MLC) 메모리로부터 판독된 데이터 내의 체계적 에러들에 대한 에러 정정 방법에 있어서:
    상기 MLC 메모리로부터 교정 데이터를 판독하는 단계;
    상기 판독된 교정 데이터를 정확한 교정 데이터와 비교하는 단계;
    상기 비교에 기초하여 상기 판독된 교정 데이터 내의 체계적 에러들을 검출하는 단계;
    상기 체계적 에러들에 대한 드리프트를 결정하는 단계;
    상기 결정된 드리프트에 기초하여 하나 이상의 피드백 신호들을 생성하는 단계; 및
    상기 하나 이상의 피드백 신호들에 기초하여 상기 드리프트에 대해 정정하는 단계를 포함하는, 체계적 에러들에 대한 에러 정정 방법.
  10. 제 9 항에 있어서,
    상기 MLC 메모리 내에 저장된 데이터의 섹터를 판독하는 단계; 및
    상기 저장된 데이터의 섹터의 비트들의 서브스트링(substring)에 에러 정정을 적용하는 단계를 더 포함하는, 체계적 에러들에 대한 에러 정정 방법.
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