TWI497513B - 用於多層快閃記憶體之系統性錯誤校正 - Google Patents

用於多層快閃記憶體之系統性錯誤校正 Download PDF

Info

Publication number
TWI497513B
TWI497513B TW096150029A TW96150029A TWI497513B TW I497513 B TWI497513 B TW I497513B TW 096150029 A TW096150029 A TW 096150029A TW 96150029 A TW96150029 A TW 96150029A TW I497513 B TWI497513 B TW I497513B
Authority
TW
Taiwan
Prior art keywords
drift
calibration data
data
multiplexer
read
Prior art date
Application number
TW096150029A
Other languages
English (en)
Other versions
TW200919478A (en
Inventor
Ross A Kohler
Richard J Mcpartland
Wayne E Werner
Original Assignee
Avago Technologies General Ip
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Avago Technologies General Ip filed Critical Avago Technologies General Ip
Publication of TW200919478A publication Critical patent/TW200919478A/zh
Application granted granted Critical
Publication of TWI497513B publication Critical patent/TWI497513B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

用於多層快閃記憶體之系統性錯誤校正
本發明係關於記憶體電路，特別是快閃記憶體器件中之錯誤校正。
高密度快閃記憶體，比如USB埠大容量快閃記憶體器件，SD卡，XD卡和快閃記憶體卡，一般使用高級之錯誤保護/校正資料處理，比如BCH(Bose,Ray-Chaudhuri,Hocquenhem)和Reed-Soloman錯誤校正碼來校正讀自該快閃記憶體中之有缺陷之或錯誤之位元。高密度快閃記憶體典型地局限於最大容量大約八十億位元組。高密度快閃記憶體技術之發展導致單位晶片有更多之記憶體單元，記憶體單元儲存比2個二進位制位元更多之資訊，以及更成熟之錯誤校正技術。
一個單層記憶體儲存單元(SLC)含有一個二進位制位元資訊，其代表儲存電荷之兩種位準中之一種。當資料由快閃記憶體讀取時，儲存在該快閃記憶體單元中之電荷數量由感測放大器檢測。感測放大器通常產生基於檢測到之電荷位準之數位輸出值，但是一些感測放大器或許產生類比輸出值。圖1A顯示了先前技術之SLC快閃記憶體100，其有記憶體陣列101和感測放大器單元102。SLC快閃記憶體100當被編址和讀取時產生數位輸出值。記憶體陣列101包括由特定之列驅動器編址之SLC快閃記憶體單元103(圖中沒顯示)。感測放大器單元102包含i)感測放大器104，其感 應儲存在特定SLC中之電荷，ii)行解碼器105(或數位多工器)，其提供一個特定之二進位制位元，該值基於一個對應感測放大器104輸出和一個特定之行位址。
快閃記憶體已經從含有一個二進位制位元(電荷儲存之2個位準)之SLC發展到了含有複數個二進位制位元資訊之多層單元(MLC)。目前，MLC普通之實施含有2個二進位制位元之資訊，每個位元對代表儲存在該單元中之四種可能之個別電荷位準之一種。
存在很多技術用來檢測MLC資料位準。為了MLC能用四種個別位準中之一種儲存兩位元之資料，一種技術是使用多感測放大器，每個能區分該單元中四種可能電荷位準之兩種之間之區別。取代每個單獨之感測放大器與每行相連，如圖1A中所示之SLC快閃記憶體，幾個感測放大器連著該MLC快閃記憶體之每行，如圖1B先前技術MLC快閃記憶體110中之描述。
MLC快閃記憶體110包括MLC記憶體陣列111中之MLC快閃單元113，具有多個感測放大器(MSAs)114之感測放大器單元112和行解碼器115。表1顯示了使用三個感測放大器之兩種示例性方法，其一旦被行解碼器115解碼，MSA產生一個由該MSA中感測放大器輸出位準之邏輯組合之輸出2位資料碼(00、01、10、11)。
MLC快閃記憶體另一個技術是使用一個感測放大器，其以時間序列區分三種不同位準對之間之不同(序列感測放大器)。使用序列感測放大器一般導致比多個感測放大器之方法更小之區域，比如在積體電路(IC)執行。然而，因為感測是反復之，所以使用序列感測放大器需要較長之位準檢測時間。一個先前技術之序列感測放大器MLC快閃記憶體120顯示在圖1C中。序列感測放大器MLC快閃記憶體120包含帶有MLC 123之MLC記憶體單元陣列121和感測放大器單元122，其具有序列感測放大器(SSA)124，行解碼器125和控制邏輯126。SSA 124被設計用來序列區分該MLCs 123中不同之電荷位準，以及控制邏輯126控制該等感測放大器之時間序列。
快閃記憶體單元透過儲存電荷儲存資料在該快閃單元如下。在寫操作期間，電子要麼注入或退出該單元中之電荷儲存結構。該單元主要與MOSFET(金屬氧化物半導體場效應電晶體)電晶體實施，其有一個與該儲存電荷成正比之 臨限電壓。如果MOSFET之是一個N通道電晶體，存儲之負電荷越多，臨限電壓越高。如果MOSFET之是一個P通道電晶體，存儲之負電荷越多，臨限電壓越低。在一個MLC單元中，有2N 個電荷儲存狀態(CSLs)，其中N是該單元中儲存之位元數(比如，如果N=2，CSL=4，以及如果N=4，CSL=16)。快閃單元中之兩種常見類型之電荷儲存結構在商業化生產。最常見之是浮動複晶矽閘極結構。電荷存儲在導電複晶矽閘極上，其完全被絕緣材料包圍。較少見之電荷儲存結構是氧化物-氮化物-氧化物(ONO)閘極介電質結構，其中電荷被保留在非導電之介電質結構中。
在兩種情況之任一種中，在電荷儲存結構周圍之介電質在理想之情況下，可以阻止電荷洩露或流到該電荷儲存結構上。然而，實際上，電荷以一依賴於該結構物理和電氣特性之速率在洩露。為了有一個好品質之快閃記憶體單元，電荷丟失或得到之速率應該要非常低(比如，以年來衡量)。該詞"電荷漂移"被用在這裏意思是電荷洩露或流到該單元之電荷儲存結構。隨著電荷洩露或流到該電荷儲存結構該單元之臨限電壓慢慢地漂高或漂低，以及該詞"臨限漂移"被用在這裏顯示在與電荷漂移有聯繫之臨限電壓中之這變化。
在一個實施例中，本發明允許讀自多層單元(MLC)記憶體之資料中系統性錯誤之錯誤校正，透過從該MLC記憶體讀取校準資料以及比較該讀取校準資料和校正校準資料。 系統性錯誤在該基於比較之讀取校準資料中被檢測，以及漂移係為了該系統性錯誤被檢測。一個或多個反饋信號由於該檢測之漂移而產生來校正該漂移。
根據本發明之示例性實施例，當讀取多層快閃記憶體時，多層快閃記憶體使用系統性錯誤之錯誤校正，其中錯誤校正包含i)每個系統性錯誤之檢測，ii)將系統性錯誤反饋到記憶體中之電路，iii)隨後調整該電路促成在該多層快閃記憶體輸出信號中之系統性錯誤之校正。圖2顯示多層快閃記憶體200，其使用本發明之一個示例性實施例。為了圖2之描述實施例，一個具有類比輸出之快閃記憶體結構被展示(比如，一個類比多工器輸出)，但是本發明並非如此受限，而且可能被應用到各種快閃記憶體結構，比如，例如，那些描述過之圖1B和圖1C(例如，一個數位多工器輸出)。
多層快閃記憶體200包括記憶體陣列201之多層單元(MLC)203和具有單感測放大器(SSA)204之感測放大器單元202，每個SSA 204聯繫著MLC快閃記憶體單元之一行。每個SSA 204產生一個類比輸出值，其正比於其連著之被讀取之一個MLC 203中之電荷位準。該等類比輸出形成一系列感測放大器輸出值，其由類比多工器205以時間序列組合著用來產生代表該被寫入很多MLC快閃單元203中之多層資料之連續之類比波形。列驅動器區塊206包括用於記憶體陣列201之列驅動器，其被用來在資料被寫入或讀 取時電氣驅動MLC 203之列。
根據本發明之示例性實施例，多層快閃記憶體200也包括錯誤校正控制電路(ECCC)207和誤差處理器208。ECCC 207和誤差處理器208之操作在下面被描述。
在一個MLC單元中，一個相對小之電荷洩露以及相關聯之臨限改變造成在感測放大器從一個二進位制數字輸出到一個具有數位輸出之記憶體(例如，圖1B和1C中所示之記憶體)中鄰近或相近之二進位制數字中之漂移。在類比輸出之記憶體中(例如，圖1D中所示之記憶體)，一個相對小之電荷洩露以及相關聯之臨限改變造成類比輸出電壓中之漂移。該詞"感測放大器輸出漂移"被用在這裏顯示由相關之電荷/臨限漂移導致之該感測放大器之數位或類比輸出值中之改變。該感測放大器輸出漂移反映在該數位行多工器(圖1B和1C)數位輸出值中和或在該類比多工器(圖1D)類比輸出信號中。正如用在這裏，該詞"輸出信號漂移"包含來自對應之數位或類比多工器之數位或類比輸出信號漂移。
對於大容量之儲存類型之器件，一次能儲存相對長之資料流或段。忽略單元之間之不同，儲存一段資料之單元可能實際上展現出相同速率之電荷洩露或衰變。電荷洩露導致整段數位或類比輸出信號中之系統輸出信號漂移。每個單元或許實際上展現一個電荷漂移，在相同之方向以及相同之數量，但是電荷漂移中微妙之不同根據儲存在該單元中之資料可以存在。
根據本發明之示例性實施例，系統性錯誤被檢測。系統性錯誤被檢測。系統性錯誤發生在讀取單元資料之長時間中，其含有一連續之資料流，比如一個或多個資料段。這資料流中之值在大致相同之時間被典型地寫入作為連續之資料流。一旦被寫入，外加之資料值可以被追加或插入這資料流，其可以被用來校準該信號。該等外加之資料值在這裏被稱為校準資料或校準比特。
回到圖2，當該資料流從多層快閃記憶體200被讀取時，誤差處理器208察覺到讀自記憶體之資料中校準資料之存在。結果，誤差處理器208可以檢測以及比較讀自多層快閃記憶體200之校準資料和預期(校正)校準資料。誤差處理器208透過來自最初寫入之校正校準資料和讀取校準資料之偏差檢測系統輸出信號漂移。誤差處理器208發送一個代表該系統輸出信號漂移之信號到ECCC 207。
ECCC 207產生信號，其被典型地應用到多層快閃記憶體200中之一個或多個調整電路來校正系統性錯誤。例如，一個反饋信號可以被應用到類比多工器205，促使類比多工器205增加偏壓到其輸出信號以抗衡系統類比輸出信號漂移。或者，一個反饋信號可以被應用到SSA 204以抗衡系統類比感測放大器輸出漂移。或者，一個反饋信號可以被應用到列驅動器區塊206以調整(例如，提升)列驅動器電路之列電壓，在讀取每個MLC 203時來促使行電壓上之系統變化以補償感測放大器輸出漂移和/或該輸出信號漂移。這些反饋信號選項之一個或多個可以被應用，可以 單獨或者組合。校正調整來自類比多工器205之輸出信號以準確地反映資料，其最初被寫入含有該序列資料之一組單元中。
當本發明之實施例被應用到具有多個感測放大器、序列感應之感測放大器及/或提供輸出信號之數位多工器之系統時，相似類型之反饋信號可以被產生。例如，應用到數位多工器之反饋信號可以容易地調整其輸出信號來抗衡系統輸出信號漂移，以及應用到多感測放大器(MSA)(或序列感應之感測放大器)之反饋信號被提供以抗衡每個MSA之系統類比感測放大器輸出漂移。
圖3顯示使用在圖2多層快閃記憶體核心中之錯誤保護之一個示例性方法。在步驟301，校準資料從記憶體讀取，在步驟302，該讀取校準資料與校正校準資料相比較。在步驟303，該方法檢測讀取校準資料中之系統性錯誤，以及在步驟304，系統性錯誤之漂移被確定。在步驟305，基於確定之漂移之一個或多個反饋信號產生，在步驟306，多層快閃記憶體中之電路操作被調整以校正該漂移。
因為在讀取任何特定組序列資料開始後不久就要校正漂移，所以校準資料或許典型地為最先資料讀取。其他眾所周知之錯誤校正技術或許被使用在這裏作為示範以在作出調整之前校正錯誤。外加類型之錯誤或許存在以及聯合本發明錯誤校正技術之方法可以被使用以校正這些外加類型之錯誤。例如，Hamming或區塊錯誤校正碼技術(ECC)可以被使用來校正更小(一小段)組資料(字)中之一位錯誤。 在這種情況下，除了使用本發明之針對系統或漂移類型錯誤之實施例外，ECC被用來校正非系統性錯誤或運動型錯誤。
電荷漂移中之微小錯誤或許取決於儲存在單元中之資料而發生。如果一個MLC單元儲存4位元資料，那麼可能有16種個別電荷位準。電荷衰變或電荷漂移之速率可以由儲存在單元中之電荷數量調變。例如，對應最大負電荷儲存(電荷位準16)之儲存之負電荷或許最快速地從電荷儲存節點洩露；對應最小負電荷儲存(電荷位準1)之儲存之負電荷或許最快速地流向負電荷儲存節點；對應中上之負電荷儲存(電荷位準9)之儲存之負電荷或許最慢速地從電荷儲存節點洩露；對應中下之負電荷儲存(電荷位準8)之儲存之負電荷或許最慢速地流向電荷儲存節點。誤差處理器208和ECCC 207或許被設計來補償這調製。
圖2之示例性實施例顯示誤差處理器208和ECCC 207，作為電路處在多層快閃記憶體核心之外部，但是本發明不僅限於此。實際上，錯誤校正控制電路可以被分佈在整個多層快閃記憶體核心中，或可以被放置在多層快閃記憶體核心之外部，在一個獨立之積體電路(IC)上。
這裏涉及到之"一種實施例"或"一個實施例"意思是與本實施例一起描述之一個特殊之功能，結構或特性，其能被包含在本發明之至少一個實施例中。在各種地方出現之該短語"在一種實施例中"在具體應用時不是必須都涉及相同之實施例，可以是獨立之或必須互不相同之實施例。同樣 也能用到該詞"執行"。另外，除非明確說明，否則每一個數值和範圍應該被解讀為近似，就像該值或範圍之值前面之該詞"約"或"大約"。
儘管本發明之示例性實施例之描述係著眼於電路之處理，其中包含單一積體電路、多晶片區塊、單卡或多卡電路板之可能施行方式，但是本發明不僅限於此。熟習此項技術者可能清楚地知道各種功能之電路單元也可以軟體程式中之處理區塊達成。這樣之軟體可以被使用在例如數位信號處理器、微控制器或通用型電腦中。
應瞭解在此提出之示例性方法之步驟不一定要按描述之順序執行，以及這方法之步驟之順序應理解成僅是示例。同樣，外加步驟可以被包含在這方法中，以及某些步驟可以被省略或組合體現本發明各種實施例之方法。
也是為了描述之目之，該等詞"耦合(couple)"、"耦接(coupling)"、"被耦合(coupled)"、"連接(connect)"、"連結(connecting)"或"被連接(connected)"是在眾所周知或後來發展技術中之任何方式，其中能量被允許在兩個或多個單元之間轉移，以及儘管未必需要，但可考量插入一個或多個外加單元。相反地，該等詞"直接耦合"，"直接連接"等等，意味著沒有這樣之附加單元。
這將進一步瞭解各種變化之細節，材料和該部分之安排，其已經被描述和說明為瞭解釋本發明之這種特性，可以由熟習此項技術者在不偏離本發明接下去表達之請求項中之範圍下實現。
101‧‧‧SLC記憶體陣列
102‧‧‧感測放大器單元
103‧‧‧SLC快閃記憶體
104‧‧‧感測放大器
105‧‧‧行解碼器
111‧‧‧MLC記憶體陣列
112‧‧‧感測放大器單元
113‧‧‧MLC快閃單元
114‧‧‧多感測放大器
115‧‧‧行解碼器
121‧‧‧MLC記憶體單元陣列
122‧‧‧感測放大器單元
123‧‧‧多層單元
124‧‧‧順序感測放大器
125‧‧‧行解碼器
126‧‧‧控制邏輯器
201‧‧‧MLC記憶體陣列
202‧‧‧感測放大器單元
203‧‧‧多層單元
204‧‧‧單感測放大器
205‧‧‧類比多工器
206‧‧‧列驅動器區塊
207‧‧‧錯誤校正控制電路
208‧‧‧誤差處理器
301‧‧‧從記憶體讀取校準資料
302‧‧‧比較讀取校準資料和校正校準資料
303‧‧‧檢測讀取校準資料中的系統性錯誤
304‧‧‧確定漂移
305‧‧‧產生一個或多個反饋信號以校正漂移
306‧‧‧調整基於反饋信號的電路操作
從以上的詳細描述，附加之請求項，以及伴隨之圖式，本發明之其他方面，特徵和優勢將變得更加完全顯現，其中在圖式中之類似參考數字係指類似或相同之單元。
圖1A顯示先前技術之單層記憶體儲存單元(SLC)之快閃記憶體；圖1B顯示先前技術之多層記憶體儲存單元(MLC)之快閃記憶體；圖1C顯示先前技術之一個序列感測放大器MLC之快閃記憶體；圖2顯示一個多層快閃記憶體之核心，其使用本發明之一個示例性實施例；及圖3顯示錯誤保護之一個示例性方法，其為圖2之多層快閃記憶體記憶體核心使用。
301‧‧‧從記憶體讀取校準資料
302‧‧‧比較讀取校準資料和校正校準資料
303‧‧‧檢測讀取校準資料中的系統性錯誤
304‧‧‧確定漂移
305‧‧‧產生一個或多個反饋信號以校正漂移
306‧‧‧調整基於反饋信號的電路操作

Claims (11)

  1. 一種用於系統性錯誤之錯誤校正之方法，該等系統性錯誤係在自一多層單元記憶體讀出之資料中，該方法包括下列步驟：從該多層單元記憶體讀取校準資料；比較該讀取校準資料和正確校準資料以檢測該讀取校準資料中之該等系統性錯誤；基於該等系統性錯誤確定該讀取校準資料中之漂移；基於該經確定之漂移產生一個或多個反饋信號；基於該一個或多個反饋信號校正該漂移；讀取該多層單元記憶體中之一段(sector)儲存資料；及應用錯誤校正到該段儲存資料之位元之一子串列。
  2. 根據請求項1之方法，其中該確定該讀取校準資料中之漂移之步驟包括檢測感測放大器輸出漂移和輸出信號漂移中之至少一者。
  3. 根據請求項2之方法，其中該產生一個或多個反饋信號之步驟包括產生一個多工器反饋信號，以及該校正該漂移之步驟包括應用該多工器反饋信號到一多工器和校正該多工器之輸出信號漂移之步驟。
  4. 根據請求項2之方法，其中該產生一個或多個反饋 信號之步驟包括產生一個感測放大器反饋信號，以及該校正該漂移之步驟包括應用該感測放大器反饋信號到複數個感測放大器之至少一個和校正感測放大器輸出漂移。
  5. 根據請求項2之方法，其中該產生一個或多個反饋信號之步驟包括產生一個多層單元驅動器反饋信號，以及該校正該漂移之步驟包括應用該多層單元驅動器反饋信號到多層單元之一個列驅動器。
  6. 根據請求項1之方法，其中：該多層單元記憶體包含一資料流；及該校準資料係外加之資料值，其係被追加或插入該資料流以校準該資料流。
  7. 一種用於系統性錯誤之錯誤校正之裝置，該等系統性錯誤係在自一多層單元記憶體讀出之資料中，該裝置包括：一誤差處理器，其適用於：i)從該多層單元記憶體讀取校準資料；ii)比較該讀取校準資料和正確校準資料以檢測該讀取校準資料中之該等系統性錯誤；iii)基於該等系統性錯誤確定該讀取校準資料中之漂移；及錯誤校正控制電路，其耦合到該誤差處理器，其中該錯誤校正控制電路係適用以基於該確定之漂移 產生一個或多個反饋信號，以用於基於該一個或多個反饋信號之該漂移之校正；該多層單元記憶體包含一資料流；及該校準資料係外加之資料值，其係被追加或插入該資料流以校準該資料流。
  8. 根據請求項7之裝置，其中：該多層單元記憶體包含一個具有複數個多層單元之記憶體陣列、一個多工器以及放置在該記憶體陣列和該多工器之間之複數個感測放大器；該誤差處理器被耦合到多工器以讀取該校準資料；及該錯誤校正控制電路被耦合到該記憶體陣列、該複數個感測放大器和該多工器之至少一個。
  9. 根據請求項8之裝置，其中該多工器是一個類比多工器以及該複數個感測放大器之每個產生一個代表一個電荷位準之類比輸出值，其對應於一個對應於複數個多層單元中之一個之位元值。
  10. 根據請求項8之裝置，其中該多工器是一個數位多工器以及該複數感測放大器之每個產生一個代表一個電荷位準之數位輸出值，其對應於一個對應於複數個多層單元之一個之N位元值，N是一比1大之整數。
  11. 根據請求項7之裝置，其中： 該誤差處理器係適用於藉由檢測感測放大器輸出漂移及輸出信號漂移中之至少一者而確定該讀取校準資料中之漂移。
TW096150029A 2007-10-31 2007-12-25 用於多層快閃記憶體之系統性錯誤校正 TWI497513B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2007/083162 WO2009058140A1 (en) 2007-10-31 2007-10-31 Systematic error correction for multi-level flash memory

Publications (2)

Publication Number Publication Date
TW200919478A TW200919478A (en) 2009-05-01
TWI497513B true TWI497513B (zh) 2015-08-21

Family

ID=39310339

Family Applications (2)

Application Number Title Priority Date Filing Date
TW103100419A TWI459395B (zh) 2007-10-31 2007-12-25 用於多層快閃記憶體之系統錯誤校正
TW096150029A TWI497513B (zh) 2007-10-31 2007-12-25 用於多層快閃記憶體之系統性錯誤校正

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW103100419A TWI459395B (zh) 2007-10-31 2007-12-25 用於多層快閃記憶體之系統錯誤校正

Country Status (7)

Country Link
US (1) US8139412B2 (zh)
EP (1) EP2210257B1 (zh)
JP (1) JP5399403B2 (zh)
KR (1) KR101239690B1 (zh)
CN (1) CN101842850B (zh)
TW (2) TWI459395B (zh)
WO (1) WO2009058140A1 (zh)

Families Citing this family (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8762620B2 (en) 2007-12-27 2014-06-24 Sandisk Enterprise Ip Llc Multiprocessor storage controller
US8365041B2 (en) 2010-03-17 2013-01-29 Sandisk Enterprise Ip Llc MLC self-raid flash data protection scheme
US8909982B2 (en) 2011-06-19 2014-12-09 Sandisk Enterprise Ip Llc System and method for detecting copyback programming problems
US8910020B2 (en) * 2011-06-19 2014-12-09 Sandisk Enterprise Ip Llc Intelligent bit recovery for flash memory
JP2013041634A (ja) * 2011-08-11 2013-02-28 Fujitsu Ltd 不揮発性半導体記憶装置
US8793543B2 (en) 2011-11-07 2014-07-29 Sandisk Enterprise Ip Llc Adaptive read comparison signal generation for memory systems
US8924815B2 (en) 2011-11-18 2014-12-30 Sandisk Enterprise Ip Llc Systems, methods and devices for decoding codewords having multiple parity segments
US8954822B2 (en) 2011-11-18 2015-02-10 Sandisk Enterprise Ip Llc Data encoder and decoder using memory-specific parity-check matrix
US9048876B2 (en) 2011-11-18 2015-06-02 Sandisk Enterprise Ip Llc Systems, methods and devices for multi-tiered error correction
US9361181B2 (en) 2012-03-15 2016-06-07 Micron Technology, Inc. Error protection for memory devices
US9699263B1 (en) 2012-08-17 2017-07-04 Sandisk Technologies Llc. Automatic read and write acceleration of data accessed by virtual machines
US9257203B2 (en) 2012-12-06 2016-02-09 Micron Technology, Inc. Setting a default read signal based on error correction
US9501398B2 (en) 2012-12-26 2016-11-22 Sandisk Technologies Llc Persistent storage device with NVRAM for staging writes
US9612948B2 (en) 2012-12-27 2017-04-04 Sandisk Technologies Llc Reads and writes between a contiguous data block and noncontiguous sets of logical address blocks in a persistent storage device
US9239751B1 (en) 2012-12-27 2016-01-19 Sandisk Enterprise Ip Llc Compressing data from multiple reads for error control management in memory systems
US9003264B1 (en) 2012-12-31 2015-04-07 Sandisk Enterprise Ip Llc Systems, methods, and devices for multi-dimensional flash RAID data protection
US9454420B1 (en) 2012-12-31 2016-09-27 Sandisk Technologies Llc Method and system of reading threshold voltage equalization
US9214965B2 (en) 2013-02-20 2015-12-15 Sandisk Enterprise Ip Llc Method and system for improving data integrity in non-volatile storage
US9329928B2 (en) 2013-02-20 2016-05-03 Sandisk Enterprise IP LLC. Bandwidth optimization in a non-volatile memory system
US9870830B1 (en) 2013-03-14 2018-01-16 Sandisk Technologies Llc Optimal multilevel sensing for reading data from a storage medium
US9092350B1 (en) 2013-03-15 2015-07-28 Sandisk Enterprise Ip Llc Detection and handling of unbalanced errors in interleaved codewords
US9009576B1 (en) 2013-03-15 2015-04-14 Sandisk Enterprise Ip Llc Adaptive LLR based on syndrome weight
US9367246B2 (en) 2013-03-15 2016-06-14 Sandisk Technologies Inc. Performance optimization of data transfer for soft information generation
US9236886B1 (en) 2013-03-15 2016-01-12 Sandisk Enterprise Ip Llc Universal and reconfigurable QC-LDPC encoder
US9244763B1 (en) 2013-03-15 2016-01-26 Sandisk Enterprise Ip Llc System and method for updating a reading threshold voltage based on symbol transition information
US9170941B2 (en) 2013-04-05 2015-10-27 Sandisk Enterprises IP LLC Data hardening in a storage system
US10049037B2 (en) 2013-04-05 2018-08-14 Sandisk Enterprise Ip Llc Data management in a storage system
US9159437B2 (en) 2013-06-11 2015-10-13 Sandisk Enterprise IP LLC. Device and method for resolving an LM flag issue
US9384126B1 (en) 2013-07-25 2016-07-05 Sandisk Technologies Inc. Methods and systems to avoid false negative results in bloom filters implemented in non-volatile data storage systems
US9043517B1 (en) 2013-07-25 2015-05-26 Sandisk Enterprise Ip Llc Multipass programming in buffers implemented in non-volatile data storage systems
US9524235B1 (en) 2013-07-25 2016-12-20 Sandisk Technologies Llc Local hash value generation in non-volatile data storage systems
US9639463B1 (en) 2013-08-26 2017-05-02 Sandisk Technologies Llc Heuristic aware garbage collection scheme in storage systems
US9361221B1 (en) 2013-08-26 2016-06-07 Sandisk Technologies Inc. Write amplification reduction through reliable writes during garbage collection
US9519577B2 (en) 2013-09-03 2016-12-13 Sandisk Technologies Llc Method and system for migrating data between flash memory devices
US9442670B2 (en) 2013-09-03 2016-09-13 Sandisk Technologies Llc Method and system for rebalancing data stored in flash memory devices
US9158349B2 (en) 2013-10-04 2015-10-13 Sandisk Enterprise Ip Llc System and method for heat dissipation
US9323637B2 (en) 2013-10-07 2016-04-26 Sandisk Enterprise Ip Llc Power sequencing and data hardening architecture
US9442662B2 (en) 2013-10-18 2016-09-13 Sandisk Technologies Llc Device and method for managing die groups
US9298608B2 (en) 2013-10-18 2016-03-29 Sandisk Enterprise Ip Llc Biasing for wear leveling in storage systems
US9436831B2 (en) 2013-10-30 2016-09-06 Sandisk Technologies Llc Secure erase in a memory device
US9263156B2 (en) 2013-11-07 2016-02-16 Sandisk Enterprise Ip Llc System and method for adjusting trip points within a storage device
US9244785B2 (en) 2013-11-13 2016-01-26 Sandisk Enterprise Ip Llc Simulated power failure and data hardening
US9152555B2 (en) 2013-11-15 2015-10-06 Sandisk Enterprise IP LLC. Data management with modular erase in a data storage system
US9703816B2 (en) 2013-11-19 2017-07-11 Sandisk Technologies Llc Method and system for forward reference logging in a persistent datastore
US9520197B2 (en) 2013-11-22 2016-12-13 Sandisk Technologies Llc Adaptive erase of a storage device
US9280429B2 (en) 2013-11-27 2016-03-08 Sandisk Enterprise Ip Llc Power fail latching based on monitoring multiple power supply voltages in a storage device
US9520162B2 (en) 2013-11-27 2016-12-13 Sandisk Technologies Llc DIMM device controller supervisor
US9122636B2 (en) 2013-11-27 2015-09-01 Sandisk Enterprise Ip Llc Hard power fail architecture
US9582058B2 (en) 2013-11-29 2017-02-28 Sandisk Technologies Llc Power inrush management of storage devices
US9250676B2 (en) 2013-11-29 2016-02-02 Sandisk Enterprise Ip Llc Power failure architecture and verification
US9092370B2 (en) 2013-12-03 2015-07-28 Sandisk Enterprise Ip Llc Power failure tolerant cryptographic erase
US9235245B2 (en) 2013-12-04 2016-01-12 Sandisk Enterprise Ip Llc Startup performance and power isolation
US9129665B2 (en) 2013-12-17 2015-09-08 Sandisk Enterprise Ip Llc Dynamic brownout adjustment in a storage device
US9549457B2 (en) 2014-02-12 2017-01-17 Sandisk Technologies Llc System and method for redirecting airflow across an electronic assembly
US9497889B2 (en) 2014-02-27 2016-11-15 Sandisk Technologies Llc Heat dissipation for substrate assemblies
US9703636B2 (en) 2014-03-01 2017-07-11 Sandisk Technologies Llc Firmware reversion trigger and control
US9519319B2 (en) 2014-03-14 2016-12-13 Sandisk Technologies Llc Self-supporting thermal tube structure for electronic assemblies
US9485851B2 (en) 2014-03-14 2016-11-01 Sandisk Technologies Llc Thermal tube assembly structures
US9348377B2 (en) 2014-03-14 2016-05-24 Sandisk Enterprise Ip Llc Thermal isolation techniques
US9454448B2 (en) 2014-03-19 2016-09-27 Sandisk Technologies Llc Fault testing in storage devices
US9448876B2 (en) 2014-03-19 2016-09-20 Sandisk Technologies Llc Fault detection and prediction in storage devices
US9390814B2 (en) 2014-03-19 2016-07-12 Sandisk Technologies Llc Fault detection and prediction for data storage elements
US9626400B2 (en) 2014-03-31 2017-04-18 Sandisk Technologies Llc Compaction of information in tiered data structure
US9626399B2 (en) 2014-03-31 2017-04-18 Sandisk Technologies Llc Conditional updates for reducing frequency of data modification operations
US9390021B2 (en) 2014-03-31 2016-07-12 Sandisk Technologies Llc Efficient cache utilization in a tiered data structure
US9697267B2 (en) 2014-04-03 2017-07-04 Sandisk Technologies Llc Methods and systems for performing efficient snapshots in tiered data structures
US20150324691A1 (en) * 2014-05-07 2015-11-12 Seagate Technology Llc Neural network connections using nonvolatile memory devices
US10372613B2 (en) 2014-05-30 2019-08-06 Sandisk Technologies Llc Using sub-region I/O history to cache repeatedly accessed sub-regions in a non-volatile storage device
US10114557B2 (en) 2014-05-30 2018-10-30 Sandisk Technologies Llc Identification of hot regions to enhance performance and endurance of a non-volatile storage device
US9703491B2 (en) 2014-05-30 2017-07-11 Sandisk Technologies Llc Using history of unaligned writes to cache data and avoid read-modify-writes in a non-volatile storage device
US9645749B2 (en) 2014-05-30 2017-05-09 Sandisk Technologies Llc Method and system for recharacterizing the storage density of a memory device or a portion thereof
US10656842B2 (en) 2014-05-30 2020-05-19 Sandisk Technologies Llc Using history of I/O sizes and I/O sequences to trigger coalesced writes in a non-volatile storage device
US9093160B1 (en) 2014-05-30 2015-07-28 Sandisk Technologies Inc. Methods and systems for staggered memory operations
US10146448B2 (en) 2014-05-30 2018-12-04 Sandisk Technologies Llc Using history of I/O sequences to trigger cached read ahead in a non-volatile storage device
US10656840B2 (en) 2014-05-30 2020-05-19 Sandisk Technologies Llc Real-time I/O pattern recognition to enhance performance and endurance of a storage device
US9070481B1 (en) 2014-05-30 2015-06-30 Sandisk Technologies Inc. Internal current measurement for age measurements
US8891303B1 (en) 2014-05-30 2014-11-18 Sandisk Technologies Inc. Method and system for dynamic word line based configuration of a three-dimensional memory device
US10162748B2 (en) 2014-05-30 2018-12-25 Sandisk Technologies Llc Prioritizing garbage collection and block allocation based on I/O history for logical address regions
US9652381B2 (en) 2014-06-19 2017-05-16 Sandisk Technologies Llc Sub-block garbage collection
US9443601B2 (en) 2014-09-08 2016-09-13 Sandisk Technologies Llc Holdup capacitor energy harvesting
US10062441B1 (en) * 2017-08-31 2018-08-28 Micron Technology, Inc. Determining data states of memory cells
US11138064B2 (en) 2018-12-13 2021-10-05 Micron Technology, Inc. Dynamic control of error management and signaling
KR20220080790A (ko) 2020-12-07 2022-06-15 삼성전자주식회사 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 갖는 저장 장치, 및 그것의 리드 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6728124B1 (en) * 2001-08-03 2004-04-27 Netlogic Microsystems, Inc. Content addressable memory with error detection signaling
US20050013165A1 (en) * 2003-06-17 2005-01-20 Amir Ban Flash memories with adaptive reference voltages
US20050036371A1 (en) * 2003-08-11 2005-02-17 Keiichi Kushida Semiconductor memory including error correction function
US20070070696A1 (en) * 2004-07-26 2007-03-29 Msystems Ltd Drift compensation in a flash memory

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5346621B2 (zh) * 1974-10-21 1978-12-15
US5523972A (en) * 1994-06-02 1996-06-04 Intel Corporation Method and apparatus for verifying the programming of multi-level flash EEPROM memory
US5629890A (en) * 1994-09-14 1997-05-13 Information Storage Devices, Inc. Integrated circuit system for analog signal storing and recovery incorporating read while writing voltage program method
US5684741A (en) * 1995-12-26 1997-11-04 Intel Corporation Auto-verification of programming flash memory cells
US5717632A (en) * 1996-11-27 1998-02-10 Advanced Micro Devices, Inc. Apparatus and method for multiple-level storage in non-volatile memories
US5909449A (en) * 1997-09-08 1999-06-01 Invox Technology Multibit-per-cell non-volatile memory with error detection and correction
US7333364B2 (en) * 2000-01-06 2008-02-19 Super Talent Electronics, Inc. Cell-downgrading and reference-voltage adjustment for a multi-bit-cell flash memory
US7082056B2 (en) * 2004-03-12 2006-07-25 Super Talent Electronics, Inc. Flash memory device and architecture with multi level cells
FR2820539B1 (fr) * 2001-02-02 2003-05-30 St Microelectronics Sa Procede et dispositif de rafraichissement de cellules de reference
US20030214867A1 (en) * 2002-05-17 2003-11-20 Matthew Goldman Serially sensing the output of multilevel cell arrays
JP2006114078A (ja) * 2004-10-12 2006-04-27 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法
JP2006127570A (ja) * 2004-10-26 2006-05-18 Denso Corp 不揮発性半導体記憶装置およびその製造方法
US7535765B2 (en) * 2004-12-09 2009-05-19 Saifun Semiconductors Ltd. Non-volatile memory device and method for reading cells
JP4575288B2 (ja) * 2005-12-05 2010-11-04 株式会社東芝 記憶媒体、記憶媒体再生装置、記憶媒体再生方法および記憶媒体再生プログラム
US7254071B2 (en) * 2006-01-12 2007-08-07 Sandisk Corporation Flash memory devices with trimmed analog voltages
JP4999921B2 (ja) * 2006-05-12 2012-08-15 アノビット テクノロジーズ リミテッド メモリ素子用の歪み推定と誤り訂正符号化の組み合せ
KR100799018B1 (ko) * 2006-12-27 2008-01-28 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 자기 보상 방법
KR100907218B1 (ko) * 2007-03-28 2009-07-10 삼성전자주식회사 읽기 레벨 제어 장치 및 그 방법
US7577036B2 (en) * 2007-05-02 2009-08-18 Micron Technology, Inc. Non-volatile multilevel memory cells with data read of reference cells
KR101466698B1 (ko) * 2008-02-19 2014-11-28 삼성전자주식회사 메모리 장치 및 메모리 데이터 읽기 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6728124B1 (en) * 2001-08-03 2004-04-27 Netlogic Microsystems, Inc. Content addressable memory with error detection signaling
US20050013165A1 (en) * 2003-06-17 2005-01-20 Amir Ban Flash memories with adaptive reference voltages
US20050036371A1 (en) * 2003-08-11 2005-02-17 Keiichi Kushida Semiconductor memory including error correction function
US20070070696A1 (en) * 2004-07-26 2007-03-29 Msystems Ltd Drift compensation in a flash memory

Also Published As

Publication number Publication date
US8139412B2 (en) 2012-03-20
KR101239690B1 (ko) 2013-03-06
TW201417107A (zh) 2014-05-01
CN101842850A (zh) 2010-09-22
TW200919478A (en) 2009-05-01
US20100229035A1 (en) 2010-09-09
JP5399403B2 (ja) 2014-01-29
TWI459395B (zh) 2014-11-01
WO2009058140A1 (en) 2009-05-07
EP2210257B1 (en) 2016-04-20
CN101842850B (zh) 2013-08-21
KR20100083800A (ko) 2010-07-22
JP2011502322A (ja) 2011-01-20
EP2210257A1 (en) 2010-07-28

Similar Documents

Publication Publication Date Title
TWI497513B (zh) 用於多層快閃記憶體之系統性錯誤校正
TWI478167B (zh) 在記憶體裝置及系統中判定及使用軟性資料
US7450425B2 (en) Non-volatile memory cell read failure reduction
US8719662B2 (en) Memory device with error detection
JP5367835B2 (ja) 不揮発性メモリにおけるデータ・エラー回復
US8793558B2 (en) Adaptive error correction for non-volatile memories
US20110093766A1 (en) Programming management data for a memory
TWI447731B (zh) 資料讀取方法、記憶體儲存裝置及其控制器
TWI505279B (zh) 記憶體單元耦合補償
US10340023B1 (en) Method and system for determining bit values in non-volatile memory
US11842774B2 (en) Memories for calibrating sensing of memory cell data states
US11106518B2 (en) Failure mode study based error correction
US20160267999A1 (en) Semiconductor memory device and memory system
TWI446346B (zh) 資料讀取方法、記憶體儲存裝置及其記憶體控制器
KR20160020717A (ko) 반도체 기억장치 및 그 프로그래밍 방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees