KR20160020717A

KR20160020717A - 반도체 기억장치 및 그 프로그래밍 방법

Info

Publication number: KR20160020717A
Application number: KR1020140105781A
Authority: KR
Inventors: 가즈키 야마우치
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2014-08-14
Filing date: 2014-08-14
Publication date: 2016-02-24
Also published as: KR101651573B1

Abstract

데이터의 신뢰성을 유지하면서 프로그래밍 시간의 단축을 꾀할 수 있는 반도체 기억장치 및 그 프로그래밍 방법을 제공한다.
본 발명의 NAND형 플래쉬 메모리는, 외부 입출력 단자로부터 입력된 프로그래밍 데이터를 페이지 버퍼/센스 회로(170)에 로딩하여 프로그래밍 데이터를 감시하는 검출 회로(130)에 의해 프로그래밍 데이터가 특정 비트열인지 아닌지가 검출된다. 프로그래밍 데이터가 특정 비트열이 아니라고 검출되었을 때 페이지 버퍼/센스 회로(170)에 보존 유지된 프로그래밍 데이터가 전송/기입 회로(200)에 의해 ECC 회로(120)에 전송되고 ECC 연산에 의해 생성된 에러 정정 부호가 페이지 버퍼/센스 회로(170)에 기입된다. 한편 특정 비트열이라고 검출되었을 때 페이지 버퍼/센스 회로(170)에 보존 유지된 프로그래밍 데이터의 전송이 금지되고 해당 특정 비트열에 대응하는 기존의 에러 정정 부호가 페이지 버퍼/센스 회로(170)에 기입된다.

Description

반도체 기억장치 및 그 프로그래밍 방법 {Semiconductor memory device and programming method thereof}

본 발명은, 반도체 기억장치 및 그 프로그래밍 방법과, 반도체 기억장치의 입출력 데이터의 에러 검출 정정에 관한 것으로서, 특히 NAND형 플래쉬 메모리의 입력 데이터의 에러 검출 및 정정에 관한 것이다.

플래쉬 메모리, DRAM 등의 반도체 메모리에서는 집적도가 해마다 증가하여 불량 또는 결함이 없는 기억소자를 제조하기 어려워지고 있다. 따라서 메모리 칩 위에는 제조 공정 중에 발생하는 기억소자의 물리적인 결함을 외관상 구제하기 위한 리던던시 스킴이 이용된다. 예를 들면 어느 리던던시 스킴에서는 리던던시 메모리를 마련함으로써 물리적인 결함이 있는 기억소자를 구제하고 있다. 또 반도체 메모리에는, 리던던시 메모리에 의한 물리적인 구제 이외에 소프트 에러 대책으로서 에러 검출 정정 회로(ECC：Error Checking Correction)가 이용된다.

NAND형 플래쉬 메모리에서는, 데이터의 프로그램이나 소거가 반복됨으로써 터널 절연막의 열화에 의해 전하 보존 유지 특성이 악화되거나 터널 절연막에 트래핑된 전하에 의해 문턱값 변동이 발생하여 비트 에러를 일으킨다. 특허문헌 1에서는, 이러한 비트 에러 대책으로서 에러 검출 정정 회로를 탑재하였다. 특히 블록 선택 트랜지스터에 가까운 메모리 셀에서는 리소그래피에 의한 패턴의 불균일, 확산층 형성시 이온 주입의 불균일로 인해 비트 에러율이 높아지는 경향이 있으며 이를 더 많이 구제 가능하도록 하기 위한 ECC 코드를 격납하였다.

또 NAND형 플래쉬 메모리에는, 1개의 메모리 셀에 1비트의 데이터를 격납하는 것에 추가하여 1개의 메모리 셀에 멀티 비트의 데이터를 격납하는 것이 있다. 특허문헌 2는, 이러한 멀티 비트 데이터의 에러 정정 스킴을 개시하였다. 또한 특허문헌 3은, 입력된 데이터에 ECC 패리티를 부가하여 ECC 부호를 생성하고, 생성된 ECC 부호를 물리 블록에 기입하고, 물리 블록에서 독출한 페이지 데이터에 에러가 있을 때 ECC 부호에 의해 에러를 정정하고, 정정한 에러수가 문턱값 이상인 물리 블록을 경고 블록으로서 표에 등록하여 데이터 기입시에 경고 블록 선택의 우선 순위를 낮추는 플래쉬 메모리를 개시하였다.

특허문헌 1: 일본특개2010-152989호 공보 특허문헌 2: 일본특개2008-165805호 공보 특허문헌 3: 일본특개2010-79486호 공보

ECC 회로를 온칩으로 탑재하는 NAND형 플래쉬 메모리는, 입력된 데이터를 페이지 버퍼에 보존 유지하고, 페이지 버퍼에 보존 유지된 데이터를 ECC 회로에 전송하여 거기에서 ECC 연산에 의해 생성된 에러 정정 부호(에러 코드)를 페이지 버퍼에 되쓴(write back) 후, 페이지 버퍼의 데이터를 메모리 어레이의 선택된 페이지에 프로그래밍하였다. 그러나 프로그래밍되는 모든 페이지 데이터에 대해 ECC 연산을 하면 처리에 시간이 많이 걸린다. NAND형 플래쉬 메모리에서는 페이지 단위로 프로그래밍이 이루어지기 때문에 고집적화에 따라 1페이지당 비트수가 증가하면 그에 비례하여 ECC 회로의 연산에 필요한 시간이 증가한다. 이것은, 프로그래밍 시간 단축의 장해가 될 수 있다.

본 발명은 상기 종래의 과제를 해결하는 것으로서, 데이터의 신뢰성을 유지하면서 프로그래밍 시간의 단축을 꾀할 수 있는 반도체 기억장치 및 그 프로그래밍 방법을 제공한다.

본 발명에 관한 반도체 기억장치는, 메모리 어레이와, 상기 메모리 어레이로부터 독출한 데이터를 보존 유지하거나, 또는 상기 메모리 어레이에 기입하는 데이터를 보존 유지하는 데이터 보존 유지 수단과, 데이터의 에러 검출을 정정하는 에러 검출 정정 수단과, 상기 데이터 보존 유지 수단에서 상기 에러 검출 정정 수단으로 데이터를 전송하는 전송 수단과, 상기 에러 검출 정정 수단에 의해 생성된 에러 정정 부호를 상기 데이터 보존 유지 수단에 기입하는 기입 수단과, 상기 데이터 보존 유지 수단에 입력되는 데이터가 특정 비트열을 갖는지 여부를 검출하는 검출 수단을 가지고, 상기 특정 비트열이 검출되었을 때 상기 전송 수단은 상기 특정 비트열에 대응하는 데이터의 전송을 금지하고, 또한 상기 기입 수단은 미리 결정된 에러 정정 부호를 상기 데이터 보존 유지 수단에 기입한다.

상기 특정 비트열은 논리0으로 이루어진 비트열, 또는 논리1로 이루어진 비트열이다. 상기 특정 비트열은 상기 전송 수단이 한번에 전송하는 비트수와 동일한 비트수이다. 상기 데이터 보존 유지 수단은 복수의 섹터로 분할되고, 상기 전송 수단은 섹터 단위로 데이터를 전송하고, 상기 에러 정정 수단은 섹터 단위로 에러 정정 처리를 한다. 상기 특정 비트열은 상기 데이터 보존 유지 수단이 보존 유지하는 1페이지의 비트수와 동일하다. 반도체 기억장치는 또한 특정 비트열과 에러 정정 부호와의 관계를 기억하는 기억 수단을 포함하고, 상기 기입 수단은 상기 검출 수단의 검출 결과에 기초하여 특정 비트열에 해당하는 에러 정정 부호를 기입한다. 상기 기입 수단은 상기 검출 수단의 검출 결과에 기초하여 특정 비트열에 해당하는 에러 정정 부호를 생성하는 논리 회로를 포함하고, 해당 논리 회로에 의해 생성된 에러 정정 부호를 기입한다. 반도체 기억장치는 복수의 외부 입출력 단자를 포함하여 복수의 외부 입출력 단자로부터 입력된 데이터가 병렬로 상기 데이터 보존 유지 수단에 로딩되며, 상기 검출 수단은 병렬로 입력된 데이터 각각이 특정 비트열을 포함하는지 여부를 검출한다. 상기 검출 수단은 비트 데이터의 전이 유무를 검출하는 검출 회로를 포함한다.

본 발명에 관한 NAND형 플래쉬 메모리의 프로그래밍 방법은, 외부 입출력 단자로부터 입력된 프로그래밍 데이터를 페이지 버퍼에 로딩하여 상기 프로그래밍 데이터가 특정 비트열인지 아닌지를 검출하고, 특정 비트열이 아니라고 검출되었을 때 상기 페이지 버퍼에 보존 유지된 프로그래밍 데이터를 ECC 회로에 전송하여 ECC 연산에 의해 생성된 에러 정정 부호를 상기 페이지 버퍼에 기입하고, 한편 특정 비트열이라고 검출되었을 때 상기 페이지 버퍼에 보존 유지된 프로그래밍 데이터의 전송을 금지하고 해당 특정 비트열에 대응하는 기존의 에러 정정 부호를 상기 페이지 버퍼에 기입한다.

본 발명에 의하면, 데이터 보존 유지 수단에 입력되는 데이터가 특정 비트열인 경우에는 데이터 보존 유지 수단으로부터 에러 정정 수단에 데이터를 전송하는 것을 금지하고 에러 정정 수단에 의한 연산을 하지 않고 에러 정정 부호를 데이터 보존 유지 수단에 기입하도록 했기 때문에 데이터 보존 유지 수단에서 에러 정정 수단으로의 데이터 전송 시간을 삭감할 수 있게 되어 메모리 어레이로의 데이터 프로그래밍 시간을 단축할 수 있다.

도 1은, 본 발명의 실시예에 관한 NAND형 플래쉬 메모리 전체의 개략 구성을 도시한 도이다.
도 2는, 본 발명의 실시예에 관한 메모리 셀 어레이의 NAND 스트링의 구성을 도시한 회로도이다.
도 3은, 본 발명의 실시예에 관한 플래쉬 메모리의 프로그래밍시에 각 부에 인가되는 전압의 일례를 도시한 도이다.
도 4는, 본 발명의 실시예에 관한 플래쉬 메모리에 입력되는 데이터의 흐름을 설명하는 도이다.
도 5는, 본 실시예의 검출 회로의 일례를 도시한 도이다.
도 6은, 특정 비트열과 기존의 에러 정정 부호와의 관계를 규정하는 표이다.
도 7은, 본 발명의 실시예에 의한 통상의 ECC 처리를 설명하는 도이다.
도 8은, 본 발명의 실시예에 의한 ECC 처리가 스킵되는 예를 설명하는 도이다.
도 9는, 종래의 플래쉬 메모리의 ECC 처리를 설명하는 흐름도이다.
도 10은, 본 발명의 실시예에 관한 플래쉬 메모리의 ECC 처리를 설명하는 흐름도이다.

다음으로 본 발명의 실시형태에 대해 도면을 참조하여 상세히 설명하기로 한다. 여기에서는 NAND형 플래쉬 메모리를 예시한다. 아울러 도면은 알기 쉽게 하기 위해 각 부를 강조하여 도시하였으며 실제 디바이스의 스케일과는 다르다는 점에 유의해야 한다.

<실시예>

본 발명의 실시예에 관한 플래쉬 메모리의 전형적인 구성을 도 1에 도시한다. 단, 여기에 도시한 플래쉬 메모리의 구성은 예시이며, 본 발명은 반드시 이러한 구성으로 한정되지는 않는다. 본 실시예의 플래쉬 메모리(10)는, 복수의 메모리 셀이 행렬 형태로 배열된 메모리 어레이(100)와, 외부 입출력 단자 I/O에 접속되어 입출력 데이터를 보존 유지하는 입출력 버퍼(110)와, 메모리 어레이(100)에 프로그래밍하는 데이터나 거기에서 독출된 데이터의 에러 검출·정정을 행하는 ECC 회로(120)와, 외부 입출력 단자 또는 입출력 버퍼(110)에서 페이지 버퍼/센스 회로(170)로 입력되는 데이터를 감시하여 그로부터 특정 비트열을 검출하는 검출 회로(130)와, 입출력 버퍼(110)로부터의 어드레스 데이터를 수취하는 어드레스 레지스터(140)와, 입출력 버퍼(110)로부터의 커멘드 데이터나 외부로부터의 제어 신호를 수취하여 각 부를 제어하는 제어부(150)와, 어드레스 레지스터(140)로부터 행 어드레스 정보(Ax)를 수취하여 행 어드레스 정보(Ax)를 디코딩하고 디코딩 결과에 기초하여 블록 및 워드선을 선택하는 워드선 선택 회로(160)와, 워드선 선택 회로(160)에 의해 선택된 페이지로부터 독출된 데이터를 보존 유지하거나 선택된 페이지로의 기입 데이터를 보존 유지하는 페이지 버퍼/센스 회로(170)와, 어드레스 레지스터(140)로부터 열 어드레스 정보(Ay)를 수취하여 열 어드레스 정보(Ay)를 디코딩하고 해당 디코딩 결과에 기초하여 페이지 버퍼/센스 회로(170) 내의 데이터를 선택하는 열 선택 회로(180)와, 데이터의 독출, 프로그래밍 및 소거 등을 위해 필요한 다양한 전압(기입 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부 전압 발생 회로(190)를 포함하여 구성된다.

메모리 어레이(100)는 열방향으로 배치된 m개의 메모리 블록BLK(0), BLK(1),…, BLK(m-1)을 가진다. 블록BLK(0) 근처에 페이지 버퍼/센스 회로(170)가 배치된다. 이러한 구성 이외에도 페이지 버퍼/센스 회로(170)는 메모리 어레이(100)의 다른쪽 단부, 혹은 양측 단부에 배치되는 것이어도 좋다.

1개의 메모리 블록에는, 도 2에 도시한 바와 같이 복수의 메모리 셀을 직렬로 접속한 NAND 셀 유닛(NU)이 복수 형성되고 1개의 메모리 블록 내에 n＋1개의 셀 유닛(NU)이 행방향으로 배열되어 있다. 셀 유닛(NU)은, 직렬로 접속된 복수의 메모리 셀(MCi)(i=0, 1,…, 31)과, 한쪽 단부인 메모리 셀(MC31)의 드레인측에 접속된 선택 트랜지스터(TD)와, 다른 쪽 단부인 메모리 셀(MC0)의 소스측에 접속된 선택 트랜지스터(TS)를 포함하고, 선택 트랜지스터(TD)의 드레인은 대응하는 1개의 비트선(GBL)에 접속되고, 선택 트랜지스터(TS)의 소스는 공통의 소스선(SL)에 접속된다.

메모리 셀(MCi)의 컨트롤 게이트는 워드선(WLi)에 접속되고, 선택 트랜지스터(TD),(TS)의 게이트는 워드선(WL)과 병행하는 선택 게이트선(SGD),(SGS)에 접속된다. 워드선 선택 회로(160)는 행 어드레스(Ax) 또는 변환된 어드레스에 기초하여 블록을 선택할 때 블록의 선택 게이트선(SGD),(SGS)을 통해 선택 트랜지스터(TD),(TS)를 선택적으로 구동한다. 도 2는, 전형적인 셀 유닛의 구성을 도시하고 있으나, 셀 유닛은 NAND 스트링 내에 1개 또는 복수의 더미 셀을 포함한 것이어도 좋다.

메모리 셀은, 전형적으로 P웰 내에 형성된 N형의 확산 영역인 소스/드레인과, 소스/드레인간의 채널상에 형성된 터널 산화막과, 터널 산화막상에 형성된 플로팅 게이트(전하 축적층)와, 플로팅 게이트상에 유전체막을 사이에 두고 형성된 컨트롤 게이트를 포함한 MOS 구조를 가진다. 플로팅 게이트에 전하가 축적되어 있지 않을 때, 즉 데이터「1」이 기입되어 있을 때 문턱값은 음의 상태에 있으며 메모리 셀은 노멀리 온이다. 플로팅 게이트에 전자가 축적되었을 때, 즉 데이터「0」이 기입되어 있을 때 문턱값은 양으로 시프트되고 메모리 셀은 노멀리 오프이다. 단 메모리 셀은 1비트(2치 데이터)를 기억하는 SLC 타입이어도 좋고 다수의 비트를 기억하는 MLC 타입이어도 좋다.

도 3은, 플래쉬 메모리의 각 동작시에 인가되는 바이어스 전압의 일례를 도시한 표이다. 독출 동작에서는, 비트선에 어느 양의 전압을 인가하고, 선택된 워드선에 어느 전압(Vx)(예를 들면 0V)을 인가하고, 비선택 워드선에 패스 전압(Vpass)(예를 들면 4.5V)을 인가하고, 선택 게이트선(SGD),(SGS)에 양의 전압(예를 들면 4.5V)을 인가하고, 비트선 선택 트랜지스터(TD), 소스선 선택 트랜지스터(TS)를 온하여 공통 소스선에 0V를 인가한다. 프로그래밍(기입) 동작에서는, 선택된 워드선에 고전압의 프로그램 전압(Vpgm)(15∼20V)을 인가하고, 비선택된 워드선에 중간 전위(예를 들면 10V)를 인가하고, 비트선 선택 트랜지스터(TD)를 온시키고 소스선 선택 트랜지스터(TS)를 오프시켜 「0」 또는 「1」의 데이터에 대응한 전위를 비트선(GBL)에 공급한다. 소거 동작에서는 블록 내의 선택된 워드선에 0V를 인가하고, P웰에 고전압(예를 들면 20V)을 인가하고, 플로팅 게이트의 전자를 기판에 뽑아냄으로써 블록 단위로 데이터를 소거한다.

도 4에, 본 실시예의 플래쉬 메모리(10)의 외부 입출력 단자로부터 입력되는 데이터의 흐름을 도시한다. 입출력 버퍼(110)에서 제공된 입력 데이터(Di)는 페이지 버퍼/센스 회로(170)에 로딩되며 동시에 검출 회로(130)에도 입력된다. 검출 회로(130)는 입력 데이터(Di)가 특정 비트열을 포함한 데이터인지 여부를 검출한다. 특정 비트열이란, 에러 검출 정정의 연산을 할 필요가 없는 비트열, 혹은 에러 정정 부호가 기지(旣知)의 것인 비트열이다. 한 예에서는, 검출 회로(130)는 입력 데이터(Di)가 모두 「0」인 비트열, 또는 입력 데이터가 모두 「1」인 비트열을 검출한다.

검출 회로(130)는 논리 회로에 의해 입력 데이터(Di)의 특정 비트열을 검출할 수 있다. 도 5는, 입력 데이터(Di)의 비트열이 모두 「0」 또는 「1」을 검출할 때의 검출 회로의 일례이다. 검출 회로(130)는 입력 데이터(Di)의 i번째 데이터와 i-1번째 데이터(i는, 2 이상의 정수)를 입력하는 2입력의 OR회로(132) 및 AND 회로(134)와, 이들 논리 회로의 출력에 기초하여 플래그 정보를 설정하는 플래그 회로(136)를 포함하여 구성된다. 입력 데이터(Di)가 모두 「0」일 때 OR회로(132)의 출력은 L레벨이며 그 외에는 H레벨이다. 또 입력 데이터(Di)가 모두 「1」일 때 AND 회로(134)의 출력은 H레벨이며 그 외에는 L레벨이다. 플래그 회로(136)는 입력 데이터(Di)가 모두 「0」 및 모두 「1」이라는 것을 판별할 수 있는 검출 신호(S)를 출력한다. 예를 들면 검출 신호(S)가 2비트 데이터로 구성되며 「00」일 때 입력 데이터(Di)가 모두 「0」, 「11」일 때 입력 데이터(Di)가 모두 「1」이다. 검출 회로(130)의 검출 신호(S)는 전송/기입 회로(200) 및 ECC 회로(120)에 제공된다.

ECC 회로(120)는, 입력 데이터(Di)를 연산함으로써 입력 데이터(Di)의 에러 검출 및 정정에 필요한 에러 정정 부호 또는 패리티 비트를 생성한다. ECC의 연산은, 예를 들면 해밍 코드나 리드-솔로몬 등 공지의 수법에 의해 이루어지며 입력된 k비트 또는 k바이트의 입력 데이터(Di)를 p=k＋q로 변환한다. 본 명세서에서는 「q」를, 입력 데이터(Di)의 에러 검출 정정에 필요한 에러 정정 부호 또는 패리티 비트로 칭한다.

페이지 버퍼/센스 회로(170)와 ECC 회로(120) 사이에는 전송/기입 회로(200)가 마련된다. 전송/기입 회로(200)는 페이지 버퍼/센스 회로(170)에 보존 유지된 입력 데이터(Di)를 ECC 회로(120)에 전송한다. 또 전송/기입 회로(200)는 ECC 회로(120)에 의해 생성된 에러 정정 부호를 페이지 버퍼/센스 회로(170)의 스페어 영역에 기입한다.

전송/기입 회로(200)는 검출 회로(130)에 의해 입력 데이터(Di)가 특정 비트열이라는 것이 검출되었을 때 페이지 버퍼/센스 회로(170)에 보존 유지된 입력 데이터(Di)의 전송을 금지한다. 즉, ECC 회로(120)는 입력 데이터(Di)의 ECC 연산을 실행하지 않는다. ECC 회로(120)는 입력 데이터(Di)(=특정 비트열)의 기존의 에러 정정 부호를 생성하여 이것을 전송/기입 회로(200)에 제공하고, 전송/기입 회로(200)는 수취한 기존의 에러 정정 부호를 페이지 버퍼/센스 회로(170)의 스페어 영역에 기입한다.

한 예에서는, ECC 회로(120)는 특정 비트열과 기존의 에러 정정 부호와의 관계를 규정하는 표를 포함할 수 있다. 표의 일례를 도 6에 도시한다. ECC 회로(120)는 검출 회로(130)로부터 검출 신호(S)를 수취하면 해당 검출 신호(S)에 기초하여 특정 비트열에 대응하는 기존의 에러 정정 부호를 독출하고 이것을 전송/기입 회로(200)에 출력한다. 예를 들면 입력 데이터(Di)가 모두 「0」일 때(상기 예에서는 검출 신호(S)가 「00」), 기존의 에러 정정 부호(EC0)가 전송/기입 회로(200)에 출력된다. 입력 데이터(Di)가 모두 「1」일 때(상기 예에서는, 검출 신호(S)가 「11」), 기존의 에러 정정 부호(EC1)가 전송/기입 회로(200)에 출력된다. 이러한 표는 반드시 ECC 회로(120)가 보존 유지할 필요는 없으며 전송/기입 회로(200)가 보존 유지해도 좋다. 혹은 검출 회로(130)가 표를 보존 유지하여 기존의 에러 정정 부호를 전송/기입 회로(200)에 제공하도록 해도 좋다.

또 다른 예로서 ECC 회로(120)는 검출 신호(S)에 기초하여 기존의 에러 정정 부호를 생성하는 논리 회로를 구비한 것이어도 좋다. 예를 들면 검출 신호(S)가 「00」일 때 에러 정정 부호(EC0)가 생성되고, 검출 신호(S)가 「11」일 때 에러 정정 부호(EC1)가 생성되고 이들 에러 정정 부호가 전송/기입 회로(200)에 출력된다. 이러한 에러 정정 부호를 생성하는 논리 회로는 반드시 ECC 회로(120)가 구비할 필요는 없으며 전송/기입 회로(200) 또는 검출 회로(130)가 구비하도록 해도 좋다.

전송/기입 회로(200)에 의한 에러 정정 부호의 페이지 버퍼/센스 회로(170)로의 기입이 종료되면, 다음으로 페이지 버퍼/센스 회로(170)에 보존 유지된 입력 데이터(Di) 및 에러 정정 부호가 메모리 어레이(100)의 선택된 페이지에 프로그래밍된다.

독출 동작시에 메모리 어레이(100)의 선택 페이지로부터 독출된 데이터는 페이지 버퍼/센스 회로(170)에 보존 유지되고, 다음으로 전송/기입 회로(200)를 통해 ECC 회로(120)에 전송된다. ECC 회로(120)는 에러 정정 부호에 기초하여 프로그래밍 불량 유무 또는 독출 불량 유무를 판정하여 불량에 의한 에러가 있으면 에러 정정 부호를 이용하여 데이터를 정정한다. ECC 처리된 데이터는 전송/기입 회로(200)를 통해 페이지 버퍼/센스 회로(170)에 전송되고 이어서 입출력 버퍼(110)를 통해 외부에 출력된다.

본 실시예에서는, 검출 회로(130)에 의해 입력 데이터(Di)가 특정의 비트예라는 것이 검출되면 페이지 버퍼/센스 회로(170)에 보존 유지된 입력 데이터(Di)가 ECC 회로(120)에 전송되는 것이 생략되어 ECC 회로(120)에 의한 연산을 하지 않고 기존의 에러 정정 부호가 페이지 버퍼/센스 회로(170)에 기입된다. 이로써 페이지 버퍼/센스 회로(170)에서 ECC 회로(120)로의 입력 데이터(Di)의 전송 시간 및 ECC 연산 시간을 삭감할 수 있어 입력 데이터(Di)의 프로그래밍에 필요한 시간을 대폭 단축할 수 있다.

다음으로 도 7 내지 도 10에 도시한 예를 이용하여 설명하기로 한다. 플래쉬 메모리(10)의 외부 입출력 단자는 ×1, ×4, ×8 등의 구성이 가능한데, 여기에서는 플래쉬 메모리(10)가 ×8의 외부 입출력 단자를 갖는 예를 나타낸다. 도 7에 도시한 바와 같이 외부 입출력 단자(P-0)∼(P-7)는 I/O버퍼(110-1)∼(110-7)에 각각 접속되며, 외부 입출력 단자(P-0)∼(P-7)에 입력된 데이터는 I/O버퍼(110-0)∼(110-7)에 병렬로 입력된다. 페이지 버퍼/센스 회로(170)는 섹터0∼섹터7의 8개의 섹터에 분할된 레귤러 영역(300)과, 스페어0, 스페어1, 스페어2, 스페어3의 4개의 섹터에 분할된 스페어 영역(310)을 가진다.

페이지 버퍼/센스 회로(170)의 레귤러 영역(300)의 한 섹터에는 8개의 외부 입출력 단자(P-0)∼(P-7), 즉 입출력 버퍼(110-0)∼(110-7)가 할당된다. 도 1에 도시한 열 선택 회로(180)는 수취한 열 어드레스 정보(Ay)를 디코딩하고 해당 디코딩 결과에 기초하여 외부 입출력 단자(P-0)∼(P-7)에 입력된 데이터가 로딩되는 섹터를 선택한다. 도 7에 도시한 예에서는 외부 입출력 단자(P-0)∼(P-7)에서 수취된 데이터가 열 어드레스 정보(Ay)에 따라 섹터0에 로딩되고, 도 8에 도시한 예에서는 외부 입출력 단자(P-0)∼(P-7)에서 수취된 데이터가 열 어드레스 정보(Ay)에 따라 섹터1에 로딩된다. 동시에 각 섹터에 로딩된 데이터는 검출 회로(130)에 입력되고 거기에서 입력 데이터가 특정 비트열인지 여부가 감시된다.

레귤러 영역(300) 중 하나의 섹터는, 예를 들면 256바이트로 구성되며 1개의 외부 입출력 단자에는 256비트가 할당된다(256bit×8=1섹터). 또 이 경우에는, 8개의 섹터는 전체적으로 약 2K바이트의 프로그래밍 데이터를 보존 유지할 수 있다. 스페어 영역(310) 중 하나의 섹터는, 예를 들면 16바이트로 구성되며 그 경우 4개의 섹터(스페어0∼스페어3)는 전체적으로 64바이트의 데이터를 보존 유지할 수 있다. 스페어 영역(310) 중 하나의 섹터는, 불량 메모리 소자를 포함한 배드 블록을 식별하는 정보를 기억하는 영역(311), 사용자 데이터에 관한 정보를 기억하는 영역(312), 레귤러 영역(300)의 2개 섹터에 대한 에러 정정 부호(패리티 비트)를 기억하는 영역(313),(314), 스페어 영역(310)이 ECC 연산되었을 때의 에러 정정 부호(패리티 비트)를 기억하는 영역(315)을 가진다. 스페어 영역(310)의 스페어0의 영역(313),(314)은 레귤러 영역(300)의 섹터0, 섹터1의 에러 정정 부호(패리티 비트)를 각각 기억하고, 스페어 영역(310)의 스페어1의 영역(313),(314)은 레귤러 영역(300)의 섹터2, 섹터3의 에러 정정 부호(패리티 비트)를 기억한다. 마찬가지로 스페어 영역(310)의 스페어2는 레귤러 영역(300)의 섹터4, 섹터5의 패리티 비트를 기억하고, 스페어 영역(310)의 스페어3은 레귤러 영역(300)의 섹터6, 섹터7의 패리티 비트를 기억한다.

전송/기입 회로(200)는 레귤러 영역(300)에 보존 유지된 데이터를 섹터 단위로 전송한다. 즉, 1개의 섹터가 256바이트일 때 전송/기입 회로(200)는 256바이트의 데이터를 ECC 회로(120)에 병렬 전송하기 위한 복수의 전송용 트랜지스터를 구비한다. 전송용 트랜지스터의 각 게이트에 제어 신호가 공통 접속되고 제어 신호는 제어부(150)에 의해 제어된다. ECC 회로(120)는 섹터 단위로 전송된 데이터를 수취하여 ECC 연산을 함으로써 에러 정정 부호를 생성한다. 전송/기입 회로(200)는 ECC 회로(120)로부터 수취한 에러 정정 부호를 스페어 영역(310)의 대응하는 섹터의 영역(313) 또는 (314)에 기입한다.

도 7에 도시한 예는, 입력 데이터(Di), 즉 프로그래밍 데이터가 레귤러 영역(300)의 섹터0에 로딩되는 예를 도시한다. 여기에서는 입력 데이터(Di)가 특정 비트열에 해당하지 않기 때문에 검출 회로(130)에 의한 검출 신호(S)는 전송/기입 회로(200)의 전송을 금지시키지 않는다. 따라서 전송/기입 회로(200)는 입력 데이터(Di)를 ECC 회로(120)에 전송하고 ECC 회로(120)에 의해 생성된 에러 정정 부호가 스페어 영역(310)의 스페어0의 영역(313)에 기입된다.

도 8은, 입력 데이터(Di)가 특정 비트열을 가질 때의 동작을 도시한다. 레귤러 영역(300)의 섹터1에 로딩된 입력 데이터(Di)가 특정 비트열에 해당한다는 것이 검출 회로(130)에 의해 검출되면, 그 검출 신호(S)가 전송/기입 회로(200) 및 ECC 회로(120)에 제공된다. 전송/기입 회로(200)는 검출 신호(S)에 응답하여 섹터1의 입력 데이터(Di)의 ECC 회로(120)로의 전송을 금지한다. 또 ECC 회로(120)는 검출 신호(S)에 기초하여 특정 비트열을 식별하고 해당 특정 비트열에 대응하는 에러 정정 부호를 전송/기입 회로(200)에 제공한다. 그리고 전송/기입 회로(200)는 스페어 영역(310)의 스페어0의 영역(314)에 섹터1의 에러 정정 부호를 기입한다.

도 9에 종래의 ECC 처리 흐름을 도시하고, 도 10에 본 실시예의 ECC 처리 흐름을 도시한다. 처음에 종래의 ECC 처리 동작을 설명한다. 외부 콘트롤러로부터 플래쉬 메모리(10)에 대해 외부 제어 신호 및 커멘드 데이터, 어드레스 데이터 및 프로그래밍 데이터가 공급된다. 제어부(150)는 외부 제어 신호 및 커멘드 데이터에 기초하여 프로그램 동작을 개시한다.

외부 입출력 단자 및 입출력 버퍼(110)를 통해 프로그래밍 데이터(입력 데이터(Di))가 페이지 버퍼/센스 회로(170)에 로딩되면(S100), 제어부(150)의 제어하에서 프로그래밍 시퀀스가 개시된다(S102). 페이지 버퍼/센스 회로(170)에 보존 유지된 섹터0의 데이터가 전송/기입 회로(200)를 통해 ECC 회로(120)에 전송된다(S104). 다음으로 ECC 회로(120)에서 ECC 연산이 실행되고 거기에서 생성된 패리티 비트가 페이지 버퍼/센스 회로(170)의 스페어 영역(310)에 기입된다(S108).

다음으로 ECC가 미처리된 섹터가 있는지 여부가 제어부(150) 또는 전송/기입 회로(200)에 의해 판정된다(S110). 이렇게 하여 페이지 버퍼/센스 회로(170)의 모든 섹터의 데이터가 ECC 처리되어 섹터마다의 패리티 비트가 스페어 영역(310)의 대응하는 섹터의 영역(313),(314)에 기입된다. 아울러 NAND형 플래쉬 메모리는 페이지 단위로 프로그래밍이 이루어지는데 입력되는 프로그래밍 데이터의 사이즈는 반드시 1페이지, 즉 도 7에 도시한 레귤러 영역(300)의 8개 섹터의 사이즈와 동일할 필요는 없다. 예를 들면 프로그래밍 데이터의 사이즈는 1개 섹터의 사이즈일 수 있다. 통상 프로그래밍 디스터브의 관점에서 동일 페이지에 연속적으로 프로그래밍하는 것이 허락되는 횟수(NOP(Number of Program))에는 제한이 있으며, 그 NOP에 따라 1개의 페이지 데이터를 분할하여 프로그래밍할 수 있다. NOP가 4일 때 1개의 페이지 데이터는, 예를 들면 2섹터, 1섹터, 3섹터, 2섹터로 나누어 플래쉬 메모리(10)에 입력할 수 있다.

레귤러 영역의 ECC 처리가 종료되면, 다음으로 스페어 영역의 ECC 처리가 실행된다. 도 7에 도시한 바와 같이 스페어 영역(310)의 스페어0의 데이터가 전송/기입 회로(200)에 의해 ECC 회로(120)에 전송되고(S112), 거기에서 ECC 처리가 실행되고(S114), 생성된 패리티 비트가 영역(315)에 기입된다(S116). ECC가 미처리된 섹터가 있는지 여부가 판정되고(S118), 그러한 섹터가 있으면 단계S112 내지 S116이 반복된다. 이렇게 하여 스페어 영역(310)의 모든 섹터의 ECC 처리가 실행된다. 페이지 버퍼/센스 회로(170)의 레귤러 영역(300) 및 스페어 영역(310)에 보존 유지된 모든 데이터의 ECC 처리가 종료되면 페이지 버퍼/센스 회로(170)에 보존 유지된 데이터가 메모리 어레이의 선택된 페이지에 프로그래밍된다(S120).

한편 본 실시예의 플래쉬 메모리(10)에서는, 도 10에 도시한 바와 같이 프로그래밍 데이터가 페이지 버퍼/센스 회로(170)에 로딩되며(S200), 이와 병행하여 프로그래밍 데이터가 검출 회로(130)에 의해 감시된다(S202). 프로그래밍 데이터의 페이지 버퍼/센스 회로(170)로의 로딩이 완료되면 프로그래밍 시퀀스가 개시된다(S204).

각 섹터의 프로그래밍 데이터가 페이지 버퍼/센스 회로(170)에 입력되자마자 검출 회로(130)는 각 섹터의 프로그래밍 데이터가 특정 비트열인지 여부를 검출한다(S206). 만약 섹터의 프로그래밍 데이터가 특정 비트열과 일치하지 않으면 해당 섹터의 프로그래밍 데이터는 종래와 마찬가지로 ECC 회로(120)에 전송되어 ECC 처리가 실행된다(S208, S210). 즉, 도 7에 도시한 ECC 처리가 실행된다. 한편 섹터의 프로그래밍 데이터가 특정 비트열과 일치한다는 것이 검출 회로(130)에 의해 검출되었을 때 전송/기입 회로(200)는 해당 섹터를 프로그래밍 데이터의 ECC 회로(120)에 전송하지 않고 ECC 회로(120)는 해당 섹터의 프로그래밍 데이터를 위한 ECC 연산을 실행하지 않는다. 따라서 단계S208, S210의 처리가 스킵된다. ECC 회로(120)는 ECC 연산을 스킵하는 대신에 검출 신호(S)에 기초하여 특정 비트열을 식별하고, 식별된 특정 비트열에 대응하는 기존의 패리티 비트를 전송/기입 회로(200)에 출력하고, 전송/기입 회로(200)는 기존의 패리티 비트를 스페어 영역(310)의 영역(313) 또는 (314)에 기입한다. 이러한 처리는 페이지 버퍼/센스 회로(170)의 레귤러 영역(300)의 모든 섹터에 대해 이루어진다(단계S206∼214). 레귤러 영역(300)의 ECC 처리가 종료되면 다음으로 스페어 영역(310)으로의 ECC 처리가 실행된다. 스페어 영역(310)의 ECC 처리는, 도 9에 도시한 종래의 수법과 동일하므로 설명을 생략하기로 한다.

이와 같이 본 실시예에 의하면, 에러 정정 부호가 기지의 것인 특정 비트열의 프로그래밍 데이터가 입력된 경우에는 페이지 버퍼/센스 회로(170)에서 ECC 회로(120)로 프로그래밍 데이터를 전송하지 않고 또한 ECC 연산을 불필요하게 함으로써 입력된 데이터의 프로그래밍 시간을 단축시킬 수 있다. 특히 페이지 버퍼/센스 회로(170)에서 ECC 회로(120)로의 데이터 전송에 필요한 시간은 비교적 크기 때문에 프로그래밍 시간 단축에 크게 기여한다.

상기 실시예에서는 페이지 버퍼/센스 회로(170)에 보존 유지된 데이터를 ECC 회로(120)에 전송하는 예를 나타냈으나 페이지 버퍼/센스 회로(170)가 1개 혹은 복수의 캐시 기억 장치를 구비한 파이프 라인 구조일 때에도 본 발명을 적용할 수 있다. 이 경우 캐시 기억 장치와 ECC 회로 사이의 데이터 전송이 스킵된다.

본 발명의 실시형태에 대해 상술하였으나, 본 발명은 특정 실시형태로 한정되지 않으며 특허청구범위에 기재된 발명의 요지의 범위 내에서 다양한 변형·변경이 가능하다.

10：플래쉬 메모리
100：메모리 어레이
110：입출력 버퍼
120：ECC 회로
130：검출 회로
140：어드레스 레지스터
150：제어부
160：워드선 선택 회로
170：페이지 버퍼/센스 회로
180：열 선택 회로
190：내부 전압 발생 회로
200：전송/기입 회로
300：레귤러 영역
310：스페어 영역

Claims

메모리 어레이,
상기 메모리 어레이로부터 독출한 데이터를 보존 유지하거나, 또는 상기 메모리 어레이에 기입하는 데이터를 보존 유지하는 데이터 보존 유지 수단,
데이터의 에러 검출을 정정하는 에러 검출 정정 수단,
상기 데이터 보존 유지 수단에서 상기 에러 검출 정정 수단으로 데이터를 전송하는 전송 수단,
상기 에러 검출 정정 수단에 의해 생성된 에러 정정 부호를 상기 데이터 보존 유지 수단에 기입하는 기입 수단,
상기 데이터 보존 유지 수단에 입력되는 데이터가 특정 비트열을 갖는지 여부를 검출하는 검출 수단을 가지고,
상기 특정 비트열이 검출되었을 때, 상기 전송 수단은 상기 특정 비트열에 대응하는 데이터의 전송을 금지하고, 또한 상기 기입 수단은 미리 결정된 에러 정정 부호를 상기 데이터 보존 유지 수단에 기입하는 반도체 기억장치.
청구항 1에 있어서, 상기 특정 비트열은 논리0으로 이루어진 비트열인 반도체 기억장치.
청구항 1에 있어서, 상기 특정 비트열은 논리1로 이루어진 비트열인 반도체 기억장치.
청구항 1 내지 3 중 어느 한 항에 있어서, 상기 특정 비트열은 상기 전송 수단이 한번에 전송하는 비트수와 동일한 비트수인 반도체 기억장치.
청구항 1 내지 4 중 어느 한 항에 있어서, 상기 데이터 보존 유지 수단은 복수의 섹터로 분할되고, 상기 전송 수단은 섹터 단위로 데이터를 전송하고, 상기 에러 정정 수단은 섹터 단위로 에러 정정 처리를 하는 반도체 기억장치.
청구항 1 내지 3 중 어느 한 항에 있어서, 상기 특정 비트열은 상기 데이터 보존 유지 수단이 보존 유지하는 1페이지의 비트수와 동일한 반도체 기억장치.
청구항 1 내지 6 중 어느 한 항에 있어서, 반도체 기억장치는 특정 비트열과 에러 정정 부호와의 관계를 기억하는 기억 수단을 더 포함하고, 상기 기입 수단은 상기 검출 수단의 검출 결과에 기초하여 특정 비트열에 해당하는 에러 정정 부호를 기입하는 반도체 기억장치.
청구항 1 내지 6 중 어느 한 항에 있어서, 상기 기입 수단은 상기 검출 수단의 검출 결과에 기초하여 특정 비트열에 해당하는 에러 정정 부호를 생성하는 논리 회로를 포함하고 해당 논리 회로에 의해 생성된 에러 정정 부호를 기입하는 반도체 기억장치.
청구항 1 내지 8 중 어느 한 항에 있어서, 반도체 기억장치는 복수의 외부 입출력 단자를 포함하여 복수의 외부 입출력 단자로부터 입력된 데이터가 병렬로 상기 데이터 보존 유지 수단에 로딩되며, 상기 검출 수단은 병렬로 입력된 데이터 각각이 특정 비트열을 포함하는지 여부를 검출하는 반도체 기억장치.
청구항 1 내지 9 중 어느 한 항에 있어서, 상기 메모리 어레이는 NAND형 메모리 어레이이며, 상기 데이터 보존 유지 수단은 페이지 버퍼를 포함하는 반도체 기억장치.
NAND형 플래쉬 메모리의 프로그래밍 방법으로서,
외부 입출력 단자로부터 입력된 프로그래밍 데이터를 페이지 버퍼에 로딩하고,
상기 프로그래밍 데이터가 특정 비트열인지 여부를 검출하여,
특정 비트열이 아니라고 검출되었을 때 상기 페이지 버퍼에 보존 유지된 프로그래밍 데이터를 ECC 회로에 전송하여 ECC 연산에 의해 생성된 에러 정정 부호를 상기 페이지 버퍼에 기입하고, 한편 특정 비트열이라고 검출되었을 때 상기 페이지 버퍼에 보존 유지된 프로그래밍 데이터의 전송을 금지하고 해당 특정 비트열에 대응하는 기존의 에러 정정 부호를 상기 페이지 버퍼에 기입하는 프로그래밍 방법.
청구항 11에 있어서, 상기 프로그래밍 데이터는 모두 논리「0」의 비트열인 프로그래밍 방법.
청구항 11에 있어서, 상기 프로그래밍 데이터는 모두 논리「1」의 비트열인 프로그래밍 방법.