KR100842680B1 - 플래시 메모리 장치의 오류 정정 컨트롤러 및 그것을포함하는 메모리 시스템 - Google Patents

플래시 메모리 장치의 오류 정정 컨트롤러 및 그것을포함하는 메모리 시스템 Download PDF

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허석원
박시영
이동률
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Abstract

본 발명의 M-비트 데이터(M은 2 또는 그 보다 큰 양의 정수)를 저장하는 플래시 메모리 장치의 오류 정정 컨트롤러는, 제1 오류 정정 방식에 따라 상기 플래시 메모리 장치에 저장될 입력 데이터로부터 제1 ECC 데이터를 생성하고, 제2 오류 정정 방식에 따라 상기 입력 데이터로부터 제2 ECC 데이터를 생성하는 인코더와, 상기 입력 데이터, 상기 제1 ECC 데이터 및 상기 제2 ECC 데이터는 상기 플래시 메모리 장치에 저장되고, 그리고 상기 플래시 메모리 장치로부터 읽혀진 독출 데이터에 포함된 오류의 수를 계산하고, 상기 오류의 수에 따라서 상기 제1 ECC 데이터 또는 상기 제2 ECC 데이터 중 어느 하나를 이용하여 상기 독출 데이터의 오류를 정정하는 디코더를 포함한다.

Description

플래시 메모리 장치의 오류 정정 컨트롤러 및 그것을 포함하는 메모리 시스템{ECC CONTROLLER FOR USE IN FLASH MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
도 1a는 1-비트 데이터를 저장하는 일반적인 플래시 메모리 셀의 문턱 전압 분포들을 보여주는 도면;
도 1b는 2-비트 데이터를 저장하는 일반적인 플래시 메모리 셀의 문턱 전압 분포들을 보여주는 도면;
도 1c는 3-비트 데이터를 저장하는 일반적인 플래시 메모리 셀의 문턱 전압 분포들을 보여주는 도면;
도 2는 본 발명에 따른 메모리 시스템을 개략적으로 보여주는 블록도;
도 3은 도 2에 도시된 오류 정정 컨트롤러를 개략적으로 보여주는 블록도;
도 4는 도 3에 도시된 플래시 메모리 장치에 저장되는 기입 데이터 및 플래시 메모리 장치로부터 읽혀진 독출 데이터의 포맷을 보여주는 도면;
도 5는 도 3에 도시된 인코더의 인코딩 동작을 보여주는 플로우차트; 그리고
도 6은 도 3에 도시된 디코더의 디코딩 동작을 보여주는 플로우차트이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 호스트 200 : 메모리 컨트롤러
210 : 호스트 인터페이스 220 : 메모리 인터페이스
230 : 컨트롤러 240 : ECC 컨트롤러
242 : ECC 인코더 244 : ECC 디코더
300 : 플래시 메모리 장치 410 : 제1 인코더
412 : 제2 인코더 420 : 제1 디코더
422 : 디코딩 제어기 424 : 제2 디코더
본 발명은 플래시 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치에 저장된 멀티-비트 데이터의 에러를 검출 및 정정하는 기술에 관한 것이다.
플래시 메모리 장치는 메모리 칩 안에 정보를 유지하기 위해 전력이 필요없는 비휘발성 메모리 장치이다. 게다가, 비록 PC에서 메인 메모리로 사용되는 DRAM만큼 빠르지는 않지만, 플래시 메모리 장치는 읽기 속도가 빠르며 하드디스크 보다 충격에 강하다. 이러한 특징으로 인해 배터리로 동작하는 디바이스에서 저장 장치로서 많이 사용되고 있다. 플래시 메모리 장치의 또다른 매력은 강한 압력이나 끊는 물에 견딜 만큼, 물리적 수단으로 거의 파괴되지 않는다는 점이다.
플래시 메모리 장치는 전기적으로 데이터를 지우고 재기록이 가능한 비휘발성 컴퓨터 기억 장치를 말한다. EEPROM과 다르게, 플래시 메모리 장치는 블록 단위 로 지우고 쓰기가 가능하다. 플래시 메모리 장치는 EEPROM보다 비용이 덜 들기 때문에 대용량의 비휘발성, 고체상태(solid-state) 스토리지가 필요한 경우 주로 사용된다. 대표적인 활용 예로 디지털 음악 재생기, 디지털 카메라, 핸드폰을 들 수 있다. 일반적인 데이터를 저장과 컴퓨터간에 데이터를 옮기는 용도로 USB 드라이브를 많이 사용하는데, 이때도 플래시 메모리 장치가 사용되고 있다.
플래시 메모리 장치는 전통적으로 비트 정보를 저장하는 셀이라 부르는 플로팅 게이트 트랜지스터들(floating gate transistors)로 구성된 어레이에 정보를 저장한다. 멀티-레벨 셀(multi level cell, MLC) 장치로 불리는 보다 새로운 플래시 메모리 장치는 셀의 플로팅 게이트에 축적되는 전기적인 전하의 양을 제어함으로써 하나의 셀에 1-비트 이상을 저장할 수 있다. 설명의 편의상, 하나의 메모리 셀에 1-비트 데이터를 저장하는 플래시 메모리 장치를 SLC(single level cell) 플래시 메모리 장치라 칭하고, 하나의 메모리 셀에 M-비트 데이터(M은 2 또는 그 보다 큰 양의 정수)를 저장하는 플래시 메모리 장치를 MLC 플래시 메모리 장치라 칭한다.
SLC 플래시 메모리 장치의 경우, 하나의 메모리 셀에 저장된 데이터는 데이터 '1'의 문턱 전압 분포와 데이터 '0'의 문턱 전압 분포 사이의 적절한 기준 전압을 사용함으로써 판별될 수 있다. 예를 들면, 기준 전압이 메모리 셀의 제어 게이트에 인가된 상태에서, 메모리 셀을 통해 전류가 흐르는 지의 여부에 따라 데이터 '1' 또는 '0'를 판별하는 것이 가능하다. 비록 판별 기술이 다르지만, 기본적으로, MLC 플래시 메모리 장치에도 그러한 방식이 적용될 것이다. 도 1a에 도시된 바와 같이, 하나의 메모리 셀에 1-비트 데이터를 저장하는 데 2개의 문턱 전압 분포들이 사용될 것이다. 이에 반해서, 도 2 내지 도 4에 도시된 바와 같이, 하나의 메모리 셀에 M-비트 데이터를 저장하는 데 2M개의 문턱 전압 분포들이 사용될 것이다. 예를 들면, 하나의 메모리 셀에 2-비트 데이터를 저장하는 데 4개의 문턱 전압 분포들이 사용되고, 하나의 메모리 셀에 3-비트 데이터를 저장하는 데 8개의 문턱 전압 분포들이 사용되며, 하나의 메모리 셀에 4-비트 데이터를 저장하는 데 16개의 문턱 전압 분포들이 사용될 것이다. 하나의 메모리 셀에 저장된 데이터의 비트 수가 증가함에 따라 더 많은 문턱 전압 분포들이 사용될 것이다.
하지만, 잘 알려진 바와 같이, 메모리 셀의 문턱 전압을 높이는 데 한계가 있다. 다시 말해서, 메모리 셀의 문턱 전압은 정해진 전압 범위 내에 분포되어야 한다. 이는 하나의 메모리 셀에 저장되는 데이터의 비트 수에 관계없이 문턱 전압 분포들이 정해진 전압 범위 내에서 분포되어야 함을 의미한다. 그러한 까닭에, 도 1b 및 도 1c에 도시된 바와 같이, 인접한 문턱 전압 분포들이 중첩될 수 있다. 이러한 현상은 하나의 메모리 셀에 저장된 데이터의 비트 수가 증가함에 따라 더욱 심각해질 것이다. 또한, 그러한 현상은 전하 손실, 시간의 경과, 온도의 증가, 인접한 셀의 프로그래밍시 생기는 커플링, 인접한 셀의 읽기, 셀 결함 등과 같은 다양한 원인들로 인해 더욱 더 심각해질 것이다. 인접한 문턱 전압 분포들이 중첩됨에 따라, 읽혀진 데이터는 많은 에러 비트들(예를 들면, 수개의 에러 비트들 또는 수십개의 에러 비트들)을 포함할 것이다. 즉, 이 분야에 잘 알려진 에러 정정 방식을 이용하여 읽혀진 데이터에 포함된 에러 비트들을 검출 및 정정하는 것이 불가능 하다.
따라서, 멀티-비트 데이터를 저장하는 플래시 메모리 장치에서 읽혀진 데이터에 대한 멀티-비트 에러를 검출 및 정정할 수 있는 새로운 기술이 절실히 요구되고 있다.
따라서 본 발명의 목적은 플래시 메모리 장치로부터 읽혀진 멀티-비트 데이터의 신뢰성을 향상시킬 수 있는 오류 정정 스킴을 제공하는 것이다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 셀당 M-비트 데이터(M은 2 또는 그 보다 큰 양의 정수)를 저장하는 플래시 메모리 장치의 오류 정정 컨트롤러는: 인코더 및 디코더들 포함한다. 상기 인코더는 제1 오류 정정 방식에 따라 상기 플래시 메모리 장치에 저장될 입력 데이터로부터 제1 ECC 데이터를 생성하고, 제2 오류 정정 방식에 따라 상기 입력 데이터로부터 제2 ECC 데이터를 생성한다. 상기 입력 데이터, 상기 제1 ECC 데이터 및 상기 제2 ECC 데이터는 상기 플래시 메모리 장치에 저장된다. 상기 디코더는 상기 플래시 메모리 장치로부터 읽혀진 독출 데이터에 포함된 오류의 수를 계산하고, 상기 오류의 수에 따라서 상기 제1 ECC 데이터 또는 상기 제2 ECC 데이터 중 어느 하나를 이용하여 상기 독출 데이터의 오류를 정정한다.
상기 인코더는, 상기 제1 오류 정정 방식에 따라 상기 입력 데이터로부터 상기 제1 ECC 데이터를 생성하는 제1 인코더, 그리고 상기 제2 오류 정정 방식에 따 라 상기 입력 데이터로부터 상기 제2 ECC 데이터를 생성하는 제2 인코더를 포함한다.
상기 디코더는, 상기 독출 데이터에 포함된 상기 제1 ECC 데이터를 이용하여 상기 독출 데이터의 오류를 정정하는 제1 디코더와, 상기 독출 데이터에 포함된 상기 제2 ECC 데이터를 이용하여 상기 독출 데이터의 오류를 정정하는 제2 디코더, 그리고 상기 독출 데이터에 포함된 상기 오류의 수를 계산하고, 상기 오류의 수에 따라서 상기 제1 또는 상기 제2 디코더 중 어느 하나가 상기 독출 데이터의 오류를 정정하도록 제어하는 디코딩 컨트롤러를 포함한다.
상기 디코딩 컨트롤러는 상기 독출 데이터에 포함된 상기 오류의 수가 3개 이하일 때 상기 제1 디코더가 상기 독출 데이터의 오류를 정정하도록 제어하고, 상기 독출 데이터에 포함된 상기 오류의 수가 4개 이상일 때 상기 제2 디코더가 상기 독출 데이터의 오류를 정정하도록 제어한다.
일 실시예에 있어서, 상기 제1 오류 정정 방식은 온 더 플라이를 지원하는 고속 오류 정정 방식이고, 상기 제2 오류 정정 방식은 상기 온 더 플라이를 지원하지 않는다.
일 실시예에 있어서, 상기 제1 오류 정정 방식은 BCH(Bose, Chaudhuri and Hocquenghem) 코드를 이용하는 오류 정정 방식이고, 상기 제2 오류 정정 방식은 RS(Reed Solomon) 오류 정정 방식이다.
일 실시예에서, 상기 플래시 메모리 장치는 데이터 영역 및 스페어 영역을 포함하며, 상기 입력 데이터는 상기 데이터 영역에 저장되고, 상기 제1 ECC 데이터 및 상기 제2 ECC 데이터는 상기 플래시 메모리 장치의 스페어 영역에 저장된다.
상기 데이터 영역의 메모리 셀들 각각은 상기 M-비트 데이터를 저장하고, 상기 스페어 영역의 메모리 셀들 각각은 1-비트 데이터를 저장한다.
상기 플래시 메모리 장치는 낸드 플래시 메모리 장치, 노어 플래시 메모리 장치, PRAM(phase change random access memory) 장치 그리고 MRAM(magnetic random access memory) 장치 중 어느 하나이다.
본 발명의 다른 특징에 따른 메모리 시스템은: 셀당 M-비트 데이터(M은 2 또는 그 보다 큰 양의 정수)를 저장하는 플래시 메모리 장치, 그리고 상기 플래시 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는, 제1 오류 정정 방식에 따라 상기 플래시 메모리 장치에 저장될 입력 데이터로부터 제1 ECC 데이터를 생성하고, 제2 오류 정정 방식에 따라 상기 입력 데이터로부터 제2 ECC 데이터를 생성하는 인코더, 그리고 상기 플래시 메모리 장치로부터 읽혀진 독출 데이터에 포함된 오류의 수를 계산하고, 상기 오류의 수에 따라서 상기 제1 ECC 데이터 또는 상기 제2 ECC 데이터 중 어느 하나를 이용하여 상기 독출 데이터의 오류를 정정하는 디코더를 포함하며, 상기 입력 데이터, 상기 제1 ECC 데이터 및 상기 제2 ECC 데이터는 상기 플래시 메모리 장치에 저장한다.
상기 인코더는, 상기 제1 오류 정정 방식에 따라 상기 입력 데이터로부터 상기 제1 ECC 데이터를 생성하는 제1 인코더, 그리고 상기 제2 오류 정정 방식에 따라 상기 입력 데이터로부터 상기 제2 ECC 데이터를 생성하는 제2 인코더를 포함한 다.
상기 디코더는, 상기 독출 데이터에 포함된 상기 제1 ECC 데이터를 이용하여 상기 독출 데이터의 오류를 정정하는 제1 디코더와, 상기 독출 데이터에 포함된 상기 제2 ECC 데이터를 이용하여 상기 독출 데이터의 오류를 정정하는 제2 디코더, 그리고 상기 독출 데이터에 포함된 상기 오류의 수를 계산하고, 상기 오류의 수에 따라서 상기 제1 또는 상기 제2 디코더 중 어느 하나가 상기 독출 데이터의 오류를 정정하도록 제어하는 디코딩 컨트롤러를 포함한다.
본 발명의 또다른 특징에 따른 M-비트 데이터(M은 2 또는 그 보다 큰 양의 정수)의 오류를 정정하는 방법은: 제1 오류 정정 방식에 따라서 상기 플래시 메모리 장치에 저장될 입력 데이터로부터 제1 ECC 데이터를 생성하는 단계와, 제2 오류 정정 방식에 따라 상기 입력 데이터로부터 제2 ECC 데이터를 생성하는 단계와, 상기 입력 데이터, 상기 제1 ECC 데이터 및 상기 제2 ECC 데이터를 상기 플래시 메모리 장치에 저장하는 단계와, 상기 플래시 메모리 장치로부터 읽혀진 독출 데이터에 포함된 오류의 수를 계산하는 단계, 그리고 상기 오류의 수에 따라서 상기 제1 ECC 데이터 또는 상기 제2 ECC 데이터 중 어느 하나를 이용하여 상기 독출 데이터의 오류를 정정하는 단계를 포함한다.
상기 오류 정정 단계는, 상기 오류의 수가 3개 이하일 때 상기 제1 ECC 데이터를 이용하여 상기 독출 데이터의 오류를 정정하는 단계, 및 상기 오류의 수가 4개 이상일 때 상기 제2 ECC 데이터를 이용하여 상기 독출 데이터의 오류를 정정하는 단계를 포함한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다. 도 1을 참조하면, 본 발명에 따른 메모리 시스템은 메모리 컨트롤러(200)와 플래시 메모리 장치(300)를 포함한다. 플래시 메모리 장치(300)는 메모리 컨트롤러(200)의 제어에 따라 동작하며, 셀 당 M-비트 데이터 정보를 저장하도록 구성된다. 여기서, M-비트 데이터 정보는 2-비트 데이터, 3-비트 데이터, 4-비트 데이터 등을 포함한다. 플래시 메모리 장치(100)는 낸드(NAND) 플래시 메모리 장치, 노어(NOR) 플래시 메모리 장치, PRAM(phase change random access memory) 장치, MRAM(magnetic random access memory) 또는 그와 같은 불휘발성 메모리 장치로 구현된다.
메모리 컨트롤러(200)는 호스트(100)의 요청에 따라 플래시 메모리 장치(100)를 제어한다. 메모리 컨트롤러(200)는 호스트 인터페이스(210), 메모리 인터페이스(220), 컨트롤러(230), 그리고 ECC 제어기(230)를 포함한다. 호스트 인터페이스(210)는 호스트(100)와의 인터페이스를 제공하고, 메모리 인터페이스(220)는 플래시 메모리 장치(300)와의 인터페이스를 제공한다. 컨트롤러(230)는 메모리 컨트롤러(200)의 전반적인 동작을 제어하는 프로세서로 구성될 수 있다. 호스트(100)와 메모리 컨트롤러(200)는 PCI(peripheral component interconnect), USB(Universal Serial Bus) 등과 같은 다양한 통신 인터페이스를 통하여 통신하도록 구성된다.
메모리 컨트롤러(200)와 플래시 메모리 장치(300)는 잘 알려진 낸드/노어 인터페이스 방식을 통해 통신하도록 구성된다. 메모리 컨트롤러(200)와 플래시 메모리 장치(300)를 포함하는 메모리 시스템은 플래시 메모리 카드, 스마트 카드 등과 같은 메모리 카드일 수 있다.
ECC 제어기(240)는 플래시 메모리 장치(100)에 저장될 데이터에 대한 오류 제어 코드(Error Control Code, ECC) 데이터(이하, ECC 데이터라 칭함)를 생성하도록 구성된다. ECC 데이터는 오류 검출 그리고/또는 정정을 위해서 사용된다. ECC 제어기(240)는 플래시 메모리 장치(300)로부터 읽혀진 데이터에 대한 오류 검출 및 정정을 수행한다. 특히, 본 발명에 따른 ECC 제어기(240)는 두 가지 오류 정정 방식으로 제1 ECC 데이터 및 제2 ECC 데이터를 생성하고, 그리고 플래시 메모리 장치(300)로부터 읽혀진 데이터에서 검출된 오류의 수에 따라서 제1 ECC 데이터 및 제2 ECC 데이터 중 어느 하나를 이용하여 오류를 정정한다.
본 발명에 따른 ECC 제어기(240)는 두 가지 오류 정정 방식으로 제1 ECC 데이터 및 제2 ECC 데이터를 생성하기 위한 ECC 인코더(242)와 플래시 메모리 장치(300)로부터 읽혀진 데이터에서 검출된 오류의 수에 따라서 제1 ECC 데이터 및 제2 ECC 데이터 중 어느 하나를 이용하여 오류를 정정하기 위한 ECC 디코더(244)를 포함한다. 첫 번째 오류 정정 방식은 온 더 플라이(on the fly) 기능을 지원하는 고속 오류 정정 방식이고, 두 번째 오류 정정 방식은 읽혀진 데이터 내 오류의 수가 많더라도 오류 정정이 가능한 고성능 오류 정정 방식이다.
본 발명의 ECC 제어기(240)는 두 가지 오류 정정 방식으로 제1 ECC 데이터 및 제2 ECC 데이터를 생성하고, 플래시 메모리 장치(300)로부터 읽혀진 데이터의 오류를 검출해서 검출된 오류의 수가 소정 개수 예를 들면, 3개 이하이면, 제1 ECC 데이터를 이용하여 고속 오류 정정 방식으로 정확한 오류를 정정하고, 검출된 오류의 수가 소정 개수 예를 들면, 4개 이상이면, 제2 ECC 데이터를 이용하여 고성능 오류 정정 방식으로 오류를 검출 그리고/또는 정정하도록 구성된다. 그러므로, ECC 제어기(240)는 플래시 메모리 장치(300)로부터 읽혀진 데이터에 포함된 오류의 수가 적으면 고속으로 오류 정정을 수행하고, 오류의 수가 많으면 오류 정정에 소요되는 시간이 다소 길어지더라도 정확한 오류 정정을 수행하게 된다.
상술한 바와 같이, 본 발명에 따른 ECC 제어기(240)는 오류의 수에 따라서 고속 오류 정정 방식 및 고성능 오류 정정 방식 중 어느 하나로 오류를 정정하도록 구성된다. 이러한 에러 정정 스킴을 통해 멀티-비트 데이터를 보다 정확하게 읽는 것이 가능하다.
도 3은 도 2에 도시된 ECC 제어기를 개략적으로 보여주는 블록도이다.
도 3을 참조하면, 본 발명에 따른 ECC 제어기(240)는 ECC 인코더(242)와 ECC 디코더(244)를 포함한다. ECC 인코더(242)는 고속 오류 정정 방식에 적합한 인코딩을 수행하는 제1 인코더(410)와 고성능 오류 정정 방식에 적합한 인코딩을 수행하는 제2 인코더(412)를 포함한다. 제1 인코더(410)는 프로그램 데이터(IN_DATA)를 입력받고 고속 오류 정정 방식에 적합한 BCH(Bose-Chadhuri-Hocquenghem) 코드인 제1 ECC 데이터(ECC1)를 생성한다. 제2 인코더(412)는 프로그램 데이터(IN_DATA)를 입력받고 고성능 오류 정정 방식에 적합한 RS(Reed-Solomon) 코드인 제2 ECC 데이터(ECC2)를 생성한다. 본 명세서에서는 제1 인코더(410)가 고속 오류 정정 방식에 적합한 코드로서 BCH 코드를 생성하고, 그리고 제2 인코더(412)가 고성능 오류 정정 방식에 적합한 코드로서 RS 코드를 생성하는 것을 일 예로서 설명하나, 인코딩 코드는 해밍(Hamming) 코드, 컨볼루션(Convolutional) 코드 등이 될 수 있다.
제1 인코더(410)로부터 출력되는 제1 ECC 데이터(ECC1)와 제2 ECC 데이터(ECC2)는 호스트(100)로부터 입력된 프로그램 데이터(IN_DATA)에 부가되어서 메모리 인터페이스(220)를 통해 플래시 메모리 장치(300)에 저장된다.
도 4는 도 3에 도시된 플래시 메모리 장치(300)에 저장되는 기입 데이터(W_DATA)와 플래시 메모리 장치(300)로부터 읽혀진 독출 데이터(R_DATA)의 형식(format)을 보여준다.
본 발명에 있어서, 비록 도면에는 도시되지 않았지만, 플래시 메모리 장치(300)는 적어도 2개의 저장 영역들로 구성된 메모리 셀 어레이를 포함한다. 첫 번째 저장 영역은 호스트로부터 전송된 데이터가 저장되는 영역(이하, 메인 셀 영역이라 칭함)이고, 두 번째 저장 영역은 메인 셀 영역에 저장된 데이터와 관련된 ECC 정보(ECC1+ECC2)가 저장된 영역(이하, 스페어 영역이라 칭함)이다. 메인 셀 영역에 속하는 메모리 셀들 각각에는 멀티-비트 데이터가 저장되는 반면에, 스페어 영역에 속하는 메모리 셀들 각각에는 싱글-비트 데이터가 저장될 수 있다. 또는, 메인 셀 영역에 데이터 및 ECC 정보가 멀티-비트 상태로 저장될 수도 있다.
일반적으로, 멀티-비트 데이터의 에러는 비트 단위로 발생한다는 점에 유의 해야 할 것이다. 즉, 인접한 문턱 전압 분포들의 교차로 인해 데이터 에러가 발생한다. 이는 읽혀진 데이터의 에러가 전염성을 갖지 않음을 의미한다.
도 5는 도 3에 도시된 ECC 인코더(242)의 인코딩 동작을 보여주는 플로우차트이다. 프로그램 데이터(IN_DATA)가 ECC 인코더(242) 내 제1 인코더(410) 및 제2 인코더(420)로 입력된다. 제1 인코더(410) 및 제2 인코더(420)는 각각 제1 ECC 데이터(ECC1) 및 제2 ECC 데이터(ECC2)를 생성한다(520). ECC 인코더(242)는 프로그램 데이터와 제1 인코더(410)에 의해서 생성된 제1 ECC 데이터(ECC1) 그리고 제2 인코더(412)에 의해서 생성된 제2 ECC 데이터(ECC2)를 포함하는 기입 데이터(W_DATA)를 출력한다.
다시 도 3을 참조하면, ECC 디코더(244)는 제1 디코더(420), 디코딩 제어기(422) 그리고 제2 디코더(424)를 포함한다. 플래시 메모리 장치(300)로부터 읽혀진 독출 데이터(R_DATA)는 ECC 디코더(244)로 제공된다. ECC 디코더(244)는 읽혀진 독출 데이터(R_DATA)의 오류를 검출하고, 검출된 오류의 수에 따라서 제1 디코더(420) 및 제2 디코더(424) 중 어느 하나가 디코딩을 수행하도록 제어한다. 예컨대, 디코딩 제어기(422)는 검출된 오류의 수가 3개 이하이면 제1 디코더(420)가 독출 데이터(R_DATA)에 포함된 제1 ECC 데이터(ECC1)를 이용하여 오류를 정정하도록 제어하고, 검출된 오류의 수가 4개 이상이면 제2 디코더(424)가 독출 데이터(R_DATA)에 포함된 제2 ECC 데이터(ECC2)에 근거해서 오류를 정정하도록 제어한다.
제1 디코더(420)는 독출 데이터(R_DATA)에 포함된 제1 ECC 데이터(ECC1)를 이용하여 고속 오류 정정 방식으로 오류를 정정한다. 독출 데이터(R_DATA)에 포함된 오류의 수가 3개 이하인 경우 ELP(error location polynomial)가 복잡하지 않으므로 오류의 정정이 빠른 시간 내에 수행될 수 있다. 제1 디코더(420)는 플래시 메모리 장치(300)로부터 다음 독출 데이터가 입력되기 전에 플래시 메모리 장치(300)로부터 읽혀진 독출 데이터(R_DATA)의 오류를 정정하는 온 더 플라이를 지원한다. 그러므로 복수의 독출 데이터(R_DATA)가 연속적으로 ECC 디코더(244)로 입력되더라도 오류 정정을 위한 별도의 시간이 요구되지 않는다. 본 발명의 제1 디코더(420)는 고속 동작을 위해 오류 정정을 위한 스킴이 하드웨어로 구성될 수 있다.
제2 디코더(424)는 독출 데이터(R_DATA)에 포함된 제2 ECC 데이터(ECC2)를 이용하여 고성능 오류 정정 방식으로 오류를 정정한다. 독출 데이터(R_DATA)에 포함된 오류의 수가 4개 이상인 경우 ELP가 복잡하므로 오류 정정을 위한 스킴을 하드웨어로 구성하는 것이 용이하지 않다. 그러므로 제2 디코더(424)는 오류 정정에 다소 시간이 소요되더라도 정확하게 오류 정정이 가능한 스킴으로 구성되어야 한다. 제2 디코더(424)에서 채용한 RS 코드를 이용한 고성능 오류 정정 방식은 최대 정정 길이 내의 연속된 오류(burst error)에 강인한 특성을 가지며, 심볼 단위의 연산으로 오류를 정정한다. 그러므로 오류의 수가 많은 경우 오류 정정에 적합하다. 다른 실시예에서 제2 디코더(424)는 도 2에 도시된 메모리 컨트롤러(200) 내에 구비되는 버퍼 메모리(미 도시됨)에 저장된 오류 정정 소프트웨어에 따라서 디코딩을 수행할 수 있다.
제2 디코더(424)의 오류 정정에 소요되는 시간이 독출 데이터(R_DATA)가 입력되는 주기보다 길 때, 디코딩 제어기(422)는 제2 디코더(424)가 디코딩을 수행하는 동안 플래시 메모리 장치(300)로부터 독출 데이터(R_DATA)가 입력되지 않도록 제어할 수 있다.
도 6은 도 3에 도시된 ECC 디코더(244)의 디코딩 동작을 보여주는 플로우차트이다.
디코딩 제어기(422)는 플래시 메모리 장치(300)로부터 읽혀진 독출 데이터(R_DATA)를 입력받는다. 디코딩 제어기(422)는 신드롬(syndrome) 계산에 의해서 독출 데이터(R_DATA)의 오류의 개수를 계산한다(620). 디코딩 제어기(422)는 검출된 오류가 없다면(630), 데이터를 호스트 인터페이스(210)를 통해 호스트(100)로 전송한다(670).
디코딩 제어기(422)는 검출된 오류의 수가 3개 이하이면(640) 제1 디코더(420)가 제1 ECC 데이터(ECC1)에 근거해서 오류를 정정하도록 제어하고(650), 검출된 오류의 수가 4개 이상이면 제2 디코더(424)가 제2 ECC 데이터(ECC2)에 근거해서 오류를 정정하도록 제어한다(660).
제1 디코더(420) 및 제2 디코더(424) 중 어느 하나로부터 출력되는 오류 정정된 데이터는 호스트 인터페이스(210)를 통해 호스트(100)로 전송된다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
상술한 바와 같이, 고속 오류 정정 방식과 고성능 오류 정정 방식으로 이루어진 오류 정정 스킴을 통해 멀티-비트 데이터를 저장하고 읽음으로써 본래의 멀티-비트 데이터를 정확하게 읽는 것이 가능하다.

Claims (23)

  1. 셀당 M-비트 데이터(M은 2 또는 그 보다 큰 양의 정수)를 저장하는 플래시 메모리 장치의 오류 정정 컨트롤러에 있어서:
    제1 오류 정정 방식에 따라 상기 플래시 메모리 장치에 저장될 입력 데이터로부터 제1 ECC 데이터를 생성하고, 제2 오류 정정 방식에 따라 상기 입력 데이터로부터 제2 ECC 데이터를 생성하는 인코더와;
    상기 입력 데이터, 상기 제1 ECC 데이터 및 상기 제2 ECC 데이터는 상기 플래시 메모리 장치에 저장되고; 그리고
    상기 플래시 메모리 장치로부터 읽혀진 독출 데이터에 포함된 오류의 수를 계산하고, 상기 오류의 수에 따라서 상기 제1 ECC 데이터 그리고 상기 제2 ECC 데이터 중 어느 하나를 이용하여 상기 독출 데이터의 오류를 정정하는 디코더를 포함하는 것을 특징으로 하는 오류 정정 컨트롤러.
  2. 제 1 항에 있어서,
    상기 인코더는,
    상기 제1 오류 정정 방식에 따라 상기 입력 데이터로부터 상기 제1 ECC 데이터를 생성하는 제1 인코더; 그리고
    상기 제2 오류 정정 방식에 따라 상기 입력 데이터로부터 상기 제2 ECC 데이터를 생성하는 제2 인코더를 포함하는 것을 특징으로 하는 오류 정정 컨트롤러.
  3. 제 1 항에 있어서,
    상기 디코더는,
    상기 독출 데이터에 포함된 상기 제1 ECC 데이터를 이용하여 상기 독출 데이터의 오류를 정정하는 제1 디코더와;
    상기 독출 데이터에 포함된 상기 제2 ECC 데이터를 이용하여 상기 독출 데이터의 오류를 정정하는 제2 디코더; 그리고
    상기 독출 데이터에 포함된 상기 오류의 수를 계산하고, 상기 오류의 수에 따라서 상기 제1 그리고 상기 제2 디코더 중 어느 하나가 상기 독출 데이터의 오류를 정정하도록 제어하는 디코딩 컨트롤러를 포함하는 것을 특징으로 하는 오류 정정 컨트롤러.
  4. 제 3 항에 있어서,
    상기 디코딩 컨트롤러는 상기 독출 데이터에 포함된 상기 오류의 수가 3개 이하일 때 상기 제1 디코더가 상기 독출 데이터의 오류를 정정하도록 제어하고, 상기 독출 데이터에 포함된 상기 오류의 수가 4개 이상일 때 상기 제2 디코더가 상기 독출 데이터의 오류를 정정하도록 제어하는 것을 특징으로 하는 오류 정정 컨트롤러.
  5. 제 1 항에 있어서,
    상기 제1 오류 정정 방식은 온 더 플라이를 지원하는 고속 오류 정정 방식이고, 상기 제2 오류 정정 방식은 상기 온 더 플라이를 지원하지 않는 것을 특징으로 하는 오류 정정 컨트롤러.
  6. 제 1 항에 있어서,
    상기 제1 오류 정정 방식은 BCH(Bose, Chaudhuri and Hocquenghem) 코드를 이용하는 오류 정정 방식이고, 상기 제2 오류 정정 방식은 RS(Reed Solomon) 오류 정정 방식인 것을 특징으로 하는 오류 정정 컨트롤러.
  7. 제 1 항에 있어서,
    상기 플래시 메모리 장치는 데이터 영역 및 스페어 영역을 포함하며,
    상기 입력 데이터는 상기 데이터 영역에 저장되고, 상기 제1 ECC 데이터 및 상기 제2 ECC 데이터는 상기 플래시 메모리 장치의 스페어 영역에 저장되는 것을 특징으로 하는 오류 정정 컨트롤러.
  8. 제 7 항에 있어서,
    상기 데이터 영역의 메모리 셀들 각각은 상기 M-비트 데이터를 저장하고, 상기 스페어 영역의 메모리 셀들 각각은 1-비트 데이터를 저장하는 것을 특징으로 하는 오류 정정 컨트롤러.
  9. 제 1 항에 있어서,
    상기 플래시 메모리 장치는 낸드 플래시 메모리 장치, 노어 플래시 메모리 장치, PRAM(phase change random access memory) 장치 그리고 MRAM(magnetic random access memory) 장치 중 어느 하나인 것을 특징으로 하는 오류 정정 컨트롤러.
  10. 셀당 M-비트 데이터(M은 2 또는 그 보다 큰 양의 정수)를 저장하는 플래시 메모리 장치; 그리고
    상기 플래시 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되;
    상기 메모리 컨트롤러는,
    제1 오류 정정 방식에 따라 상기 플래시 메모리 장치에 저장될 입력 데이터로부터 제1 ECC 데이터를 생성하고, 제2 오류 정정 방식에 따라 상기 입력 데이터로부터 제2 ECC 데이터를 생성하는 인코더; 그리고
    상기 플래시 메모리 장치로부터 읽혀진 독출 데이터에 포함된 오류의 수를 계산하고, 상기 오류의 수에 따라서 상기 제1 ECC 데이터 그리고 상기 제2 ECC 데이터 중 어느 하나를 이용하여 상기 독출 데이터의 오류를 정정하는 디코더를 포함하며, 상기 입력 데이터, 상기 제1 ECC 데이터 및 상기 제2 ECC 데이터는 상기 플래시 메모리 장치에 저장하는 것을 특징으로 하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 인코더는,
    상기 제1 오류 정정 방식에 따라 상기 입력 데이터로부터 상기 제1 ECC 데이터를 생성하는 제1 인코더; 그리고
    상기 제2 오류 정정 방식에 따라 상기 입력 데이터로부터 상기 제2 ECC 데이터를 생성하는 제2 인코더를 포함하는 것을 특징으로 하는 메모리 시스템.
  12. 제 10 항에 있어서,
    상기 디코더는,
    상기 독출 데이터에 포함된 상기 제1 ECC 데이터를 이용하여 상기 독출 데이터의 오류를 정정하는 제1 디코더와;
    상기 독출 데이터에 포함된 상기 제2 ECC 데이터를 이용하여 상기 독출 데이터의 오류를 정정하는 제2 디코더; 그리고
    상기 독출 데이터에 포함된 상기 오류의 수를 계산하고, 상기 오류의 수에 따라서 상기 제1 그리고 상기 제2 디코더 중 어느 하나가 상기 독출 데이터의 오류를 정정하도록 제어하는 디코딩 컨트롤러를 포함하는 것을 특징으로 하는 메모리 시스템.
  13. 제 10 항에 있어서,
    상기 제1 오류 정정 방식은 온 더 플라이를 지원하는 고속 오류 정정 방식이고, 상기 제2 오류 정정 방식은 상기 온 더 플라이를 지원하지 않는 것을 특징으로 하는 메모리 시스템.
  14. 제 10 항에 있어서,
    상기 제1 오류 정정 방식은 BCH(Bose, Chaudhuri and Hocquenghem) 코드를 이용하는 오류 정정 방식이고, 상기 제2 오류 정정 방식은 RS(Reed Solomon) 오류 정정 방식인 것을 특징으로 하는 메모리 시스템.
  15. 제 10 항에 있어서,
    상기 플래시 메모리 장치는 데이터 영역 및 스페어 영역을 포함하며,
    상기 입력 데이터는 상기 데이터 영역에 저장되고, 상기 제1 ECC 데이터 및 상기 제2 ECC 데이터는 상기 플래시 메모리 장치의 스페어 영역에 저장되는 것을 특징으로 하는 메모리 시스템.
  16. 제 15 항에 있어서,
    상기 데이터 영역의 메모리 셀들 각각은 상기 M-비트 데이터를 저장하고, 상기 스페어 영역의 메모리 셀들 각각은 1-비트 데이터를 저장하는 것을 특징으로 하는 메모리 시스템.
  17. 셀당 M-비트 데이터(M은 2 또는 그 보다 큰 양의 정수)를 저장하는 플래시 메모리 장치에서 상기 M-비트 데이터의 오류를 정정하는 방법에 있어서:
    제1 오류 정정 방식에 따라서 상기 플래시 메모리 장치에 저장될 입력 데이터로부터 제1 ECC 데이터를 생성하는 단계와;
    제2 오류 정정 방식에 따라 상기 입력 데이터로부터 제2 ECC 데이터를 생성하는 단계와;
    상기 입력 데이터, 상기 제1 ECC 데이터 및 상기 제2 ECC 데이터를 상기 플래시 메모리 장치에 저장하는 단계와;
    상기 플래시 메모리 장치로부터 읽혀진 독출 데이터에 포함된 오류의 수를 계산하는 단계와;
    상기 오류의 수에 따라서 상기 제1 ECC 데이터 그리고 상기 제2 ECC 데이터 중 어느 하나를 이용하여 상기 독출 데이터의 오류를 정정하는 단계를 포함하는 것을 특징으로 하는 오류 정정 방법.
  18. 제 17 항에 있어서,
    상기 오류 정정 단계는,
    상기 오류의 수가 3개 이하일 때 상기 제1 ECC 데이터를 이용하여 상기 독출 데이터의 오류를 정정하는 단계; 및
    상기 오류의 수가 4개 이상일 때 상기 제2 ECC 데이터를 이용하여 상기 독출 데이터의 오류를 정정하는 단계를 포함하는 것을 특징으로 하는 오류 정정 방법.
  19. 제 17 항에 있어서,
    상기 제1 오류 정정 방식은 온 더 플라이를 지원하는 고속 오류 정정 방식이고, 상기 제2 오류 정정 방식은 상기 온 더 플라이를 지원하지 않는 것을 특징으로 하는 오류 정정 방법.
  20. 제 17 항에 있어서,
    상기 제1 오류 정정 방식은 BCH(Bose, Chaudhuri and Hocquenghem) 코드를 이용하는 오류 정정 방식이고, 상기 제2 오류 정정 방식은 RS(Reed Solomon) 오류 정정 방식인 것을 특징으로 하는 오류 정정 방법.
  21. 제 17 항에 있어서,
    상기 플래시 메모리 장치는 데이터 영역 및 스페어 영역을 포함하며,
    상기 입력 데이터는 상기 데이터 영역에 저장되고, 상기 제1 ECC 데이터 및 상기 제2 ECC 데이터는 상기 플래시 메모리 장치의 스페어 영역에 저장되는 것을 특징으로 하는 오류 정정 방법.
  22. 제 21 항에 있어서,
    상기 데이터 영역의 메모리 셀들 각각은 상기 M-비트 데이터를 저장하고, 상기 스페어 영역의 메모리 셀들 각각은 1-비트 데이터를 저장하는 것을 특징으로 하는 오류 정정 방법.
  23. 제 17 항에 있어서,
    상기 플래시 메모리 장치는 낸드 플래시 메모리 장치, 노어 플래시 메모리 장치, PRAM(phase change random access memory) 장치 그리고 MRAM(magnetic random access memory) 장치 중 어느 하나인 것을 특징으로 하는 오류 정정 방법.
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