JPH10312340A - 半導体記憶装置におけるエラー検出，訂正方式 - Google Patents
半導体記憶装置におけるエラー検出，訂正方式Info
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- JPH10312340A JPH10312340A JP9120400A JP12040097A JPH10312340A JP H10312340 A JPH10312340 A JP H10312340A JP 9120400 A JP9120400 A JP 9120400A JP 12040097 A JP12040097 A JP 12040097A JP H10312340 A JPH10312340 A JP H10312340A
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Abstract
(57)【要約】
【課題】ＬＳＩ再作等のハードウェア改造を必要とせ
ず、訂正可能なバイトの組み合わせを同一ＲＡＭ内だけ
でなく異なったＲＡＭ間においても可能とするととも
に、エラー検出，訂正方式のパターンを選択できるエラ
ー検出，訂正方式を提供することを目的とする。 【解決手段】ＳｂＥＣコード等の複数種類のエラー検
出，訂正コードのそれぞれに対応する複数のエラー検
出，訂正回路を有し、前記ＲＡＭの一部に故障が発生し
た場合にこれを記憶して次回システム立ち上げ時に前記
故障発生時に使用していたエラー検出，訂正回路とは別
のエラー検出，訂正回路を選択，使用し、訂正可能なデ
ータブロック内のデータの組み合わせを同一ＲＡＭ内だ
けでなく異なったＲＡＭ間においても可能とすることを
特徴とする。
ず、訂正可能なバイトの組み合わせを同一ＲＡＭ内だけ
でなく異なったＲＡＭ間においても可能とするととも
に、エラー検出，訂正方式のパターンを選択できるエラ
ー検出，訂正方式を提供することを目的とする。 【解決手段】ＳｂＥＣコード等の複数種類のエラー検
出，訂正コードのそれぞれに対応する複数のエラー検
出，訂正回路を有し、前記ＲＡＭの一部に故障が発生し
た場合にこれを記憶して次回システム立ち上げ時に前記
故障発生時に使用していたエラー検出，訂正回路とは別
のエラー検出，訂正回路を選択，使用し、訂正可能なデ
ータブロック内のデータの組み合わせを同一ＲＡＭ内だ
けでなく異なったＲＡＭ間においても可能とすることを
特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ等に
使用される半導体記憶装置におけるエラー検出，訂正方
式に関する。
使用される半導体記憶装置におけるエラー検出，訂正方
式に関する。
【０００２】
【従来の技術】従来の、例えば、特開昭５８−９８８９
８号公報，特開平１−７８３４６号公報等に示されるよ
うなＥＣＣ機能を有する半導体記憶装置においては、ソ
フトエラー救済のためにＥＲＲＯＲ ＣＨＥＫＫＩＮＧ
＆ ＣＯＲＲＥＣＴＩＯＮ（エラー検出，訂正）回路
（以下、ＥＣＣ回路と記す）を備えている。
８号公報，特開平１−７８３４６号公報等に示されるよ
うなＥＣＣ機能を有する半導体記憶装置においては、ソ
フトエラー救済のためにＥＲＲＯＲ ＣＨＥＫＫＩＮＧ
＆ ＣＯＲＲＥＣＴＩＯＮ（エラー検出，訂正）回路
（以下、ＥＣＣ回路と記す）を備えている。
【０００３】これらの公報におけるＥＣＣ回路のエラー
検出，訂正方式は、１つのＲＡＭ救済を目的としている
ため、訂正可能なバイト（メモリデータブロック）の組
み合わせが同一ＲＡＭ内のデータの組み合わせに固定さ
れている。
検出，訂正方式は、１つのＲＡＭ救済を目的としている
ため、訂正可能なバイト（メモリデータブロック）の組
み合わせが同一ＲＡＭ内のデータの組み合わせに固定さ
れている。
【０００４】また、これらの公報におけるＥＣＣ回路の
エラー検出，訂正方式は、例えばＳｂＥＣ，ＳｂＥＣ−
ＤｂＥＤ等の各種のパターンの内の特定の１つのパター
ンに固定されている。
エラー検出，訂正方式は、例えばＳｂＥＣ，ＳｂＥＣ−
ＤｂＥＤ等の各種のパターンの内の特定の１つのパター
ンに固定されている。
【０００５】
【発明が解決しようとする課題】上述した従来の技術に
おける第１の問題点は、訂正可能なバイト（メモリデー
タブロック）の組み合わせが同一ＲＡＭ内のデータの組
み合わせに固定されているため、例えば、各ＲＡＭの特
定１ビットに共通な不良等が発生して複数個の不良ＲＡ
Ｍが存在すると、エラーが複数のＲＡＭにまたがってい
るため訂正不可能となってしまうことである。
おける第１の問題点は、訂正可能なバイト（メモリデー
タブロック）の組み合わせが同一ＲＡＭ内のデータの組
み合わせに固定されているため、例えば、各ＲＡＭの特
定１ビットに共通な不良等が発生して複数個の不良ＲＡ
Ｍが存在すると、エラーが複数のＲＡＭにまたがってい
るため訂正不可能となってしまうことである。
【０００６】第２の問題点は、エラー検出，訂正方式が
特定の１つのパターンに固定されていることから、コス
ト削減等の目的に応じてＲＡＭ数の削減を図るためＳｂ
ＥＣ−ＤｂＥＤからＳｂＥＣに変更したい場合、また
は、信頼性向上を図るためＳｂＥＣからＳｂＥＣ−Ｄｂ
ＥＤに変更したい場合に、ＬＳＩの再作等が必要になっ
てしまい、容易に変更できないことである。
特定の１つのパターンに固定されていることから、コス
ト削減等の目的に応じてＲＡＭ数の削減を図るためＳｂ
ＥＣ−ＤｂＥＤからＳｂＥＣに変更したい場合、また
は、信頼性向上を図るためＳｂＥＣからＳｂＥＣ−Ｄｂ
ＥＤに変更したい場合に、ＬＳＩの再作等が必要になっ
てしまい、容易に変更できないことである。
【０００７】本発明は、ＬＳＩ再作等のハードウェア改
造を必要とせず、訂正可能なバイトの組み合わせを同一
ＲＡＭ内だけでなく異なったＲＡＭ間においても可能と
するとともに、エラー検出，訂正方式のパターンを選択
できるエラー検出，訂正方式を提供することを目的とす
る。
造を必要とせず、訂正可能なバイトの組み合わせを同一
ＲＡＭ内だけでなく異なったＲＡＭ間においても可能と
するとともに、エラー検出，訂正方式のパターンを選択
できるエラー検出，訂正方式を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明の第１の半導体記
憶装置におけるエラー検出，訂正方式は、記憶素子とし
てＲＡＭを使用し、誤り訂正符号によるデータのエラー
検出，訂正機能を備える半導体記憶装置におけるエラー
検出，訂正方式であって、ＳｂＥＣコード等の複数種類
のエラー検出，訂正コードのそれぞれに対応するエラー
検出，訂正回路を有し、前記複数のエラー検出，訂正回
路を選択して使用することを特徴とする。
憶装置におけるエラー検出，訂正方式は、記憶素子とし
てＲＡＭを使用し、誤り訂正符号によるデータのエラー
検出，訂正機能を備える半導体記憶装置におけるエラー
検出，訂正方式であって、ＳｂＥＣコード等の複数種類
のエラー検出，訂正コードのそれぞれに対応するエラー
検出，訂正回路を有し、前記複数のエラー検出，訂正回
路を選択して使用することを特徴とする。
【０００９】本発明の第２の半導体記憶装置におけるエ
ラー検出，訂正方式は、記憶素子としてＲＡＭを使用
し、誤り訂正符号によるデータのエラー検出，訂正機能
を備える半導体記憶装置におけるエラー検出，訂正方式
であって、ＳｂＥＣコード等の複数種類のエラー検出，
訂正コードのそれぞれに対応するエラー検出，訂正回路
と、前記ＲＡＭの一部に故障が発生した場合にこれを記
憶し、次回システム立ち上げ時に前記故障発生時に使用
していたエラー検出，訂正回路とは別のエラー検出，訂
正回路を選択，使用する選択制御部とを有することを特
徴とする。
ラー検出，訂正方式は、記憶素子としてＲＡＭを使用
し、誤り訂正符号によるデータのエラー検出，訂正機能
を備える半導体記憶装置におけるエラー検出，訂正方式
であって、ＳｂＥＣコード等の複数種類のエラー検出，
訂正コードのそれぞれに対応するエラー検出，訂正回路
と、前記ＲＡＭの一部に故障が発生した場合にこれを記
憶し、次回システム立ち上げ時に前記故障発生時に使用
していたエラー検出，訂正回路とは別のエラー検出，訂
正回路を選択，使用する選択制御部とを有することを特
徴とする。
【００１０】本発明の第３の半導体記憶装置におけるエ
ラー検出，訂正方式は、記憶素子としてＲＡＭを使用
し、誤り訂正符号によるデータのエラー検出，訂正機能
を備える半導体記憶装置におけるエラー検出，訂正方式
であって、訂正可能なデータブロック内のデータの組み
合わせを同一ＲＡＭ内だけでなく異なったＲＡＭ間にお
いても可能とすることを特徴とする。
ラー検出，訂正方式は、記憶素子としてＲＡＭを使用
し、誤り訂正符号によるデータのエラー検出，訂正機能
を備える半導体記憶装置におけるエラー検出，訂正方式
であって、訂正可能なデータブロック内のデータの組み
合わせを同一ＲＡＭ内だけでなく異なったＲＡＭ間にお
いても可能とすることを特徴とする。
【００１１】本発明の第４の半導体記憶装置におけるエ
ラー検出，訂正方式は、記憶素子としてＲＡＭを使用
し、誤り訂正符号によるデータのエラー検出，訂正機能
を備える半導体記憶装置におけるエラー検出，訂正方式
であって、ＳｂＥＣコード等の複数種類のエラー検出，
訂正コードのそれぞれに対応するエラー検出，訂正回路
を有し、前記ＲＡＭの一部に故障が発生した場合にこれ
を記憶して次回システム立ち上げ時に前記故障発生時に
使用していたエラー検出，訂正回路とは別のエラー検
出，訂正回路を選択，使用し、訂正可能なデータブロッ
ク内のデータの組み合わせを同一ＲＡＭ内だけでなく異
なったＲＡＭ間においても可能とすることを特徴とす
る。
ラー検出，訂正方式は、記憶素子としてＲＡＭを使用
し、誤り訂正符号によるデータのエラー検出，訂正機能
を備える半導体記憶装置におけるエラー検出，訂正方式
であって、ＳｂＥＣコード等の複数種類のエラー検出，
訂正コードのそれぞれに対応するエラー検出，訂正回路
を有し、前記ＲＡＭの一部に故障が発生した場合にこれ
を記憶して次回システム立ち上げ時に前記故障発生時に
使用していたエラー検出，訂正回路とは別のエラー検
出，訂正回路を選択，使用し、訂正可能なデータブロッ
ク内のデータの組み合わせを同一ＲＡＭ内だけでなく異
なったＲＡＭ間においても可能とすることを特徴とす
る。
【００１２】本発明の第５の半導体記憶装置におけるエ
ラー検出，訂正方式は、記憶素子としてＲＡＭを使用
し、誤り訂正符号によるデータのエラー検出，訂正機能
を備える半導体記憶装置におけるエラー検出，訂正方式
であって、ＳｂＥＣコード等の複数種類のエラー検出，
訂正コードのそれぞれに対応するエラー検出，訂正回路
と、前記複数のエラー検出，訂正回路に対応して設けら
れ上位装置からの書き込みデータに対してチェックビッ
トを付加する複数のチェックビット生成回路と、前記複
数のエラー検出，訂正回路と前記複数のチェックビット
生成回路から特定の１回路をそれぞれ選択するセレクタ
と、前記セレクタを介してデータを記憶する前記ＲＡＭ
を備えたメモリバンクと、前記ＲＡＭを制御するデータ
分配回路と、前記セレクタに選択指示を送出するととも
に、前記エラー検出，訂正回路からエラー報告信号を受
信してエラー発生回数をカウント，記憶し、一定回数以
上同一ＲＡＭでエラーが検出されたことを検出して次回
システム立ち上げ時にデグレード要求信号を前記データ
分配回路に送出し故障ＲＡＭをデグレードさせるととも
に、前記故障発生時に使用していたエラー検出，訂正回
路，チェックビット生成回路とは別のエラー検出，訂正
回路，チェックビット生成回路を前記セレクタに選択さ
せるよう制御する回路選択制御部と、を記憶装置に有す
ることを特徴とする。
ラー検出，訂正方式は、記憶素子としてＲＡＭを使用
し、誤り訂正符号によるデータのエラー検出，訂正機能
を備える半導体記憶装置におけるエラー検出，訂正方式
であって、ＳｂＥＣコード等の複数種類のエラー検出，
訂正コードのそれぞれに対応するエラー検出，訂正回路
と、前記複数のエラー検出，訂正回路に対応して設けら
れ上位装置からの書き込みデータに対してチェックビッ
トを付加する複数のチェックビット生成回路と、前記複
数のエラー検出，訂正回路と前記複数のチェックビット
生成回路から特定の１回路をそれぞれ選択するセレクタ
と、前記セレクタを介してデータを記憶する前記ＲＡＭ
を備えたメモリバンクと、前記ＲＡＭを制御するデータ
分配回路と、前記セレクタに選択指示を送出するととも
に、前記エラー検出，訂正回路からエラー報告信号を受
信してエラー発生回数をカウント，記憶し、一定回数以
上同一ＲＡＭでエラーが検出されたことを検出して次回
システム立ち上げ時にデグレード要求信号を前記データ
分配回路に送出し故障ＲＡＭをデグレードさせるととも
に、前記故障発生時に使用していたエラー検出，訂正回
路，チェックビット生成回路とは別のエラー検出，訂正
回路，チェックビット生成回路を前記セレクタに選択さ
せるよう制御する回路選択制御部と、を記憶装置に有す
ることを特徴とする。
【００１３】本発明の第６の半導体記憶装置におけるエ
ラー検出，訂正方式は、記憶素子としてＲＡＭを使用
し、誤り訂正符号によるデータのエラー検出，訂正機能
を備える半導体記憶装置におけるエラー検出，訂正方式
であって、ＳｂＥＣコード等の複数種類のエラー検出，
訂正コードのそれぞれに対応するエラー検出，訂正回路
と、前記複数のエラー検出，訂正回路に対応して設けら
れ上位装置からの書き込みデータに対してチェックビッ
トを付加する複数のチェックビット生成回路と、前記複
数のエラー検出，訂正回路と前記複数のチェックビット
生成回路から特定の１回路をそれぞれ選択するセレクタ
と、前記セレクタを介してデータを記憶する前記ＲＡＭ
を備えたメモリバンクと、前記ＲＡＭを制御するデータ
分配回路とを備えた記憶装置と、前記セレクタに選択指
示を送出するとともに、前記エラー検出，訂正回路から
エラー報告信号を受信してエラー発生回数をカウント，
記憶し、一定回数以上同一ＲＡＭでエラーが検出された
ことを検出して次回システム立ち上げ時にデグレード要
求信号を前記データ分配回路に送出し故障ＲＡＭをデグ
レードさせるとともに、前記故障発生時に使用していた
エラー検出，訂正回路，チェックビット生成回路とは別
のエラー検出，訂正回路，チェックビット生成回路を前
記セレクタに選択させるよう制御する回路選択制御部を
備えた診断制御装置と、を有することを特徴とする。
ラー検出，訂正方式は、記憶素子としてＲＡＭを使用
し、誤り訂正符号によるデータのエラー検出，訂正機能
を備える半導体記憶装置におけるエラー検出，訂正方式
であって、ＳｂＥＣコード等の複数種類のエラー検出，
訂正コードのそれぞれに対応するエラー検出，訂正回路
と、前記複数のエラー検出，訂正回路に対応して設けら
れ上位装置からの書き込みデータに対してチェックビッ
トを付加する複数のチェックビット生成回路と、前記複
数のエラー検出，訂正回路と前記複数のチェックビット
生成回路から特定の１回路をそれぞれ選択するセレクタ
と、前記セレクタを介してデータを記憶する前記ＲＡＭ
を備えたメモリバンクと、前記ＲＡＭを制御するデータ
分配回路とを備えた記憶装置と、前記セレクタに選択指
示を送出するとともに、前記エラー検出，訂正回路から
エラー報告信号を受信してエラー発生回数をカウント，
記憶し、一定回数以上同一ＲＡＭでエラーが検出された
ことを検出して次回システム立ち上げ時にデグレード要
求信号を前記データ分配回路に送出し故障ＲＡＭをデグ
レードさせるとともに、前記故障発生時に使用していた
エラー検出，訂正回路，チェックビット生成回路とは別
のエラー検出，訂正回路，チェックビット生成回路を前
記セレクタに選択させるよう制御する回路選択制御部を
備えた診断制御装置と、を有することを特徴とする。
【００１４】本発明の第７の半導体記憶装置におけるエ
ラー検出，訂正方式は、記憶素子としてＲＡＭを使用
し、誤り訂正符号によるデータのエラー検出，訂正機能
を備える半導体記憶装置におけるエラー検出，訂正方式
であって、エラー検出，訂正を行うエラー検出，訂正回
路と、上位装置からの書き込みデータに対してチェック
ビットを付加するチェックビット生成回路と、データを
記憶する前記ＲＡＭを備えたメモリバンクと、訂正可能
なデータブロック内のデータの組み合わせを同一ＲＡＭ
内，異なったＲＡＭ間のいずれの場合にも対応できるよ
う複数備え、セレクトレジスタから選択された組み合わ
せに対応する変換マトリクスを前記エラー検出，訂正回
路に送出するデータ変換回路と、前記データ変換回路に
備えられた複数の組み合わせの中から任意の組み合わせ
を選択するセレクトレジスタと、を有することを特徴と
する。
ラー検出，訂正方式は、記憶素子としてＲＡＭを使用
し、誤り訂正符号によるデータのエラー検出，訂正機能
を備える半導体記憶装置におけるエラー検出，訂正方式
であって、エラー検出，訂正を行うエラー検出，訂正回
路と、上位装置からの書き込みデータに対してチェック
ビットを付加するチェックビット生成回路と、データを
記憶する前記ＲＡＭを備えたメモリバンクと、訂正可能
なデータブロック内のデータの組み合わせを同一ＲＡＭ
内，異なったＲＡＭ間のいずれの場合にも対応できるよ
う複数備え、セレクトレジスタから選択された組み合わ
せに対応する変換マトリクスを前記エラー検出，訂正回
路に送出するデータ変換回路と、前記データ変換回路に
備えられた複数の組み合わせの中から任意の組み合わせ
を選択するセレクトレジスタと、を有することを特徴と
する。
【００１５】本発明の第８の半導体記憶装置におけるエ
ラー検出，訂正方式は、記憶素子としてＲＡＭを使用
し、誤り訂正符号によるデータのエラー検出，訂正機能
を備える半導体記憶装置におけるエラー検出，訂正方式
であって、訂正可能なデータブロック内のデータの組み
合わせを同一ＲＡＭ内，異なったＲＡＭ間のいずれの場
合にも対応できるよう複数設け、前記複数の組み合わせ
のそれぞれに対応して設けられてエラー検出，訂正を行
う複数のエラー検出，訂正回路と、上位装置からの書き
込みデータに対してチェックビットを付加するチェック
ビット生成回路と、データを記憶する前記ＲＡＭを備え
たメモリバンクと、前記複数のエラー検出，訂正回路か
ら任意のエラー検出，訂正回路を選択する回路選択制御
部と、を有することを特徴とする。
ラー検出，訂正方式は、記憶素子としてＲＡＭを使用
し、誤り訂正符号によるデータのエラー検出，訂正機能
を備える半導体記憶装置におけるエラー検出，訂正方式
であって、訂正可能なデータブロック内のデータの組み
合わせを同一ＲＡＭ内，異なったＲＡＭ間のいずれの場
合にも対応できるよう複数設け、前記複数の組み合わせ
のそれぞれに対応して設けられてエラー検出，訂正を行
う複数のエラー検出，訂正回路と、上位装置からの書き
込みデータに対してチェックビットを付加するチェック
ビット生成回路と、データを記憶する前記ＲＡＭを備え
たメモリバンクと、前記複数のエラー検出，訂正回路か
ら任意のエラー検出，訂正回路を選択する回路選択制御
部と、を有することを特徴とする。
【００１６】本発明の第９の半導体記憶装置におけるエ
ラー検出，訂正方式は、記憶素子としてＲＡＭを使用
し、誤り訂正符号によるデータのエラー検出，訂正機能
を備える半導体記憶装置におけるエラー検出，訂正方式
であって、ＳｂＥＣコード等の複数種類のエラー検出，
訂正コードのそれぞれに対応するエラー検出，訂正回路
と、前記複数のエラー検出，訂正回路に対応して設けら
れ上位装置からの書き込みデータに対してチェックビッ
トを付加する複数のチェックビット生成回路と、前記複
数のエラー検出，訂正回路と前記複数のチェックビット
生成回路から特定の１回路をそれぞれ選択するセレクタ
と、前記セレクタを介してデータを記憶する前記ＲＡＭ
を備えたメモリバンクと、前記ＲＡＭを制御するデータ
分配回路と、訂正可能なデータブロック内のデータの組
み合わせを同一ＲＡＭ内，異なったＲＡＭ間のいずれの
場合にも対応できるよう複数備え、セレクトレジスタか
ら選択された組み合わせに対応する変換マトリクスを前
記エラー検出，訂正回路に送出するデータ変換回路と、
前記データ変換回路に備えられた複数の組み合わせの中
から任意の組み合わせを選択するセレクトレジスタと、
前記セレクタに選択指示を送出するとともに、前記エラ
ー検出，訂正回路からエラー報告信号を受信してエラー
発生回数をカウント，記憶し、一定回数以上同一ＲＡＭ
でエラーが検出されたことを検出して次回システム立ち
上げ時にデグレード要求信号を前記データ分配回路に送
出し故障ＲＡＭをデグレードさせるとともに、前記故障
発生時に使用していたエラー検出，訂正回路，チェック
ビット生成回路とは別のエラー検出，訂正回路，チェッ
クビット生成回路を前記セレクタに選択させるよう制御
する回路選択制御部と、を有することを特徴とする。
ラー検出，訂正方式は、記憶素子としてＲＡＭを使用
し、誤り訂正符号によるデータのエラー検出，訂正機能
を備える半導体記憶装置におけるエラー検出，訂正方式
であって、ＳｂＥＣコード等の複数種類のエラー検出，
訂正コードのそれぞれに対応するエラー検出，訂正回路
と、前記複数のエラー検出，訂正回路に対応して設けら
れ上位装置からの書き込みデータに対してチェックビッ
トを付加する複数のチェックビット生成回路と、前記複
数のエラー検出，訂正回路と前記複数のチェックビット
生成回路から特定の１回路をそれぞれ選択するセレクタ
と、前記セレクタを介してデータを記憶する前記ＲＡＭ
を備えたメモリバンクと、前記ＲＡＭを制御するデータ
分配回路と、訂正可能なデータブロック内のデータの組
み合わせを同一ＲＡＭ内，異なったＲＡＭ間のいずれの
場合にも対応できるよう複数備え、セレクトレジスタか
ら選択された組み合わせに対応する変換マトリクスを前
記エラー検出，訂正回路に送出するデータ変換回路と、
前記データ変換回路に備えられた複数の組み合わせの中
から任意の組み合わせを選択するセレクトレジスタと、
前記セレクタに選択指示を送出するとともに、前記エラ
ー検出，訂正回路からエラー報告信号を受信してエラー
発生回数をカウント，記憶し、一定回数以上同一ＲＡＭ
でエラーが検出されたことを検出して次回システム立ち
上げ時にデグレード要求信号を前記データ分配回路に送
出し故障ＲＡＭをデグレードさせるとともに、前記故障
発生時に使用していたエラー検出，訂正回路，チェック
ビット生成回路とは別のエラー検出，訂正回路，チェッ
クビット生成回路を前記セレクタに選択させるよう制御
する回路選択制御部と、を有することを特徴とする。
【００１７】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。
を参照して説明する。
【００１８】まず、本発明の第１の実施の形態について
図１および図２を用いて説明する。図１は、本発明の第
１の実施の形態を示すブロック図である。図２は、図１
のＲＡＭ制御回路の詳細ブロック図であり、メモリバン
ク３ａ内の各ＲＡＭ（０）〜ＲＡＭ（１０）に対するデ
ータ分配の詳細を示している。
図１および図２を用いて説明する。図１は、本発明の第
１の実施の形態を示すブロック図である。図２は、図１
のＲＡＭ制御回路の詳細ブロック図であり、メモリバン
ク３ａ内の各ＲＡＭ（０）〜ＲＡＭ（１０）に対するデ
ータ分配の詳細を示している。
【００１９】図１において、ＷＤ（００：３２）は上位
装置からの書き込みデータである。本構成例ではＥＣＣ
回路として、ＥＣＧ（チェックビット生成）回路Ａ１ａ
とＥＣＣ回路Ａ４ａとからなるＳ４ＥＣ−Ｄ４ＥＤ方式
と、ＥＣＧ回路Ｂ１ｂとＥＣＣ回路Ｂ４ｂとからなるＳ
４ＥＣ方式の２種類のＥＣＣ方式を選択可能な構成とす
る。
装置からの書き込みデータである。本構成例ではＥＣＣ
回路として、ＥＣＧ（チェックビット生成）回路Ａ１ａ
とＥＣＣ回路Ａ４ａとからなるＳ４ＥＣ−Ｄ４ＥＤ方式
と、ＥＣＧ回路Ｂ１ｂとＥＣＣ回路Ｂ４ｂとからなるＳ
４ＥＣ方式の２種類のＥＣＣ方式を選択可能な構成とす
る。
【００２０】ＲＡＭ制御回路３は、データの記憶部であ
るＲＡＭを備えたメモリバンク３ａとＲＡＭ制御信号生
成制御を行うデータ分配回路３ｂ，３ｃとから構成さ
れ、メモリバンク３ａ当たり×４ビットタイプのＲＡＭ
１１個、すなわち、データに対する間口が４４ビットと
いう構成となる。
るＲＡＭを備えたメモリバンク３ａとＲＡＭ制御信号生
成制御を行うデータ分配回路３ｂ，３ｃとから構成さ
れ、メモリバンク３ａ当たり×４ビットタイプのＲＡＭ
１１個、すなわち、データに対する間口が４４ビットと
いう構成となる。
【００２１】通常は、ＥＣＣ回路選択制御部６によりＳ
４ＥＣ−Ｄ４ＥＤ回路が選択されていて、上位装置から
の書き込みデータＷＤ３２ビットに対して、ＥＣＧ回路
Ａ１ａにおいて１２ビットのチェックビットを付加して
計４４ビットのデータとし、セレクタ２を介してＲＡＭ
制御回路３のメモリバンク３ａ内のＲＡＭに記憶され
る。また、読み出し動作時にはＥＣＣ回路Ａ４ａ、セレ
クタ５を介して上位装置へ読み出しデータＤ（００：３
２）として送出される。
４ＥＣ−Ｄ４ＥＤ回路が選択されていて、上位装置から
の書き込みデータＷＤ３２ビットに対して、ＥＣＧ回路
Ａ１ａにおいて１２ビットのチェックビットを付加して
計４４ビットのデータとし、セレクタ２を介してＲＡＭ
制御回路３のメモリバンク３ａ内のＲＡＭに記憶され
る。また、読み出し動作時にはＥＣＣ回路Ａ４ａ、セレ
クタ５を介して上位装置へ読み出しデータＤ（００：３
２）として送出される。
【００２２】Ｓ４ＥＣ−Ｄ４ＥＤ選択時にエラー救済可
能な４ビット毎のデータブロックは、図２に示す各ＲＡ
Ｍに分配されているデータ４ビットと同一である。ま
た、同時に２個のＲＡＭにまたがってエラーが発生した
場合には、エラー救済は不可能なもののエラー検出は可
能である。
能な４ビット毎のデータブロックは、図２に示す各ＲＡ
Ｍに分配されているデータ４ビットと同一である。ま
た、同時に２個のＲＡＭにまたがってエラーが発生した
場合には、エラー救済は不可能なもののエラー検出は可
能である。
【００２３】救済可能なエラーが発生した場合には、Ｅ
ＣＣ回路Ａ４ａからエラー報告信号ＡによりＥＣＣ回路
選択制御部６にエラーシンドローム等のエラー発生ＲＡ
Ｍを特定するための情報も含めて通知され、ＥＣＣ回路
選択制御部６でカウントされるエラー発生回数とともに
ＥＣＣ回路選択制御部６に記憶される。そして、ＥＣＣ
回路選択制御部６において一定回数以上同一ＲＡＭでエ
ラーが検出された場合には、ＲＡＭ制御回路３内のデー
タ分配回路３ｂ，３ｃは、次回システム立ち上げ時にＥ
ＣＣ回路選択制御部６からのデグレード要求信号に基づ
いて故障ＲＡＭをデグレードし、かつ、ＥＣＣ回路選択
制御部６の指示によりセレクタ２，セレクタ５にてＥＣ
Ｇ回路Ｂ１ｂ，ＥＣＣ回路Ｂ４ｂを選択する。
ＣＣ回路Ａ４ａからエラー報告信号ＡによりＥＣＣ回路
選択制御部６にエラーシンドローム等のエラー発生ＲＡ
Ｍを特定するための情報も含めて通知され、ＥＣＣ回路
選択制御部６でカウントされるエラー発生回数とともに
ＥＣＣ回路選択制御部６に記憶される。そして、ＥＣＣ
回路選択制御部６において一定回数以上同一ＲＡＭでエ
ラーが検出された場合には、ＲＡＭ制御回路３内のデー
タ分配回路３ｂ，３ｃは、次回システム立ち上げ時にＥ
ＣＣ回路選択制御部６からのデグレード要求信号に基づ
いて故障ＲＡＭをデグレードし、かつ、ＥＣＣ回路選択
制御部６の指示によりセレクタ２，セレクタ５にてＥＣ
Ｇ回路Ｂ１ｂ，ＥＣＣ回路Ｂ４ｂを選択する。
【００２４】ＥＣＧ回路Ｂ１ｂ，ＥＣＣ回路Ｂ４ｂのＳ
４ＥＣ方式を選択したことによって、データ３２ビット
＋ＥＣＣチェックビット８ビットの計４０ビットのデー
タとしてメモリバンク３ａ内のＲＡＭに記憶される。従
って、上記デグレードにより、メモリバンク３ａ内は計
１０個のＲＡＭ構成すなわち間口４０ビットのデータ幅
となる。
４ＥＣ方式を選択したことによって、データ３２ビット
＋ＥＣＣチェックビット８ビットの計４０ビットのデー
タとしてメモリバンク３ａ内のＲＡＭに記憶される。従
って、上記デグレードにより、メモリバンク３ａ内は計
１０個のＲＡＭ構成すなわち間口４０ビットのデータ幅
となる。
【００２５】以上のようにメモリバンク３ａ内に１個の
固定故障のＲＡＭが存在する場合、これをデグレードし
て別のＥＣＣ回路Ｂ４ｂに切り替えて使用することによ
り、同一メモリバンク内に他にもう１件の故障が生じた
場合に救済不可能エラーすなわちシステム停止になるこ
とを防止し、装置の信頼性向上を図ることができる。
固定故障のＲＡＭが存在する場合、これをデグレードし
て別のＥＣＣ回路Ｂ４ｂに切り替えて使用することによ
り、同一メモリバンク内に他にもう１件の故障が生じた
場合に救済不可能エラーすなわちシステム停止になるこ
とを防止し、装置の信頼性向上を図ることができる。
【００２６】以上、ＥＣＧ回路Ａ１ａとＥＣＣ回路Ａ４
ａとからなるＳ４ＥＣ−Ｄ４ＥＤ方式を選択した場合に
ついて説明したが、ＲＡＭのデグレード機能は使用せず
に、ＥＣＧ回路Ｂ１ｂとＥＣＣ回路Ｂ４ｂとからなるＳ
４ＥＣ方式を選択した場合には、データ３２ビット＋Ｅ
ＣＣチェックビット８ビットの計４０ビットのデータが
メモリバンク３ａ内のＲＡＭに記憶される。従って、Ｓ
４ＥＣ−Ｄ４ＥＤ方式選択時に比べ、メモリバンク３ａ
を構成するＲＡＭ数を減らすことができるため、ＬＳＩ
の再作をせずに原価低減目的で必要に応じたマイナーチ
ェンジが容易に可能となる。
ａとからなるＳ４ＥＣ−Ｄ４ＥＤ方式を選択した場合に
ついて説明したが、ＲＡＭのデグレード機能は使用せず
に、ＥＣＧ回路Ｂ１ｂとＥＣＣ回路Ｂ４ｂとからなるＳ
４ＥＣ方式を選択した場合には、データ３２ビット＋Ｅ
ＣＣチェックビット８ビットの計４０ビットのデータが
メモリバンク３ａ内のＲＡＭに記憶される。従って、Ｓ
４ＥＣ−Ｄ４ＥＤ方式選択時に比べ、メモリバンク３ａ
を構成するＲＡＭ数を減らすことができるため、ＬＳＩ
の再作をせずに原価低減目的で必要に応じたマイナーチ
ェンジが容易に可能となる。
【００２７】次に、本発明の第２の実施の形態について
図３を用いて説明する。以上説明した第１の実施の形態
は、ＥＣＣ回路選択制御部６を記憶装置内に設けた場合
の構成例であるが、図３に示すように、ＥＣＣ回路選択
制御部６を外部の診断制御装置に設けて制御することも
可能である。
図３を用いて説明する。以上説明した第１の実施の形態
は、ＥＣＣ回路選択制御部６を記憶装置内に設けた場合
の構成例であるが、図３に示すように、ＥＣＣ回路選択
制御部６を外部の診断制御装置に設けて制御することも
可能である。
【００２８】次に、本発明の第３の実施の形態について
図４および図５を用いて説明する。
図４および図５を用いて説明する。
【００２９】図４は、本発明の第３の実施の形態を示す
ブロック図であり、ＥＣＣ方式としてはＳ８ＥＣコード
を採用した例である。図５は、図４のデータ変換回路に
おける変換マトリクス例である。
ブロック図であり、ＥＣＣ方式としてはＳ８ＥＣコード
を採用した例である。図５は、図４のデータ変換回路に
おける変換マトリクス例である。
【００３０】図４において、上位装置から記憶装置への
書き込みデータＷＤ（００：３２）はＥＣＧ回路１に入
力された後、１６ビットのＥＣＣチェックビットを付加
されて計４８ビットのデータとして、ＲＡＭ制御回路３
内のデータ変換回路３ｄを介してメモリバンク３ａに書
き込まれる。データ変換回路３ｄは、図５（Ａ）に示す
ような変換マトリクスでデータをメモリバンク３ａ内の
各ＲＡＭへ分配して書き込む。本実施の形態において
は、×８ビットタイプのＲＡＭをメモリバンク３ａ当た
り６個使用（間口４８ビット）している。また、図５の
変換パターンを選択するためのセレクトレジスタ７を設
けてある（本例では、２ビットで４パターンのデータ変
換が可能）。
書き込みデータＷＤ（００：３２）はＥＣＧ回路１に入
力された後、１６ビットのＥＣＣチェックビットを付加
されて計４８ビットのデータとして、ＲＡＭ制御回路３
内のデータ変換回路３ｄを介してメモリバンク３ａに書
き込まれる。データ変換回路３ｄは、図５（Ａ）に示す
ような変換マトリクスでデータをメモリバンク３ａ内の
各ＲＡＭへ分配して書き込む。本実施の形態において
は、×８ビットタイプのＲＡＭをメモリバンク３ａ当た
り６個使用（間口４８ビット）している。また、図５の
変換パターンを選択するためのセレクトレジスタ７を設
けてある（本例では、２ビットで４パターンのデータ変
換が可能）。
【００３１】読み出し動作時には、データ変換回路３ｅ
は、図５（Ｂ）に示すような変換マトリクスで再度デー
タを変換してＥＣＣ回路４にてエラーチェックを行うと
ともに、救済可能なエラーが発生した場合にはデータの
自動訂正をして上位装置へ読み出しデータＤ（００：３
２）として送出する。なお、データ変換回路３ｄ，３ｅ
においてどの変換パターンを選択するかにより、救済可
能なデータビットが変化する。本例ではＳ８ＥＣ方式を
採用しているので最大隣接８ビットまでの訂正が可能で
あり、この８ビットのデータブロック分けを変更するこ
とが可能となっている。
は、図５（Ｂ）に示すような変換マトリクスで再度デー
タを変換してＥＣＣ回路４にてエラーチェックを行うと
ともに、救済可能なエラーが発生した場合にはデータの
自動訂正をして上位装置へ読み出しデータＤ（００：３
２）として送出する。なお、データ変換回路３ｄ，３ｅ
においてどの変換パターンを選択するかにより、救済可
能なデータビットが変化する。本例ではＳ８ＥＣ方式を
採用しているので最大隣接８ビットまでの訂正が可能で
あり、この８ビットのデータブロック分けを変更するこ
とが可能となっている。
【００３２】通常は、セレクトレジスタ７の値を図５に
示す“００”の状態で使用することで、救済可能なデー
タブロックは同一ＲＡＭに格納される８ビットとなるた
め、メモリバンク３ａ内の１個のＲＡＭがどのような故
障モードとなってもＥＣＣ回路４によりエラー救済可能
である。
示す“００”の状態で使用することで、救済可能なデー
タブロックは同一ＲＡＭに格納される８ビットとなるた
め、メモリバンク３ａ内の１個のＲＡＭがどのような故
障モードとなってもＥＣＣ回路４によりエラー救済可能
である。
【００３３】加えて、ＲＡＭのある特定ビットに共通な
故障モードが発生したような場合、例えば、セレクトレ
ジスタ７の値が“００”の状態で、各ＲＡＭの最初のビ
ットである００，０８，１６，２４，３２，４０に故障
モードが発生したような場合にも救済可能である。この
例においては、救済可能なデータブロックの組み合わせ
設定を、セレクトレジスタ７の値を図５に示す“０１”
へ変更することにより、ハードウエアを改造することな
く救済が可能となる。
故障モードが発生したような場合、例えば、セレクトレ
ジスタ７の値が“００”の状態で、各ＲＡＭの最初のビ
ットである００，０８，１６，２４，３２，４０に故障
モードが発生したような場合にも救済可能である。この
例においては、救済可能なデータブロックの組み合わせ
設定を、セレクトレジスタ７の値を図５に示す“０１”
へ変更することにより、ハードウエアを改造することな
く救済が可能となる。
【００３４】以上のように、セレクトレジスタ７の設定
によって、容易にＲＡＭの故障モードに合わせたデータ
救済パターンが選択可能であり、装置の信頼性向上が可
能となる。
によって、容易にＲＡＭの故障モードに合わせたデータ
救済パターンが選択可能であり、装置の信頼性向上が可
能となる。
【００３５】次に、本発明の第４の実施の形態について
説明する。
説明する。
【００３６】図４に示される、本発明の第３の実施の形
態においては、セレクトレジスタ７の設定によってデー
タ変換回路３ｄ，３ｅが訂正可能なバイトの組み合わせ
を変更している。第４の実施の形態においては、データ
変換回路による訂正可能なバイトの組み合わせ変更の代
わりに、訂正可能なバイトの組み合わせの数だけＥＣＣ
回路を設け、その中から目的に応じたＥＣＣ回路を選択
することで、第３の実施の形態と同様の機能を可能とす
ることができる。
態においては、セレクトレジスタ７の設定によってデー
タ変換回路３ｄ，３ｅが訂正可能なバイトの組み合わせ
を変更している。第４の実施の形態においては、データ
変換回路による訂正可能なバイトの組み合わせ変更の代
わりに、訂正可能なバイトの組み合わせの数だけＥＣＣ
回路を設け、その中から目的に応じたＥＣＣ回路を選択
することで、第３の実施の形態と同様の機能を可能とす
ることができる。
【００３７】次に、本発明の第５の実施の形態について
説明する。
説明する。
【００３８】第５の実施の形態は、図１に示す第１の実
施の形態と、図４に示す第３または第４の実施の形態を
組み合わせることで可能となる。すなわち、第１の実施
の形態である、複数種類のエラー検出，訂正方式のパタ
ーンにそれぞれ対応したＥＣＣ回路を設けて選択する方
式に加え、第３または第４の実施の形態である、訂正可
能なバイトの組み合わせを同一ＲＡＭ内，異なったＲＡ
Ｍ間のいずれにおいても設定可能とする方式を併せ持っ
た方式である。
施の形態と、図４に示す第３または第４の実施の形態を
組み合わせることで可能となる。すなわち、第１の実施
の形態である、複数種類のエラー検出，訂正方式のパタ
ーンにそれぞれ対応したＥＣＣ回路を設けて選択する方
式に加え、第３または第４の実施の形態である、訂正可
能なバイトの組み合わせを同一ＲＡＭ内，異なったＲＡ
Ｍ間のいずれにおいても設定可能とする方式を併せ持っ
た方式である。
【００３９】なお、以上の実施の形態においては、エラ
ー検出，訂正方式のパターンとしてＳ４ＥＣ方式，Ｓ８
ＥＣ方式，Ｓ４ＥＣ−Ｄ４ＥＤ方式を例に説明したが、
これらに限定されず他の方式にも本発明が適用できるこ
とは明らかである。
ー検出，訂正方式のパターンとしてＳ４ＥＣ方式，Ｓ８
ＥＣ方式，Ｓ４ＥＣ−Ｄ４ＥＤ方式を例に説明したが、
これらに限定されず他の方式にも本発明が適用できるこ
とは明らかである。
【００４０】
【発明の効果】上述したように、本発明による第１の効
果は、セレクトレジスタおよびデータ変換回路を設け、
訂正可能なバイトの組み合わせを同一ＲＡＭ内，異なっ
たＲＡＭ間のいずれにおいても設定可能としたことによ
り、ＬＳＩ再作等のハードウェア改造を必要とせず、幅
広いエラー検出，訂正が可能となったことである。
果は、セレクトレジスタおよびデータ変換回路を設け、
訂正可能なバイトの組み合わせを同一ＲＡＭ内，異なっ
たＲＡＭ間のいずれにおいても設定可能としたことによ
り、ＬＳＩ再作等のハードウェア改造を必要とせず、幅
広いエラー検出，訂正が可能となったことである。
【００４１】第２の効果は、複数種類のエラー検出，訂
正方式のパターンにそれぞれ対応したＥＣＣ回路を設け
て選択することにより、ＬＳＩ再作等のハードウェア改
造を必要とせず、容易にエラー検出，訂正方式のパター
ンを変更できることである。
正方式のパターンにそれぞれ対応したＥＣＣ回路を設け
て選択することにより、ＬＳＩ再作等のハードウェア改
造を必要とせず、容易にエラー検出，訂正方式のパター
ンを変更できることである。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】図１のＲＡＭ制御回路の詳細ブロック図であ
る。
る。
【図３】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図４】本発明の第３の実施の形態を示すブロック図で
ある。
ある。
【図５】図４のデータ変換回路における変換マトリクス
例である。
例である。
１ ＥＣＧ回路 １ａ ＥＣＧ回路Ａ １ｂ ＥＣＧ回路Ｂ ２ セレクタ ３ ＲＡＭ制御回路 ３ａ メモリバンク ３ｂ，３ｃ データ分配回路 ３ｄ，３ｅ データ変換回路 ４ ＥＣＣ回路 ４ａ ＥＣＣ回路Ａ ４ｂ ＥＣＣ回路Ｂ ５ セレクタ ６ ＥＣＣ回路選択制御部 ７ セレクトレジスタ
Claims (9)
- 【請求項１】 記憶素子としてＲＡＭを使用し、誤り訂
正符号によるデータのエラー検出，訂正機能を備える半
導体記憶装置におけるエラー検出，訂正方式であって、
ＳｂＥＣコード等の複数種類のエラー検出，訂正コード
のそれぞれに対応するエラー検出，訂正回路を有し、前
記複数のエラー検出，訂正回路を選択して使用すること
を特徴とする半導体記憶装置におけるエラー検出，訂正
方式。 - 【請求項２】 記憶素子としてＲＡＭを使用し、誤り訂
正符号によるデータのエラー検出，訂正機能を備える半
導体記憶装置におけるエラー検出，訂正方式であって、
ＳｂＥＣコード等の複数種類のエラー検出，訂正コード
のそれぞれに対応するエラー検出，訂正回路と、前記Ｒ
ＡＭの一部に故障が発生した場合にこれを記憶し、次回
システム立ち上げ時に前記故障発生時に使用していたエ
ラー検出，訂正回路とは別のエラー検出，訂正回路を選
択，使用する選択制御部とを有することを特徴とする半
導体記憶装置におけるエラー検出，訂正方式。 - 【請求項３】 記憶素子としてＲＡＭを使用し、誤り訂
正符号によるデータのエラー検出，訂正機能を備える半
導体記憶装置におけるエラー検出，訂正方式であって、
訂正可能なデータブロック内のデータの組み合わせを同
一ＲＡＭ内だけでなく異なったＲＡＭ間においても可能
とすることを特徴とする半導体記憶装置におけるエラー
検出，訂正方式。 - 【請求項４】 記憶素子としてＲＡＭを使用し、誤り訂
正符号によるデータのエラー検出，訂正機能を備える半
導体記憶装置におけるエラー検出，訂正方式であって、
ＳｂＥＣコード等の複数種類のエラー検出，訂正コード
のそれぞれに対応するエラー検出，訂正回路を有し、前
記ＲＡＭの一部に故障が発生した場合にこれを記憶して
次回システム立ち上げ時に前記故障発生時に使用してい
たエラー検出，訂正回路とは別のエラー検出，訂正回路
を選択，使用し、訂正可能なデータブロック内のデータ
の組み合わせを同一ＲＡＭ内だけでなく異なったＲＡＭ
間においても可能とすることを特徴とする半導体記憶装
置におけるエラー検出，訂正方式。 - 【請求項５】 記憶素子としてＲＡＭを使用し、誤り訂
正符号によるデータのエラー検出，訂正機能を備える半
導体記憶装置におけるエラー検出，訂正方式であって、 ＳｂＥＣコード等の複数種類のエラー検出，訂正コード
のそれぞれに対応するエラー検出，訂正回路と、前記複
数のエラー検出，訂正回路に対応して設けられ上位装置
からの書き込みデータに対してチェックビットを付加す
る複数のチェックビット生成回路と、前記複数のエラー
検出，訂正回路と前記複数のチェックビット生成回路か
ら特定の１回路をそれぞれ選択するセレクタと、前記セ
レクタを介してデータを記憶する前記ＲＡＭを備えたメ
モリバンクと、前記ＲＡＭを制御するデータ分配回路
と、前記セレクタに選択指示を送出するとともに、前記
エラー検出，訂正回路からエラー報告信号を受信してエ
ラー発生回数をカウント，記憶し、一定回数以上同一Ｒ
ＡＭでエラーが検出されたことを検出して次回システム
立ち上げ時にデグレード要求信号を前記データ分配回路
に送出し故障ＲＡＭをデグレードさせるとともに、前記
故障発生時に使用していたエラー検出，訂正回路，チェ
ックビット生成回路とは別のエラー検出，訂正回路，チ
ェックビット生成回路を前記セレクタに選択させるよう
制御する回路選択制御部と、 を記憶装置に有することを特徴とする半導体記憶装置に
おけるエラー検出，訂正方式。 - 【請求項６】 記憶素子としてＲＡＭを使用し、誤り訂
正符号によるデータのエラー検出，訂正機能を備える半
導体記憶装置におけるエラー検出，訂正方式であって、 ＳｂＥＣコード等の複数種類のエラー検出，訂正コード
のそれぞれに対応するエラー検出，訂正回路と、前記複
数のエラー検出，訂正回路に対応して設けられ上位装置
からの書き込みデータに対してチェックビットを付加す
る複数のチェックビット生成回路と、前記複数のエラー
検出，訂正回路と前記複数のチェックビット生成回路か
ら特定の１回路をそれぞれ選択するセレクタと、前記セ
レクタを介してデータを記憶する前記ＲＡＭを備えたメ
モリバンクと、前記ＲＡＭを制御するデータ分配回路と
を備えた記憶装置と、 前記セレクタに選択指示を送出するとともに、前記エラ
ー検出，訂正回路からエラー報告信号を受信してエラー
発生回数をカウント，記憶し、一定回数以上同一ＲＡＭ
でエラーが検出されたことを検出して次回システム立ち
上げ時にデグレード要求信号を前記データ分配回路に送
出し故障ＲＡＭをデグレードさせるとともに、前記故障
発生時に使用していたエラー検出，訂正回路，チェック
ビット生成回路とは別のエラー検出，訂正回路，チェッ
クビット生成回路を前記セレクタに選択させるよう制御
する回路選択制御部を備えた診断制御装置と、 を有することを特徴とする半導体記憶装置におけるエラ
ー検出，訂正方式。 - 【請求項７】 記憶素子としてＲＡＭを使用し、誤り訂
正符号によるデータのエラー検出，訂正機能を備える半
導体記憶装置におけるエラー検出，訂正方式であって、 エラー検出，訂正を行うエラー検出，訂正回路と、上位
装置からの書き込みデータに対してチェックビットを付
加するチェックビット生成回路と、データを記憶する前
記ＲＡＭを備えたメモリバンクと、訂正可能なデータブ
ロック内のデータの組み合わせを同一ＲＡＭ内，異なっ
たＲＡＭ間のいずれの場合にも対応できるよう複数備
え、セレクトレジスタから選択された組み合わせに対応
する変換マトリクスを前記エラー検出，訂正回路に送出
するデータ変換回路と、前記データ変換回路に備えられ
た複数の組み合わせの中から任意の組み合わせを選択す
るセレクトレジスタと、を有することを特徴とする半導
体記憶装置におけるエラー検出，訂正方式。 - 【請求項８】 記憶素子としてＲＡＭを使用し、誤り訂
正符号によるデータのエラー検出，訂正機能を備える半
導体記憶装置におけるエラー検出，訂正方式であって、 訂正可能なデータブロック内のデータの組み合わせを同
一ＲＡＭ内，異なったＲＡＭ間のいずれの場合にも対応
できるよう複数設け、前記複数の組み合わせのそれぞれ
に対応して設けられてエラー検出，訂正を行う複数のエ
ラー検出，訂正回路と、上位装置からの書き込みデータ
に対してチェックビットを付加するチェックビット生成
回路と、データを記憶する前記ＲＡＭを備えたメモリバ
ンクと、前記複数のエラー検出，訂正回路から任意のエ
ラー検出，訂正回路を選択する回路選択制御部と、を有
することを特徴とする半導体記憶装置におけるエラー検
出，訂正方式。 - 【請求項９】 記憶素子としてＲＡＭを使用し、誤り訂
正符号によるデータのエラー検出，訂正機能を備える半
導体記憶装置におけるエラー検出，訂正方式であって、 ＳｂＥＣコード等の複数種類のエラー検出，訂正コード
のそれぞれに対応するエラー検出，訂正回路と、前記複
数のエラー検出，訂正回路に対応して設けられ上位装置
からの書き込みデータに対してチェックビットを付加す
る複数のチェックビット生成回路と、前記複数のエラー
検出，訂正回路と前記複数のチェックビット生成回路か
ら特定の１回路をそれぞれ選択するセレクタと、前記セ
レクタを介してデータを記憶する前記ＲＡＭを備えたメ
モリバンクと、前記ＲＡＭを制御するデータ分配回路
と、訂正可能なデータブロック内のデータの組み合わせ
を同一ＲＡＭ内，異なったＲＡＭ間のいずれの場合にも
対応できるよう複数備え、セレクトレジスタから選択さ
れた組み合わせに対応する変換マトリクスを前記エラー
検出，訂正回路に送出するデータ変換回路と、前記デー
タ変換回路に備えられた複数の組み合わせの中から任意
の組み合わせを選択するセレクトレジスタと、前記セレ
クタに選択指示を送出するとともに、前記エラー検出，
訂正回路からエラー報告信号を受信してエラー発生回数
をカウント，記憶し、一定回数以上同一ＲＡＭでエラー
が検出されたことを検出して次回システム立ち上げ時に
デグレード要求信号を前記データ分配回路に送出し故障
ＲＡＭをデグレードさせるとともに、前記故障発生時に
使用していたエラー検出，訂正回路，チェックビット生
成回路とは別のエラー検出，訂正回路，チェックビット
生成回路を前記セレクタに選択させるよう制御する回路
選択制御部と、 を有することを特徴とする半導体記憶装置におけるエラ
ー検出，訂正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9120400A JPH10312340A (ja) | 1997-05-12 | 1997-05-12 | 半導体記憶装置におけるエラー検出，訂正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9120400A JPH10312340A (ja) | 1997-05-12 | 1997-05-12 | 半導体記憶装置におけるエラー検出，訂正方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10312340A true JPH10312340A (ja) | 1998-11-24 |
Family
ID=14785283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9120400A Pending JPH10312340A (ja) | 1997-05-12 | 1997-05-12 | 半導体記憶装置におけるエラー検出，訂正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10312340A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100842680B1 (ko) | 2007-01-08 | 2008-07-01 | 삼성전자주식회사 | 플래시 메모리 장치의 오류 정정 컨트롤러 및 그것을포함하는 메모리 시스템 |
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-
1997
- 1997-05-12 JP JP9120400A patent/JPH10312340A/ja active Pending
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