JP2003303139A - 冗長メモリモジュールおよびメモリコントローラ - Google Patents
冗長メモリモジュールおよびメモリコントローラInfo
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- G06F11/108—Parity data distribution in semiconductor storages, e.g. in SSD
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- Detection And Correction Of Errors (AREA)
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Abstract
(57)【要約】
【課題】 システム稼働中に異常なＤＩＭＭを動的に交
換可能にする。 【解決手段】 ＥＣＣ／ＣｈｉｐＫｉｌｌ回路４−０〜
４−４は、ＥＣＣの生成／チェック／再構成およびＣｈ
ｉｐＫｉｌｌを行う。パリティ生成／チェック／再構成
回路５は、データライト時にはパリティデータの生成、
データリード時にはパリティデータのチェック、異常な
ＤＩＭＭが存在する場合には正常なＤＩＭＭからデータ
の再構成を行う。これにより、４枚のＤＩＭＭ１−０〜
１−３に対して１枚のパリティＤＩＭＭ１−４を用意す
ることで、ＤＩＭＭの障害時に、異常なＤＩＭＭをホッ
トプラグすることを可能とし、ＯＳのメモリ縮退機能に
よらずにＤＩＭＭの動的な交換を可能にする。
換可能にする。 【解決手段】 ＥＣＣ／ＣｈｉｐＫｉｌｌ回路４−０〜
４−４は、ＥＣＣの生成／チェック／再構成およびＣｈ
ｉｐＫｉｌｌを行う。パリティ生成／チェック／再構成
回路５は、データライト時にはパリティデータの生成、
データリード時にはパリティデータのチェック、異常な
ＤＩＭＭが存在する場合には正常なＤＩＭＭからデータ
の再構成を行う。これにより、４枚のＤＩＭＭ１−０〜
１−３に対して１枚のパリティＤＩＭＭ１−４を用意す
ることで、ＤＩＭＭの障害時に、異常なＤＩＭＭをホッ
トプラグすることを可能とし、ＯＳのメモリ縮退機能に
よらずにＤＩＭＭの動的な交換を可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は冗長メモリモジュー
ル（Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙ Ｉｎｄｅｐｅｎｄ
ｅｎｔ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ（ＲＡＩＭＭ））お
よびメモリコントローラに関し、特にＤＩＭＭ（Ｄｕａ
ｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）に冗長
性を持たせた冗長メモリモジュールおよびそのメモリコ
ントローラに関する。
ル（Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙ Ｉｎｄｅｐｅｎｄ
ｅｎｔ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ（ＲＡＩＭＭ））お
よびメモリコントローラに関し、特にＤＩＭＭ（Ｄｕａ
ｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）に冗長
性を持たせた冗長メモリモジュールおよびそのメモリコ
ントローラに関する。
【０００２】
【従来の技術】従来のメモリ制御では、ＥＣＣ（Ｅｒｒ
ｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎ
ｇ）や、不良のメモリ素子のデータを非使用にするＣｈ
ｉｐＫｉｌｌ技術により、メモリ障害に対してシステム
の連続運用を可能とする方式が存在している。
ｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎ
ｇ）や、不良のメモリ素子のデータを非使用にするＣｈ
ｉｐＫｉｌｌ技術により、メモリ障害に対してシステム
の連続運用を可能とする方式が存在している。
【０００３】例えば、特開平５−１２８０１２号公報に
は、１ワードがＮ×Ｍビット（ＮおよびＭは正の整数）
のデータを記憶するＭ枚のメモリパッケージと、Ｍ枚の
メモリパッケージについてパッケージ毎に電源をオンオ
フ制御するメモリ電源回路と、メモリパッケージの交換
後、新たなメモリパッケージについてのメモリ電源回路
による電源オン制御に応答して該メモリパッケージから
データを１ワード単位で読み出す読出し制御手段と、読
み出されたデータについて、少なくともＮビットのエラ
ーを訂正する誤り訂正手段とを含み、誤り訂正機能を用
いるためにデータを高速に復元できる電子ディスク装置
が開示されていた。
は、１ワードがＮ×Ｍビット（ＮおよびＭは正の整数）
のデータを記憶するＭ枚のメモリパッケージと、Ｍ枚の
メモリパッケージについてパッケージ毎に電源をオンオ
フ制御するメモリ電源回路と、メモリパッケージの交換
後、新たなメモリパッケージについてのメモリ電源回路
による電源オン制御に応答して該メモリパッケージから
データを１ワード単位で読み出す読出し制御手段と、読
み出されたデータについて、少なくともＮビットのエラ
ーを訂正する誤り訂正手段とを含み、誤り訂正機能を用
いるためにデータを高速に復元できる電子ディスク装置
が開示されていた。
【０００４】また、特開平１０−１１１８３９号公報に
は、データを記憶するデータ記憶部と、データ記憶部に
記憶されるデータの誤り訂正符号を記憶するＥＣＣ記憶
部と、データの誤り訂正符号を生成する訂正符号生成部
と、ＥＣＣ記憶部に記憶された誤り訂正符号を利用して
誤り訂正・検出を行う訂正・検出部とを備え、ＥＣＣ誤
り訂正検出も可能な記憶回路モジュールが開示されてい
た。
は、データを記憶するデータ記憶部と、データ記憶部に
記憶されるデータの誤り訂正符号を記憶するＥＣＣ記憶
部と、データの誤り訂正符号を生成する訂正符号生成部
と、ＥＣＣ記憶部に記憶された誤り訂正符号を利用して
誤り訂正・検出を行う訂正・検出部とを備え、ＥＣＣ誤
り訂正検出も可能な記憶回路モジュールが開示されてい
た。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題点がある。
た従来の技術には、次のような問題点がある。
【０００６】第１の問題点は、ＥＣＣやＣｈｉｐＫｉｌ
ｌの技術にて対メモリ障害性は向上しているものの、障
害が発生しＥＣＣやＣｈｉｐＫｉｌｌの機能が働いて危
機的状態で稼働しているメモリモジュールを交換するた
めには、ＯＳによりメモリ縮退機能がサポートされてい
ないと、システムを停止させて交換する必要があるとい
うことである。
ｌの技術にて対メモリ障害性は向上しているものの、障
害が発生しＥＣＣやＣｈｉｐＫｉｌｌの機能が働いて危
機的状態で稼働しているメモリモジュールを交換するた
めには、ＯＳによりメモリ縮退機能がサポートされてい
ないと、システムを停止させて交換する必要があるとい
うことである。
【０００７】第２の問題点は、エラー訂正を目的にして
いるために、通電時にメモリモジュールの交換を行うこ
とができず、障害が発生してメモリモジュールを交換す
る際には、システムを停止させる必要があるということ
である。その理由は、現状のメモリ制御では、通電時の
メモリ交換には、ＯＳによりメモリ縮退機能がサポート
されていないと、メモリ空間に直に割り当てられている
メモリモジュールの交換ができないためである。
いるために、通電時にメモリモジュールの交換を行うこ
とができず、障害が発生してメモリモジュールを交換す
る際には、システムを停止させる必要があるということ
である。その理由は、現状のメモリ制御では、通電時の
メモリ交換には、ＯＳによりメモリ縮退機能がサポート
されていないと、メモリ空間に直に割り当てられている
メモリモジュールの交換ができないためである。
【０００８】本発明の第１の目的は、ＯＳによりメモリ
縮退機能がサポートされていない場合でも、システム稼
働中に異常なＤＩＭＭを動的に交換可能にする冗長メモ
リモジュールを提供することにある。
縮退機能がサポートされていない場合でも、システム稼
働中に異常なＤＩＭＭを動的に交換可能にする冗長メモ
リモジュールを提供することにある。
【０００９】本発明の第２の目的は、システム稼働中の
通電状態でも異常なＤＩＭＭを動的に交換可能にする冗
長メモリモジュールを提供することにある。
通電状態でも異常なＤＩＭＭを動的に交換可能にする冗
長メモリモジュールを提供することにある。
【００１０】本発明の第３の目的は、ＯＳによりメモリ
縮退機能がサポートされていない場合でも、冗長メモリ
モジュールにおいてシステム稼働中に異常なＤＩＭＭを
動的に交換可能にするメモリコントローラを提供するこ
とにある。
縮退機能がサポートされていない場合でも、冗長メモリ
モジュールにおいてシステム稼働中に異常なＤＩＭＭを
動的に交換可能にするメモリコントローラを提供するこ
とにある。
【００１１】本発明の第４の目的は、システム稼働中の
通電状態でも、冗長メモリモジュールにおいて異常なＤ
ＩＭＭを動的に交換可能にするメモリコントローラを提
供することにある。
通電状態でも、冗長メモリモジュールにおいて異常なＤ
ＩＭＭを動的に交換可能にするメモリコントローラを提
供することにある。
【００１２】
【課題を解決するための手段】本発明の冗長メモリモジ
ュールは、複数枚のＤＩＭＭと、各ＤＩＭＭがそれぞれ
挿入された複数のＤＩＭＭスロットと、これらＤＩＭＭ
スロットに接続されたメモリコントローラとからなるメ
モリモジュールにおいて、前記メモリコントローラが、
前記複数枚のＤＩＭＭのうちの１枚のＤＩＭＭをパリテ
ィＤＩＭＭ、残りのＤＩＭＭをデータＤＩＭＭとし、前
記データＤＩＭＭに書き込まれるライトデータからパリ
ティデータを生成して前記パリティＤＩＭＭに保持さ
せ、前記データＤＩＭＭから読み出されたリードデータ
と前記パリティＤＩＭＭから読み出されたパリティデー
タとによりリードデータのパリティチェックおよびエラ
ー訂正を可能にする冗長機能を持つことを特徴とする。
ュールは、複数枚のＤＩＭＭと、各ＤＩＭＭがそれぞれ
挿入された複数のＤＩＭＭスロットと、これらＤＩＭＭ
スロットに接続されたメモリコントローラとからなるメ
モリモジュールにおいて、前記メモリコントローラが、
前記複数枚のＤＩＭＭのうちの１枚のＤＩＭＭをパリテ
ィＤＩＭＭ、残りのＤＩＭＭをデータＤＩＭＭとし、前
記データＤＩＭＭに書き込まれるライトデータからパリ
ティデータを生成して前記パリティＤＩＭＭに保持さ
せ、前記データＤＩＭＭから読み出されたリードデータ
と前記パリティＤＩＭＭから読み出されたパリティデー
タとによりリードデータのパリティチェックおよびエラ
ー訂正を可能にする冗長機能を持つことを特徴とする。
【００１３】また、本発明の冗長メモリモジュールは、
前記メモリコントローラをホットプラグ可能なＤＩＭＭ
スロットに接続し、システム稼働中の通電状態でＤＩＭ
Ｍの動的な交換を可能にしたことを特徴とする。
前記メモリコントローラをホットプラグ可能なＤＩＭＭ
スロットに接続し、システム稼働中の通電状態でＤＩＭ
Ｍの動的な交換を可能にしたことを特徴とする。
【００１４】さらに、本発明の冗長メモリモジュール
は、複数枚のＤＩＭＭと、各ＤＩＭＭがそれぞれ挿入さ
れた複数のＤＩＭＭスロットと、これらＤＩＭＭスロッ
トに接続されたメモリコントローラとからなるメモリモ
ジュールにおいて、前記メモリコントローラが、前記複
数のＤＩＭＭスロットにそれぞれ接続され、ＥＣＣの生
成／チェック／再構成およびＣｈｉｐＫｉｌｌを行う複
数のＥＣＣ／ＣｈｉｐＫｉｌｌ回路と、前記複数のＥＣ
Ｃ／ＣｈｉｐＫｉｌｌ回路に接続され、前記複数枚のＤ
ＩＭＭのうちの１枚のＤＩＭＭをパリティＤＩＭＭ、残
りのＤＩＭＭをデータＤＩＭＭとし、前記データＤＩＭ
Ｍに書き込まれるライトデータからパリティデータを生
成して前記パリティＤＩＭＭに保持させ、前記データＤ
ＩＭＭから読み出されたリードデータと前記パリティＤ
ＩＭＭから読み出されたパリティデータとによりリード
データのパリティチェックおよびエラー訂正を可能にす
るパリティ生成／チェック／再構成回路と、上位装置か
らの指示により、データが前記パリティ生成／チェック
／再構成回路を経由するＲＡＩＭＭモードと、データが
前記パリティ生成／チェック／再構成回路をバイパスす
るバイパスモードとを切り替えるバイパス回路と、各Ｄ
ＩＭＭスロットごとのＥＣＣ１ビットエラー発生回数，
ＥＣＣ２ビットエラー発生回数，ＣｈｉｐＫｉｌｌ発生
回数およびリードエラー発生回数を保持する発生回数レ
ジスタ，ＥＣＣ１ビットエラー発生回数，ＥＣＣ２ビッ
トエラー発生回数，ＣｈｉｐＫｉｌｌ発生回数およびリ
ードエラー発生回数の閾値を保持する閾値レジスタ，前
記発生回数レジスタの発生回数と前記閾値レジスタの閾
値とを比較する比較器，前記比較器により発生回数が閾
値を越えたＤＩＭＭスロットがあったときに上位装置に
割り込みを上げる割り込み信号線とを含むエラーカウン
トレジスタとを備えることを特徴とする。
は、複数枚のＤＩＭＭと、各ＤＩＭＭがそれぞれ挿入さ
れた複数のＤＩＭＭスロットと、これらＤＩＭＭスロッ
トに接続されたメモリコントローラとからなるメモリモ
ジュールにおいて、前記メモリコントローラが、前記複
数のＤＩＭＭスロットにそれぞれ接続され、ＥＣＣの生
成／チェック／再構成およびＣｈｉｐＫｉｌｌを行う複
数のＥＣＣ／ＣｈｉｐＫｉｌｌ回路と、前記複数のＥＣ
Ｃ／ＣｈｉｐＫｉｌｌ回路に接続され、前記複数枚のＤ
ＩＭＭのうちの１枚のＤＩＭＭをパリティＤＩＭＭ、残
りのＤＩＭＭをデータＤＩＭＭとし、前記データＤＩＭ
Ｍに書き込まれるライトデータからパリティデータを生
成して前記パリティＤＩＭＭに保持させ、前記データＤ
ＩＭＭから読み出されたリードデータと前記パリティＤ
ＩＭＭから読み出されたパリティデータとによりリード
データのパリティチェックおよびエラー訂正を可能にす
るパリティ生成／チェック／再構成回路と、上位装置か
らの指示により、データが前記パリティ生成／チェック
／再構成回路を経由するＲＡＩＭＭモードと、データが
前記パリティ生成／チェック／再構成回路をバイパスす
るバイパスモードとを切り替えるバイパス回路と、各Ｄ
ＩＭＭスロットごとのＥＣＣ１ビットエラー発生回数，
ＥＣＣ２ビットエラー発生回数，ＣｈｉｐＫｉｌｌ発生
回数およびリードエラー発生回数を保持する発生回数レ
ジスタ，ＥＣＣ１ビットエラー発生回数，ＥＣＣ２ビッ
トエラー発生回数，ＣｈｉｐＫｉｌｌ発生回数およびリ
ードエラー発生回数の閾値を保持する閾値レジスタ，前
記発生回数レジスタの発生回数と前記閾値レジスタの閾
値とを比較する比較器，前記比較器により発生回数が閾
値を越えたＤＩＭＭスロットがあったときに上位装置に
割り込みを上げる割り込み信号線とを含むエラーカウン
トレジスタとを備えることを特徴とする。
【００１５】さらにまた、本発明の冗長メモリモジュー
ルは、前記パリティ生成／チェック／再構成回路が、ラ
イトデータをｎ（正整数）個のデブロッキングデータに
デブロッキングし、各デブロッキングデータを排他的論
理和してパリティデータを生成し、各デブロッキングデ
ータおよびパリティデータを各ＤＩＭＭにそれぞれ書き
込む手段と、前記データＤＩＭＭから読み出したデータ
をｎ個のデブロッキングデータにそれぞれデブロッキン
グし、対応するデブロッキングデータをブロッキングし
てリードデータを復元し、各デブロッキングデータの排
他的論理和をとってパリティデータを生成し、前記パリ
ティＤＩＭＭから読み出されたデータの対応するデブロ
ッキングデータであるパリティデータと比較し、パリテ
ィエラーがなければ復元されたリードデータを上位装置
に送出する手段と、リードデータのうちのデブロッキン
グデータに訂正可能な１ビットエラーがあるときに、他
のリードデータのうちのデブロッキングデータとパリテ
ィデータのデブロッキングデータとの排他的論理和をと
ることにより訂正可能な１ビットエラーがあるデブロッ
キングデータをエラー訂正し、各データＤＩＭＭから読
み出されたリードデータのうちの対応するデブロッキン
グデータをブロッキングしてリードデータを復元し、上
位装置に送出する手段とを備えることを特徴とする。
ルは、前記パリティ生成／チェック／再構成回路が、ラ
イトデータをｎ（正整数）個のデブロッキングデータに
デブロッキングし、各デブロッキングデータを排他的論
理和してパリティデータを生成し、各デブロッキングデ
ータおよびパリティデータを各ＤＩＭＭにそれぞれ書き
込む手段と、前記データＤＩＭＭから読み出したデータ
をｎ個のデブロッキングデータにそれぞれデブロッキン
グし、対応するデブロッキングデータをブロッキングし
てリードデータを復元し、各デブロッキングデータの排
他的論理和をとってパリティデータを生成し、前記パリ
ティＤＩＭＭから読み出されたデータの対応するデブロ
ッキングデータであるパリティデータと比較し、パリテ
ィエラーがなければ復元されたリードデータを上位装置
に送出する手段と、リードデータのうちのデブロッキン
グデータに訂正可能な１ビットエラーがあるときに、他
のリードデータのうちのデブロッキングデータとパリテ
ィデータのデブロッキングデータとの排他的論理和をと
ることにより訂正可能な１ビットエラーがあるデブロッ
キングデータをエラー訂正し、各データＤＩＭＭから読
み出されたリードデータのうちの対応するデブロッキン
グデータをブロッキングしてリードデータを復元し、上
位装置に送出する手段とを備えることを特徴とする。
【００１６】一方、本発明のメモリコントローラは、複
数枚のＤＩＭＭがそれぞれ挿入される複数のＤＩＭＭス
ロットに接続されたメモリコントローラにおいて、前記
複数枚のＤＩＭＭのうちの１枚のＤＩＭＭをパリティＤ
ＩＭＭ、残りのＤＩＭＭをデータＤＩＭＭとし、前記デ
ータＤＩＭＭに書き込まれるライトデータからパリティ
データを生成して前記パリティＤＩＭＭに保持させ、前
記データＤＩＭＭから読み出されたリードデータと前記
パリティＤＩＭＭから読み出されたパリティデータとに
よりリードデータのパリティチェックおよびエラー訂正
を可能にする冗長機能を持つことを特徴とする。
数枚のＤＩＭＭがそれぞれ挿入される複数のＤＩＭＭス
ロットに接続されたメモリコントローラにおいて、前記
複数枚のＤＩＭＭのうちの１枚のＤＩＭＭをパリティＤ
ＩＭＭ、残りのＤＩＭＭをデータＤＩＭＭとし、前記デ
ータＤＩＭＭに書き込まれるライトデータからパリティ
データを生成して前記パリティＤＩＭＭに保持させ、前
記データＤＩＭＭから読み出されたリードデータと前記
パリティＤＩＭＭから読み出されたパリティデータとに
よりリードデータのパリティチェックおよびエラー訂正
を可能にする冗長機能を持つことを特徴とする。
【００１７】また、本発明のメモリコントローラは、ホ
ットプラグ可能なＤＩＭＭスロットに接続され、システ
ム稼働中の通電状態でＤＩＭＭの動的な交換を可能にし
たことを特徴とする。
ットプラグ可能なＤＩＭＭスロットに接続され、システ
ム稼働中の通電状態でＤＩＭＭの動的な交換を可能にし
たことを特徴とする。
【００１８】さらに、本発明のメモリコントローラは、
複数のＤＩＭＭスロットにそれぞれ接続され、ＥＣＣの
生成／チェック／再構成およびＣｈｉｐＫｉｌｌを行う
複数のＥＣＣ／ＣｈｉｐＫｉｌｌ回路と、前記複数のＥ
ＣＣ／ＣｈｉｐＫｉｌｌ回路に接続され、前記複数枚の
ＤＩＭＭのうちの１枚のＤＩＭＭをパリティＤＩＭＭ、
残りのＤＩＭＭをデータＤＩＭＭとし、前記データＤＩ
ＭＭに書き込まれるライトデータからパリティデータを
生成して前記パリティＤＩＭＭに保持させ、前記データ
ＤＩＭＭから読み出されたリードデータと前記パリティ
ＤＩＭＭから読み出されたパリティデータとによりリー
ドデータのパリティチェックおよびエラー訂正を可能に
するパリティ生成／チェック／再構成回路と、上位装置
からの指示により、データが前記パリティ生成／チェッ
ク／再構成回路を経由するＲＡＩＭＭモードと、データ
が前記パリティ生成／チェック／再構成回路をバイパス
するバイパスモードとを切り替えるバイパス回路と、各
ＤＩＭＭスロットごとのＥＣＣ１ビットエラー発生回
数，ＥＣＣ２ビットエラー発生回数，ＣｈｉｐＫｉｌｌ
発生回数およびリードエラー発生回数を保持する発生回
数レジスタ，ＥＣＣ１ビットエラー発生回数，ＥＣＣ２
ビットエラー発生回数，ＣｈｉｐＫｉｌｌ発生回数およ
びリードエラー発生回数の閾値を保持する閾値レジス
タ，前記発生回数レジスタの発生回数と前記閾値レジス
タの閾値とを比較する比較器，前記比較器により発生回
数が閾値を越えたＤＩＭＭスロットがあったときに上位
装置に割り込みを上げる割り込み信号線とを含むエラー
カウントレジスタとを有することを特徴とする。
複数のＤＩＭＭスロットにそれぞれ接続され、ＥＣＣの
生成／チェック／再構成およびＣｈｉｐＫｉｌｌを行う
複数のＥＣＣ／ＣｈｉｐＫｉｌｌ回路と、前記複数のＥ
ＣＣ／ＣｈｉｐＫｉｌｌ回路に接続され、前記複数枚の
ＤＩＭＭのうちの１枚のＤＩＭＭをパリティＤＩＭＭ、
残りのＤＩＭＭをデータＤＩＭＭとし、前記データＤＩ
ＭＭに書き込まれるライトデータからパリティデータを
生成して前記パリティＤＩＭＭに保持させ、前記データ
ＤＩＭＭから読み出されたリードデータと前記パリティ
ＤＩＭＭから読み出されたパリティデータとによりリー
ドデータのパリティチェックおよびエラー訂正を可能に
するパリティ生成／チェック／再構成回路と、上位装置
からの指示により、データが前記パリティ生成／チェッ
ク／再構成回路を経由するＲＡＩＭＭモードと、データ
が前記パリティ生成／チェック／再構成回路をバイパス
するバイパスモードとを切り替えるバイパス回路と、各
ＤＩＭＭスロットごとのＥＣＣ１ビットエラー発生回
数，ＥＣＣ２ビットエラー発生回数，ＣｈｉｐＫｉｌｌ
発生回数およびリードエラー発生回数を保持する発生回
数レジスタ，ＥＣＣ１ビットエラー発生回数，ＥＣＣ２
ビットエラー発生回数，ＣｈｉｐＫｉｌｌ発生回数およ
びリードエラー発生回数の閾値を保持する閾値レジス
タ，前記発生回数レジスタの発生回数と前記閾値レジス
タの閾値とを比較する比較器，前記比較器により発生回
数が閾値を越えたＤＩＭＭスロットがあったときに上位
装置に割り込みを上げる割り込み信号線とを含むエラー
カウントレジスタとを有することを特徴とする。
【００１９】さらにまた、本発明のメモリコントローラ
は、前記パリティ生成／チェック／再構成回路が、ライ
トデータをｎ（正整数）個のデブロッキングデータにデ
ブロッキングし、各デブロッキングデータを排他的論理
和してパリティデータを生成し、各デブロッキングデー
タおよびパリティデータを各ＤＩＭＭにそれぞれ書き込
む手段と、各ＤＩＭＭから読み出したデータをｎ個のデ
ブロッキングデータにそれぞれデブロッキングし、対応
するデブロッキングデータをブロッキングしてリードデ
ータを復元し、各デブロッキングデータの排他的論理和
をとってパリティデータを生成し、パリティＤＩＭＭか
ら読み出されたデータの対応するデブロッキングデータ
であるパリティデータと比較し、パリティエラーがなけ
れば復元されたリードデータを上位装置に送出する手段
と、リードデータのうちのデブロッキングデータに訂正
可能な１ビットエラーがあるときに、他のリードデータ
のうちのデブロッキングデータとパリティデータのデブ
ロッキングデータとの排他的論理和をとることにより訂
正可能な１ビットエラーがあるデブロッキングデータを
エラー訂正し、各データＤＩＭＭから読み出されたリー
ドデータのうちの対応するデブロッキングデータをブロ
ッキングしてリードデータを復元し、上位装置に送出す
る手段とを備えることを特徴とする。
は、前記パリティ生成／チェック／再構成回路が、ライ
トデータをｎ（正整数）個のデブロッキングデータにデ
ブロッキングし、各デブロッキングデータを排他的論理
和してパリティデータを生成し、各デブロッキングデー
タおよびパリティデータを各ＤＩＭＭにそれぞれ書き込
む手段と、各ＤＩＭＭから読み出したデータをｎ個のデ
ブロッキングデータにそれぞれデブロッキングし、対応
するデブロッキングデータをブロッキングしてリードデ
ータを復元し、各デブロッキングデータの排他的論理和
をとってパリティデータを生成し、パリティＤＩＭＭか
ら読み出されたデータの対応するデブロッキングデータ
であるパリティデータと比較し、パリティエラーがなけ
れば復元されたリードデータを上位装置に送出する手段
と、リードデータのうちのデブロッキングデータに訂正
可能な１ビットエラーがあるときに、他のリードデータ
のうちのデブロッキングデータとパリティデータのデブ
ロッキングデータとの排他的論理和をとることにより訂
正可能な１ビットエラーがあるデブロッキングデータを
エラー訂正し、各データＤＩＭＭから読み出されたリー
ドデータのうちの対応するデブロッキングデータをブロ
ッキングしてリードデータを復元し、上位装置に送出す
る手段とを備えることを特徴とする。
【００２０】本発明の冗長メモリモジュールは、ＤＩＭ
Ｍがそれぞれ挿入された複数のＤＩＭＭスロットに接続
されたメモリコントローラに、磁気ディスク装置で用い
られる、いわゆるＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ Ａｒ
ｒａｙ ｏｆ Ｉｎｅｘｐｅｎｓｉｖｅ Ｄｉｓｋｓ）
相当の冗長機能を実現するパリティ生成／チェック／再
構成回路を持たせ、ＤＩＭＭの障害時に、ＯＳのメモリ
縮退機能によらずにＤＩＭＭの動的な交換を可能にす
る。
Ｍがそれぞれ挿入された複数のＤＩＭＭスロットに接続
されたメモリコントローラに、磁気ディスク装置で用い
られる、いわゆるＲＡＩＤ（Ｒｅｄｕｎｄａｎｔ Ａｒ
ｒａｙ ｏｆ Ｉｎｅｘｐｅｎｓｉｖｅ Ｄｉｓｋｓ）
相当の冗長機能を実現するパリティ生成／チェック／再
構成回路を持たせ、ＤＩＭＭの障害時に、ＯＳのメモリ
縮退機能によらずにＤＩＭＭの動的な交換を可能にす
る。
【００２１】パリティ生成／チェック／再構成回路は、
データライト時にはパリティデータの生成、データリー
ド時にはパリティデータのチェック、異常なＤＩＭＭが
存在する場合には正常なＤＩＭＭからのデータ再構成を
行う。
データライト時にはパリティデータの生成、データリー
ド時にはパリティデータのチェック、異常なＤＩＭＭが
存在する場合には正常なＤＩＭＭからのデータ再構成を
行う。
【００２２】従って、メモリ空間に直にＤＩＭＭが割り
当てられていないため、ＥＣＣやＣｈｉｐＫｉｌｌにて
検出した異常なＤＩＭＭを使用しないでも、システム全
体でのメモリ空間としては何ら支障なく使用できるとい
う効果が得られる。
当てられていないため、ＥＣＣやＣｈｉｐＫｉｌｌにて
検出した異常なＤＩＭＭを使用しないでも、システム全
体でのメモリ空間としては何ら支障なく使用できるとい
う効果が得られる。
【００２３】これにより、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ
Ｃｏｕｎｃｉｌ)で制定されているホットプラグ対応の
ＤＩＭＭスロットを使用することで、システム稼働中の
通電状態でＤＩＭＭの動的な交換を可能にするという効
果も得られる。
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ
Ｃｏｕｎｃｉｌ)で制定されているホットプラグ対応の
ＤＩＭＭスロットを使用することで、システム稼働中の
通電状態でＤＩＭＭの動的な交換を可能にするという効
果も得られる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２５】図１を参照すると、本発明の第１の実施の
形態に係る冗長メモリモジュールは、５枚のＤＩＭＭ１
−０〜１−４と、ＤＩＭＭ１−０〜１−４がそれぞれ挿
入された５つのＤＩＭＭスロット２−０〜２−４と、Ｄ
ＩＭＭスロット２−０〜２−４が接続されたメモリコン
トローラ３とから、その主要部が構成されている。な
お、符号１０は上位装置としてのＣＰＵ（Ｃｅｎｔｒａ
ｌ ＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）を、２０はＣＰＵ
バスをそれぞれ示す。
形態に係る冗長メモリモジュールは、５枚のＤＩＭＭ１
−０〜１−４と、ＤＩＭＭ１−０〜１−４がそれぞれ挿
入された５つのＤＩＭＭスロット２−０〜２−４と、Ｄ
ＩＭＭスロット２−０〜２−４が接続されたメモリコン
トローラ３とから、その主要部が構成されている。な
お、符号１０は上位装置としてのＣＰＵ（Ｃｅｎｔｒａ
ｌ ＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）を、２０はＣＰＵ
バスをそれぞれ示す。
【００２６】ＤＩＭＭスロット２−０〜２−４は、ＪＥ
ＤＥＣで制定されているホットプラグ対応のＤＩＭＭス
ロットである。
ＤＥＣで制定されているホットプラグ対応のＤＩＭＭス
ロットである。
【００２７】メモリコントローラ３は、５つのＥＣＣ／
ＣｈｉｐＫｉｌｌ回路４−０〜４−４と、パリティ生成
／チェック／再構成回路５と、バイパス回路６と、エラ
ーカウントレジスタ７とを含んで構成されており、ＣＰ
Ｕ１０からの指示によりＤＩＭＭスロット２−０〜２−
４に挿入されたＤＩＭＭ１−０〜１−４からデータをリ
ード（Ｒｅａｄ）したり、ＤＩＭＭ１−０〜１−４にデ
ータをライト（Ｗｒｉｔｅ）したりする。
ＣｈｉｐＫｉｌｌ回路４−０〜４−４と、パリティ生成
／チェック／再構成回路５と、バイパス回路６と、エラ
ーカウントレジスタ７とを含んで構成されており、ＣＰ
Ｕ１０からの指示によりＤＩＭＭスロット２−０〜２−
４に挿入されたＤＩＭＭ１−０〜１−４からデータをリ
ード（Ｒｅａｄ）したり、ＤＩＭＭ１−０〜１−４にデ
ータをライト（Ｗｒｉｔｅ）したりする。
【００２８】ＥＣＣ／ＣｈｉｐＫｉｌｌ回路４−０〜４
−４は、ＤＩＭＭスロット２−０〜２−４にそれぞれ接
続され、ＥＣＣの生成／チェック／再構成およびＣｈｉ
ｐＫｉｌｌを行う。なお、ＥＣＣ／ＣｈｉｐＫｉｌｌ回
路４−０〜４−４の詳細は、当業者にとってよく知られ
ており、また本発明とは直接関係しないので、その詳細
な構成は省略する。
−４は、ＤＩＭＭスロット２−０〜２−４にそれぞれ接
続され、ＥＣＣの生成／チェック／再構成およびＣｈｉ
ｐＫｉｌｌを行う。なお、ＥＣＣ／ＣｈｉｐＫｉｌｌ回
路４−０〜４−４の詳細は、当業者にとってよく知られ
ており、また本発明とは直接関係しないので、その詳細
な構成は省略する。
【００２９】パリティ生成／チェック／再構成回路５
は、ＥＣＣ／ＣｈｉｐＫｉｌｌ回路４−０〜４−４に接
続され、５枚のＤＩＭＭ１−０〜１−４のうちの１枚の
ＤＩＭＭをパリティＤＩＭＭ１−４、残りのＤＩＭＭを
データＤＩＭＭ１−０〜１−３とし、データＤＩＭＭ１
−０〜１−３に書き込まれるライトデータからパリティ
データを生成して（図２参照）、パリティＤＩＭＭ１−
４に保持させ、データＤＩＭＭ１−０〜１−３から読み
出されたリードデータとパリティＤＩＭＭ１−４から読
み出されたパリティデータとによりリードデータのパリ
ティチェック（図３参照）およびエラー訂正（図４参
照）を可能にする。
は、ＥＣＣ／ＣｈｉｐＫｉｌｌ回路４−０〜４−４に接
続され、５枚のＤＩＭＭ１−０〜１−４のうちの１枚の
ＤＩＭＭをパリティＤＩＭＭ１−４、残りのＤＩＭＭを
データＤＩＭＭ１−０〜１−３とし、データＤＩＭＭ１
−０〜１−３に書き込まれるライトデータからパリティ
データを生成して（図２参照）、パリティＤＩＭＭ１−
４に保持させ、データＤＩＭＭ１−０〜１−３から読み
出されたリードデータとパリティＤＩＭＭ１−４から読
み出されたパリティデータとによりリードデータのパリ
ティチェック（図３参照）およびエラー訂正（図４参
照）を可能にする。
【００３０】バイパス回路６は、ＣＰＵ１０からの指示
により、データがパリティ生成／チェック／再構成回路
５を経由するＲＡＩＭＭモードと、データがパリティ生
成／チェック／再構成回路５をバイパスするバイパスモ
ードとを切り替える。
により、データがパリティ生成／チェック／再構成回路
５を経由するＲＡＩＭＭモードと、データがパリティ生
成／チェック／再構成回路５をバイパスするバイパスモ
ードとを切り替える。
【００３１】図５を参照すると、エラーカウントレジス
タ７は、ＤＩＭＭスロット２−０〜２−４ごとのＥＣＣ
１ビットエラー発生回数，ＥＣＣ２ビットエラー発生回
数，ＣｈｉｐＫｉｌｌ発生回数，およびリードエラー発
生回数を保持する発生回数レジスタ７１と、ＥＣＣ１ビ
ットエラー発生回数，ＥＣＣ２ビットエラー発生回数，
ＣｈｉｐＫｉｌｌ発生回数，およびリードエラー発生回
数の閾値を保持する閾値レジスタ７２と、発生回数レジ
スタ７１の発生回数と閾値レジスタ７２の閾値とを比較
する比較器７３と、比較器７３により発生回数が閾値を
越えたと判定されたときにＣＰＵ１０に割り込みを上げ
る割り込み信号線７４とを含んで構成されている。
タ７は、ＤＩＭＭスロット２−０〜２−４ごとのＥＣＣ
１ビットエラー発生回数，ＥＣＣ２ビットエラー発生回
数，ＣｈｉｐＫｉｌｌ発生回数，およびリードエラー発
生回数を保持する発生回数レジスタ７１と、ＥＣＣ１ビ
ットエラー発生回数，ＥＣＣ２ビットエラー発生回数，
ＣｈｉｐＫｉｌｌ発生回数，およびリードエラー発生回
数の閾値を保持する閾値レジスタ７２と、発生回数レジ
スタ７１の発生回数と閾値レジスタ７２の閾値とを比較
する比較器７３と、比較器７３により発生回数が閾値を
越えたと判定されたときにＣＰＵ１０に割り込みを上げ
る割り込み信号線７４とを含んで構成されている。
【００３２】図６を参照すると、冗長メモリモジュール
へのパワーオン時の動作は、バイパスモードステップＡ
１と、メモリチェックステップＡ２と、エラー判定ステ
ップＡ３と、エラー表示等ステップＡ４と、ＲＡＩＭＭ
モードステップＡ５とからなる。
へのパワーオン時の動作は、バイパスモードステップＡ
１と、メモリチェックステップＡ２と、エラー判定ステ
ップＡ３と、エラー表示等ステップＡ４と、ＲＡＩＭＭ
モードステップＡ５とからなる。
【００３３】図７を参照すると、冗長メモリモジュール
に対するデータライト時の動作は、パリティ生成ステッ
プＢ１と、ＥＣＣ生成／ＣｈｉｐＫｉｌｌ配置ステップ
Ｂ２と、ＤＩＭＭライトステップＢ３とからなる。
に対するデータライト時の動作は、パリティ生成ステッ
プＢ１と、ＥＣＣ生成／ＣｈｉｐＫｉｌｌ配置ステップ
Ｂ２と、ＤＩＭＭライトステップＢ３とからなる。
【００３４】図８を参照すると、冗長メモリモジュール
に対するデータリード時の動作は、ＤＩＭＭリードステ
ップＣ１と、リードエラー判定ステップＣ２と、ＥＣＣ
エラー判定ステップＣ３と、データ送出ステップＣ４
と、エラーカウントレジスタインクリメントステップＣ
５と、データ再構成ステップＣ６と、訂正可否判定ステ
ップＣ７と、エラーカウントレジスタインクリメントス
テップＣ８と、ＣｈｉｐＫｉｌｌ判定ステップＣ９と、
エラーカウントレジスタインクリメントステップＣ１０
と、エラーカウントレジスタインクリメントステップＣ
１１と、データ再構成ステップＣ１２とからなる。
に対するデータリード時の動作は、ＤＩＭＭリードステ
ップＣ１と、リードエラー判定ステップＣ２と、ＥＣＣ
エラー判定ステップＣ３と、データ送出ステップＣ４
と、エラーカウントレジスタインクリメントステップＣ
５と、データ再構成ステップＣ６と、訂正可否判定ステ
ップＣ７と、エラーカウントレジスタインクリメントス
テップＣ８と、ＣｈｉｐＫｉｌｌ判定ステップＣ９と、
エラーカウントレジスタインクリメントステップＣ１０
と、エラーカウントレジスタインクリメントステップＣ
１１と、データ再構成ステップＣ１２とからなる。
【００３５】図９を参照すると、冗長メモリモジュール
でのデータ再構成時の動作は、ＤＩＭＭ抜去ステップＤ
１と、ＤＩＭＭ挿入ステップＤ２と、エラーカウントレ
ジスタクリアステップＤ３と、バックグラウンドＤＩＭ
ＭリードステップＤ４と、データ再構成ステップＤ５
と、ＤＩＭＭライトステップＤ６とからなる。
でのデータ再構成時の動作は、ＤＩＭＭ抜去ステップＤ
１と、ＤＩＭＭ挿入ステップＤ２と、エラーカウントレ
ジスタクリアステップＤ３と、バックグラウンドＤＩＭ
ＭリードステップＤ４と、データ再構成ステップＤ５
と、ＤＩＭＭライトステップＤ６とからなる。
【００３６】次に、このように構成された第１の実施の
形態に係る冗長メモリモジュールの動作について説明す
る。
形態に係る冗長メモリモジュールの動作について説明す
る。
【００３７】パワーオン時には、バイパス回路６がバイ
パスモードに設定されており（ステップＡ１）、ＣＰＵ
１０は、ＤＩＭＭ１−０〜１−４の初期のメモリチェッ
クをパリティ生成／チェック／再構成回路５を経由しな
いで行う（ステップＡ２）。この際、ＤＩＭＭ１−０〜
１−４のいずれかに異常があれば（ステップＡ３でイエ
ス）、システムの設計に従ってＤＩＭＭ１−０〜１−４
の異常検出時のエラー表示等の動作を行う（ステップＡ
４）。初期のメモリチェックが正常に完了すると（ステ
ップＡ３でノー）、ＣＰＵ１０は、バイパス回路６に指
示を出し、バイパスモードからＲＡＩＭＭモードに切り
替える（ステップＡ５）。
パスモードに設定されており（ステップＡ１）、ＣＰＵ
１０は、ＤＩＭＭ１−０〜１−４の初期のメモリチェッ
クをパリティ生成／チェック／再構成回路５を経由しな
いで行う（ステップＡ２）。この際、ＤＩＭＭ１−０〜
１−４のいずれかに異常があれば（ステップＡ３でイエ
ス）、システムの設計に従ってＤＩＭＭ１−０〜１−４
の異常検出時のエラー表示等の動作を行う（ステップＡ
４）。初期のメモリチェックが正常に完了すると（ステ
ップＡ３でノー）、ＣＰＵ１０は、バイパス回路６に指
示を出し、バイパスモードからＲＡＩＭＭモードに切り
替える（ステップＡ５）。
【００３８】データライト時には、メモリコントローラ
３は、パリティ生成／チェック／再構成回路５により、
データＤＩＭＭ１−１〜１−４に書かれるライトデータ
からパリティデータを生成し（ステップＢ１）、ＥＣＣ
／ＣｈｉｐＫｉｌｌ回路４−０〜４−４により、ＥＣＣ
の生成およびＣｈｉｐＫｉｌｌのデータ配置を行った後
（ステップＢ２）、ライトデータおよびパリティデータ
をＤＩＭＭスロット２−０〜２−４に挿入されたＤＩＭ
Ｍ１−０〜１−４に書き込む（ステップＢ３）。
３は、パリティ生成／チェック／再構成回路５により、
データＤＩＭＭ１−１〜１−４に書かれるライトデータ
からパリティデータを生成し（ステップＢ１）、ＥＣＣ
／ＣｈｉｐＫｉｌｌ回路４−０〜４−４により、ＥＣＣ
の生成およびＣｈｉｐＫｉｌｌのデータ配置を行った後
（ステップＢ２）、ライトデータおよびパリティデータ
をＤＩＭＭスロット２−０〜２−４に挿入されたＤＩＭ
Ｍ１−０〜１−４に書き込む（ステップＢ３）。
【００３９】例えば、図２に例示するように、ＣＰＵ１
０からのライトデータが６４ビットの場合、パリティ生
成／チェック／再構成回路５は、６４ビットのライトデ
ータα １＋α２＋α３＋α４をデータＤＩＭＭ１−０〜
１−３に別々に書き込まれる４つの１６ビットのデブロ
ッキングデータα１，α２，α３，α４にデブロッキン
グし、各１６ビットのデブロッキングデータα１，
α２，α３，α４を排他的論理和して１６ビットのパリ
ティデータｐ１を生成し、４つのデブロッキングデータ
α１，α２，α３，α４および１つのパリティデータｐ
１を５つのＥＣＣ／ＣｈｉｐＫｉｌｌ回路４−０〜４−
４にそれぞれ渡す（ステップＢ１）。ＥＣＣ／Ｃｈｉｐ
Ｋｉｌｌ回路４−０〜４−４は、ＥＣＣの生成およびＣ
ｈｉｐＫｉｌｌのデータ配置を行った後（ステップＢ
２）、実際に４つのデブロッキングデータα１，α２，
α３，α４および１つのパリティデータｐ１を５つのＤ
ＩＭＭスロット２−０〜２−４に挿入されているＤＩＭ
Ｍ１−０〜１−４にそれぞれ書き込む（ステップＢ
３）。
０からのライトデータが６４ビットの場合、パリティ生
成／チェック／再構成回路５は、６４ビットのライトデ
ータα １＋α２＋α３＋α４をデータＤＩＭＭ１−０〜
１−３に別々に書き込まれる４つの１６ビットのデブロ
ッキングデータα１，α２，α３，α４にデブロッキン
グし、各１６ビットのデブロッキングデータα１，
α２，α３，α４を排他的論理和して１６ビットのパリ
ティデータｐ１を生成し、４つのデブロッキングデータ
α１，α２，α３，α４および１つのパリティデータｐ
１を５つのＥＣＣ／ＣｈｉｐＫｉｌｌ回路４−０〜４−
４にそれぞれ渡す（ステップＢ１）。ＥＣＣ／Ｃｈｉｐ
Ｋｉｌｌ回路４−０〜４−４は、ＥＣＣの生成およびＣ
ｈｉｐＫｉｌｌのデータ配置を行った後（ステップＢ
２）、実際に４つのデブロッキングデータα１，α２，
α３，α４および１つのパリティデータｐ１を５つのＤ
ＩＭＭスロット２−０〜２−４に挿入されているＤＩＭ
Ｍ１−０〜１−４にそれぞれ書き込む（ステップＢ
３）。
【００４０】データリード時には、メモリコントローラ
３は、ＤＩＭＭスロット２−０〜２−４を通じてＤＩＭ
Ｍ１−０〜１−４からデータをそれぞれ読み出し（ステ
ップＣ１）、リードエラーがなければ（ステップＣ２で
ノー）、ＥＣＣ／ＣｈｉｐＫｉｌｌ回路４−０〜４−４
により、ＥＣＣの確認を行い（ステップＣ３）、ＥＣＣ
エラーがなければ、パリティ生成／チェック／再構成回
路５により、リードデータを再構成してＣＰＵバス２０
を介してＣＰＵ１０に送出する（ステップＣ４）
３は、ＤＩＭＭスロット２−０〜２−４を通じてＤＩＭ
Ｍ１−０〜１−４からデータをそれぞれ読み出し（ステ
ップＣ１）、リードエラーがなければ（ステップＣ２で
ノー）、ＥＣＣ／ＣｈｉｐＫｉｌｌ回路４−０〜４−４
により、ＥＣＣの確認を行い（ステップＣ３）、ＥＣＣ
エラーがなければ、パリティ生成／チェック／再構成回
路５により、リードデータを再構成してＣＰＵバス２０
を介してＣＰＵ１０に送出する（ステップＣ４）
【００４１】例えば、図３に例示するように、各ＤＩＭ
Ｍ１−０〜１−４から読み出されるデータが６４ビット
の場合、パリティ生成／チェック／再構成回路５は、Ｄ
ＩＭＭ１−０〜１−４からそれぞれ読み出された６４ビ
ットのデータを４つの１６ビットのデブロッキングデー
タにそれぞれデブロッキングし、先頭１６ビットの各デ
ブロッキングデータα１，α２，α３，α４をブロッキ
ングして６４ビットのリードデータα１＋α２＋α３＋
α４を復元する。この際、各１６ビットのデブロッキン
グデータα１，α２，α３，α４の排他的論理和をとっ
てパリティデータｐ１を生成し、ＤＩＭＭ１−４から読
み出された６４ビットのパリティデータにおける先頭１
６ビットのパリティデータｐ１と比較し、パリティエラ
ーがなければ、リードデータα１＋α２＋α３＋α４を
ＣＰＵバス２０を介してＣＰＵ１０に送出する（ステッ
プＣ４）。
Ｍ１−０〜１−４から読み出されるデータが６４ビット
の場合、パリティ生成／チェック／再構成回路５は、Ｄ
ＩＭＭ１−０〜１−４からそれぞれ読み出された６４ビ
ットのデータを４つの１６ビットのデブロッキングデー
タにそれぞれデブロッキングし、先頭１６ビットの各デ
ブロッキングデータα１，α２，α３，α４をブロッキ
ングして６４ビットのリードデータα１＋α２＋α３＋
α４を復元する。この際、各１６ビットのデブロッキン
グデータα１，α２，α３，α４の排他的論理和をとっ
てパリティデータｐ１を生成し、ＤＩＭＭ１−４から読
み出された６４ビットのパリティデータにおける先頭１
６ビットのパリティデータｐ１と比較し、パリティエラ
ーがなければ、リードデータα１＋α２＋α３＋α４を
ＣＰＵバス２０を介してＣＰＵ１０に送出する（ステッ
プＣ４）。
【００４２】データリード時に、ＤＩＭＭスロット２−
０〜２−４を通じてＤＩＭＭ１−０〜１−４のいずれか
にリードエラーが発生すると（ステップＣ２でイエ
ス）、メモリコントローラ３は、エラーカウントレジス
タ７のリードエラー発生回数をインクリメントし（ステ
ップＣ５）、パリティ生成／チェック／再構成回路５に
より、パリティデータに基づいてリードデータを再構成
して（ステップＣ６）、再構成されたリードデータをＣ
ＰＵバス２０を介してＣＰＵ１０に送出する（ステップ
Ｃ４）。
０〜２−４を通じてＤＩＭＭ１−０〜１−４のいずれか
にリードエラーが発生すると（ステップＣ２でイエ
ス）、メモリコントローラ３は、エラーカウントレジス
タ７のリードエラー発生回数をインクリメントし（ステ
ップＣ５）、パリティ生成／チェック／再構成回路５に
より、パリティデータに基づいてリードデータを再構成
して（ステップＣ６）、再構成されたリードデータをＣ
ＰＵバス２０を介してＣＰＵ１０に送出する（ステップ
Ｃ４）。
【００４３】例えば、図４に例示するように、各ＤＩＭ
Ｍ１−０〜１−４からのリードデータが６４ビットの場
合、パリティ生成／チェック／再構成回路５は、スロッ
ト番号１のＤＩＭＭ１−０から読み出された６４ビット
のデータのうちの先頭１６ビットのデータに訂正可能な
１ビットエラーがあると判定すると、スロット番号２〜
４のＤＩＭＭ１−１〜１−３から読み出された６４ビッ
トのリードデータのうちの先頭１６ビットのデータ
α２，α３，α４と、スロット番号５のＤＩＭＭ１−４
から読み出された６４ビットのパリティデータのうちの
先頭１６ビットのパリティデータｐ１との排他的論理和
をとることにより、スロット番号１のＤＩＭＭ１−０か
ら読み出された６４ビットのデータのうちの先頭１６ビ
ットのデータβ １をエラー訂正した１６ビットのデータ
α１を得、スロット番号２〜４のＤＩＭＭ１−１〜１−
４から読み出された６４ビットのリードデータのうちの
先頭１６ビットのデブロッキングデータα２，α３，α
４とブロッキングして、６４ビットのリードデータα１
＋α２＋α３＋α４としてＣＰＵバス２０を介してＣＰ
Ｕ１０に送出する。
Ｍ１−０〜１−４からのリードデータが６４ビットの場
合、パリティ生成／チェック／再構成回路５は、スロッ
ト番号１のＤＩＭＭ１−０から読み出された６４ビット
のデータのうちの先頭１６ビットのデータに訂正可能な
１ビットエラーがあると判定すると、スロット番号２〜
４のＤＩＭＭ１−１〜１−３から読み出された６４ビッ
トのリードデータのうちの先頭１６ビットのデータ
α２，α３，α４と、スロット番号５のＤＩＭＭ１−４
から読み出された６４ビットのパリティデータのうちの
先頭１６ビットのパリティデータｐ１との排他的論理和
をとることにより、スロット番号１のＤＩＭＭ１−０か
ら読み出された６４ビットのデータのうちの先頭１６ビ
ットのデータβ １をエラー訂正した１６ビットのデータ
α１を得、スロット番号２〜４のＤＩＭＭ１−１〜１−
４から読み出された６４ビットのリードデータのうちの
先頭１６ビットのデブロッキングデータα２，α３，α
４とブロッキングして、６４ビットのリードデータα１
＋α２＋α３＋α４としてＣＰＵバス２０を介してＣＰ
Ｕ１０に送出する。
【００４４】ＥＣＣエラーが訂正可能な１ビットエラー
であれば（ステップＣ７でイエス）、メモリコントロー
ラ３は、エラーカウントレジスタ７のＥＣＣ１ビットエ
ラー発生回数をインクリメントして（ステップＣ８）、
ＥＣＣ／ＣｈｉｐＫｉｌｌ回路４−０〜４−４によりエ
ラー訂正されたデータをＣＰＵバス２０を介してＣＰＵ
１０に送出する（ステップＣ４）。
であれば（ステップＣ７でイエス）、メモリコントロー
ラ３は、エラーカウントレジスタ７のＥＣＣ１ビットエ
ラー発生回数をインクリメントして（ステップＣ８）、
ＥＣＣ／ＣｈｉｐＫｉｌｌ回路４−０〜４−４によりエ
ラー訂正されたデータをＣＰＵバス２０を介してＣＰＵ
１０に送出する（ステップＣ４）。
【００４５】ＥＣＣエラーが訂正不可で有れば（ステッ
プＣ７でノー）、メモリコントローラ３は、ＥＣＣ／Ｃ
ｈｉｐＫｉｌｌ回路４−０〜４−４により、ＣｈｉｐＫ
ｉｌｌを行う（ステップＣ９）。
プＣ７でノー）、メモリコントローラ３は、ＥＣＣ／Ｃ
ｈｉｐＫｉｌｌ回路４−０〜４−４により、ＣｈｉｐＫ
ｉｌｌを行う（ステップＣ９）。
【００４６】ＣｈｉｐＫｉｌｌでデータがエラー訂正さ
れた場合は（ステップＣ９でイエス）、メモリコントロ
ーラ３は、エラーカウントレジスタ７のＣｈｉｐＫｉｌ
ｌ発生回数をインクリメントし（ステップＣ１０）、エ
ラー訂正されたデータをＣＰＵバス２０を介してＣＰＵ
１０に送出する（ステップＣ４）。
れた場合は（ステップＣ９でイエス）、メモリコントロ
ーラ３は、エラーカウントレジスタ７のＣｈｉｐＫｉｌ
ｌ発生回数をインクリメントし（ステップＣ１０）、エ
ラー訂正されたデータをＣＰＵバス２０を介してＣＰＵ
１０に送出する（ステップＣ４）。
【００４７】ＣｈｉｐＫｉｌｌで訂正不可であれば（ス
テップＣ９でノー）、メモリコントローラ３は、エラー
カウントレジスタ７のＥＣＣ２ビットエラー発生回数を
インクリメントし（ステップＣ１１）、パリティ生成／
チェック／再構成回路５により、パリティデータに基づ
いてリードデータを再構成して（ステップＣ１２）、再
構成されたリードデータをＣＰＵバス２０を介してＣＰ
Ｕ１０に送出する（ステップＣ４）。
テップＣ９でノー）、メモリコントローラ３は、エラー
カウントレジスタ７のＥＣＣ２ビットエラー発生回数を
インクリメントし（ステップＣ１１）、パリティ生成／
チェック／再構成回路５により、パリティデータに基づ
いてリードデータを再構成して（ステップＣ１２）、再
構成されたリードデータをＣＰＵバス２０を介してＣＰ
Ｕ１０に送出する（ステップＣ４）。
【００４８】エラーカウントレジスタ７は、ＤＩＭＭス
ロット２−１〜２−４の発生回数レジスタ７１のＥＣＣ
１ビットエラー発生回数，ＥＣＣ２ビットエラー発生回
数，ＣｈｉｐＫｉｌｌ発生回数，およびリードエラー発
生回数のいずれかが閾値レジスタ７２に前もって設定さ
れていた閾値より大きくなった場合に、割り込み信号線
７４を通じてＣＰＵ１０に割り込みを発生する。以下、
ＤＩＭＭ１−０に対応するＥＣＣ１ビットエラー発生回
数，ＥＣＣ２ビットエラー発生回数，ＣｈｉｐＫｉｌｌ
発生回数，およびリードエラー発生回数のいずれかが閾
値より大きくなったものとする。
ロット２−１〜２−４の発生回数レジスタ７１のＥＣＣ
１ビットエラー発生回数，ＥＣＣ２ビットエラー発生回
数，ＣｈｉｐＫｉｌｌ発生回数，およびリードエラー発
生回数のいずれかが閾値レジスタ７２に前もって設定さ
れていた閾値より大きくなった場合に、割り込み信号線
７４を通じてＣＰＵ１０に割り込みを発生する。以下、
ＤＩＭＭ１−０に対応するＥＣＣ１ビットエラー発生回
数，ＥＣＣ２ビットエラー発生回数，ＣｈｉｐＫｉｌｌ
発生回数，およびリードエラー発生回数のいずれかが閾
値より大きくなったものとする。
【００４９】ＣＰＵ１０は、割り込みを受けると、スロ
ット番号を含む異常アラームをオペレータに発する。
ット番号を含む異常アラームをオペレータに発する。
【００５０】オペレータは、スロット番号を含む異常ア
ラームにより、異常なＤＩＭＭ１−０をＤＩＭＭスロッ
ト２−０から抜却する（ステップＤ１）。抜却中は、Ｄ
ＩＭＭスロット２−０は、リードエラーと同等に扱われ
る。
ラームにより、異常なＤＩＭＭ１−０をＤＩＭＭスロッ
ト２−０から抜却する（ステップＤ１）。抜却中は、Ｄ
ＩＭＭスロット２−０は、リードエラーと同等に扱われ
る。
【００５１】この後、該当ＤＩＭＭスロット２−０に正
常なＤＩＭＭ１−０を挿入すると（ステップＤ２）、メ
モリコントローラ３は、エラーカウントレジスタ７の発
生回数レジスタ７１の該当スロット番号０のＥＣＣ１ビ
ットエラー発生回数，ＥＣＣ２ビットエラー発生回数，
ＣｈｉｐＫｉｌｌ発生回数，およびリードエラー発生回
数を０クリアし（ステップＤ３）、ＣＰＵ１０からのア
クセスのバックグランドで、正常なＤＩＭＭ１−１〜１
−４からＤＩＭＭスロット２−１〜２−４を通じてデー
タをそれぞれ読み出し（ステップＤ４）、パリティデー
タに基づいてデータを再構成し（ステップＤ５）、再構
成されたデータをＤＩＭＭスロット２−０に挿入された
ＤＩＭＭ１−０に書き込む（ステップＤ６）。
常なＤＩＭＭ１−０を挿入すると（ステップＤ２）、メ
モリコントローラ３は、エラーカウントレジスタ７の発
生回数レジスタ７１の該当スロット番号０のＥＣＣ１ビ
ットエラー発生回数，ＥＣＣ２ビットエラー発生回数，
ＣｈｉｐＫｉｌｌ発生回数，およびリードエラー発生回
数を０クリアし（ステップＤ３）、ＣＰＵ１０からのア
クセスのバックグランドで、正常なＤＩＭＭ１−１〜１
−４からＤＩＭＭスロット２−１〜２−４を通じてデー
タをそれぞれ読み出し（ステップＤ４）、パリティデー
タに基づいてデータを再構成し（ステップＤ５）、再構
成されたデータをＤＩＭＭスロット２−０に挿入された
ＤＩＭＭ１−０に書き込む（ステップＤ６）。
【００５２】このようにして、システム稼働中の通電状
態で異常なＤＩＭＭ１−０の交換を可能にする。なお、
異常なＤＩＭＭ１−０が、他のＤＩＭＭ１−１〜１−４
であっても、同様な動作になることはいうまでもない。
態で異常なＤＩＭＭ１−０の交換を可能にする。なお、
異常なＤＩＭＭ１−０が、他のＤＩＭＭ１−１〜１−４
であっても、同様な動作になることはいうまでもない。
【００５３】
【発明の効果】以上説明したように、本発明において
は、次のような効果を奏する。
は、次のような効果を奏する。
【００５４】第１の効果は、ＤＩＭＭに冗長性を持たせ
ることができることである。その理由は、メモリコント
ローラにより、パリティを使用することができるからで
ある。
ることができることである。その理由は、メモリコント
ローラにより、パリティを使用することができるからで
ある。
【００５５】第２の効果は、ＯＳによるメモリ縮退機能
のサポートなしにシステム稼働中にＤＩＭＭを動的に交
換できることである。その理由は、ＤＩＭＭの障害が発
生した場合にも、ＯＳはソフトウェアが稼働しているメ
モリ空間上ではリードおよびライトともに異常なく行う
ことができるためである。
のサポートなしにシステム稼働中にＤＩＭＭを動的に交
換できることである。その理由は、ＤＩＭＭの障害が発
生した場合にも、ＯＳはソフトウェアが稼働しているメ
モリ空間上ではリードおよびライトともに異常なく行う
ことができるためである。
【００５６】第３の効果は、ＪＥＤＥＣで制定されてい
るホットプラグ対応のＤＩＭＭスロットを使用すること
で、システム稼働中の通電状態でＤＩＭＭの動的な交換
が可能になるということである。
るホットプラグ対応のＤＩＭＭスロットを使用すること
で、システム稼働中の通電状態でＤＩＭＭの動的な交換
が可能になるということである。
【００５７】第４の効果は、システムの可用性を高める
ことができることである。その理由は、システム運用中
にＤＩＭＭの動的な交換が可能なためである。
ことができることである。その理由は、システム運用中
にＤＩＭＭの動的な交換が可能なためである。
【図１】本発明の第１の実施の形態に係る冗長メモリモ
ジュールの構成を示す回路ブロック図である。
ジュールの構成を示す回路ブロック図である。
【図２】図１中のパリティ生成／チェック／再構成回路
のライトパリティデータ生成動作を説明する図である。
のライトパリティデータ生成動作を説明する図である。
【図３】図１中のパリティ生成／チェック／再構成回路
の正常リード動作を説明する図である。
の正常リード動作を説明する図である。
【図４】図１中のパリティ生成／チェック／再構成回路
のデータ再構成動作を説明する図である。
のデータ再構成動作を説明する図である。
【図５】図１中のエラーカウントレジスタの詳細を示す
図である。
図である。
【図６】第１の実施の形態に係るメモリコントローラの
パワーオン動作を示すフローチャートである。
パワーオン動作を示すフローチャートである。
【図７】第１の実施の形態に係るメモリコントローラの
データライト動作を示すフローチャートである。
データライト動作を示すフローチャートである。
【図８】第１の実施の形態に係るメモリコントローラの
データリード動作を示すフローチャートである。
データリード動作を示すフローチャートである。
【図９】第１の実施の形態に係るメモリコントローラの
データ再構成動作を示すフローチャートである。
データ再構成動作を示すフローチャートである。
１−０〜１−４ ＤＩＭＭ
２−０〜２−４ ＤＩＭＭスロット
３ メモリコントローラ
４−０〜４−４ ＥＣＣ／ＣｈｉｐＫｉｌｌ回路
５ パリティ生成／チェック／再構成回路
６ バイパス回路
７ エラーカウントレジスタ
１０ ＣＰＵ
２０ ＣＰＵバス
７１ 発生回数レジスタ
７２ 閾値レジスタ
７３ 比較器
７４ 割り込み信号線
Ａ１ バイパスモードステップ
Ａ２ メモリチェックステップ
Ａ３ エラー判定ステップ
Ａ４ エラー表示等ステップ
Ａ５ ＲＡＩＭＭモードステップ
Ｂ１ パリティ生成ステップ
Ｂ２ ＥＣＣ生成／ＣｈｉｐＫｉｌｌ配置ステップ
Ｂ３ ＤＩＭＭライトステップ
Ｃ１ ＤＩＭＭリードステップ
Ｃ２ リードエラー判定ステップ
Ｃ３ ＥＣＣエラー判定ステップ
Ｃ４ データ送出ステップ
Ｃ５ エラーカウントレジスタインクリメントステップ
Ｃ６ データ再構成ステップ
Ｃ７ 訂正可否判定ステップ
Ｃ８ エラーカウントレジスタインクリメントステップ
Ｃ９ ＣｈｉｐＫｉｌｌ判定ステップ
Ｃ１０ エラーカウントレジスタインクリメントステッ
プ Ｃ１１ エラーカウントレジスタインクリメントステッ
プ Ｃ１２ データ再構成ステップ Ｄ１ ＤＩＭＭ抜去ステップ Ｄ２ ＤＩＭＭ挿入ステップ Ｄ３ エラーカウントレジスタクリアステップ Ｄ４ バックグラウンドＤＩＭＭリードステップ Ｄ５ データ再構成ステップ Ｄ６ ＤＩＭＭライトステップ
プ Ｃ１１ エラーカウントレジスタインクリメントステッ
プ Ｃ１２ データ再構成ステップ Ｄ１ ＤＩＭＭ抜去ステップ Ｄ２ ＤＩＭＭ挿入ステップ Ｄ３ エラーカウントレジスタクリアステップ Ｄ４ バックグラウンドＤＩＭＭリードステップ Ｄ５ データ再構成ステップ Ｄ６ ＤＩＭＭライトステップ
Claims (8)
- 【請求項１】 複数枚のＤＩＭＭと、各ＤＩＭＭがそれ
ぞれ挿入された複数のＤＩＭＭスロットと、これらＤＩ
ＭＭスロットに接続されたメモリコントローラとからな
るメモリモジュールにおいて、前記メモリコントローラ
が、前記複数枚のＤＩＭＭのうちの１枚のＤＩＭＭをパ
リティＤＩＭＭ、残りのＤＩＭＭをデータＤＩＭＭと
し、前記データＤＩＭＭに書き込まれるライトデータか
らパリティデータを生成して前記パリティＤＩＭＭに保
持させ、前記データＤＩＭＭから読み出されたリードデ
ータと前記パリティＤＩＭＭから読み出されたパリティ
データとによりリードデータのパリティチェックおよび
エラー訂正を可能にする冗長機能を持つことを特徴とす
る冗長メモリモジュール。 - 【請求項２】 前記メモリコントローラをホットプラグ
可能なＤＩＭＭスロットに接続し、システム稼働中の通
電状態でＤＩＭＭの動的な交換を可能にしたことを特徴
とする請求項１記載の冗長メモリモジュール。 - 【請求項３】 複数枚のＤＩＭＭと、各ＤＩＭＭがそれ
ぞれ挿入された複数のＤＩＭＭスロットと、これらＤＩ
ＭＭスロットに接続されたメモリコントローラとからな
るメモリモジュールにおいて、前記メモリコントローラ
が、前記複数のＤＩＭＭスロットにそれぞれ接続され、
ＥＣＣの生成／チェック／再構成およびＣｈｉｐＫｉｌ
ｌを行う複数のＥＣＣ／ＣｈｉｐＫｉｌｌ回路と、前記
複数のＥＣＣ／ＣｈｉｐＫｉｌｌ回路に接続され、前記
複数枚のＤＩＭＭのうちの１枚のＤＩＭＭをパリティＤ
ＩＭＭ、残りのＤＩＭＭをデータＤＩＭＭとし、前記デ
ータＤＩＭＭに書き込まれるライトデータからパリティ
データを生成して前記パリティＤＩＭＭに保持させ、前
記データＤＩＭＭから読み出されたリードデータと前記
パリティＤＩＭＭから読み出されたパリティデータとに
よりリードデータのパリティチェックおよびエラー訂正
を可能にするパリティ生成／チェック／再構成回路と、
上位装置からの指示により、データが前記パリティ生成
／チェック／再構成回路を経由するＲＡＩＭＭモード
と、データが前記パリティ生成／チェック／再構成回路
をバイパスするバイパスモードとを切り替えるバイパス
回路と、各ＤＩＭＭスロットごとのＥＣＣ１ビットエラ
ー発生回数，ＥＣＣ２ビットエラー発生回数，Ｃｈｉｐ
Ｋｉｌｌ発生回数およびリードエラー発生回数を保持す
る発生回数レジスタ，ＥＣＣ１ビットエラー発生回数，
ＥＣＣ２ビットエラー発生回数，ＣｈｉｐＫｉｌｌ発生
回数およびリードエラー発生回数の閾値を保持する閾値
レジスタ，前記発生回数レジスタの発生回数と前記閾値
レジスタの閾値とを比較する比較器，前記比較器により
発生回数が閾値を越えたＤＩＭＭスロットがあったとき
に上位装置に割り込みを上げる割り込み信号線とを含む
エラーカウントレジスタとを備えることを特徴とする冗
長メモリモジュール。 - 【請求項４】 前記パリティ生成／チェック／再構成回
路が、ライトデータをｎ（正整数）個のデブロッキング
データにデブロッキングし、各デブロッキングデータを
排他的論理和してパリティデータを生成し、各デブロッ
キングデータおよびパリティデータを各ＤＩＭＭにそれ
ぞれ書き込む手段と、前記データＤＩＭＭから読み出し
たデータをｎ個のデブロッキングデータにそれぞれデブ
ロッキングし、対応するデブロッキングデータをブロッ
キングしてリードデータを復元し、各デブロッキングデ
ータの排他的論理和をとってパリティデータを生成し、
前記パリティＤＩＭＭから読み出されたデータの対応す
るデブロッキングデータであるパリティデータと比較
し、パリティエラーがなければ復元されたリードデータ
を上位装置に送出する手段と、リードデータのうちのデ
ブロッキングデータに訂正可能な１ビットエラーがある
ときに、他のリードデータのうちのデブロッキングデー
タとパリティデータのデブロッキングデータとの排他的
論理和をとることにより訂正可能な１ビットエラーがあ
るデブロッキングデータをエラー訂正し、各データＤＩ
ＭＭから読み出されたリードデータのうちの対応するデ
ブロッキングデータをブロッキングしてリードデータを
復元し、上位装置に送出する手段とを備えることを特徴
とする請求項３記載の冗長メモリモジュール。 - 【請求項５】 複数枚のＤＩＭＭがそれぞれ挿入される
複数のＤＩＭＭスロットに接続されたメモリコントロー
ラにおいて、前記複数枚のＤＩＭＭのうちの１枚のＤＩ
ＭＭをパリティＤＩＭＭ、残りのＤＩＭＭをデータＤＩ
ＭＭとし、前記データＤＩＭＭに書き込まれるライトデ
ータからパリティデータを生成して前記パリティＤＩＭ
Ｍに保持させ、前記データＤＩＭＭから読み出されたリ
ードデータと前記パリティＤＩＭＭから読み出されたパ
リティデータとによりリードデータのパリティチェック
およびエラー訂正を可能にする冗長機能を持つことを特
徴とするメモリコントローラ。 - 【請求項６】 ホットプラグ可能なＤＩＭＭスロットに
接続され、システム稼働中の通電状態でＤＩＭＭの動的
な交換を可能にしたことを特徴とする請求項５記載のメ
モリコントローラ。 - 【請求項７】 複数のＤＩＭＭスロットにそれぞれ接続
され、ＥＣＣの生成／チェック／再構成およびＣｈｉｐ
Ｋｉｌｌを行う複数のＥＣＣ／ＣｈｉｐＫｉｌｌ回路
と、前記複数のＥＣＣ／ＣｈｉｐＫｉｌｌ回路に接続さ
れ、前記複数枚のＤＩＭＭのうちの１枚のＤＩＭＭをパ
リティＤＩＭＭ、残りのＤＩＭＭをデータＤＩＭＭと
し、前記データＤＩＭＭに書き込まれるライトデータか
らパリティデータを生成して前記パリティＤＩＭＭに保
持させ、前記データＤＩＭＭから読み出されたリードデ
ータと前記パリティＤＩＭＭから読み出されたパリティ
データとによりリードデータのパリティチェックおよび
エラー訂正を可能にするパリティ生成／チェック／再構
成回路と、上位装置からの指示により、データが前記パ
リティ生成／チェック／再構成回路を経由するＲＡＩＭ
Ｍモードと、データが前記パリティ生成／チェック／再
構成回路をバイパスするバイパスモードとを切り替える
バイパス回路と、各ＤＩＭＭスロットごとのＥＣＣ１ビ
ットエラー発生回数，ＥＣＣ２ビットエラー発生回数，
ＣｈｉｐＫｉｌｌ発生回数およびリードエラー発生回数
を保持する発生回数レジスタ，ＥＣＣ１ビットエラー発
生回数，ＥＣＣ２ビットエラー発生回数，ＣｈｉｐＫｉ
ｌｌ発生回数およびリードエラー発生回数の閾値を保持
する閾値レジスタ，前記発生回数レジスタの発生回数と
前記閾値レジスタの閾値とを比較する比較器，前記比較
器により発生回数が閾値を越えたＤＩＭＭスロットがあ
ったときに上位装置に割り込みを上げる割り込み信号線
とを含むエラーカウントレジスタとを有することを特徴
とするメモリコントローラ。 - 【請求項８】 前記パリティ生成／チェック／再構成回
路が、ライトデータをｎ（正整数）個のデブロッキング
データにデブロッキングし、各デブロッキングデータを
排他的論理和してパリティデータを生成し、各デブロッ
キングデータおよびパリティデータを各ＤＩＭＭにそれ
ぞれ書き込む手段と、各ＤＩＭＭから読み出したデータ
をｎ個のデブロッキングデータにそれぞれデブロッキン
グし、対応するデブロッキングデータをブロッキングし
てリードデータを復元し、各デブロッキングデータの排
他的論理和をとってパリティデータを生成し、前記パリ
ティＤＩＭＭから読み出されたデータの対応するデブロ
ッキングデータであるパリティデータと比較し、パリテ
ィエラーがなければ復元されたリードデータを上位装置
に送出する手段と、リードデータのうちのデブロッキン
グデータに訂正可能な１ビットエラーがあるときに、他
のリードデータのうちのデブロッキングデータとパリテ
ィデータのデブロッキングデータとの排他的論理和をと
ることにより訂正可能な１ビットエラーがあるデブロッ
キングデータをエラー訂正し、各データＤＩＭＭから読
み出されたリードデータのうちの対応するデブロッキン
グデータをブロッキングしてリードデータを復元し、上
位装置に送出する手段とを備えることを特徴とする請求
項７記載のメモリコントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002106467A JP2003303139A (ja) | 2002-04-09 | 2002-04-09 | 冗長メモリモジュールおよびメモリコントローラ |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002106467A JP2003303139A (ja) | 2002-04-09 | 2002-04-09 | 冗長メモリモジュールおよびメモリコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003303139A true JP2003303139A (ja) | 2003-10-24 |
Family
ID=29390781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002106467A Pending JP2003303139A (ja) | 2002-04-09 | 2002-04-09 | 冗長メモリモジュールおよびメモリコントローラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20040168101A1 (ja) |
| JP (1) | JP2003303139A (ja) |
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