KR100585158B1 - Ｅｃｃ 메모리 모듈 - Google Patents

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Abstract

ECC 메모리 모듈이 개시된다. 본 발명에 따른 ECC 메모리 모듈은 ECC 메모리 모듈을 구성하는 메모리 소자 중 일부와 패리티 비트를 저장하기 위한 소자들을 2배의 덴시티와 2배의 비트 구성을 가지는 메모리 소자를 이용하여 통합 구성하여 실장한다. 본 발명에 다른 ECC 메모리 모듈은 ECC 기능 구현을 위해 추가되는 메모리 소자로 인한 실장 면적 증가, 신호선 로딩 증가, 비대칭 신호선 토폴로지로 인해 발생하는 신호 충실도 감소 등을 해결할 수 있다.
ECC 메모리 모듈, 비대칭 토폴로지

Description

ＥＣＣ 메모리 모듈{ECC memory module}
도 1은 종래의 ECC 메모리 모듈에서의 실장 면적 증가를 나타내는 도이다.
도 2는 종래의 ECC 메모리 모듈에서의 비대칭 토폴로지 문제를 나타낸 도이다.
도 3은 종래 ECC 메모리 모듈에서의 비-데이터 신호선 토폴로지를 나타낸 예이다.
도 4는 ECC 메모리 모듈의 비대칭 토폴로지를 해결하기 위한 종래의 한 방법을 나타낸 도이다.
도 5는 본 발명에 따른 ECC 메모리 모듈의 일 실시예를 나타내는 도이다.
도 6은 본 발명의 제 2 실시예에 따른 ECC 메모리 모듈을 나타낸 도이다.
도 7은 본 발명의 제 3 실시예에 따른 ECC 메모리 모듈을 나타낸 도이다.
도 8은 본 발명의 제 4 실시예에 따른 ECC 메모리 모듈을 나타낸 도이다.
도 9에는 본 발명에 따른 ECC 메모리 모듈에서 메모리 소자들 사이에 서로 다른 어드레스 매핑을 사용하는 경우의 실시예를 나타낸 도이다.
도 10은 본 발명에 따른 메모리 모듈을 AMB 메모리 모듈에 적용한 실시예를 나타낸 도이다.
도 11은 추가되는 메모리 소자의 사이즈가 다른 경우 ECC 메모리 모듈에 실 장하는 예를 나타내는 도이다.
본 발명은 반도체 메모리 모듈에 관한 것으로, 구체적으로는, 하나 이상의 메모리 소자에 패리티 비트를 저장하는 에러 수정 코드(이하 ECC) 메모리 모듈에 관한 것이다.
ECC 알고리즘은 데이터를 읽고 기록하는 과정에서 발생할 수 있는 에러들을 감지할 수 있을 뿐만 아니라, 이를 스스로 수정할 수 있는 기능을 제공해 준다. 따라서, 고성능 메모리 모듈은 데이터 무결성을 제공하기 위해 ECC 알고리즘을 일반적으로 사용하고 있다. 특히, 서버 등 대부분의 하이-엔드(high-end) 시스템들은 ECC 알고리즘이 구현된 ECC 메모리 모듈을 채택하고 있다.
이러한 ECC 알고리즘에서는 에러의 감지/수정하는 과정이 여분의 패리티 비트들을 사용하여 이루어지고 있다. 따라서, ECC 메모리 모듈에서는 이들 패리티 비트들을 저장하기 위한 별도의 저장 공간 확보가 필수적이다. 일반적으로 사용되는 ECC 메모리 모듈은 이러한 별도의 저장 공간을 확보하기 위해 전제 메모리 용량의 1/8에 해당하는 메모리 소자를 부가적으로 실장하여 사용하고 있다.
이러한 ECC 메모리 모듈은 데이터 전송 시 발행할 수 있는 에러들에 대한 높은 면역성을 제공해 줌에도 불구하고 ECC 기능 구현을 위해 추가되는 메모리 소자로 인한 실장 면적의 증가, 신호선 로딩(loading) 증가, 및 이로 인해 발생하는 비 대칭 토폴로지(topology) 발생 등의 문제가 발생하여 실제 메모리 모듈을 구성하는 데 있어 여러 가지 제약들이 따르게 된다.
도 1은 종래의 ECC 메모리 모듈에서의 실장 면적 증가를 나타내는 도이다.
도 1의 상측 메모리 모듈은 ECC 알고리즘을 채용하지 않은 일반적인 메모리 모듈(100)을 나타내며, 하측 메모리 모듈은 ECC 알고리즘을 채용하는 ECC 메모리 모듈(110)을 나타낸다. 도 1의 하측 도면을 보면, 패리티 비트를 저장하기 위한 별도의 저장 공간을 확보하기 위해 부가적인 메모리 소자(111)를 사용하고 있음을 알 수 있다. 따라서, ECC 메모리 모듈이 비-ECC 메모리 모듈에 비해 실장 면적이 증가되었음을 알 수 있다.
메모리 소자 크기가 작은 경우에는 이러한 실장 면적 증가는 그다지 큰 문제가 되지 않는다. 하지만, 도 1에 도시된 바와 같이 메모리 소자 크기가 큰 경우에는, 추가되는 메모리 소자 실장 면적 확보가 어려워 비-ECC 메모리 모듈의 구현은 가능해도 ECC 메모리 모듈의 구현이 불가능한 경우마저 발생할 수 있다.
이러한 문제점은 메모리 소자의 크기가 상대적으로 클 수밖에 없는 초기 버전의 메모리 소자를 이용한 메모리 모듈이나 고용량 메모리 소자를 이용하는 고용량 메모리 모듈의 경우 더욱 심각하다. 그 결과, 제품의 초기 경쟁력 확보나 고용량 메모리 모듈 경쟁력 확보에 심각한 영향을 미치게 된다.
도 2는 종래의 ECC 메모리 모듈에서의 비대칭 토폴로지 문제를 나타낸 도이다.
앞에서 말한 것처럼, ECC 메모리 모듈은 패리티 비트를 저장하기 위한 별도 의 메모리 소자들이 추가되어야 하고 이로 인해 비-데이터 신호선들의 로딩이 추가되는 메모리 소자들의 수만큼 증가하게 된다. 물론 이때도 마찬가지로, 전체 실장 메모리 소자들로 인한 신호선 로딩이 상대적으로 작은 경우에는 별도 문제가 되지 않는다. 하지만, 스택(stack) 패키지를 이용한 고용량 메모리 모듈의 경우와 같이 전체 신호선 로딩(loading)이 매우 큰 경우 부가적인 메모리 소자들의 추가로 인한 로딩의 증가는 전체 메모리 모듈의 동작 주파수를 심각하게 제한하게 된다. 또한, 이로 인해 고속/고용량 ECC 메모리 모듈의 확보가 불가능한 경우마저 발생하게 된다.
한편, 도 2에 도시된 종래의 ECC 메모리 모듈이 가지는 또 하나의 문제점은 ECC 기능 구현을 위해 추가되는 메모리 모듈로 인한 비대칭 신호선 토폴로지에 의한 신호 충실도 감소 문제이다.
도 2를 참조하면, 종래의 ECC 메모리 모듈은 패리티 비트를 저장하기 위한 메모리 소자를 더 구비함으로써 전체적으로 메모리 소자가 9개를 갖는다. 일반적으로 데이터 신호는 데이터 전송률을 높이기 위해 메모리 모듈의 핀을 통해 직접 송수신된다. 하지만, 명령 신호나 어드레스 등의 비-데이터 신호선은 하나의 신호선으로 모든 메모리 소자가 공유할 수 있도록 구성된다. 대부분의 메모리 모듈에서 이러한 비-데이터 신호는 도 2에 도시된 바와 같이 T-브랜치 구조나 트리 구조의 토폴로지를 갖는다. 이 경우, 도 2에서와 같이 9개의 메모리 소자를 가질 때 양??항으로 전달되는 비-데이터 신호는 비대칭 구조로 인해 신호 충실도가 감소하게 된다.
이러한 자세한 예가 도 3 및 도 4에 도시된다.
도 3은 종래 ECC 메모리 모듈에서의 비-데이터 신호선 토폴로지를 나타낸 예이다. 도 3에 도시된 ECC 메모리 모듈은 1 랭크(Rank), x8 ECC 메모리 모듈을 나타내고, 1 Rank ( = 64 데이터 신호) 구성을 위해 8 개의 x8 메모리 소자들, 그리고 ECC 기능 구현을 위해 1 개의 x8 메모리 소자를 갖는다. 여기서 ECC 기능 구현을 위한 1 개의 x8 메모리 소자는 총 데이터 신호의 1/8 패리티 비트 즉 x8 패리티 비트를 갖는다.
이때, 패리티 비트 신호선을 포함하는 데이터 신호선들은 P2P(point-to-point) 토폴로지를 가지도록 구성되므로 메모리 소자들의 개수에 영향을 받지 않는다. 하지만, 비-데이터 신호선들의 경우는 일반적으로 T-브랜치 구조 또는 트리(tree) 구조의 토폴로지를 가지도록 구성되기 때문에 1 Rank, x8 ECC 메모리 모듈의 경우와 같이 메모리 모듈이 짝수 개수의 메모리 소자들을 가지지 않는 경우에는 대칭 구조를 갖는 신호선 토폴로지 구현이 불가능하다.
이와 같은 신호선 상의 비대칭 토폴로지 구조는 신호가 전달/반사되는 과정에서의 왜곡을 심화시키게 되고 이로 인해 신호선 충실도의 감소를 가져오게 된다.
이러한 신호선 충실도 감소는 고속 메모리 모듈의 경우 그 영향력이 더욱 현저하며, 일부 종래 기술의 ECC 메모리 모듈에서는 이러한 신호선 비대칭 토폴로지를 없애기 위해 더미 커패시터(Dummy Capacitor) 등을 추가하는 방법을 사용하기도 하였다.
도 4에는, ECC 메모리 모듈의 비대칭 토폴로지를 해결하기 위한 종래의 한 방법이 도시되었다. 도 4를 참조하면, 비-데이터 신호선이 입력되는 T-브랜치의 가운데 부분에서 메모리 소자가 적은 부분의 신호선 끝 부분에 하나의 더미 커패시터를 설치하였다. 즉, 도 4의 맨 좌측 메모리 소자로 이어진 비-데이터 신호선 끝에 설치된 커패시터가 하나의 메모리 소자와 동일한 로딩을 갖게 함으로써 비대칭 토폴로지를 어느 정도 해결할 수 있다. 하지만, 이러한 방법은 신호선 비대칭 토폴로지를 없애 주는 장점이 있는 반면, 더미 커패시터의 추가로 인해 신호선 로딩이 증가되는 새로운 문제가 발생한다. 더욱이 이미 신호선 로딩 문제가 심각한 상황에서는 도 4에 도시된 신호선 비대칭 토폴로지 해결 방법을 사용할 수 없는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 패리티 비트를 저장하기 위한 메모리 소자의 증가로 인한 실장 면적 증가 문제를 해결할 수 있는 ECC 메모리 모듈을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 패리티 비트를 저장하기 위한 메모리 소자의 증가로 인한 신호선 로딩 증가 문제를 해결할 수 있는 ECC 메모리 모듈을 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 패리티 비트를 저장하기 이한 메모리 소자의 증가로 인한 신호선 비대칭 토폴로지로 인해 발생하는 신호 충실도 감소 문제를 해결할 수 있는 ECC 메모리 모듈을 제공하는 것이다.
상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 의하면, 메모리 모듈은, 다수개의 반도체 메모리 소자를 구비하며, 상기 메모리 모듈은, 상기 반도체 메모리 소자 중 일부의 메모리 소자들을 다른 나머지 메모리 소자들보다 2배의 덴시티(density)와 2배의 비트 구성(bit organization)을 가지는 메모리 소자를 실장한다.
바람직하게는, 상기 메모리 모듈은 전제 메모리 소자의 개수를 짝수 개로 설정하여 실장한다.
상기 일부의 메모리 소자는 에러 수정 코드(ECC)용 패리티 비트를 저장하고, 나머지 메모리 소자는 데이터를 저장할 수 있다.
다른 실시예에서는, 상기 일부의 메모리 소자는 제1 종류의 데이터를 저장하고, 나머지 메모리 소자는 제2 종류의 데이터를 저장할 수 있다.
본 발명의 일 실시예에서, 상기 패리티 비트를 저장하기 메모리 소자는 상기 2배의 덴시티와 2배의 비트 구성을 갖는 메모리 소자의 일부에 실장될 수 있다.
다른 실시예에서는 상기 제1 종류의 데이터를 저장하기 위한 메모리 소자는 상기 2배의 덴시티와 2배의 비트 구성을 갖는 메모리 소자의 일부에 실장될 수 있다.
바람직하게는, 상기 메모리 모듈은 랭크 구성을 위한 전체 메모리 소자 중 1/8에 해당하는 메모리 소자와 패리티 비트를 저장하기 위한 메모리 소자를 상기 2배의 덴시티와 2배의 비트 구성을 갖는 메모리 소자에 통합하여 구성될 수 있다.
본 발명의 다른 실시예에서, 상기 패리티 비트를 저장하기 위한 메모리 소자 는 상기 나머지 메모리 소자 중 어느 한 메모리 소자에 실장된다.
바람직하게는, 상기 메모리 모듈은 이중 인라인 메모리 모듈(DIMM)일 수 있다.
본 발명의 다른 실시예에서, 상기 메모리 모듈은 AMB(advanced memory buffer) 소자를 포함하는 메모리 모듈이며, 상기 AMB 소자에 대응되는 백-사이드(back-side) 위치에는 메모리 소자를 실장하지 않는다.
바람직하게는, 상기 각 메모리 소자로 연결되는 비-데이터(Non-data) 신호선은 T-브랜치 토폴로지를 형성한다. 또한, 상기 각 메모리 소자로 연결되는 데이터 신호선은 P2P(Point-to-Point) 토폴로지를 형성한다.
본 발명의 일 실시예에서, 상기 메모리 모듈 내의 다른 용량을 갖는 메모리 소자들이 같은 어드레스 매핑을 가질 수 있다.
본 발명의 다른 실시예에서, 상기 메모리 모듈은, 상기 메모리 모듈의 구성 형태를 인식할 수 있는 메모리 모듈 구성 인식 장치를 더 포함하며, 상기 2배의 덴시티와 2배의 비트 구성을 갖는 메모리 소자는 제1 어드레스 매핑을 갖고, 상기 나머지 메모리 소자들은 제2 어드레스 매핑을 가지며, 상기 메모리 모듈 구성 인식 장치는 상기 제1 어드레스 매핑 정보와 상기 제2 어드레스 매핑 정보를 포함하며, 상기 ECC 메모리 모듈의 비-데이터 신호선은 상기 제1 어드레스 매핑과 상기 제2 어드레스 매핑 중 어드레스 수가 많은 최대 어드레스 수에 맞춰 결정되고 상기 최대 어드레스 수보다 작은 어드레스 수를 갖는 메모리 소자는 상기 비-데이터 신호 전송 시 상기 메모리 소자에 필요한 어드레스 정보만을 받아들일 수 있다.
본 발명의 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 다수개의 반도체 메모리 소자를 구비하는 ECC 메모리 모듈이, 소정의 데이터 덴시티와 소정의 비트 구성을 갖는 n 개의 제 1 그룹의 메모리 소자들, 및 상기 소정 데이터 덴시티의 a 배의 데이터 덴시티와 상기 소정의 비트 구성의 b 배의 비트 구성을 갖는 m 개의 제2 그룹의 메모리 소자를 포함하며, 여기서, a, b, n 및 m은 자연수이다.
본 발명의 일 실시예에서, 상기 제 1 그룹의 각 메모리 소자는 데이터를 저장하기 위한 메모리 소자이며, 상기 제 2 그룹의 각 메모리 소자는 데이터를 저장하기 위한 메모리 소자와 에러 수정 코드를 위한 패리티 비트를 저장하기 위한 메모리 소자가 하나의 메모리 소자로 결합될 수 있다.
본 발명의 다른 실시예에서, 상기 제1 그룹의 메모리 소자들 중 일부의 메모리 소자는 에러 수정 코드를 위한 패리티 비트를 저장하기 위한 메모리 소자이며, 상기 제1 그룹의 나머지 메모리 소자들과 상기 제2 그룹의 메모리 소자들은 데이터를 저장하기 위한 메모리 소자일 수 있다.
본 발명의 또 다른 실시예에서, 상기 ECC 메모리 모듈은 AMB(advanced memory buffer) 소자를 포함하는 ECC 메모리 모듈이며, 상기 AMB 소자에 대응되는 백-사이드(back-side) 위치에는 메모리 소자를 실장하지 않는다.
바람직하게는, 상기 각 메모리 소자로 연결되는 비-데이터 신호선은 T-브랜치 토폴로지를 형성하며, 상기 각 메모리 소자로 연결되는 데이터 신호선은 P2P(Point-to-Point) 토폴로지를 형성한다.
본 발명의 일 실시예에서, 상기 ECC 메모리 모듈 내의 다른 용량을 갖는 메 모리 소자들이 같은 어드레스 매핑을 갖는다.
본 발명의 다른 실시예에서, 상기 ECC 메모리 모듈은, 상기 ECC 메모리 모듈의 구성 형태를 인식할 수 있는 메모리 모듈 구성 인식 장치를 더 포함하며, 상기 제1 그룹의 메모리 소자들은 제1 어드레스 매핑을 갖고, 상기 제2 그룹의 메모리 소자들은 제2 어드레스 매핑을 가지며, 상기 메모리 모듈 구성 인식 장치는 상기 제1 어드레스 매핑 정보와 상기 제2 어드레스 매핑 정보를 포함하며, 상기 메모리 모듈 구성 인식 장치는 상기 제1 메모리 소자들의 제1 어드레스 매핑 정보와 상기 제2 메모리 소자들의 제2 어드레스 매핑 정보를 포함하며, 상기 ECC 메모리 모듈의 비-데이터 신호선은 상기 제1 어드레스 매핑과 상기 제2 어드레스 매핑 중 어드레스 수가 많은 최대 어드레스 수에 맞춰 결정되고 상기 최대 어드레스 수보다 작은 어드레스 수를 갖는 메모리 소자는 상기 비-데이터 신호 전송 시 상기 메모리 소자에 필요한 어드레스 정보만을 받아들인다.
본 발명의 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 다수개의 반도체 메모리 소자를 구비하는 ECC 메모리 모듈이, xd 의 데이터 덴시티, xb의 비트 구성과 제1 크기를 갖는 제1 메모리 소자들, 및 x2d 의 데이터 덴시티, x2b의 비트 구성과 상기 제1 크기보다 큰 제2 크기를 갖는 제2 메모리 소자를 포함하며, 여기서, b, d는 자연수이고, 상기 제2 메모리 소자는 상기 ECC 메모리 모듈의 기판과 상기 제2 메모리 소자 사이에 상기 제1 크기의 중개 삽입물을 실장하고 상기 중개 삽입물 상에 실장되어 상기 제1 메모리 소자 및 상기 제2 메모리 소자의 실장 간격이 일치된다.
본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명에 따른 ECC 메모리 모듈의 일 실시예를 나타내는 도이다.
도 5에 도시된 실시예는, 1 Rank, x8 ECC 메모리 모듈에 본 발명을 적용한 예를 나타낸다. 여기서 1 Rank 는 x64 데이터 신호를 갖는 메모리 용량을 의미한다. ECC 메모리 모듈(500)은 8개의 메모리 소자(501 내지 508)를 구비한다. 이 중에서 7개의 메모리 소자(501 내지 507)는 1x 덴시티(density) 및 x8 의 비트 구성을 갖는다. 그리고 나머지 1개의 메모리 소자(508)는 2x 덴시티 및 x16 의 비트 구성을 갖는다. 여기서 1x 및 2x 는 각 메모리 소자의 덴시티 비율을 나타낸다. 따라서, 메모리 소자(508)는 나머지 메모리 소자(501 내지 507)에 비해 2배의 덴시티와 2배의 비트 구성을 갖는다.
이때, 2배의 덴시티를 갖는 x16 비트 구성의 메모리 소자(508)는 랭크 구성을 위한 나머지 1개의 x8 메모리 소자의 역할과 ECC 기능 제공을 위해 부가되는 1개의 x8 메모리 소자의 역할을 한다. 즉, x16 메모리 소자(508)는 랭크 구성을 위한 전체 메모리 소자 중 1/8에 해당하는 메모리 소자와 ECC 기능 제공을 위해 부가되는 패리티 비트를 저장하기 위한 메모리 소자를 통합하여 담당하는 기능을 한 다.
하지만, x16 메모리 소자(508)가 반드시 ECC 기능 제공을 위한 역할을 담당해야 할 필요는 없다. 예를 들어, x16 메모리 소자(508)가 랭크 구성을 위한 2개의 x8 메모리 소자의 역할을 담당하고, 나머지 7개의 x8 메모리 소자(501 내지 507) 중 하나의 메모리 소자가 ECC 기능을 담당할 수 있다.
이때, 패리티 비트 신호를 포함하는 데이터 신호선들과 비-데이터 신호선들은 일반적인 메모리 모듈에서와 동일하게 구성된다. 즉, 데이터 신호선들은 P2P 토폴로지 형태로 구성되며, 비-데이터 신호선들은 멀티-드랍(Multi-Drop) 토폴로지 형태로 구성된다. 도 5의 일 실시예에서 비-데이터 신호선들은 T-브랜치(T-branch) 토폴로지 형태로 구성된다.
본 발명의 일 실시예에서, 비-ECC 메모리 모듈에 비해 ECC 기능 제공을 위해 메모리 소자를 추가하더라도 증가되는 신호선은 데이터 신호선인 P2P 신호선의 개수뿐이다. 상기 증가된 P2P 신호선은 ECC 메모리 모듈에서는 ECC 기능을 구현하기 위해 늘어날 수밖에 없는 증가 요인이다. 따라서, 도 5에 도시된 본 발명의 일 실시예에서는, 비-ECC 메모리 모듈 대비 실장되는 전체 메모리 소자의 수는 어떠한 증가도 없다.
따라서, 종래의 ECC 메모리 모듈이 가지는 실장 면적 증가 문제가 발생하지 않는다. 또한, 비-데이터 신호선은 비-ECC 메모리 모듈과 동일하여 종래의 ECC 메모리 모듈에서 발생하던 비-데이터 신호선의 로딩 증가 문제도 발생하지 않는다.
한편, 비-데이터 신호선은 메모리 소자(504)와 메모리 소자(505) 사이에서 T-브랜치 구조를 이루고 있고, 좌우측 모드 4개의 메모리 소자가 위치하여 좌우 대칭을 이루고 있다. 따라서, 본 발명에 따르면, 비대칭 신호선 토폴로지 구조로 인한 신호 충실도 감소가 발생하지 않는 ECC 메모리 모듈 구성이 가능하다.
도 6은 본 발명의 제 2 실시예에 따른 ECC 메모리 모듈을 나타낸 도이다.
도 6에 도시된 제 2 실시예는, 2 Rank, x8 ECC 메모리 모듈에 본 발명을 적용한 예이다. ECC 메모리 모듈(600)은 16개의 메모리 소자(601 내지 608, 및 611 내지 618)를 구비한다. 이중 14개의 메모리 소자(601 내지 607, 및 611 내지 617)는 1x 덴시티와 x8 의 비트 구성을 갖는다. 나머지 2개의 메모리 소자(608 및 618)는 2x 덴시티와 x16 의 비트 구성을 갖는다. 즉, x16 메모리 소자(608 및 618)는 나머지 메모리 소자에 비해 2배의 덴시티와 2배의 비트 구성을 갖는다.
도 6에 도시된 ECC 메모리 모듈의 앞면에서, 2배의 덴시티를 갖는 x16 비트 구성의 메모리 소자(608)는 상기 ECC 메모리 모듈 앞면의 랭크 구성의 위한 메모리 소자 중 나머지 1개의 x8 메모리 소자의 역할과 ECC 기능 제공을 위해 부가되는 1개의 x8 메모리 소자의 기능을 한다. 즉, 앞면의 x16 메모리 소자(608)는 랭크 구성을 위한 앞면의 메모리 소자 중 1/8에 해당하는 메모리 소자와 ECC 기능 제공을 위해 부가되는 패리티 비트를 저장하기 위한 메모리 소자를 통합하여 담당하는 기능을 한다.
한편, 도 6에 도시된 ECC 메모리 모듈의 뒷면에서, 2배의 덴시티를 갖는 x16 비트 구성의 메모리 소자(618)는 상기 ECC 메모리 모듈 뒷면의 랭크 구성의 위한 메모리 소자 중 나머지 1개의 x8 메모리 소자의 역할과 ECC 기능 제공을 위해 부가 되는 1개의 x8 메모리 소자의 기능을 한다. 즉, 뒷면의 x16 메모리 소자(618)는 랭크 구성을 위한 뒷면의 메모리 소자 중 1/8에 해당하는 메모리 소자와 ECC 기능 제공을 위해 부가되는 패리티 비트를 저장하기 위한 메모리 소자를 통합하여 담당하는 기능을 한다.
또한, 다른 실시예에서는, ECC 메모리 모듈(600)의 앞면에서 x16 메모리 소자(608)가 랭크 구성을 위한 2개의 x8 메모리 소자의 역할을 담당하고, 나머지 7개의 x8 메모리 소자(601 내지 607) 중 하나의 메모리 소자가 ECC 기능을 담당할 수 있다. 또한, ECC 메모리 모듈(600)의 뒷면에서 x16 메모리 소자(618)가 랭크 구성을 위한 2개의 x8 메모리 소자의 역할을 담당하고, 나머지 7개의 x8 메모리 소자(611 내지 617) 중 하나의 메모리 소자가 ECC 기능을 담당할 수 있다.
도 6의 실시예에서 ECC 메모리 모듈의 앞면에 위치한 제1 Rank 와 뒷면에 위치한 제2 Rank는 Rank 선택 신호에 의해 선택될 수 있다.
도 7은 본 발명의 제 3 실시예에 따른 ECC 메모리 모듈을 나타낸 도이다.
도 7에 도시된 제 3 실시예는 1 Rank, x4 ECC 메모리 모듈에 본 발명을 적용한 예이다. ECC 메모리 모듈(700)은 16개의 메모리 소자(701 내지 708, 및 711 내지 718)를 구비한다. 이중 14개의 메모리 소자(701 내지 707, 및 711 내지 717)는 1x 덴시티와 x4 의 비트 구성을 갖는다. 나머지 2개의 메모리 소자(708 및 718)는 2x 덴시티와 x8 의 비트 구성을 갖는다. 즉, 2개의 x8 메모리 소자(708 및 718)는 나머지 메모리 소자에 비해 2배의 덴시티와 2배의 비트 구성을 갖는다.
도 7에 도시된 ECC 메모리 모듈에서, 2배의 덴시티를 갖는 x8 비트 구성의 메모리 소자들(708 및 718)은 상기 ECC 메모리 모듈의 랭크 구성의 위한 메모리 소자 중 2개의 x4 메모리 소자의 역할과 ECC 기능 제공을 위해 부가되는 2개의 x4 메모리 소자의 기능을 한다. 즉, 2개의 x8 메모리 소자들(708 및 718)은 랭크 구성을 위한 전체 메모리 소자 중 1/8에 해당하는 2개의 x4 메모리 소자와 ECC 기능 제공을 위해 부가되는 패리티 비트를 저장하기 위한 2개의 x4 메모리 소자를 통합하여 담당하는 기능을 한다.
또한, 다른 실시예에서는, ECC 메모리 모듈(700)에서 2개의 x8 메모리 소자들(708 및 718)이 랭크 구성을 위한 4개의 x4 메모리 소자의 역할을 담당하고, 나머지 14개의 x4 메모리 소자(701 내지 707 및 711 내지 717) 중 2개의 메모리 소자들이 ECC 기능을 담당할 수 있다.
도 8은 본 발명의 제 4 실시예에 따른 ECC 메모리 모듈을 나타낸 도이다.
도 8에 도시된 제 4 실시예는 2 Rank, x4 ECC 메모리 모듈에 본 발명을 적용한 예이다. ECC 메모리 모듈(800)은 32 개의 메모리 소자(801 내지 808, 811 내지 818, 821 내지 828 및 831 내지 838)를 포함한다.
이중 28개의 메모리 소자(801 내지 807, 811 내지 817, 821 내지 827 및 831 내지 837)는 1x 덴시티와 x4 의 비트 구성을 갖는다. 나머지 4개의 메모리 소자(808, 818, 828 및 838)는 2x 덴시티와 x8 의 비트 구성을 갖는다. 즉, x8 메모리 소자(808, 818, 828 및 838)는 나머지 메모리 소자에 비해 2배의 덴시티와 2배의 비트 구성을 갖는다.
도 8에 도시된 ECC 메모리 모듈의 앞면에서, 2배의 덴시티를 갖는 x8 비트 구성의 메모리 소자들(808 및 818)은 상기 ECC 메모리 모듈 앞면의 랭크 구성의 위한 메모리 소자 중 2개의 x4 메모리 소자의 역할과 ECC 기능 제공을 위해 부가되는 2개의 x4 메모리 소자의 기능을 한다. 즉, 앞면의 2개의 x8 메모리 소자들(808 및 818)은 랭크 구성을 위한 앞면의 메모리 소자 중 1/8에 해당하는 2개의 x4 메모리 소자와 ECC 기능 제공을 위해 부가되는 패리티 비트를 저장하기 위한 2개의 x4 메모리 소자를 통합하여 담당하는 기능을 한다.
한편, 도 8에 도시된 ECC 메모리 모듈의 뒷면에서, 2배의 덴시티를 갖는 x8 비트 구성의 메모리 소자들(828 및 838)은 상기 ECC 메모리 모듈 뒷면의 랭크 구성의 위한 메모리 소자 중 2개의 x4 메모리 소자의 역할과 ECC 기능 제공을 위해 부가되는 2개의 x4 메모리 소자의 기능을 한다. 즉, 뒷면의 2개의 x8 메모리 소자들(828 및 838)은 랭크 구성을 위한 뒷면의 메모리 소자 중 1/8에 해당하는 2개의 x4 메모리 소자와 ECC 기능 제공을 위해 부가되는 패리티 비트를 저장하기 위한 2개의 x4 메모리 소자를 통합하여 담당하는 기능을 한다.
또한, 다른 실시예에서는, ECC 메모리 모듈(800)의 앞면에서 2개의 x8 메모리 소자들(808 및 818)이 랭크 구성을 위한 4개의 x4 메모리 소자의 역할을 담당하고, 나머지 14개의 x4 메모리 소자(801 내지 807 및 811 내지 817) 중 2개의 메모리 소자들이 ECC 기능을 담당할 수 있다. 또한, ECC 메모리 모듈(800)의 뒷면에서 2개의 x8 메모리 소자들(828 및 838)이 랭크 구성을 위한 4개의 x4 메모리 소자의 역할을 담당하고, 나머지 14개의 x4 메모리 소자(821 내지 827 및 831 내지 837) 중 2개의 메모리 소자가 ECC 기능을 담당할 수 있다.
도 8의 실시예에서 ECC 메모리 모듈의 앞면에 위치한 제1 Rank 와 뒷면에 위치한 제2 Rank는 Rank 선택 신호에 의해 선택될 수 있다.
한편, 상기 설명한 실시예들에서 2배의 덴시티와 2배의 비트 구성을 가지는 메모리 소자와 나머지 메모리 소자들이 비-데이터 신호선을 어떻게 공유할 것이지가 문제될 수 있다.
바람직한 실시예에서는, 2배의 덴시티와 2배의 비트 구성을 갖는 메모리 소자들이 나머지 메모리 소자들과 같은 어드레스 매핑을 갖는다. 이 경우, 비-데이터 신호선들을 공유하는 데 있어 어떠한 문제도 발생하지 않는다. 예를 들어, 512Mbit x16 메모리 소자와 256Mbit x8 메모리 소자는 같은 어드레스 매핑을 갖기 때문에 상기 512Mbit x16 메모리 소자와 256Mbit x8 메모리 소자를 동일한 ECC 메모리 모듈에 사용해도 아무런 문제도 발생하지 않는다.
다른 실시예에서는, 2배의 덴시티와 2배의 비트 구성을 갖는 메모리 소자들이 나머지 메모리 소자들과 다른 어드레스 매핑을 가질 수 있다. 이 경우, 다른 덴시티를 갖는 메모리 소자들 사이에 비-데이터 신호선들을 공유하기 위해서는 별도의 스킴(scheme)이 요구된다. 예를 들어, 1Gbit x16 메모리 소자와 512Mbit x8 메모리 소자 사이에는 다른 어드레스 매핑 방법을 사용한다.
도 9에는 본 발명에 따른 ECC 메모리 모듈에서 메모리 소자들 사이에 서로 다른 어드레스 매핑을 사용하는 경우의 실시예를 나타낸 도이다.
도 9에 도시된 ECC 메모리 모듈(900)은 메모리 모듈의 구성형태를 인식할 수 있는 구성 인식 장치 즉, PPD(Parallel-Presence Detect; 병렬 구성 인식 장치) 또 는 SPD(Serial-Presence Detect; 직렬 구성 인식 장치) 내에 메모리 소자들의 어드레스 매핑에 관한 정보를 포함한다. 즉, 메모리 모듈 구성 인식 장치(901) 내에 ECC 메모리 모듈이 현재 사용하고 있는 메모리 모듈을 구분할 수 있는 정보를 저장해 놓고 컨트롤러에 이 정보를 전달한다. 그리고, 나서 컨트롤러는 로우 어드레스의 액티브 명령을 전달할 때 상기 메모리 소자들의 최대 로우 어드레스 수에 맞춰 정보를 전달한다. 그러면, 최대 로우 어드레스 수를 갖는 메모리 소자는 메모리 컨트롤러에서 입력되는 신호를 모두 받아들이고, 상기 최대 로우 어드레스 수보다 적은 로우 어드레스 수를 갖는 메모리 소자는 상기 메모리 소자가 필요한 로우 어드레스만을 받아들이면 충분하다.
또한, 컨트롤러가 판독/기록 명령을 전달할 때, 최대 칼럼 어드레스 수에 맞춰 정보를 전달한다. 그러면, 최대 칼럼 어드레스 수를 갖는 메모리 소자는 메모리 컨트롤러에서 입력되는 신호를 모두 받아들이고, 상기 최대 칼럼 어드레스 수보다 적은 칼럼 어드레스를 갖는 메모리 소자는 상기 메모리 소자가 필요한 칼럼 어드레스만을 받아들이면 충분하다.
즉, 메모리 모듈 구성 인식 장치(901) 내에 ECC 메모리 모듈이 현재 사용하고 있는 메모리 모듈을 구분할 수 있는 정보를 이용하여 컨트롤러가 최대 칼럼 어드레스 수와 최대 로우 어드레스 수에 맞춰 명령 신호를 입력하면 다른 어드레스 매핑을 갖는 메모리 소자간의 비-데이터 신호선의 공유 문제는 쉽게 해결될 수 있다.
한편, 최근의 AMB(Advanced Memory Buffer) DRAM에서는, 메모리 모듈의 가운 데 부분에 AMB 소자를 실장하기 때문에, 버퍼 소자의 실장으로 메모리 소자의 실장 공간이 부족함이 발생된다. 이 경우, ECC에 필요한 메모리 소자의 실장을 위해서는 AMB 소자가 실장되는 메모리 모듈의 반대편에 메모리 소자를 더 많이 실장하는 방법을 사용할 수 있다. 하지만, AMB 소자와 메모리 소자의 볼-아웃(ball-out)이 달라 메모리 소자의 실장에 어려움이 있다. 즉, AMB 소자를 메모리 소자의 볼-아웃에 맞게 설계를 해야 하는 한다. 그 결과, 메모리 소자의 볼-아웃 설계가 변결될 때마다 AMB 소자의 볼-아웃 설계도 변경되어야 하는 문제가 있다.
이 경우, 필요한 메모리 소자 부분을 버퍼 위에 실장하지 않고 2배의 덴시티와 2배의 비트 구성을 갖는 메모리 소자를 사용하면 메모리 소자의 볼-아웃이 버퍼 소자와 상이한 문제를 해결할 수 있다.
도 10은 본 발명에 따른 메모리 모듈을 AMB 메모리 모듈에 적용한 실시예를 나타낸 도이다.
도 10(a)는 종래의 2 Rank, x8 AMB ECC 메모리 모듈을 나타낸다. 2 Rank, x8 ECC 메모리 모듈을 구성하기 위해 16 개의 x8 메모리 소자에 2개의 ECC 기능 제공을 위해 부가되는 x8 메모리 소자가 필요하여 모두 18개의 x8 메모리 소자가 필요하다. 또한, AMB 버퍼(1030)를 실장하기 위해서 AMB ECC 메모리 모듈(1000)은 앞면에 8개의 x8 메모리 소자(1001 내지 1008)와 AMB 소자(1030)를 실장하고, 뒷면에 10 개의 x8 메모리 소자(1011 내지 1020)를 실장한다.
하지만, 도 10(a)의 AMB ECC 메모리 모듈(1000)은 AMB 소자(1030)와 마주하는 2개의 메모리 소자(1015 및 1016)의 볼-아웃 설계가 동일해야 하는 문제를 갖고 있다.
도 10(b)는 본 발명에 따른 2 Rank, x8 AMB ECC 메모리 모듈을 나타낸다. AMB ECC 메모리 모듈(1100)은 앞면에 1x 덴시티와 x8 비트 구성을 갖는 7 개의 메모리 소자(1101 내지 1107)를 구비하고, 2x 덴시티와 x16 비트 구성을 갖는 1개의 메모리 소자(1108)를 구비하며, 모듈의 가운데에 AMB 소자(1130)를 구비한다.
또한, AMB ECC 메모리 모듈(1100)은 뒷면에 1x 덴시티와 x8 비트 구성을 갖는 7 개의 메모리 소자(1111 내지 1117)를 구비하고, 2x 덴시와 x16 비트 구성을 갖는 1 개의 메모리 소자(1118)를 구비한다.
본 발명에 따른 AMB ECC 메모리 소자(1100)는 종래의 AMB ECC 메모리 소자(1000)와 달리 AMB(1130) 와 마주보는 면에 부가되는 메모리 소자를 실장할 필요가 없다. 따라서, 메모리 소자의 볼-아웃과 AMB 소자의 볼-아웃 설계를 일치시킬 필요가 없으며, 메모리 소자의 볼-아웃 설계가 변경될 때마다 AMB 소자의 설계를 변경할 필요가 없어진다.
한편, 도 10(b)에 도시된 AMB ECC 메모리 모듈의 앞면에서, 2배의 덴시티를 갖는 x16 비트 구성의 메모리 소자(1108)는 상기 ECC 메모리 모듈 앞면의 랭크 구성을 위한 메모리 소자 중 나머지 1개의 x8 메모리 소자의 역할과 ECC 기능 제공을 위해 부가되는 1 개의 x8 메모리 소자의 기능을 할 수 있다. 즉, 앞면의 x16 메모리 소자(1108)는 랭크 구성을 위한 앞면의 메모리 소자 중 1/8에 해당하는 메모리 소자와 ECC 기능 제공을 위해 부가되는 패리티 비트를 저장하기 위한 메모리 소자를 통합하여 담당하는 기능을 할 수 있다.
또한, 도 10(b)에 도시된 AMB ECC 메모리 모듈의 뒷면에서, 2배의 덴시티를 갖는 x16 비트 구성의 메모리 소자(1118)는 상기 ECC 메모리 모듈 뒷면의 랭크 구성을 위한 메모리 소자 중 나머지 1개의 x8 메모리 소자의 역할과 ECC 기능 제공을 위해 부가되는 1 개의 x8 메모리 소자의 기능을 할 수 있다. 즉, 뒷면의 x16 메모리 소자(1118)는 랭크 구성을 위한 뒷면의 메모리 소자 중 1/8에 해당하는 메모리 소자와 ECC 기능 제공을 위해 부가되는 패리티 비트를 저장하기 위한 메모리 소자를 통합하여 담당하는 기능을 할 수 있다.
또한, 다른 실시예에서는, ECC 메모리 모듈(1100)의 앞면에서 x16 메모리 소자(1108)가 랭크 구성을 위한 2개의 x8 메모리 소자의 역할을 담당하고, 나머지 7개의 x8 메모리 소자(1101 내지 1107) 중 하나의 메모리 소자가 ECC 기능을 담당할 수 있다. 또한, ECC 메모리 모듈(1100)의 뒷면에서 x16 메모리 소자(1118)가 랭크 구성을 위한 2개의 x8 메모리 소자의 역할을 담당하고, 나머지 7개의 x8 메모리 소자(1111 내지 1117) 중 하나의 메모리 소자가 ECC 기능을 담당할 수 있다.
한편, 2배의 덴시티와 2배의 비트 구성을 갖는 메모리 소자를 추가함에 있어, 2배의 덴시티와 2배의 비트 구성을 갖는 메모리 소자가 나머지 소자들에 비해 메모리 소자의 사이즈(size)가 더 클 수 있는 문제가 생길 수 있다. 또한, 추가되는 메모리 소자의 사이즈로 인해 메모리 모듈 내에 실장할 수 없는 문제도 생길 수 있다.
도 11은 추가되는 메모리 소자의 사이즈가 다른 경우 ECC 메모리 모듈에 실장하는 예를 나타내는 도이다.
도 11을 참조하면, 7개의 1x 덴시티, x8 비트 구성을 갖는 메모리 소자(1201 내지 1207)와 이보다 사이즈가 큰 1 개의 2x 덴시트, x16 비트 구성을 갖는 메모리 소자(1208)를 실장하는 경우가 도시된다. 이 경우, x8 메모리 소자(1201 내지 1207)와 사이즈가 동일한 중개 삽입물(interposer; 1209)을 x16 메모리 소자(1208)가 실장되는 위치에 실장한다. 그리고 상기 중개 삽입물(1209) 위에 크기가 큰 x16 메모리 소자(1208)를 실장시킬 수 있다. 이때 상기 중개 삽입물(1209)의 실장 높이는 다른 메모리 소자(1201 내지 1207) 보다 높아야 한다. 그러면, x16 메모리 소자(1208)의 사이즈가 다른 메모리 소자들보다 큰 경우에도 실장 면적의 증가 없이 ECC 메모리 모듈 안에 실장할 수 있다.
마찬가지로, 도 11에 도시된 2배의 덴시티를 갖는 x16 비트 구성의 메모리 소자(1208)는 랭크 구성을 위한 나머지 1개의 x8 메모리 소자의 역할과 ECC 기능 제공을 위해 부가되는 1개의 x8 메모리 소자의 역할을 할 수 있으며, 다른 실시예로, x16 메모리 소자(1208)가 랭크 구성을 위한 2개의 x8 메모리 소자의 역할을 담당하고, 나머지 7개의 x8 메모리 소자(1201 내지 1207) 중 하나의 메모리 소자가 ECC 기능을 담당할 수도 있다.
한편, 본 발명은 ECC 기능을 갖는 메모리 모듈에만 제한되는 것이 아니라, 메모리 소자의 증가로인한 신호선 문제를 해결하기 위한 모든 메모리 모듈에 사용될 수 있다. 즉, 2배의 덴시티와 2배의 신호선을 갖는 메모리 소자들과 다른 나머지 소자들 모두 데이터를 저장하는 메모리 소자일 수 있다. 또한, 상기 메모리 소자 중 일부에 ECC 기능이 아닌 다른 부가적 기능을 갖는 메모리 소자가 존재할 수도 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 ECC 메모리 모듈에 따르면, ECC 기능 구현을 위해 추가되는 메모리 소자로 인한 실장 면적 증가, 신호선 로딩 증가, 비대칭 신호선 토폴로지로 인해 발생하는 신호 충실도 감소 등을 해결할 수 있다. 또한, AMB 소자를 실장하는 경우에도 메모리 소자와 AMB 소자의 볼-아웃을 일치시킬 필요 없이 ECC 구현을 위한 메모리 소자를 추가시킬 수 있다.

Claims (27)

  1. 다수개의 반도체 메모리 소자를 구비하는 메모리 모듈에 있어서,
    상기 메모리 모듈은, 상기 반도체 메모리 소자 중 일부의 메모리 소자들을 다른 나머지 메모리 소자들보다 2배의 덴시티(density)와 2배의 비트 구성(bit organization)을 가지는 메모리 소자를 실장하는 것을 특징으로 하는 메모리 모듈.
  2. 제 1 항에 있어서, 상기 메모리 모듈은,
    전제 메모리 소자의 개수를 짝수 개로 설정하여 실장하는 것을 특징으로 하는 메모리 모듈.
  3. 제 1 항에 있어서,
    상기 일부의 메모리 소자는 에러 수정 코드(ECC)용 패리티 비트를 저장하고, 나머지 메모리 소자는 데이터를 저장하기 위한 것을 특징으로 하는 메모리 모듈.
  4. 제 3 항에 있어서,
    상기 패리티 비트를 저장하기 메모리 소자는 상기 2배의 덴시티와 2배의 비트 구성을 갖는 메모리 소자의 일부에 실장되는 것을 특징으로 하는 메모리 모듈.
  5. 제 4 항에 있어서,
    상기 메모리 모듈은 랭크 구성을 위한 전체 메모리 소자 중 1/8에 해당하는 메모리 소자와 패리티 비트를 저장하기 위한 메모리 소자를 상기 2배의 덴시티와 2배의 비트 구성을 갖는 메모리 소자에 통합하여 구성되는 것을 특징으로 하는 메모리 모듈.
  6. 제 3 항에 있어서,
    상기 패리티 비트를 저장하기 위한 메모리 소자는 상기 나머지 메모리 소자 중 어느 한 메모리 소자에 실장되는 것을 특징으로 하는 메모리 모듈.
  7. 제 1 항에 있어서,
    상기 일부의 메모리 소자는 제1 종류의 데이터를 저장하고, 나머지 메모리 소자는 제2 종류의 데이터를 저장하기 위한 것을 특징으로 하는 메모리 모듈.
  8. 제 7 항에 있어서,
    상기 제1 종류의 데이터를 저장하기 메모리 소자는 상기 2배의 덴시티와 2배의 비트 구성을 갖는 메모리 소자의 일부에 실장되는 것을 특징으로 하는 메모리 모듈.
  9. 제 8 항에 있어서,
    상기 메모리 모듈은 랭크 구성을 위한 전체 메모리 소자 중 1/8에 해당하는 메모리 소자와 상기 제1 종류의 데이터를 저장하기 위한 메모리 소자를 상기 2배의 덴시티와 2배의 비트 구성을 갖는 메모리 소자에 통합하여 구성되는 것을 특징으로 하는 메모리 모듈.
  10. 제 7 항에 있어서,
    상기 제1 종류의 데이터를 저장하기 위한 메모리 소자는 상기 나머지 메모리 소자 중 어느 한 메모리 소자에 실장되는 것을 특징으로 하는 메모리 모듈.
  11. 제 1 항에 있어서,
    상기 메모리 모듈은 이중 인라인 메모리 모듈(DIMM)인 것을 특징으로 하는 메모리 모듈.
  12. 제 11 항에 있어서,
    상기 메모리 모듈은 AMB(advanced memory buffer) 소자를 포함하는 메모리 모듈이며, 상기 AMB 소자에 대응되는 백-사이드(back-side) 위치에는 메모리 소자를 실장하지 않는 것을 특징으로 하는 메모리 모듈.
  13. 제 1 항에 있어서,
    상기 각 메모리 소자로 연결되는 비-데이터(Non-data) 신호선은 T-브랜치 토폴로지를 형성하는 것을 특징으로 하는 메모리 모듈.
  14. 제 13 항에 있어서,
    상기 각 메모리 소자로 연결되는 데이터 신호선은 P2P(Point-to-Point) 토폴로지를 형성하는 것을 특징으로 하는 메모리 모듈.
  15. 제 1 항에 있어서,
    상기 메모리 모듈 내의 다른 용량을 갖는 메모리 소자들이 같은 어드레스 매핑을 갖는 것을 특징으로 하는 메모리 모듈.
  16. 제 1 항에 있어서,
    상기 메모리 모듈은,
    상기 메모리 모듈의 구성 형태를 인식할 수 있는 메모리 모듈 구성 인식 장치를 더 포함하며,
    상기 2배의 덴시티와 2배의 비트 구성을 갖는 메모리 소자는 제1 어드레스 매핑을 갖고, 상기 나머지 메모리 소자들은 제2 어드레스 매핑을 가지며, 상기 메모리 모듈 구성 인식 장치는 상기 제1 어드레스 매핑 정보와 상기 제2 어드레스 매핑 정보를 포함하며,
    상기 메모리 모듈의 비-데이터 신호선은 상기 제1 어드레스 매핑과 상기 제2 어드레스 매핑 중 어드레스 수가 많은 최대 어드레스 수에 맞춰 결정되고 상기 최대 어드레스 수보다 작은 어드레스 수를 갖는 메모리 소자는 상기 비-데이터 신호 전송 시 상기 메모리 소자에 필요한 어드레스 정보만을 받아들이는 것을 특징으로 하는 메모리 모듈.
  17. 다수개의 반도체 메모리 소자를 구비하는 ECC 메모리 모듈에 있어서,
    상기 ECC 메모리 모듈은,
    소정의 데이터 덴시티와 소정의 비트 구성을 갖는 n 개의 제 1 그룹의 메모리 소자들; 및
    상기 소정 데이터 덴시티의 a 배의 데이터 덴시티와 상기 소정의 비트 구성 의 b 배의 비트 구성을 갖는 m 개의 제2 그룹의 메모리 소자를 포함하며, 여기서, a, b, n 및 m은 자연수인 것을 특징으로 하는 ECC 메모리 모듈.
  18. 제 17 항에 있어서,
    상기 a, b 는 2이며, 상기 n, m은 짝수인 것을 특징으로 하는 ECC 메모리 모듈.
  19. 제 18 항에 있어서,
    상기 ECC 메모리 모듈은 이중 인라인 메모리 모듈(DIMM)인 것을 특징으로 하는 ECC 메모리 모듈.
  20. 제 17 항에 있어서,
    상기 제 1 그룹의 각 메모리 소자는 데이터를 저장하기 위한 메모리 소자이며, 상기 제 2 그룹의 각 메모리 소자는 데이터를 저장하기 위한 메모리 소자와 에러 수정 코드를 위한 패리티 비트를 저장하기 위한 메모리 소자가 하나의 메모리 소자로 결합된 것을 특징으로 하는 ECC 메모리 모듈.
  21. 제 17 항에 있어서,
    상기 제1 그룹의 메모리 소자들 중 일부의 메모리 소자는 에러 수정 코드를 위한 패리티 비트를 저장하기 위한 메모리 소자이며, 상기 제1 그룹의 나머지 메모 리 소자들과 상기 제2 그룹의 메모리 소자들은 데이터를 저장하기 위한 메모리 소자인 것을 특징으로 하는 ECC 메모리 모듈.
  22. 제 17 항에 있어서,
    상기 ECC 메모리 모듈은 AMB(advanced memory buffer) 소자를 포함하는 ECC 메모리 모듈이며, 상기 AMB 소자에 대응되는 백-사이드(back-side) 위치에는 메모리 소자를 실장하지 않는 것을 특징으로 하는 ECC 메모리 모듈.
  23. 제 17 항에 있어서,
    상기 각 메모리 소자로 연결되는 비-데이터 신호선은 T-브랜치 토폴로지를 형성하는 것을 특징으로 하는 ECC 메모리 모듈.
  24. 제 23 항에 있어서,
    상기 각 메모리 소자로 연결되는 데이터 신호선은 P2P(Point-to-Point) 토폴로지를 형성하는 것을 특징으로 하는 ECC 메모리 모듈.
  25. 제 17 항에 있어서,
    상기 ECC 메모리 모듈 내의 다른 용량을 갖는 메모리 소자들이 같은 어드레스 매핑을 갖는 것을 특징으로 하는 ECC 메모리 모듈.
  26. 제 17 항에 있어서,
    상기 ECC 메모리 모듈은, 상기 ECC 메모리 모듈의 구성 형태를 인식할 수 있는 메모리 모듈 구성 인식 장치를 더 포함하며,
    상기 제1 그룹의 메모리 소자들은 제1 어드레스 매핑을 갖고, 상기 제2 그룹의 메모리 소자들은 제2 어드레스 매핑을 가지며, 상기 메모리 모듈 구성 인식 장치는 상기 제1 어드레스 매핑 정보와 상기 제2 어드레스 매핑 정보를 포함하며, 상기 메모리 모듈 구성 인식 장치는 상기 제1 메모리 소자들의 제1 어드레스 매핑 정보와 상기 제2 메모리 소자들의 제2 어드레스 매핑 정보를 포함하며,
    상기 ECC 메모리 모듈의 비-데이터 신호선은 상기 제1 어드레스 매핑과 상기 제2 어드레스 매핑 중 어드레스 수가 많은 최대 어드레스 수에 맞춰 결정되고 상기 최대 어드레스 수보다 작은 어드레스 수를 갖는 메모리 소자는 상기 비-데이터 신호 전송 시 상기 메모리 소자에 필요한 어드레스 정보만을 받아들이는 것을 특징으로 하는 ECC 메모리 모듈.
  27. 다수개의 반도체 메모리 소자를 구비하는 ECC 메모리 모듈에 있어서,
    xd 의 데이터 덴시티, xb의 비트 구성과 제1 크기를 갖는 제1 메모리 소자들; 및
    x2d 의 데이터 덴시티, x2b의 비트 구성과 상기 제1 크기보다 큰 제2 크기를 갖는 제2 메모리 소자를 포함하며, 여기서, b, d는 자연수이고,
    상기 제2 메모리 소자는 상기 ECC 메모리 모듈의 기판과 상기 제2 메모리 소 자 사이에 상기 제1 크기의 중개 삽입물을 실장하고 상기 중개 삽입물 상에 실장되어 상기 제1 메모리 소자 및 상기 제2 메모리 소자의 실장 간격이 일치되는 것을 특징으로 하는 ECC 메모리 모듈.
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