TWI291616B - Memory module with memory devices of different capacity - Google Patents

Description

12916^, 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種記憶體模組，且較特別的是，有 關於一種可提供額外功能，且具不同容量的記憶體元件的 記憶體模組。 【先前技術】 記憶體模組包括作為記憶體模組的其中一種橫排，且 一般用來儲存資料的記憶體元件。此外，記憶體元件的容 畺亦可視為纪憶體模組的一種額外功能。錯誤修正碼 (error-correcting c〇de，Ecc)原理即為這種額外功能的其中 /範例0 這種錯誤修正碼原理可偵測及自我修正在記憶體模組 讀取及寫入資料期間所產生的錯誤，藉以提供資料一致性 (data integrity)。特別是在如伺服器（servers)的大部分高階 系統中’都會使用具有錯誤修正碼原理的記憶體模組(一般 柄為錯决修正碼記憶體模組），以確保在資料傳輸期間，不 會產生錯誤。 、錯祆修正碼原理係使用奇偶校驗碼位元(parity bits)來 侦!ΐϊί錯誤。因此’錯誤修正碼記憶體模組需要使用 =意二2儲存奇偶校驗碼位元。目前，除了作為記憶 種橫排’且用來儲存-般資料的記憶體元 件之卜a#錯歸正碼記㈣模 些奇偶校驗熟摘餐記龍元件。 然而’在錯誤修正碼記憶體模組上安裝額外記憶體元 I2916M， 件，無可避免地會增加記憶體模 f ：! rkagesize^ 加虎抽負载’導致訊號線的不平衡結構。 曰曰 -個二::習知的錯誤修正碼蝴^ :二的非：_正碼記憶體模組1〇〇 位元的儲存空間。因此，中用到的奇偶校驗碼 :能=影響封裝尺寸。然而，如圖/;= 組，上，確=元 法貫現錯誤修正碼記憶體模組1Η)。 了此將热 憶體= = 罐大的記憶體元件的記 誤的高容量記憶體iL二件來修正錯 因此，在早期產口&種問題會更加嚴重。 性兩方面必須達^妥^^歧南容量記憶體模組的競爭 產生口知憶體模組中所 體模組上，會安壯一袖田h 斤以’在錯誤修正碼記憶 憶體元件。在此^二儲存奇偶校驗碼位元的額外記 “4訊號的記憶體元件的個數成正比。如：資= I29__ 的整體負載相當小，則將不構成問題。 田然而，如果非資料訊號線的負載相當大，例如在使用 ，疊封裝(stack package)的高容量記憶體模組的範例中，非 貪料訊號線的負載會隨著安裝額外記憶體元件而增加。這 • 種非資料訊號線的負載增加，會嚴重限制記憶體模組的操 作頻率，而且可能造成無法確保高速和/或高容量錯誤修正 碼記憶體模組的正常運作。 凊參考圖2所示，習知的錯誤修正碼記憶體模組具有 九個記憶體7L件’且該些記憶體元件包含用來儲存錯誤修 正碼原理所用的奇偶校驗碼位元的額外記憶體元件（也就 是在圖2中以陰影表示的記憶體元件）。一般而言，資料訊 號會經由錯誤修正碼記憶體模組的接腳(pin)，直接傳送與 ' 接收’以增加資料傳輸率（data transmission rates)。、 ~ 《而’作為如命令喊或位址職的非資料訊號線的 訊號線，會由所有的記憶體元件所共用。在大部分習知記 憶體模組中，非資料訊號線具有一種τ樹枝 φ 或樹狀(tree)結構(如圖2的粗黑線所示）。如果九個記憶體 ' 元件係如圖2所示，安裝在錯誤修正碼記憶體模組之:广 則因為非資料訊號線的不對稱結構，會造成在其上雙向傳 ’ 輸的非資料訊號的逼真度(fidelity)降低。 、 圖3及圖4係緣示在習知的錯誤修正碼記憶體模組中 的#資料訊號線的架構。圖3的錯誤修正碼記憶體模组係 為〆個單一横排(rank)的χ8錯誤修正碼記憶體模組，、立係 包含組成一個橫排(共有64個資料訊號)的八個χ8(也就是 129 卿_ 2位元輸人)記鐘獅’以及料儲存執行錯誤修正碼 的奇偶校驗碼位元的—個額外的χ8記憶體元件。該額 =Χ8記憶體it件係適用於使用χ8奇偶校驗碼位元的錯 〜正瑪功能，且總計為所有f料訊號的第8訊號。 :為資料訊號線包含作為具有點對點⑽加如⑽加, )4的奇偶校驗碼位元的訊號線，所以資料訊號線不 ^被記憶體元件的魅所影響。然而， ” T樹枝或樹狀結構。因此，除非記憶體模組具= 個數的記憶體元件’將很難為錢料訊號線達到 拓樸。 當訊號被傳送且被折回時，這種非資料訊號線的不對 稱結構’會更加惡化訊號的失真度，因此訊縣的逼直度 會?低。訊躲的逼真度降低對高軌龍而言了合 有嚴重的影響。 曰 請參考圖4所示，習知的錯誤修正碼記憶體模組包括 一個虛擬電容器（dummy capacitor)，以用來修正非資料訊 號^這種顿稱結構。請參相4所示，該虛擬電容器 係安衣在非讀訊號線的—端，面對其上安裝用來儲存奇 偶校驗碼位S的額外記憶體騎的—端。該虛擬電容器具 有與額外記憶體元件相似的負載。 —然而:，然虛擬電容器可修正不對稱結構，但虛擬電 合為也會增加非資料喊線的貞載。此外，當訊號線上的 負載已經相當高時，將無法使用虛擬電容器。

【發明内容】 W 12916^4, 有鑑於此，本發明提供一種記憶體模組，該吃情_模 組不僅可避免訊號線的不對稱結構，並且可增加額纪 憶體容量。 、、σ 根據本發明一方面，記憶體模組係包括—個第一组 (first set)及一個第二組(second set)。其中，該第一組係由 至少-個第-類型(fim type)的記憶體元件所組成，而該第 二組係由至少一個容量較第一類型為高的第二類型 (second type)的記憶體元件所組成。此外，該 1-個額外容量部分，係用來儲存記憶體模_一侧外 功能的資訊，而且該第—及第二組的—個剩餘容量部分， 係形成記憶體模組的一個橫排(rank)。 在本發明一實施例中，太 件的蛐個數係為傜齡Γ在及弟二組中的記憶體元 :U數係為偶數。在此例中 的記憶體元件的非資料+ j弟及弟一、、且中 舰㈣w Γ 錄具有T樹枝結構，其中在τ 樹枝結構的母-邊都具有相再/Τ隹 在本發明另—實施例中體凡件。 憶體元件都係配置在記憶村在弟—及第二組中的記 第二組的剩餘容量部分： :、、且白、一邊之上，且該第-及 右太恭ΒΒ Η ^曰形成—單一橫排。 在本杳明另一貫施例中， 元件係配置在記憶體模 ^-及弟二組中的記憶體 的剩餘容量部分會形成兩個2社’且該第—及第二組 一在本發明另一實施例 〃 ^ 兀件係配置在記憶體模弟一及第二組中的記憶體 的剩餘容量部分會形成—邊之上，且該第一及第二組 早一橫排。 129 聊_ 在本發明另一實施例中，該額外容量部分係僅由★亥第 二組所組成。或者，該額外容量部分係僅由該第一組所組 成。 在本發明另一實施例中，第二類型的記憶體元件的密 度與位元架構係為第一類型的記憶體元件的兩倍。

在本發明另一實施例中，第一類型的記憶體元件與第 一類型的記憶體元件具有相同的位址映射規則（a(j办ess mapping)。或者，記憶體模組包括一個存在偵測器(以脱价 detector)，用來儲存第一及第二類型的記憶體元件的不同 位址映射規則的相關資訊。 在本發明另一實施例中，在記憶體模組的第一邊上， 會配置一個先進記憶體緩衝元件(advanced mem〇iy buffer device) ’而且在面對該先進記憶體緩衝元件的記憶體模組 的第二邊上，不會配置任何記憶體元件。

^在本發明另一實施例中，在記憶體模組上，會配置一 個個別插入器(respective interp〇ser)，用來支持每一個第二 類型的記憶體元件。 當用額外容量部分來儲存錯誤修正碼原理所用的奇 外時，本發明可提供特殊優點。然而，當用額 气日m:日儲存5己體模組任何其他類型額外功能的資 载:’本發财可用終_資龍號線上多方向的負 目的、特徵和優點能更明顯 並配合所附圖式，做詳細說 為讓本發明之上述和其他 易懂’下文特舉較佳實施例， 10 129剛师 明如下。 【實施方式】 圖5係繪示根據本發明一第一實施例的一個錯誤修正 碼記憶體模組500。該記憶體模組5〇〇係為一單—橫'彳^ χ8 的錯誤修正碼記憶體模組，且其中一橫排具有64條資料訊 號線。 、 该錯决修正碼§己憶體模組5 00包括八個記憶體元件 5(Η、502、503、504、505、506、507、及 508。在八個記 憶體元件501到508之中，從501到507的七個記憶體元 件中的每一個記憶體元件都是密度為1χ〇倍)的χ8(亦即具 有八條輸入訊號線)記憶體元件，且剩餘的一個記憶體元件 508係為密度為2χ(2倍)的χΐ6(亦即具有16條輸入訊號線) 記憶體元件。因此，其中一記憶體元件5〇8的資料容量及 位元結構係為其他七個記憶體元件5〇1到5〇7的雨倍。 其中-記憶體元件508係用來當成—個χ8記憶體元 =以形成記憶體餘的—橫排，而且也被用來當成 2錯誤修正碼魏的相校驗純 8記 體元件。記龍元件的-第—部 正碼功能所需資訊的一個額外容 思脰7L件501至〇07與記憶體元件5〇8的 分包 舌形^記憶體模組5 0 0的-橫排的—剩餘容量部分。 八乂而，並非一定要將該χ 1 6記情择 杰 “咖記憶體元件當成兩_錢排的齡隱體元 件使用’而且亦可用記憶體元件501到507的其中之 儲存錯誤修正碼功能所用的奇偶校驗碼位元。 來 在圖5中，包含用於奇偶校驗碼位元訊號的資料 ^與非賁料訊號線的架構方式，係與習知記憶 ^ 似。拖t «V 。奴傷組相 i σ之’資料訊號線具有點對點(P2P)結構，且非資π 机號線具有多點式(multi-dmp)的Τ樹枝結構(如圖5貝料 黑線所示）。 中的粗 在圖5中，只有點對點的訊號線的個數，〜 ^線的個數會增加，且其相#容易容納在記 :。此外，隨著記憶體元件508的容量增加，相較=、、且 碼⑽體模組而言’不會再有其他記憶體元 : =正碼記憶體模組500之上。因此’這種方法不ς 、，里W加錯誤修正碼記憶體模組500的封裝尺寸，且二 料訊號線不會有不對稱負載產生。 貢 明，考圖5所示，非資料訊號線係形成在T樹枝結構 中丄且其係由位於中心的記憶體元件5〇4及5〇5之間^ — 出來。因此’四個記憶體元件係配置在非資料訊號 t枝點的左邊及右邊之上，藉此保持左右對稱，以確保 非資料訊號線的訊號逼真度。 二圖6係繪示一個根據本發明一第二實施例的錯誤修正 馬。己!^肢模組600。記憶體模組6〇〇係為一雙橫排（亦即具 有兩橫&排)錯誤修正碼記憶體模組，且其中每一橫排都具有 64 1W貝料汛唬線。錯誤修正碼記憶體模組包括從6〇ι 到608與從611到618的16個記憶體元件。 12 129 在從601到608與從611到618的16個記憶體元件 > «601到607與從611到617的14個記憶體元件中的 了 —個記憶體元件都是密度為1χ(1倍)的χ8記憶體元件， ^剩餘的兩個記憶體元件㈣及618係為密度為2χ(2倍) 二16 1己诫體元件。因此’每一個此兩記憶體元件608及 έ…的資料谷羞及位元結構係為每一個其他從6〇1到607 鲟從611到617的14個記憶體元件的兩倍。 其中，記憶體元件608係用來當成一個χ8記憶體元 =’、以形成記憶體模組600的一第一橫排，而且也被用來 虽成儲存錯誤修正碼功能所用的奇偶校驗碼位元的一個 砧^隱體元件。f己憶體元件6〇8白勺一部分係為用來健存執 行紅為修正碼功能所需資訊的一個額外容量部分。其他的 七個記憶體元件601到607與記憶體元件608的另一部分 =括形成圮憶體模組6〇〇的一第一橫排的一剩餘容量部 /記憶體元件018係用來當成一個x8記憶體元件， 體模組⑼〇的一第二橫排，而且也被用來當成儲 、曰决正碼功能所用的奇偶校驗碼位元的一個―己 ^兀件。記憶體元件618的一部分係為用來儲存執行錯ς ^正碼功能所需資訊的一個額外容量部分。其他的七 憶體元件611到617與記憶體元件618的另一部分包/5己 成記憶體模組600的一第二橫排的一剩餘容量部舌形 在本發明另—實施例中，該χ16位元記憶體元件 可§成兩個形成第一橫排的χ8記憶體元件使用，而且w 13 129lm,

60 7的其他x 8記憶體元件的其中之一亦可用來儲存 二》正碼功能所用的奇偶校驗碼位元。此 X —亦可田卡 到的其他Μ記憶體元件的其中 、：存錯誤修正碼功能所用的奇偶校驗碼：元。 碼記憶體模二選顺 中之一。 心面及月面上的弟-及第二橫排的其 碼記個根ί本發明—第三實施例的錯誤修正 錯誤修正碼記師模且係為一單一橫排的Χ4 線中其中一橫排具有64條資料訊號 到二二6 己憶體模組7〇0包括從7〇1到7〇8與從711 J 718的16個記憶體元件。 中，7〇8與從711到718的16個記憶體元件 到717的14個記憶體元件中的 豆兀都是始、度為lxU倍）的x4記憶體元件， ==記憶1件708及718係為密度為冲倍） 备X/己思脰兀件。因此，記憶體元件708及718的一部分 二=3#錯誤修正碼功能所用的奇偶校驗碼位元的 合，邛分。其他的記憶體元件701到707與從711 情件708及718的該些部分會包括形_ U體板組的―橫排勘的一剩餘容量部分。 中的ί 明《另：實施例中，錯誤修正碼記憶體模組7〇0 、X位兀記憶體元件708及718可當成四個形成 14 12916挑 »亥松排的x4 s己憶體元件使用。在此例中，從期到術 到717的其他x4記憶體元件的其中兩個記憶 月豆元件，可提供錯誤修正碼功能。 圖8係緣示-個根據本發明一第四實施例的錯誤修正 碼§己憶體，組_。記憶體模組謂係為雙橫排的Μ錯誤 = 己且其中-橫排具有64條資料訊號線。 曰块知碼記憶體模組8〇〇包括從801到808、811到818、 821到828、及831到838的32個記憶體元件。 在從謝到808、811到⑽、821到828、及831到 838的32個記憶體元件中，從8〇1到8〇7、8ιι到爪、奶 到827、及831到837的28個記憶體元件中的每-個記悻 體兀^都是密度為1X(1倍)的χ4記憶體元件，且剩餘的四 個記憶體兀件808、m、828及Mg係為密度為叫 的x8記憶體元件。因此’每一個剩餘的四個記憶體元件 、818、828及838的資料容量及位元結構係為每-個 其他從謝到8G7、811到奶、821到827、及83 的28個記憶體元件的兩倍。 每-個該些χ8位元記憶體元件_及818係各自用 -個x4記憶體兀件’形成記憶體模組_的 排 並且各自使用-個X4記憶體元件’來健存錯誤修正碼 所需的奇偶校驗碼位元。部分的記憶體元件親及818 2 形成-侧絲量部分魏行錯郷 ^ 的資訊。其他記憶體元件謝到807及811到8ΐ7 分的記憶體兀件808及818會包括形成記憶體模組_的 15 12916 氣 第—橫排的一個剩餘容量部分。 每一個該些X8位元記憶體 —個X4記憶體元件，形成記情體掇έ β 838係各自用 亚且各自使用—個χ4 、、、且800的一第二橫排， 所需的奇偶校驗碼位元。部八、二人储存錯誤修正碼功能 形成一個額外容量部分，以:的记憶體元件828及838會 的資訊。其他記憶體元件8^1，執行錯誤修正碼功能所需 分的記憶體元件828及838會3 827及83丨到837以及部 弟二橫排的一個剩餘容量部二乙括形成冗憶體模鈕800的 在本發明另一實施例中，兮 及818中的每一個位元記憶體^兩個位元記憶體元件808 元件使用，以形成第一橫排。^件都會當成兩個x4記憶體 到807及811到817中的兩個^例^ ’x4記憶體元件801 正碼功能。此外，在背面的兩個己匕體元件會提供錯誤修 中的每一個記憶體元件也會卷二8纪憶體元件828及838 用，以形成第二橫排。在此例^，、兩個X4>記憶體元件使 及831到837中的兩個χ4記怜邮糾心隐體元件821到827 能。 ^元件會提供錯誤修正碼功 在圖8中，一個橫排選摆 碼記憶體模組800的前面及背=㈢遠擇存取在錯誤修正 中之一。 上的第-及第二橫排的其 在上述貫施例中’當該種Ip #娜—/ 射規則時，如上述具不同資料容係用不同位址映 件共用非資料訊號線之方法，可的記憶體元 129 __ 或80Γ)本發^ 一貫施例中，在記憶體模組500、6〇〇、700、 則。在f的每—個記憶體元件，係具有相_位址映射規 兴例列中’共用相同的非資料訊號線並不會產生問題。 射颊目,ι: ’因為512MB的Xl6記憶體元件所用的位址映 的糸與256MB的X8記憶.體元件相同，所以將512MB 伊$代己匕版元件與256MB的砧記憶體元件用在相同的 1正碼記憶體模組中，並不會產生任何問題。

在本發明另一實施例中，第二類型記憶體元件的容量 γ構係為第-_記憶體元件的兩倍，且 的記憶體科係使用不同的位址映射規則。在此例 共用種不同類型的記憶體元件需要使用一種機構，以 ί 5121^1料訊號線。舉例而言，膽的—記憶體元件 的Χ_8錢體元件係使用不同的位址映射規則。 體映二本發明—實施例，使用不同記憶 老^ 心體件的錯誤修正碼記憶體模組_。請參

杜:所不錯為修正碼記憶體模組900會將與記憶體元 址映射規則相關的資料，儲存在-個存在债測器901 丨士 並列存在债測器(parallel-presence detect，PPD) 或二串列存在偵測為（serial_presence detect，SpD)，以確認 錯誤修正碼記憶體模組的結構是否正確。 #換言之，存在偵測器901會儲存確認錯誤修正碼記憶 ，模組900所需的資訊，並且將該資訊傳送至電腦中的記 ，體控制器。接下來，記憶體控制II會根據記憶體元件的 最大列位址(row address)個數，傳送與錯誤修正碼記憶體 17 1291^4 模組900的記憶體元件相關的資訊。具最大列位址個數的 其中一記憶體元件，會從記憶體控制器接收所有訊號，且 具較低列位址個數的記憶體元件只會接收較低個數的列位 址訊號。 此外，當傳送一個讀取/寫入命令時，記憶體控制器會 • 根據記憶體凡件的最大行位址(column address)個數，傳送 _資訊。具最大行位址錄的其中-記憶體元件，會從 記憶體控制器接收所有訊號，且具較低行位址個數的記憶 • 體元件只會接收較低個數的行位址訊號。 換口之，5己丨思體控制器會使用用來確認包含在錯誤修 正碼記憶體模組900中的記憶體元件所需的資訊，根據最 大行位址個數與最大列位址個數，輸入一命令訊號。因此， - 可輕易解決具有不同記憶體映射的記憶體元件之間公用非 資料訊號線的問題。 在具有先進記憶體緩衝器（advanced memory buffei>， AMB)的動態隨機存取記憶體(DRAM)中，AMB元件會安 • *在記憶體模_巾央，因此會佔用記憶體元件的空。 • AMB元件係安裝在記憶體模組的一個第一面(side)上，而 且其他記憶^件係安裝在記憶體模組面朝AMB元件另 -方的一個第二面上。’然而，因為AMB元件的祕_ 木構係與其他5己憶體元件不同，所以很難將記憶體元件安 裝在面朝AMB元件另一方的另一面上。 換口之應该將AMB元件的ball-out架構設計成可 符ό »己Li元件的ball_〇ut架構。因此，需要根據記憶體 18 129 m 元件的設計，更動AMB元件的設計。 在本發明的一個記憶體模組的實施例中，係使用一種 其容量及位元架構係為其他記憶體元件兩倍的記憶體元 件，而不需安裝面朝AMB元件另一方的記憶體元件。因 此，可輕易解決記憶體元件與AMB元件具有不同ball-out 設計的問題。 圖10A係繪示一個根據本發明一實施例的一個雙橫 排x8 AMB錯誤修正碼記憶體模組1000。共使用18個x8 記憶體元件，形成一個雙橫排x8 AMB錯誤修正碼記憶體 模組1000。其中包括作為正常功能使用的16個x8記憶體 元件，以及提供錯誤修正碼功能的兩個x8記憶體元件。 AMB錯誤修正碼記憶體模組1000係包括8個x8記憶體元 件1001到1008、位於正面的一個AMB緩衝器1030、以 及位於背面的10個x8記憶體元件1011到1020。 AMB元件1030係安裝在記憶體模組1000的正面， 且另兩個記憶體元件1015及1016係安裝在記憶體模組面 朝AMB元件1030另一方的背面上。因此，兩個記憶體元 件1015及1016的ball_out設計必須與AMB元件相似。 圖10B係繪示一個根據本發明另一實施例的一個雙 橫排x8 AMB錯誤修正碼記憶體模組1100。AMB錯誤修 正碼記憶體模組1100包括7個密度為lx的x8位元記憶體 元件1101到1107、一個密度為2x的xl6位元記憶體元件 1108、以及位於記憶體模組1100正面上的記憶體元件1104 及1105之間的一個AMB元件1130。AMB錯誤修正碼記 19 I2916〗14fi 憶體模組1100更加包括7個密度為lx的x8位元記憶體元 件1Π1到1117、以及一個位於記憶體模組n⑻背面密度 為2x的xl6位元記憶體元件1118。 一與圖1〇Α所示的AMB錯誤修正碼記憶體模組1〇〇〇 不同的是。，在朝AMB元件1〇3〇另一方的圖1〇B所示的 AMB錯誤修正碼記憶體模組11〇〇的背面上，並沒有安裝 。己脰元件因此，s己憶體元件的ball-out設計並不需與 AMB兀件1130相同。此外，AMB元件113〇的b心捕 設計也不需考量記憶體元件的ball-out設計。 請麥考圖10B所示，記憶體元件11〇8係當成一個χ8 件使用’以形成編錯誤修正碼記憶體模組 处的* —個橫排，以及用來儲存提供錯誤修正碼功 ㈣一個χ8記憶體元件。此外，記憶體 件係§成一個χ8記憶體元件使 錯誤修正碼記憶體模組1100背 "成 儲存提供錯郷正碼魏㈣排，以及用來 憶體元件。^力此的可偶权驗碼位元的-個χ8記 在本發明另一實施例中， ㈣記憶體元件制，以形成===可當成兩 組1100正面上的橫排。在此錯^正知憶體模 1107的其中之一會提供錯 χ屺fe體兀件11〇1到 錯誤修正碼記憶體模組成AMB 記憶體元件1111到1117的复 的杈排。在此例中，χδ /、之—會提供錯誤修正碼功 20 I291_pin

具有祕於其他記憶體元件容量綠元結構的 胆讀的體積’可能會大於其他記憶體元件。因此= =較大的記憶體元件可能紐絲在較小的記憶體元件^

圖11係緣示-個根據本發明一實施例， ==;圖尺=的=::的錯誤㈣ 的“上，裝7個二==== ，到m7,以及體積大於記憶體元件12_ ，密度為2X❺χ16位元記憶體元件12〇8。為製造這種錯 =修正碼㊉憶體肋，必須在錯誤修正碼記憶體模組上 裝xl6記憶體元件1208的部分，安裝一個與χ8記憶體 件1201到1207尺寸相同的插入器mop。

』接下來，可在插入器1209上，再安裝體積大於其他 纪憶體兀件1201到1207的X16記憶體元件12〇8。在此例 中，插入器1209係安裝在高於記憶體元件12〇1到12〇7 的位置γ因此，即使xl6記憶體元件12〇8的尺寸大於其他 1憶體兀件1201到1207，也可將其安裝在錯誤修正碼記 fe體杈組之上，而不需在錯誤修正碼記憶體模組上，佔用 較記憶體元件1201到1207還大的面積。 一其中，密度為其他記憶體元件12〇1到12〇7兩倍的χΐ6 位兀記憶體元件12〇8，可當成形成一橫排的一個xS記憶 月豆元件以及用來^供錯誤修正碼功能的一個以記憶體元 21 129 賴_ 件。在本發明另一實施例中，χ】6記 形成橫排的兩個χ8記憶體元件，且^件〗208可當成 到1207的其中之一，可提供錯誤修正X 5己，體元件1201 本發明可有效解決在錯誤修正砲。 所有記憶體巾，因記憶體元件她；模組與其他 線負载增加的問題。在本發明中，造成的訊號 饮度及位元架構的記憶體元件，以据夕個具較咼 用來儲存作為軸—橫排 ,體==卜容量部分， 所需的資訊。 匕。耻杈組的一額外功能 雖然本發明上述說明係針對如錯誤 外功能。然本發日月亦可適用於記憶體的=力-的額 的額外功能。針對這種額外 播士的/、他任何類型 罐避免增加封裝尺寸，避免b增力: :::記憶體模 S成訊號線非對稱結構，而有效心^ 當可做些許之更;L;不 把圍田視伽之巾請專利範圍所界定者鱗。 ’、 【圖式簡單說明】 圖1係繪示—個習知的錯誤修正碼記憶體模組及 習知的非錯誤修正碼記憶體模組的上視0。 產生的錯誤修正碼記憶體模組中所 22 1291 狐 圖3，繪示—個在習知的錯誤修正碼記憶體模組中的 不平衡非資料訊號線的方塊圖。 圖4係緣示—個在習知的錯誤修正碼記憶體模組中， 使用:虛擬電容H的平衡非資料訊號線的方塊圖。 一圖/係繪示—個根據本發明—第—實施例，具有 非貢料訊號綠的錯誤修正碼記憶體模組。 、 具有平衡 具有平衡 具有平衡 圖6係1會示—個根據本發明-第二實施例， 非資料訊號線的錯誤修正碼記憶體模乡且。 圖7係綠示—個根據本發明一第三實施例， 非貢料訊號線的錯誤修正碼記憶體模組。 圖8鱗示—個根據本發明-第四實施例， 非貢料訊錢的錯誤修正碼記憶體模組。 圖9係繪示一個根據本發明一者 體映射的記憶體元件的^£4 <貝1 ’，、有不同記憶 什的錯块修正碼記憶體模組。 ΒΠΟΑ係~示_個根據本發明 一 AMB元件對面的爷愔駚〜从l 川，、百女衣在 體牛的ΑΜΒ記憶體模組。 圖1〇Β係、'冒不—個根據本發明一實祐彳丨， 在- ΑΜΒ元件對面柄,_二' Λ &例’不具有安震 圄11俜絡干如 牛的ΑΜΒ記憶體模組。 圖11你、、日不一個根據 裴在其上的-較大_开：:4月’其中包括安 體模組。 k讀的插4的錯歸正碼記憶 在此所參考的奢圖並非以正確尺寸 說明之用。在以上各繪圖中 θ /、且係僅作為 結構和/或功能馳件。 料號補代表具相似 23 129喝 【主要元件符號說明】 100 :非錯誤修正碼記憶體模組 110 ·•錯誤修正碼記憶體模組 m:記憶體元件 500 :錯誤修正碼記憶體模組 501〜508 、 601〜608 、 611〜618 、 701〜708 、 711〜718 、 801〜808 、 811〜818 、 821〜828 、 831〜838 、 1001〜1008 、 1011 〜1020、1101 〜1108、1111 〜1118、1201 〜1208 :記憶體 元件 900 :錯誤修正碼記憶體模組 901 :存在偵測器 1000 :雙橫排x8 AMB錯誤修正碼記憶體模組 1030 : AMB緩衝器 1110 :雙橫排x8 AMB錯誤修正碼記憶體模組 1209 :插入器 24

Claims (1)

1291· 十、申請專利範圍·· 】·一種記憶體模組，包括·· 一第一組記憶體元件，其係由至 元件所組成；以及 ^ ^ -第二組記憶體元件，其係 體元件為高的至少— Ml & 弟㈣5己仏 甘=⑽主夕第―類型記憶體s件所組成； 八=^亥第—及該第二組記髓元件的—額外容量部 刀’Πΐ儲存該記憶體模組的一額外功能所需的資訊； 八亥弟一及該第二組記憶體元件的-剰餘容量部 刀，會形成該記憶體模組的一橫排。 2一如申請專利範圍第i項所述之記憶體模組，其中在 1 一及該第二組記憶體元件中的該些記憶體 個數係為一偶數。 ^ 、，心 ^如^料利翻第2項所狀記憶雜組，其中連 =該第-及該第二組記憶體元件的一非資料訊號線，星 ，一種Τ樹枝結構，且該τ樹枝結構的每一邊具有相個 數的記憶體元件。 ^ 4·如申請專利範圍第1項所述之記憶體模組，其中該 f一及該第二組記憶體元件，係全配置在該記憶體模組= 面之上，且该弟一及該第二組記憶體元件的該剩餘容旦 部分，會形成一單一橫排。 ’、里 ^ 5·如申請專利範圍第1項所述之記憶體模組，其中該 第及5亥第二組記憶體元件，係全配置在該記憶體模組的 兩面之上，且該第一及該第二組記憶體元件的該剩餘容量 25 I29im, 部分，會形成一雙橫排。 第專利範圍第1項所述之記憶體模組，其中該 兩面之Ϊ第^記憶體砂，係全配置在該記憶體模組^ 部分，會形;!二：第二組記憶體元件的該軸 額外ί 1請專職圍第1销狀記憶雜組，其中該 頟外”部分健由該第二組記憶體元件提供。 wtt申請專利範圍帛1項所述之記憶體模組，其中該 名、谷！部分係僅由該第一組記憶體元件提供。 …一 9·如中凊專利範圍第1項所述之記憶體模組，其中該 ^類型記憶體元件的密度係為該第—麵記憶體元件的 兩倍。 # 10·如申請專利範圍第9項所述之記憶麵組，其中該 =-類型記憶體元件的位元架構係為該第—類型記憶 件的兩倍。 Μ 11·如申請專利範圍帛J項所狀記憶體模組，其中該 弟-類型記憶體元件與該第二_的記憶體元件具有相同 的位址映射規則。 12·如申请專利範圍第丨項所述之記憶體模組，更加包 括： —-存在偵測ϋ，用來儲存與該第_及該第二組記憶體 元件的該些不同位址映射規則相關的資訊。 13·如申請專利範圍第！項所述之記憶體模組，更加包 括： 26 I291^44fi 一先進記憶體緩衝器（AMB)元件，其係配置在該記憶 體模組的一第一面上，且在面對該先進記憶體緩衝器元件 另一面的該記憶體模組的一第二面上，並未配置任何記憶 體元件。 14. 如申請專利範圍第1項所述之記憶體模組’更加包 才舌· 一插入器，其係配置在該記憶體模組上，用來支撐每 一該第二類型記憶體模組。 15. 如申請專利範圍第1項所述之記憶體模組，其中該 額外容量部分係用來儲存執行一錯誤修正碼(ECC)原理所 需的多數個奇偶校驗碼位元。 16. —種記憶體模組，包括： 一第一組記憶體元件，其係由至少一第一類型記憶體 元件所組成； 一第二組記憶體元件，其係由至少一第二類型記憶體 元件所組成； 其中，該第一及該第二組記憶體元件的一額外容量部 分，係用來儲存該記憶體模組的一額外功能所需的資訊； 以及 在該第一及該第二組記憶體元件中連接到一非資料訊 號線的該些記憶體元件的總個數為偶數。 17. 如申請專利範圍第16項所述之記憶體模組，其中 連接到該第一及該第二組記憶體元件的該非資料訊號線， 具有一種T樹枝結構，且該T樹枝結構的每一邊具有相同 27 129 聊_ 個數的記憶體元件。 18. 如申請專利範圍第16項所述之記憶體模組，其中 該額外容量部分係用來儲存執行一錯誤修正碼(E C C)原理 所需的多數個奇偶校驗碼位元。 19. 一種記憶體模組，包括： 一第一組記憶體元件，其係由至少一第一類型記憶體 元件所組成； 一第二組記憶體元件，其係由容量較該第一類型記憶 體元件為高的至少一第二類型記憶體元件所組成；以及 一先進記憶體緩衝器（AMB)元件，其係配置在該記憶 體模組的一第一面上，且在面對該先進記憶體緩衝器元件 另一面的該記憶體模組的一第二面上，並未配置該第一及 該第二組記憶體元件中的任何記憶體元件。 28 12916^ 七、 指定代表圖： (一） 本案指定代表圖為：圖（5)。 (二) 本代表圖之元件符號簡單說明： 500 :錯誤修正碼記憶體模組 501〜508 :記憶體元件 八、 本案若有化學式時，請揭示最能顯示發明特徵 的化學式： 無