JP2010263211A - 積層メモリ素子 - Google Patents

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Abstract

【課題】高集積化が容易な積層メモリ素子を提供する。
【解決手段】本願発明の積層メモリ素子は、基板と、基板上に互いに積層された、少なくとも1層のメモリ層をそれぞれ含む複数のメモリグループと、該複数のメモリグループのうち、複数の隣接した2つのメモリグループ間に介在する複数のXデコーダ層と、前記複数の隣接した2つのメモリグループ間に、複数のXデコーダ層と交互に介在される複数のYデコーダ層と、を具備する積層メモリ素子である。
【選択図】図1

Description

本発明は、半導体素子に係り、特に多層構造で積層されたメモリ素子に関する。
半導体製品は、その体積がだんだん小さくなりつつも、高容量のデータ処理を要求している。したがって、このような半導体製品に使われる不揮発性メモリ素子の集積度を高める必要がある。このような点で、メモリ層を三次元に積層させて形成した多層構造のメモリ素子が考慮されている。
しかし、多層構造のメモリ素子の動作を支援するための回路の配置が容易ではなく、集積度上昇に限界がある。
よって、本発明がなそうとする技術的課題は、高集積化が容易な積層メモリ素子を提供するところにある。
しかし、前述の本発明の技術的課題は、例示的に提示されたものであって、本発明がそれらに限定されるものではない。
前記課題を解決するための本発明の一実施形態による積層メモリ素子は、基板と、前記基板上に互いに積層された、少なくとも1層のメモリ層をそれぞれ含む複数のメモリグループと、前記複数のメモリグループのうち、複数の隣接した2つのメモリグループ間で、1層をおいて少なくとも1層ずつ介在する複数のXデコーダ層と、前記複数の隣接した2つのメモリグループ間で、1層をおいて少なくとも1層ずつ、前記複数のXデコーダ層と交互に介在する複数のYデコーダ層と、を含む。
一部実施形態で、各Xデコーダ層及び各Yデコーダ層間には、前記複数のメモリグループのうち、少なくとも1つのメモリグループが介在しうる。
一部実施形態で、前記複数のメモリグループは、同数のメモリ層をそれぞれ含むことができる。
一部実施形態で、前記複数のXデコーダ層と前記複数のYデコーダ層は、前記複数の隣接した2つのメモリグループ間で、1層ずつ交互に配されうる。各Xデコーダ層は、前記複数の隣接した2つのメモリグループのうち、当該Xデコーダ層の上下に隣接して配された2つのメモリグループに結合されうる。各Yデコーダ層は、前記複数の隣接した2つのメモリグループのうち、当該Yデコーダ層の上下に隣接して配された2つのメモリグループに結合されうる。
一部実施形態で、前記複数のYデコーダ層は、前記複数のXデコーダ層と交互に一対ずつ配された複数の対EI第1Yデコーダ層及び第2Yデコーダ層を含み、各対の第1Yデコーダ層及び第2Yデコーダ層は、互いに隣接して積層され、前記複数のXデコーダ層は、前記複数の隣接した2つのメモリグループ間で、1層をおいて1層ずつ介在しうる。各対の第1Yデコーダ層及び第2Yデコーダ層は、前記複数の隣接した2つのメモリグループのうち、当該2つのメモリグループにそれぞれ結合されうる。各Xデコーダ層は、前記複数の隣接した2つのメモリグループのうち、当該Xデコーダ層の上下に配された隣接した2つのメモリグループに結合されうる。
一部実施形態で、前記複数のXデコーダ層は、前記複数のYデコーダ層と交互に一対ずつ配された複数対の第1Xデコーダ層及び第2Xデコーダ層を含み、各対の第1Xデコーダ層及び第2Xデコーダ層は、互いに隣接して積層され、前記複数のYデコーダ層は、前記複数の隣接した2つのメモリグループ間で、1層をおいて1層ずつ介在しうる。各対の第1Xデコーダ層及び第2Xデコーダ層は、前記複数の隣接した2つのメモリグループのうち、当該2つのメモリグループにそれぞれ結合されうる。各Yデコーダ層は、前記複数の隣接した2つのメモリグループのうち、当該Yデコーダ層の上下に配された隣接した2つのメモリグループに結合されうる。
一部実施形態で、各Xデコーダ層は、各メモリグループに含まれたメモリ層の個数と同じ個数のXデコーダ対を含み、各Yデコーダ層は、各メモリグループに含まれたメモリ層の個数と同じ個数のYデコーダ対を含むことができる。各メモリ層に含まれたメモリセルは、第1グループ及び第2グループに分類され、各Xデコーダ対に含まれたXデコーダは、対応するメモリ層の前記第1グループ及び第2グループにそれぞれ連結され、各Yデコーダ対に含まれたYデコーダは、対応するメモリ層の前記第1グループ及び第2グループにそれぞれ連結されうる。
一部実施形態で、各Xデコーダ層は、各メモリグループに含まれたメモリ層の個数と同じ個数のXデコーダを含み、各Yデコーダ層は、各メモリグループに含まれたメモリ層の個数と同じ個数のYデコーダを含むことができる。
また、前記課題を解決するための本発明の他の実施形態による積層メモリ素子は、基板上に配列された複数の積層メモリブロックを含み、各積層メモリブロックは、前記基板上に互いに積層され、少なくとも1層のメモリ層をそれぞれ含む複数のメモリグループと、前記複数のメモリグループ内で、一つおいて一つずつ介在された複数のXデコーダアレイと、前記複数のメモリグループ内で、一つおいて一つずつ前記複数のXデコーダアレイと交互に介在された複数のYデコーダアレイとを含む。
一部実施形態で、各積層メモリブロックの前記複数のXデコーダアレイは、当該積層メモリブロックと隣接した積層メモリブロックの前記複数のYデコーダアレイと同一レベルに配されうる。
一部実施形態で、各メモリグループは、少なくとも1本のワードラインに共通して結合され、各積層メモリブロックの各Xデコーダアレイは、前記少なくとも1本のワードラインに結合された少なくとも1つのXデコーダを含むことができる。
一部実施形態で、各メモリグループは、少なくとも1対のワードラインに結合され、各積層メモリブロックの各Xデコーダアレイは、前記少なくとも1対のワードラインに結合された少なくとも1対のXデコーダを含むことができる。
一部実施形態で、各Xデコーダアレイは、各メモリグループに含まれたメモリ層の個数の半分に該当する個数のXデコーダ対を含み、各Xデコーダ対は、少なくとも2層のメモリ層に共通に連結され、各Yデコーダアレイは、各メモリグループに含まれたメモリ層の個数の半分に該当する個数のYデコーダ対を含み、各Yデコーダ対は、少なくとも2層のメモリ層に共通に連結されうる。各メモリ層に含まれたメモリセルは、第1グループ及び第2グループに分類され、各Xデコーダ対に含まれたXデコーダは、対応するメモリ層の前記第1グループ及び第2グループにそれぞれ連結され、各Yデコーダ対に含まれたYデコーダは、対応するメモリ層の前記第1グループ及び第2グループにそれぞれ連結されうる。
一部実施形態で、各Xデコーダアレイは、各メモリグループに含まれたメモリ層の個数の半分に該当する個数のXデコーダを含み、各Xデコーダは、少なくとも2層のメモリ層に共通に連結され、各Yデコーダアレイは、各メモリグループに含まれたメモリ層の個数の半分に該当する個数のYデコーダを含み、各Yデコーダは、少なくとも2層のメモリ層に共通に連結されうる。
また、前記課題を解決するための本発明の他の実施形態による積層メモリ素子は、基板と、1層またはそれ以上のメモリ層をそれぞれ含み、前記基板上に積層された複数のメモリグループと、前記複数のメモリグループ内の1層またはそれ以上のデコーダ層を含み、前記1層またはそれ以上のデコーダ層は、少なくとも1つのXデコーダを含むXデコーダアレイと、少なくとも1つのYデコーダを含むYデコーダアレイと、を含み、各デコーダ層内の前記Xデコーダアレイ及び前記Yデコーダアレイは、格子状に配されうる。
一部実施形態で、前記Xデコーダアレイは、複数のXデコーダを含み、前記Yデコーダアレイは、複数のYデコーダを含むことができる。前記複数のXデコーダ及び前記複数のYデコーダは、交互に配列されうる。
一部実施形態で、前記1層またはそれ以上のデコーダ層は、前記複数のメモリグループ内の複数のデコーダ層を含むことができる。前記複数のデコーダ層のうち、隣接したメモリグループ内の1対のデコーダ層は、互いに相反した構造のデコーダ配置を有することができる。前記複数のデコーダ層は、互いに相反した二種のデコーダ配置を交互に有することができる。
一部実施形態で、各メモリ層は、記録媒体として可変抵抗体を利用できる。
本発明の実施形態による積層メモリ素子によれば、XデコーダとYデコーダとが互いに異なる層に互いに離隔されるように積層されうる。従って、XデコーダとYデコーダとが1層に共に配される必要がないために、各層のXデコーダまたはYデコーダが占める面積を大きく縮めることができる。かようなデコーダ配置を利用すれば、メモリ層の積層数に対する制限が減り、積層メモリ素子の集積度が高まりうる。
また、本発明の実施形態による積層メモリ素子によれば、複数のメモリブロックの同一レベルで、XデコーダアレイとYデコーダアレイとが格子状に配されうる。従って、メモリ層は、当該メモリブロックのXデコーダアレイまたはYデコーダアレイだけではなく、隣接するメモリブロックの同一レベルのXデコーダアレイまたはYデコーダアレイに連結されうる。かようなデコーダ配置を利用すれば、XデコーダまたはYデコーダと、メモリ層との連結ラインの長さを縮めることができる。
また、本発明の実施形態による積層メモリ素子によれば、各メモリ層に含まれたメモリセルを少なくとも2つのグループに分類し、各メモリ層に対応する複数のXデコーダ対または複数のYデコーダ対を含むことができる。従って、各XデコーダまたはYデコーダでデコーディングするメモリセルの個数が減るので、各XデコーダまたはYデコーダの複雑度を低下させることができるため、その具現を簡単にできる。
本発明の一実施形態による積層メモリ素子を示す断面図である。 図1の積層メモリ素子に含まれたXデコーダ層のXデコーダアレイの一例を示す概略図である。 図1の積層メモリ素子に含まれたYデコーダ層のYデコーダアレイの一例を示す概略図である。 図1の積層メモリ素子で、メモリ層、Xデコーダアレイ及びYデコーダアレイの連結を示す概略図である。 本発明の他の実施形態による積層メモリ素子を示す断面図である。 本発明のさらに他の実施形態による積層メモリ素子を示す断面図である。 本発明のさらに他の実施形態による積層メモリ素子を示す断面図である。 本発明の一実施形態による積層メモリ素子を示す平面図である。 図8の積層メモリ素子のA−A’線に沿って切り取った断面図の一例である。 図8の積層メモリ素子のB−B’線に沿って切り取った断面図の一例である。 図8の積層メモリ素子のA−A’線に沿って切り取った断面図の他の例である。 図8の積層メモリ素子のB−B’線に沿って切り取った断面図の他の例である。 本発明の他の実施形態による積層メモリ素子を示す平面図である。 図13の積層メモリ素子のC−C’線に沿って切り取った断面図の一例である。 図13の積層メモリ素子のD−D’線に沿って切り取った断面図の一例である。 図13の積層メモリ素子のC−C’線に沿って切り取った断面図の他の例である。 図13の積層メモリ素子のD−D’線に沿って切り取った断面図の他の例である。 本発明の一部実施形態による積層メモリ素子で、メモリ層とXデコーダアレイとの物理的な連結を示す概略的な断面図である。 本発明の他の実施形態による積層メモリ素子で、メモリ層とXデコーダアレイとの物理的な連結を示す概略的な断面図である。 本発明の他の実施形態による積層メモリ素子で、メモリ層とXデコーダアレイとの物理的な連結を示す概略的な断面図である。 本発明のさらに他の実施形態による積層メモリ素子で、メモリ層とXデコーダアレイとの物理的な連結を示す概略的な断面図である。 本発明の一実施形態によるメモリカードを示す概略図である。 本発明の一実施形態による電子システムを示すブロック図である。
以下、添付した図面を参照しつつ、本発明による望ましい実施形態を介して、本発明の原理について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されうる。図面での構成要素は、説明の便宜のために、その大きさが誇張されうる。
図1は、本発明の一実施形態による積層メモリ素子を示す断面図である。
図1を参照すれば、積層メモリ素子1は、基板110、複数のメモリ層120、複数のXデコーダ層131,132及び複数のYデコーダ層141,142,143を含むことができる。図1では、図解の便宜上、2層のXデコーダ層131,132と3層のYデコーダ141,142,143とを図示したが、積層メモリ素子1は、さらに多数のXデコーダ層及びYデコーダ層を含むことができる。以下、積層メモリ素子1に含まれたそれぞれの構成要素について詳述する。
基板110上に、複数のメモリ層120が積層されうる。例えば、基板110は、半導体ウェーハを含むことができる。かようなメモリ層120の積層構造は、メモリ素子の集積度を高め、かつその容量を増やすのに効果的である。各メモリ層120は、マトリックス状に配列されたメモリセルアレイ(図示せず)を含むことができる。積層メモリ素子1に含まれるメモリ層120の数は、メモリ容量によって適切に選択され、この実施形態を制限するものではない。メモリ層120は、多様な形態のメモリ、例えば、DRAM(dynamic random access memory)、SRAM(static random access memory)、フラッシュメモリ(flash memory)、PRAM(phase change random access memory)、ReRAM(resistive random access memory)、FeRAM(ferroelectric random access memory)またはMRAM(magnetoresistive random access memory)によって構成されうる。
複数のメモリ層120は、複数のメモリグループMG1,MG2,MG3,MG4にグループ化され、各メモリグループMG1,MG2,MG3,MG4は、同数のメモリ層120を含むことができる。本実施形態で、各メモリグループMG1,MG2,MG3,MG4は、4個のメモリ層120を含むが、かような各メモリグループMG1,MG2,MG3,MG4に含まれたメモリ層120の数は、例示的に図示されており、本実施形態の範囲を制限するものではない。本実施形態の変形例で、メモリグループは、互いに異なる数のメモリ層120を含むこともできる。
複数のメモリグループMG1,MG2,MG3,MG4間には、Xデコーダ層とYデコーダ層とが交互に配されうる。具体的には、積層メモリ素子1で、Yデコーダ層141、メモリグループMG1、Xデコーダ層131、メモリグループMG2、Yデコーダ層142、メモリグループMG3、Xデコーダ層132、メモリグループMG4及びYデコーダ層143が、基板110上に順次に積層される。このとき、Xデコーダ層131、及びXデコーダ層131を中心に上下に配されたメモリグループMG1,MG2は、第1基本積層構造10とし、Yデコーダ層142、及びYデコーダ層142を中心に上下に配されたメモリグループMG2,MG3は、第2基本積層構造20とする。以下、第1基本積層構造10及び第2基本積層構造20について詳述する。
まず、積層メモリ素子1は、基板110上に積層される複数の第1基本積層構造10を含み、複数の第1基本積層構造10間には、複数のYデコーダ層141,142,143が介在される。第1基本積層構造10でXデコーダ層131は、その上部に隣接して積層されたメモリグループMG2のメモリ層120と、第1前面(front)連結ライン135F’及び第1背面(back)連結ライン135B’を介して連結され、その下部に隣接して積層されたメモリグループMG1のメモリ層120と、第2前面連結ライン135F”及び第2背面連結ライン135B”を介して連結されうる。具体的には、第1前面連結ライン135F’及び第2前面連結ライン135F”と第1背面連結ライン135B’及び第2背面連結ライン135B”は、各メモリ層120にそれぞれ連結されたXデコーダ用配線(図示せず)に連結されうるが、ここで、Xデコーダ用配線は、ワードラインでありうる。
これにより、Xデコーダ層131は、メモリグループMG1,MG2のメモリ層120と電気的に信号を送受信することができる。例えば、Xデコーダ層131は、各メモリ層に含まれたメモリセルについてのX軸アドレス情報をデコーディングしてメモリ層120に伝達できる。Xデコーダ層131は、基板110上のXバッファまたはXドライバ(図示せず)に電気的にさらに連結されうる。
ここで、実線矢印で表示された第1前面連結ライン135F’及び第2前面連結ライン135F”は、Xデコーダ層131とメモリ層120との前面に配されて、図面の紙面を貫通する方向への連結関係を指示できる。一方、点線矢印で表示された第1背面連結ライン135B’及び第2背面連結ライン135B”は、Xデコーダ層131とメモリ層120との背面に配され、図面の紙面を貫通する方向への連結関係を指示できる。従って、図1の断面方向では、第1背面連結ライン135B’及び第2背面連結ライン135B”は、見えないので、点線矢印で図示した。図2は、図1の積層メモリ素子に含まれたXデコーダ層のXデコーダアレイの一例を示す概略図である。
図1及び図2を参照すれば、Xデコーダ層131は、少なくとも1つのXデコーダアレイ131Aを含むことができ、Xデコーダアレイ131Aは、複数のXデコーダ1311,1312,1311’,1312’を含むことができる。図2には、便宜上、4個のXデコーダ1311,1312,1311’,1312’が図示されているが、Xデコーダアレイ131Aは、さらに多数のXデコーダを含むことができる。
各メモリ層120に含まれたメモリセルは、2つのグループに分類されうるが、例えば、各メモリ層120に含まれたメモリセルのうち、奇数番目のメモリセルを第1グループに、偶数番目のメモリセルを第2グループに分類しうる。しかし、これは一例に過ぎず、各メモリ層120に含まれたメモリセルは、他の方式で分類されうる。このように、2つのグループに分類されたメモリセルについてのX軸アドレス情報のデコーディングのために、Xデコーダアレイ131Aは、各メモリグループに含まれたメモリ層120のそれぞれに対応する複数のXデコーダ対を含むことができる。従って、Xデコーダアレイ131Aは、各メモリグループに含まれたメモリ層120の個数の2倍のXデコーダを含むことができる。
本実施形態で、各メモリグループMG1,MG2,MG3,MG4は、4層のメモリ層120を含むので、Xデコーダアレイ131Aは、4個のXデコーダ対、換言すれば、8個のXデコーダを含むことができる。具体的には、Xデコーダアレイ131Aに含まれた2つの第1Xデコーダ1311,1311’は、第1Xデコーダ対をなし、2つの第2Xデコーダ1312,1312’は、第2Xデコーダ対をなすことができる。以下、各対のXデコーダとメモリ層120との連結関係について詳述する。
第1Xデコーダ1311,1311’は、Xデコーダ層131の上部に最も隣接して位置するメモリ層120と、下部に最も隣接して位置するメモリ層120とに共通に連結されうる。ここで、第1Xデコーダ1311は、第1前面連結ライン135F’を介して、Xデコーダ層131の上部に最も隣接して位置するメモリ層120の第1グループに連結され、第2前面連結ライン135F”を介して、Xデコーダ層131の下部に最も隣接して位置するメモリ層120の第1グループに連結されうる。また、第1Xデコーダ1311’は、第1背面連結ライン135B’を介して、Xデコーダ層131の上部に最も隣接して位置するメモリ層120の第2グループに連結され、第2背面連結ライン135B”を介して、Xデコーダ層131の下部に最も隣接して位置するメモリ層120の第2グループに連結されうる。
同様に、第2Xデコーダ1312,1312’は、Xデコーダ層131の上部から二番目に隣接して位置するメモリ層120と、下部から二番目に隣接して位置するメモリ層120とに共通に連結されうる。ここで、第2Xデコーダ1311は、第1前面連結ライン135F’を介して、Xデコーダ層131の上部から二番目に隣接して位置するメモリ層120の第1グループに連結され、第2前面連結ライン135F”を介して、Xデコーダ層131の下部から二番目に隣接して位置するメモリ層120の第1グループに連結されうる。また、第2Xデコーダ1312’は、第1背面連結ライン135B’を介して、Xデコーダ層131の上部から二番目に隣接して位置するメモリ層120の第2グループに連結され、第2背面連結ライン135B”を介して、Xデコーダ層131の下部から二番目に隣接して位置するメモリ層120の第2グループに連結されうる。
本実施形態によれば、メモリ層120に含まれたメモリセルを2つのグループに分類し、1対のXデコーダが、Xデコーダ層131の上下部に対称的に位置するメモリ層120に共通に連結される。このとき、1対のXデコーダのうち一つは、対応するメモリ層120の第1グループに連結され、他の一つは、対応するメモリ層120の第2グループに連結されうる。これにより、Xデコーダ層131でデコーディングするメモリセルの個数が減ることになるので、Xデコーダ層131の複雑度を低下させることができるので、その具現も簡単にできる。
再び図1を参照すれば、積層メモリ素子1は、基板110上に積層される複数の第2基本積層構造20を含み、複数の第2基本積層構造20間には、複数のXデコーダ層131,132が介在される。第2基本積層構造20でYデコーダ層142は、その上部に隣接して積層されたメモリグループMG3のメモリ層120に、第1左側(left)連結ライン145L’及び第1右側(right)連結ライン145R’を介して連結され、その下部に隣接して積層されたメモリグループMG2に含まれたメモリ層120に、第2左側連結ライン145L”及び第2右側連結ライン145R”を介して連結されうる。具体的には、第1左側連結ライン145L’及び第2左側連結ライン145L”と第1右側連結ライン145R’及び第2右側連結ライン145R”は、各メモリ層120に連結されたYデコーダ用配線(図示せず)に連結されうるが、ここで、Yデコーダ用配線は、ビットラインでありうる。
これにより、Yデコーダ層142は、メモリグループMG2,MG3のメモリ層120と電気的に信号を送受信することができる。例えば、Yデコーダ層142は、各メモリ層に含まれたメモリセルについてのY軸アドレス情報をデコーディングしてメモリ層120に伝達できる。Yデコーダ層142は、基板110上のYバッファまたはYドライバ(図示せず)に電気的にさらに連結されうる。
ここで、実線で表示された第1左側連結ライン145L’及び第2左側連結ライン145L”並びに第1右側連結ライン145R’及び第2右側連結ライン145R”は、図面の紙面と平行した方向への連結関係を指示できる。従って、実線矢印で表示された第1前面連結ライン135F’及び第2前面連結ライン135F”並びに点線矢印で表示された第1背面連結ライン135B’及び第2背面連結ライン135B”は、実線で表示された第1左側連結ライン145L’及び第2左側連結ライン145L”並びに第1右側連結ライン145R’及び第2右側連結ライン145R”と互いに交差する方向の連結関係を表示できる。
図3は、図1の積層メモリ素子に含まれたYデコーダ層のYデコーダアレイの一例を示す概略図である。
図1及び図3を参照すれば、Yデコーダ層142は、少なくとも1つのYデコーダアレイ142Aを含むことができ、Yデコーダアレイ142Aは、複数のYデコーダ1421,1422,1421’,1422’を含むことができる。図3には、便宜上、4個のYデコーダ1421,1422,1421’,1422’が図示されているが、Yデコーダアレイ142Aは、さらに多数のYデコーダを含むことができる。
各メモリ層120に含まれたメモリセルは、2つのグループに分類できるが、例えば、各メモリ層120に含まれたメモリセルのうち、奇数番目のメモリセルを第1グループに、偶数番目のメモリセルを第2グループに分類しうる。しかし、これは一例に過ぎず、各メモリ層120に含まれたメモリセルは、他の方式で分類されうる。このように、2つのグループに分類されたメモリセルについてのY軸アドレス情報のデコーディングのために、Yデコーダアレイ142Aは、各メモリグループに含まれたメモリ層120のそれぞれに対応する複数のYデコーダ対を含むことができる。従って、Yデコーダアレイ142Aは、各メモリグループに含まれたメモリ層120の個数の2倍のYデコーダを含むことができる。
本実施形態で、各メモリグループMG1,MG2,MG3,MG4は、4層のメモリ層120を含むので、Yデコーダアレイ142Aは、4個のYデコーダ対、換言すれば、8個のYデコーダを含むことができる。具体的には、Yデコーダアレイ142Aに含まれた2つの第1Yデコーダ1421,1421’は第1Yデコーダ対をなし、2つの第2Yデコーダ1422,1422’は、第2Yデコーダ対をなすことができる。以下、各対のYデコーダとメモリ層120との連結関係について詳述する。
第1Yデコーダ1421,1421’は、Yデコーダ層142の上部に最も隣接して位置するメモリ層120と、下部に最も隣接して位置するメモリ層120とに共通に連結されうる。ここで、第1Yデコーダ1421は、第1左側連結ライン145L’を介して、Yデコーダ層142の上部に最も隣接して位置するメモリ層120の第1グループに連結され、第2左側連結ライン145L”を介して、Yデコーダ層142の下部に最も隣接して位置するメモリ層120の第1グループに連結されうる。また、第1Yデコーダ1421’は、第1右側連結ライン145R’を介して、Yデコーダ層142の上部に最も隣接して位置するメモリ層120の第2グループに連結され、第2右側連結ライン145R”を介して、Yデコーダ層142の下部に最も隣接して位置するメモリ層120の第2グループに連結されうる。
同様に、第2Yデコーダ1422,1422’は、Yデコーダ層142の上部から二番目に隣接して位置するメモリ層120と、下部から二番目に隣接して位置するメモリ層120とに共通に連結されうる。ここで、第2Yデコーダ1422は、第1左側連結ライン145L’を介して、Yデコーダ層142の上部から二番目に隣接して位置するメモリ層120の第1グループに連結され、第2左側連結ライン145L”を介して、Yデコーダ層142の下部から二番目に隣接して位置するメモリ層120の第1グループに連結されうる。また、第2Yデコーダ1422’は第1右側連結ライン145R’を介して、Yデコーダ層142の上部から二番目に隣接して位置するメモリ層120の第2グループに連結され、第2右側連結ライン145R”を介して、Yデコーダ層142の下部から二番目に隣接して位置するメモリ層120の第2グループに連結されうる。
本実施形態によれば、メモリ層120に含まれたメモリセルを2つのグループに分類し、1対のYデコーダが、Yデコーダ層142の上下部に対称的に位置するメモリ層120に共通に連結される。このとき、1対のYデコーダのうち一つは、対応するメモリ層120の第1グループに連結され、他の一つは、対応するメモリ層120の第2グループに連結されうる。これにより、Yデコーダ層142でデコーディングするメモリセルの個数が減ることになるので、Yデコーダ層142の複雑度を低下させることができるので、その具現も簡単にできる。
図4は、図1の積層メモリ素子で、メモリ層、Xデコーダアレイ及びYデコーダアレイの連結を示す概略図である。
図1及び図4を参照すれば、下層メモリ層120a及び上層メモリ層120bは、セルアレイをそれぞれ有することができる。下層メモリ層120a及び上層メモリ層120b間のYデコーダアレイ142Aは、下層メモリ層120a及び上層メモリ層120bに共通して連結されうる。例えば、下層メモリ層120a及び上層メモリ層120bの選択ビットラインBLは、Yデコーダアレイ142Aのデコーディング・トランジスタTdに連結されうる。
下層メモリ層120a下の下層Xデコーダアレイ131Aは、下層メモリ層120aの選択ワードラインWLに連結されうる。上層メモリ層120b上の上層Xデコーダアレイ132Aは、上層メモリ層120bの選択ワードラインWLに連結されうる。
図5は、本発明の他の実施形態による積層メモリ素子を示す断面図である。
図5を参照すれば、積層メモリ素子1’は、基板110、複数のメモリ層120、複数のXデコーダ層131,132及び/または複数対の第1Yデコーダ層141a,142a,143a)及び/または第2Yデコーダ層141b,142b,143bを含む。この実施形態の積層メモリ素子1’は、図1ないし図4の積層メモリ素子1で、一部構成を変形したものであり、従って、重複する説明は省略する。
複数のメモリグループMG1,MG2,MG3,MG4間には、Xデコーダ層と1対の第1Yデコーダ層及び第2Yデコーダ層とが互いに入れ違いながら配されうる。具体的には、積層メモリ素子1’で、1対の第1Yデコーダ層141a及び第2Yデコーダ層141b、メモリグループMG1、Xデコーダ層131、メモリグループMG2、1対の第1Yデコーダ層142a及び第2Yデコーダ層142b、メモリグループMG3、Xデコーダ層132、メモリグループMG4、及び/または1対の第1Yデコーダ層143a及び第2Yデコーダ層143bが、基板110上に順次に積層される。このとき、Xデコーダ層131及びXデコーダ層131を中心に上下に配されたメモリグループMG1,MG2は、第1基本積層構造10とし、Yデコーダ層対142a,142b、及びYデコーダ層対142a,142bを中心に上下に配されたメモリグループMG2,MG3は、第2基本積層構造20’とする。第1基本積層構造10は、図1に含まれた構成と実質的に同一なので、これについての説明は省略する。
積層メモリ素子1’は、基板110上に積層される複数の第2基本積層構造20’を含み、複数の第2基本積層構造20’間には、複数のXデコーダ層131,132が介在される。第2基本積層構造20’で第1Yデコーダ層142aは、その上部に隣接して積層されたメモリグループMG3のメモリ層120に、第1左側連結ライン145L’及び第1右側連結ライン145R’を介して連結され、第2Yデコーダ層142bは、その下部に隣接して積層されたメモリグループMG2のメモリ層120に、第2左側連結ライン145L”及び第2右側連結ライン145R”を介して連結されうる。
これにより、第1Yデコーダ層142aは、その上部に隣接して積層されたメモリグループMG3のメモリ層120と電気的に信号を送受信でき、第2Yデコーダ層142bは、その下部に隣接して積層されたメモリグループMG2のメモリ層120と電気的に信号を送受信することができる。
本実施形態によれば、隣接した2つのメモリグループは、その間に配されるXデコーダ層は共有するが、その間に配されるYデコーダ層は共有しない。換言すれば、複数のメモリグループ間に、Xデコーダ層と1対のYデコーダ層とが交互に配され、隣接した2つのメモリグループ間には、1つのXデコーダ層が存在し、隣接した2つのメモリグループ間には、2層のYデコーダ層が存在する。これにより、隣接した2つのメモリグループに含まれたメモリ層に対して、個別的にY軸アドレスをデコーディングすることができる。
図6は、本発明のさらに他の実施形態による積層メモリ素子を示す断面図である。
図6を参照すれば、積層メモリ素子1”は、基板110、複数のメモリ層120、複数対の第1Xデコーダ層131a,132a,133a及び/または第2Xデコーダ層131b,132b,133b及び/または複数のYデコーダ層141,142を含む。この実施形態の積層メモリ素子1”は、図1ないし図4の積層メモリ素子1で、一部構成を変形したものであり、従って、重複する説明は省略する。
複数のメモリグループMG1,MG2,MG3,MG4の間には、Yデコーダ層及び/または1対の第1Xデコーダ層及び第2Xデコーダ層が、互いに入れ違いながら配されうる。具体的には、積層メモリ素子1”で、1対の第1Xデコーダ層131a及び第2Xデコーダ層131b、メモリグループMG1、Yデコーダ層141、メモリグループMG2、1対の第1Xデコーダ層132a及び第2Xデコーダ層132b、メモリグループMG3、Yデコーダ層142、メモリグループMG4、及び/または1対の第1Xデコーダ層133a及び第2Xデコーダ層133bが、基板110上に順次に積層される。このとき、Yデコーダ層141及びYデコーダ層141を中心に上下に配されたメモリグループMG1,MG2は、第2基本積層構造20とし、Xデコーダ層対132a,132b及びXデコーダ層対132a,132bを中心に上下に配されたメモリグループMG2,MG3は、第1基本積層構造10’とする。第2基本積層構造20は、図1に含まれた構成と実質的に同一なので、これについての説明は省略する。
積層メモリ素子1”は、基板110上に積層される複数の第1基本積層構造10’を含み、複数の第1基本積層構造10’間には、複数のYデコーダ層141,142が介在される。第1基本積層構造10’で第1Xデコーダ層132aは、その上部に隣接して積層されたメモリグループMG3のメモリ層120に、第1前面連結ライン135F’及び第1背面連結ライン135B’を介して連結され、第2Xデコーダ層132bは、その下部に隣接して積層されたメモリグループMG2のメモリ層120に、第2前面連結ライン135F”及び第2背面連結ライン135B”を介して連結されうる。
これにより、第1Xデコーダ層132aは、その上部に隣接して積層されたメモリグループMG3のメモリ層120と電気的に信号を送受信でき、第2Xデコーダ層132bは、その下部に隣接して積層されたメモリグループMG2のメモリ層120と電気的に信号を送受信することができる。
本実施形態によれば、隣接した2つのメモリグループは、その間に配されるYデコーダ層は共有するが、その間に配されるXデコーダ層は共有しない。換言すれば、複数のメモリグループ間に、Yデコーダ層と1対のXデコーダ層とが交互に配され、隣接した2つのメモリグループ間には、1層のYデコーダ層が存在し、隣接した2つのメモリグループ間には、2層のXデコーダ層が存在する。これにより、隣接した2つのメモリグループに含まれたメモリ層に対して、個別的にX軸アドレスをデコーディングすることができる。
図7は、本発明の他の実施形態による積層メモリ素子を示す断面図である。
図7を参照すれば、積層メモリ素子2は、基板210、複数のメモリ層220、複数のXデコーダ層231,232及び複数のYデコーダ層241,242,243を含むことができる。図7では、図解の便宜上、2層のXデコーダ層231,232と3層のYデコーダ層241,242,243とを図示したが、積層メモリ素子2は、さらに多数のXデコーダ層及びYデコーダ層を含むことができる。この実施形態の積層メモリ素子2は、図1の積層メモリ素子1で、一部構成を変形したものであり、従って、重複する説明は省略する。
基板110上に複数のメモリ層220が積層され、複数のメモリ層220は、複数のメモリグループMG1,MG2,MG3,MG4にグループ化されうる。複数のメモリグループMG1,MG2,MG3,MG4間には、Yデコーダ層241,242,243とXデコーダ層231,232とが交互に配されうる。このとき、Xデコーダ層231、及びXデコーダ層231を中心に上下に配されたメモリグループMG1,MG2は、第1基本積層構造30とし、Yデコーダ層242、及びYデコーダ層242を中心に上下に配されたメモリグループMG2,MG3は、第2基本積層構造40とする。以下、第1基本積層構造30及び第2基本積層構造40について詳述する。
まず、積層メモリ素子2は、基板220上に積層される複数の第1基本積層構造30を含み、複数の第1基本積層構造30間には、複数のYデコーダ層241,242,243が介在される。第1基本積層構造30でXデコーダ層231は、その上部に隣接して積層されたメモリグループMG2のメモリ層220と、第1前面連結ライン235F’及び/または第1背面連結ライン235B’を介して連結され、その下部に隣接して積層されたメモリグループMG1のメモリ層220と、第2前面連結ライン235F”及び/または第2背面連結ライン235B”を介して連結されうる。
このとき、各メモリグループに含まれたメモリ層220のうち一部は、Xデコーダ用配線を共有できるが、Xデコーダ用配線は、ワードラインでありうる。本実施形態で、各メモリグループに含まれたメモリ層220のうち、二番目のメモリ層と三番目のメモリ層は、Xデコーダ用配線を共有できる。従って、Xデコーダ層231は、その上部に隣接して積層されたメモリグループMG2のメモリ層220との連結のために、3本の第1前面連結ライン235F’及び3本の第1背面連結ライン235B’を必要とすることになる。また、Xデコーダ層231は、その下部に隣接して積層されたメモリグループMG1のメモリ層220との連結のために、3本の第2前面連結ライン235F”及び3本の第2背面連結ライン235B”を必要とすることになる。
次に、積層メモリ素子2は、基板210上に積層される複数の第2基本積層構造40を含み、複数の第2基本積層構造40間には、複数のXデコーダ層231,232が介在される。第2基本積層構造40でYデコーダ層242は、その上部に隣接して積層されたメモリグループMG3のメモリ層220と、第1左側連結ライン245L’及び第1右側連結ライン245R’を介して連結され、その下部に隣接して積層されたメモリグループMG2のメモリ層220と、第2左側連結ライン245L”及び/または第2右側連結ライン245R”を介して連結されうる。
このとき、各メモリグループに含まれたメモリ層220のうち一部は、Yデコーダ用配線を共有できるが、Yデコーダ用配線は、ビットラインでありうる。本実施形態で、各メモリグループに含まれたメモリ層220のうち、最初のメモリ層と二番目のメモリ層は、Yデコーダ用配線を共有でき、三番目のメモリ層と四番目のメモリ層は、Yデコーダ用配線を共有できる。従って、Yデコーダ層242は、その上部に隣接して積層されたメモリグループMG3のメモリ層220との連結のために、2本の第1左側連結ライン245L’及び2本の第2右側連結ライン245R’を必要とすることになり。また、Yデコーダ層242は、その下部に隣接して積層されたメモリグループMG2のメモリ層220との連結のために、2本の第2左側連結ライン245L”及び2本の第2右側連結ライン245R”を必要とすることになる。
本実施形態によれば、各メモリグループに含まれたメモリ層220のうち一部は、Xデコーダ用配線/Yデコーダ用配線を共有するので、Xデコーダ層231/Yデコーダ層242と各メモリグループに含まれたメモリ層220との連結ラインの本数が減ることになる。また、Xデコーダ層231/Yデコーダ層242でデコーディングするメモリセルの個数が減ることになるので、Xデコーダ層231/Yデコーダ層242の複雑度を低下させることができるので、その具現も簡単にできる。
また、本実施形態の変形された実施形態によれば、積層メモリ素子は、複数のメモリグループ間に、Xデコーダ層及び1対のYデコーダ層が交互に介在しうる。このとき、Xデコーダ層は、その上下部に積層されたメモリグループに共通に連結されるが、1対のYデコーダ層は、その上部に積層されたメモリグループ及びその下部に積層されたメモリグループにそれぞれ連結されうる。また、本実施形態の他の変形された実施形態によれば、積層メモリ素子は、複数のメモリグループ間に、Yデコーダ層及び1対のXデコーダ層が交互に介在しうる。このとき、Yデコーダ層は、その上下部に積層されたメモリグループに共通に連結されるが、1対のXデコーダ層は、その上部に積層されたメモリグループ及びその下部に積層されたメモリグループにそれぞれ連結されうる。
図8は、本発明の一実施形態による積層メモリ素子を示す平面図である。
図8を参照すれば、積層メモリ素子3は、基板(図示せず)上に配される複数の積層メモリブロックである第1メモリブロックMB1ないし第9メモリブロックMB9を含むことができる。図8には、便宜上、9個のメモリブロックMB1ないしMB9が図示されているが、積層メモリ素子3は、さらに多数のメモリブロックを含むことができる。
各メモリブロックMB1ないしMB9は、複数のメモリ層及び複数のデコーダ層を含むことができるが、各メモリブロックMB1ないしMB9の所定レベルに配されるデコーダ層は、隣接したメモリブロックの同一レベルに配されるデコーダ層と交互に配されうる。具体的には、各メモリブロックMB1ないしMB9の所定レベルに、Xデコーダ層330が配されれば、隣接したメモリブロックの同一レベルには、Yデコーダ層340が配されうる。これにより、複数のメモリブロックMB1ないしMB9の同一レベルで、Xデコーダ層330とYデコーダ層340は、格子構造をなすことができる。
各メモリブロックMB1ないしMB9内の各メモリ層に含まれたメモリセルは、第1グループ及び第2グループに分類されうる。ここで、各Xデコーダ層330は、複数のXデコーダアレイを含むことができるが、このとき、Xデコーダアレイは、図2に図示されたXデコーダアレイと類似した構造を有することができる。また、各Yデコーダ層340は、複数のYデコーダアレイを含むことができるが、このとき、Yデコーダアレイは、図3に図示されたYデコーダアレイと類似した構造を有することができる。
具体的には、第2メモリブロックMB2内の各メモリ層の第1グループ及び第2グループは、第2メモリブロックMB2に含まれたYデコーダ層340に連結され、第2メモリブロックMB2内の各メモリ層の第1グループは、第1メモリブロックMB1に含まれたXデコーダ層330に連結され、各メモリ層の第2グループは、第3メモリブロックMB3に含まれたXデコーダ層330に連結されうる。このように、各メモリブロックMB1ないしMB9内のメモリ層は、当該メモリブロック内に含まれたデコーダ層及び隣接したメモリブロック内に含まれたデコーダ層に連結され、メモリ層の動作に必要なX軸アドレス及びY軸アドレスをデコーディングすることができる。
一方、第1メモリブロックMB1内の各メモリ層の第1グループ及び第2グループは、第1メモリブロックMB1に含まれたXデコーダ層330に連結され、第1メモリブロックMB1内の各メモリ層の第1グループは、第4メモリブロックMB4に含まれたYデコーダ層340に連結され、各メモリ層の第2グループは、第1メモリブロックMB1の左側に隣接して配されたYデコーダ層340’に連結されうる。また、第4メモリブロックMB4内の各メモリ層の第1グループ及び第2グループは、第4メモリブロックMB4に含まれたYデコーダ層340に連結され、第4メモリブロックMB4内の各メモリ層の第1グループは、第5メモリブロックMB5に含まれたXデコーダ層330に連結され、各メモリ層の第2グループは、第4メモリブロックMB4の上側に隣接して配されたXデコーダ層330’に連結されうる。このように、積層メモリ素子3で、最外郭に配されて隣接するメモリブロックのないメモリブロックの場合には、X軸アドレス情報またはY軸アドレス情報を受信するための追加的なデコーダ層330’,340’の配置が要求される。
図9は、図8の積層メモリ素子で、A−A’線に沿って切り取った断面図の一例である。図10は、図8の積層メモリ素子で、B−B’線に沿って切り取った断面図の一例である。
図9及び図10を参照すれば、基板310上にA−A’線方向に、第2メモリブロックMB2、第5メモリブロックMB5及び第8メモリブロックMB8が隣接して配され、B−B’線方向に、第7メモリブロックMB7、第8メモリブロックMB8及び第9メモリブロックMB9が隣接して配される。ここで、各メモリブロックは、図1に図示された積層メモリ素子1に対応しうる。積層メモリ素子3では、基板310上に、複数の第1基本積層構造50が反復的に形成されると見ることができ、複数の第2基本積層構造55が反復的に形成されるとも見ることができる。一方、理解を助けるために図9では、Xデコーダ連結ラインが省略され、図10では、Yデコーダ連結ラインが省略された状態で図式化されている。図9のYデコーダ連結状態と図10のXデコーダ連結状態とを結合したものが、本実施形態によるメモリ素子の全体的な構造となる。
まず、図9を使用しつつ、Yデコーダ連結構造と関連したメモリ構造について説明すれば、次の通りである。
第1基本積層構造50は、同一レベルに交互に配されるYデコーダ層340及びXデコーダ層330と、Yデコーダ層340及びXデコーダ層330それぞれの上下に隣接して配されるメモリ層320と、を含む。具体的には、第1基本積層構造50は、第2メモリブロックMB2に含まれたYデコーダ層340、及びYデコーダ層340の上下部に隣接して配されたメモリ層320と、第5メモリブロックMB5に含まれたXデコーダ層330、及びXデコーダ層330の上下部に隣接して配されたメモリ層320と、第8メモリブロックMB8に含まれたYデコーダ層340、及びYデコーダ層340の上下部に隣接して配されたメモリ層320と、を含むことができる。本実施形態で、第1基本積層構造50で、各デコーダ層330,340の上部と下部とには、それぞれ2層のメモリ層320が配されうる。
第1基本積層構造50で、第2メモリブロックMB2及び第8メモリブロックMB8のメモリ層320間には、Yデコーダ層340が含まれ、第5メモリブロックMB5のメモリ層320間には、Xデコーダ層330が含まれる。従って、第2メモリブロックMB2及び第8メモリブロックMB8のメモリ層320は、当該メモリブロックに含まれたYデコーダ層340に連結されてY軸アドレス情報を受信することができ、第5メモリブロックMB5のメモリ層320は、隣接するメモリブロックに含まれたYデコーダ層340に連結されてY軸アドレス情報を受信することができる。
具体的には、第2メモリブロックMB2に含まれた各メモリ層320の第1グループ及び第2グループは、第2メモリブロックMB2に含まれたYデコーダ層340と、第1連結ライン345を介して連結され、第8メモリブロックMB2に含まれた各メモリ層320の第1グループ及び第2グループは、第8メモリブロックMB8に含まれたYデコーダ層340と、第1連結ライン345を介して連結されうる。一方、第5メモリブロックMB5に含まれた各メモリ層320の第1グループは、第2メモリブロックMB2に含まれたYデコーダ層340と、第2連結ライン347を介して連結され、第2グループは、第8メモリブロックMB8に含まれたYデコーダ層340と、第2連結ライン347を介して連結されうる。
次に、図10を参照しつつ、Xデコーダ連結構造と関連したメモリ構造について説明すれば、次の通りである。
第2基本積層構造55は、同一レベルに交互に配されるXデコーダ層330及びYデコーダ層340と、Xデコーダ層330及びYデコーダ層340それぞれの上下に隣接して配されるメモリ層320と、を含む。具体的には、第2基本積層構造55は、第7メモリブロックMB7に含まれたXデコーダ層330、及びXデコーダ層330の上下部に隣接して配されたメモリ層320と、第8メモリブロックMB8に含まれたYデコーダ層340、及びYデコーダ層340の上下部に隣接して配されたメモリ層320と、第9メモリブロックMB9に含まれたXデコーダ層330、及びXデコーダ層330の上下部に隣接して配されたメモリ層320と、を含むことができる。本実施形態で、第2基本積層構造55で、各デコーダ層330,340の上部と下部とには、それぞれ2層のメモリ層320が配されうる。
第2基本積層構造55で、第7メモリブロックMB7及び第9メモリブロックMB9のメモリ層320間には、Xデコーダ層330が含まれ、第8メモリブロックMB8のメモリ層320間には、Yデコーダ層340が含まれる。従って、第7メモリブロックMB7及び第9メモリブロックMB9のメモリ層320は、当該メモリブロックに含まれたXデコーダ層330に連結されてX軸アドレス情報を受信することができ、第8メモリブロックMB8のメモリ層320は、隣接するメモリブロックに含まれたXデコーダ層330に連結されてX軸アドレス情報を受信することができる。
具体的には、第7メモリブロックMB7に含まれた各メモリ層320の第1グループ及び第2グループは、第7メモリブロックMB7に含まれたXデコーダ層330と、第3連結ライン335を介して連結され、第9メモリブロックMB9に含まれた各メモリ層320の第1グループ及び第2グループは、第9メモリブロックMB9に含まれたXデコーダ層330と、第3連結ライン335を介して連結されうる。一方、第8メモリブロックMB8に含まれた各メモリ層320の第1グループは、第7メモリブロックMB7に含まれたXデコーダ層330と、第4連結ライン337を介して連結され、第2グループは、第9メモリブロックMB9に含まれたXデコーダ層330と、第4連結ライン337を介して連結されうる。
本実施形態で、各メモリブロックで、複数のメモリグループ間にXデコーダ層とYデコーダ層は、互いに交互に介在され、複数のメモリブロックの同一レベルには、Xデコーダ層とYデコーダ層とが交互に配されうる。これにより、各メモリブロックのXデコーダ層は、それと隣接したメモリブロックで、同一レベルに位置するYデコーダ層によって取り囲まれるように配されうる。同様に、各メモリブロックのYデコーダ層は、それと隣接したメモリブロックで、同一レベルに位置するXデコーダ層によって取り囲まれるように配されうる。従って、基板310上の同一レベルには、メモリブロックを横切ってXデコーダ層とYデコーダ層とが交互に配されうる。
本実施形態によれば、第1基本積層構造50または第2基本積層構造55で、各メモリブロックに含まれたメモリ層320は、当該メモリブロック内のデコーダ層及び隣接したメモリブロックで、同一レベルに位置するデコーダ層に連結されうる。従って、連結ラインの長さを短く具現できるので、信号の干渉を減らすことができ、連結効率を向上させることができる。
また、各メモリ層320に含まれたメモリセルは、2つのグループに分類されるので、第1基本積層構造50または第2基本積層構造55で、各デコーダ層330,340は、当該メモリブロック内のメモリ層320の数の1/2に該当する複数のデコーダ対を含む。1つのデコーダ対は、1つの連結ライン対を介して各メモリ層320に連結されることによって、各メモリ層320に含まれたメモリセルを2つのグループに分けてデコーディングすることができる。従って、各デコーダ層330,340に含まれたデコーダの複雑度を減らすことができるので、結果的に、積層メモリ素子3の集積効率を向上させることができる。
図11は、図8の積層メモリ素子で、A−A’線に沿って切り取った断面図の他の例である。図12は、図8の積層メモリ素子で、B−B’線に沿って切り取った断面図の他の例である。
図11及び図12を参照すれば、基板310上にA−A’線方向に、第2メモリブロックMB2’、第5メモリブロックMB5’及び第8メモリブロックMB8’が隣接して配され、B−B’線方向に、第7メモリブロックMB7’、第8メモリブロックMB8’及び第9メモリブロックMB9’が隣接して配される。ここで、各メモリブロックは、図7に図示された積層メモリ素子2に対応しうる。積層メモリ素子3’では、基板310上に、複数の第1基本積層構造60が反復的に形成されると見ることができ、複数の第2基本積層構造65が反復的に形成されるとも見ることができる。一方、理解を助けるために、図11では、Xデコーダ連結ラインが省略され、図12では、Yデコーダ連結ラインが省略された状態で図式化されている。図11のYデコーダ連結状態と図12のXデコーダ連結状態とを結合したものが、本実施形態によるメモリ素子の全体的な構造となる。
まず、図11を使用しつつ、Yデコーダ連結構造と関連したメモリ構造について説明すれば、次の通りである。
第1基本積層構造60は、同一レベルに交互に配されるYデコーダ層340及びXデコーダ層330と、Yデコーダ層340及びXデコーダ層330それぞれの上下に隣接して配されるメモリ層320と、を含む。具体的には、第1基本積層構造60は、第2メモリブロックMB2’に含まれたYデコーダ層340、及びYデコーダ層340の上下部に隣接して配されたメモリ層320と、第5メモリブロックMB5’に含まれたXデコーダ層330、及びXデコーダ層330の上下部に隣接して配されたメモリ層320と、第8メモリブロックMB8’に含まれたYデコーダ層340、及びYデコーダ層340の上下部に隣接して配されたメモリ層320と、を含むことができる。本実施形態で、第1基本積層構造60で、各デコーダ層330,340の上部と下部とには、それぞれ2層のメモリ層320が配されうる。
第1基本積層構造60で、第2ブロックメモリMB2’及び第8メモリブロックMB8’のメモリ層320間には、Yデコーダ層340が含まれ、第5メモリブロックMB5’のメモリ層320間には、Xデコーダ層330が含まれる。従って、第2ブロックメモリMB2’及び第8メモリブロックMB8’のメモリ層320は、当該メモリブロックに含まれたYデコーダ層340に連結されてY軸アドレス情報を受信することができ、第5メモリブロックMB5’のメモリ層320は、隣接するメモリブロックに含まれたYデコーダ層340に連結されてY軸アドレス情報を受信することができる。
具体的には、第2メモリブロックMB2’に含まれた各メモリ層320の第1グループ及び第2グループは、第2メモリブロックMB2’に含まれたYデコーダ層340と、第1連結ライン345’を介して連結され、第8メモリブロックMB8’に含まれた各メモリ層320の第1グループ及び第2グループは、第8メモリブロックMB8’に含まれたYデコーダ層340と、第1連結ライン345’を介して連結されうる。一方、第5メモリブロックMB5’に含まれた各メモリ層320の第1グループは、第2メモリブロックMB2’に含まれたYデコーダ層340と、第2連結ライン347’を介して連結され、第2グループは、第8メモリブロックMB8’に含まれたYデコーダ層340と、第2連結ライン347’を介して連結されうる。
このとき、各メモリグループの最初のメモリ層320と二番目のメモリ層320は、Yデコーダ用配線を共有し、三番目のメモリ層320と四番目のメモリ層320は、Yデコーダ用配線を共有できる。従って、第2メモリブロックMB2’でYデコーダ層340は、1対の第1連結ライン345’を介して、その上部に配されたメモリ層320間のYデコーダ用配線に共通に連結され、他の対の第1連結ライン345’を介して、その下部に配されたメモリ層320間のYデコーダ用配線に共通に連結されうる。また、第2メモリブロックMB2’のYデコーダ層340は、1本の第2連結ライン347’を介して、第5メモリブロックMB5’で、Xデコーダ層330の上部に配されたメモリ層320間のYデコーダ用配線に共通に連結され、他の1本の第2連結ライン347’を介して、Xデコーダ層330の下部に配されたメモリ層320間のYデコーダ用配線に共通に連結されうる。また、第8メモリブロックMB8’のYデコーダ層340は、1本の第2連結ライン347’を介して、第5メモリブロックMB5’で、Xデコーダ層330の上部に配されたメモリ層320間のYデコーダ用配線に共通に連結され、他の1本の第2連結ライン347’を介して、Xデコーダ層330の下部に配されたメモリ層320間のYデコーダ用配線に共通に連結されうる。
次に、図12を参照しつつ、Xデコーダ連結構造と関連したメモリ構造について説明すれば、次の通りである。
第2基本積層構造65は、同一レベルに交互に配されるXデコーダ層330及びYデコーダ層340と、Xデコーダ層330及びYデコーダ層340それぞれの上下に隣接して配されるメモリ層320と、を含む。具体的には、第2基本積層構造65は、第7メモリブロックMB7’に含まれたXデコーダ層330、及びXデコーダ層330の上下部に隣接して配されたメモリ層320と、第8メモリブロックMB8’に含まれたYデコーダ層340、及びYデコーダ層340の上下部に隣接して配されたメモリ層320と、第9メモリブロックMB9’に含まれたXデコーダ層330、及びXデコーダ層330の上下部に隣接して配されたメモリ層320と、を含むことができる。本実施形態で、第2基本積層構造65で、各デコーダ層330,340の上部と下部とには、それぞれ2層のメモリ層320が配されうる。
第2基本積層構造65で、第7メモリブロックMB7’及び第9メモリブロックMB9’のメモリ層320間には、Xデコーダ層330が含まれ、第8メモリブロックMB8’のメモリ層320間には、Yデコーダ層340が含まれる。従って、第7メモリブロックMB7’及び第9メモリブロックMB9’のメモリ層320は、当該メモリブロックに含まれたXデコーダ層330に連結されてX軸アドレス情報を受信することができ、第8メモリブロックMB5’のメモリ層320は、隣接するメモリブロックに含まれたXデコーダ層330に連結されてX軸アドレス情報を受信することができる。
具体的には、第7メモリブロックMB7’に含まれた各メモリ層320の第1グループ及び第2グループは、第7メモリブロックMB7’に含まれたXデコーダ層330と、第3連結ライン335’を介して連結され、第9メモリブロックMB9’に含まれた各メモリ層320の第1グループ及び第2グループは、第9メモリブロックMB9’に含まれたXデコーダ層330と、第3連結ライン335’を介して連結されうる。一方、第8メモリブロックMB8’に含まれた各メモリ層320の第1グループは、第7メモリブロックMB7’に含まれたXデコーダ層330と、第4連結ライン337’を介して連結され、第2グループは、第9メモリブロックMB9’に含まれたXデコーダ層330と、第4連結ライン337’を介して連結されうる。
このとき、各メモリグループの二番目のメモリ層320と三番目のメモリ層320は、Xデコーダ用配線を共有できる。従って、第7メモリブロックMB7’でXデコーダ層330は、1対の第3連結ライン335’を介して、その上部に配されたメモリ層320間のXデコーダ用配線に共通に連結され、他の対の第3連結ライン335’を介して、その下部に配されたメモリ層320間のXデコーダ用配線に共通に連結されうる。また、第7メモリブロックMB7’のXデコーダ層330は、1本の第4連結ライン337’を介して、第8メモリブロックMB8’で、Yデコーダ層330の上部に配された二番目のメモリ層320と三番目のメモリ層320との間のXデコーダ用配線に共通に連結され、他の1本の第4連結ライン337’を介して、Yデコーダ層330の下部に配された二番目のメモリ層320と三番目のメモリ層320との間のXデコーダ用配線に共通に連結されうる。また、第9メモリブロックMB9’のXデコーダ層330は、1本の第4連結ライン337’を介して、第8メモリブロックMB8’で、Yデコーダ層340の上部に配された二番目のメモリ層320と三番目のメモリ層320との間のXデコーダ用配線に共通に連結され、他の1本の第4連結ライン337’を介して、Yデコーダ層340の下部に配された二番目のメモリ層320と三番目のメモリ層320との間のXデコーダ用配線に共通に連結されうる。
図12には図示されていないが、第2基本積層構造65で、第7メモリブロックMB7’及び第9メモリブロックMB9’に含まれたメモリ層320は、それぞれ第7メモリブロックMB7’及び第9メモリブロックMB9’の背面に配されたメモリブロック(図示せず)に含まれたYデコーダ層からY軸アドレス情報を受信することができる。
本実施形態で、各メモリブロックで、複数のメモリグループ間のおけるXデコーダ層とYデコーダ層は、互いに交互に介在され、複数のメモリブロックの同一レベルには、Xデコーダ層とYデコーダ層とが交互に配されうる。これにより、各メモリブロックのXデコーダ層は、それと隣接したメモリブロックで、同一レベルに位置するYデコーダ層によって取り囲まれるように配されうる。同様に、各メモリブロックのYデコーダ層は、それと隣接したメモリブロックで、同一レベルに位置するXデコーダ層によって取り囲まれるように配されうる。従って、基板310上の同一レベルには、メモリブロックを横切ってXデコーダ層とYデコーダ層とが交互に配されうる。
本実施形態によれば、第1基本積層構造60または第2基本積層構造65で、各メモリブロックに含まれたメモリ層320は、当該メモリブロック内のデコーダ層及び隣接したメモリブロックで、同一レベルに位置するデコーダ層に連結されうる。従って、連結ラインの長さを短く具現できるので、信号の干渉を減らすことができ、連結効率を向上させることができる。
また、各メモリ層320に含まれたメモリセルは、2つのグループに分類されるので、第1基本積層構造60または第2基本積層構造65で各デコーダ層330,340は、当該メモリグループ内のメモリ層320の数の1/2に該当する複数のデコーダ対を含む。1つのデコーダ対は、1本の連結ライン対を介して、各メモリ層320に連結されることによって、各メモリ層320に含まれたメモリセルを2つのグループに分けてデコーディングすることができる。従って、各デコーダ層330,340に含まれたデコーダの複雑度を減らすことができるので、結果的に、積層メモリ素子3の集積効率を向上させることができる。
図13は、本発明の他の実施形態による積層メモリ素子を示す平面図である。
図13を参照すれば、積層メモリ素子4は、基板(図示せず)上に配される複数の積層メモリブロックの第1メモリブロックMB1ないし第4メモリブロックMB4を含むことができる。図13には、便宜上、4個のメモリブロックMB1ないしMB4が図示されているが、積層メモリ素子4は、さらに多数のメモリブロックを含むことができる。この実施形態は、図8の積層メモリ素子3で、一部構成を変形したものであり、従って、重複する説明は省略する。
各メモリブロックMB1ないしMB4は、複数のメモリ層及び複数のデコーダ層を含むことができるが、各メモリブロックMB1ないしMB4の所定レベルに配されるデコーダ層は、隣接したメモリブロックの同一レベルに配されるデコーダ層と交互に配されうる。具体的には、各メモリブロックMB1ないしMB4の所定レベルに、Xデコーダ層430が配されれば、隣接したメモリブロックの同一レベルには、Yデコーダ層440が配されうる。これにより、複数のメモリブロックMB1ないしMB4の同一レベルで、Xデコーダ層430とYデコーダ層440は、格子構造をなすことができる。
ここで、各Xデコーダ層430は、一つまたはそれ以上のXデコーダアレイを含むことができ、各Yデコーダ層440は、一つまたはそれ以上のYデコーダアレイを含むことができる。
具体的には、第1メモリブロックMB1内の各メモリ層は、第1メモリブロックMB1に含まれたXデコーダ層430に連結され、第1メモリブロックMB1内の各メモリ層は、第3メモリブロックMB1に含まれたYデコーダ層440に連結されうる。また、第2メモリブロックMB2内の各メモリ層は、第2メモリブロックMB2に含まれたYデコーダ層440に連結され、第2メモリブロックMB2内の各メモリ層は、第4メモリブロックMB4に含まれたXデコーダ層430に連結されうる。従って、積層メモリ素子4で、最外郭に配されて隣接するメモリブロックのないメモリブロックの場合にも、X軸アドレス情報またはY軸アドレス情報を受信するための追加的なデコーダ層の配置が要求されない。これにより、積層メモリ素子4の全体具現面積を縮めることができる。
図14は、図13の積層メモリ素子で、C−C’線に沿って切り取った断面図の一例である。図15は、図13の積層メモリ素子で、D−D’線に沿って切り取った断面図の一例である。
図14及び図15を参照すれば、基板410上にC−C’線方向に、第1メモリブロックMB1及び第3メモリブロックMB3が隣接して配され、D−D’線方向に、第3目盛るブロックMB3及び第4メモリブロックMB4が隣接して配される。ここで、各メモリブロックは、図1に図示された積層メモリ素子1に対応しうる。積層メモリ素子4では、基板410上に複数の第1基本積層構造70が反復的に形成されると見ることができ、複数の第2基本積層構造75が反復的に形成されるとも見ることができる。一方、理解を助けるために図14では、Xデコーダ連結ラインが省略され、図15では、Yデコーダ連結ラインが省略された状態で図式化されている。図14のYデコーダ連結状態と図15のXデコーダ連結状態とを結合したものが、本実施形態によるメモリ素子の全体的な構造となる。
まず、図14を使用しつつ、Yデコーダ連結構造と関連したメモリ構造について説明すれば、次の通りである。
第1基本積層構造70は、同一レベルに交互に配されるYデコーダ層440及びXデコーダ層430と、Yデコーダ層440及びXデコーダ層430それぞれの上下に隣接して配されるメモリ層420と、を含む。具体的には、第1基本積層構造70は、第1メモリブロックMB1に含まれたYデコーダ層440、及びYデコーダ層440の上下部に隣接して配されたメモリ層420と、第3メモリブロックMB3に含まれたXデコーダ層430、及びXデコーダ層430の上下部に隣接して配されたメモリ層420と、を含むことができる。本実施形態で、第1基本積層構造70で、各デコーダ層430,440の上部と下部とには、それぞれ2層のメモリ層420が配されうる。
第1基本積層構造70で、第1メモリブロックMB1のメモリ層420間には、Yデコーダ層440が含まれ、第3メモリブロックMB3のメモリ層420間には、Xデコーダ層430が含まれる。従って、第1メモリブロックMB1のメモリ層420は、当該メモリブロックに含まれたYデコーダ層440に連結されてY軸アドレス情報を受信することができ、第3メモリブロックMB3のメモリ層420は、隣接するメモリブロックに含まれたYデコーダ層440に連結されてY軸アドレス情報を受信することができる。
具体的には、第1メモリブロックMB1に含まれた各メモリ層420は、第1メモリブロックMB1に含まれたYデコーダ層440と、第1連結ライン445を介して連結され、第3メモリブロックMB3に含まれた各メモリ層420は、第1メモリブロックMB1に含まれたYデコーダ層440と、第2連結ライン447を介して連結されうる。
次に、図15を参照しつつ、Xデコーダ連結構造と関連したメモリ構造について説明すれば、次の通りである。
第2基本積層構造75は、同一レベルに交互に配されるXデコーダ層430及びYデコーダ層440と、Xデコーダ層430及びYデコーダ層440それぞれの上下に隣接して配されるメモリ層420と、を含む。具体的には、第2基本積層構造75は、第3メモリブロックMB3に含まれたXデコーダ層430、及びXデコーダ層430の上下部に隣接して配されたメモリ層420と、第4メモリブロックMB4に含まれたYデコーダ層440、及びYデコーダ層440の上下部に隣接して配されたメモリ層420と、を含むことができる。本実施形態で、第2基本積層構造75で、各デコーダ層の上部と下部とには、それぞれ2層のメモリ層420が配されうる。
第2基本積層構造75で、第3メモリブロックMB3のメモリ層420間には、Xデコーダ層430が含まれ、第4メモリブロックMB4のメモリ層420間には、Yデコーダ層440が含まれる。従って、第3メモリブロックMB3のメモリ層420は、当該メモリブロックに含まれたXデコーダ層430に連結されてX軸アドレス情報を受信することができ、第4メモリブロックMB4のメモリ層420は、隣接するメモリブロックに含まれたXデコーダ層430に連結されてX軸アドレス情報を受信することができる。
具体的には、第3メモリブロックMB3に含まれた各メモリ層420は、第1メモリブロックMB1に含まれたXデコーダ層430と、第3連結ライン435を介して連結され、第4メモリブロックMB4に含まれた各メモリ層420は、第3メモリブロックMB3に含まれたXデコーダ層430と、第4連結ライン437を介して連結されうる。
本実施形態で、各メモリブロックで、複数のメモリグループ間におけるXデコーダ層とYデコーダ層は、互いに交互に介在され、複数のメモリブロックの同一レベルには、Xデコーダ層とYデコーダ層とが交互に配されうる。これにより、各メモリブロックのXデコーダ層は、それと隣接したメモリブロックで、同一レベルに位置するYデコーダ層によって取り囲まれるように配されうる。同様に、各メモリブロックのYデコーダ層は、それと隣接したメモリブロックで、同一レベルに位置するXデコーダ層によって取り囲まれるように配されうる。従って、基板410上の同一レベルには、メモリブロックを横切ってXデコーダ層とYデコーダ層とが交互に配されうる。
本実施形態によれば、第1基本積層構造70または第2基本積層構造75で、各メモリブロックに含まれたメモリ層420は、当該メモリブロック内のデコーダ層及び隣接したメモリブロックで、同一レベルに位置するデコーダ層に連結されうる。従って、連結ラインの長さを短く具現できるので、信号の干渉を減らすことができ、連結効率を向上させることができる。
図16は、図13の積層メモリ素子で、C−C’線に沿って切り取った断面図の他の例である。図17は、図13の積層メモリ素子で、D−D’線に沿って切り取った断面図の他の例である。
図16及び図17を参照すれば、基板410上にC−C’線方向に、第1メモリブロックMB1’及び第3メモリブロックMB3’が隣接して配され、D−D’線方向に、第3メモリブロック3’及び第4メモリブロックMB4’が隣接して配される。ここで、各メモリブロックは、図7に図示された積層メモリ素子2に対応しうる。積層メモリ素子4では、基板410上に複数の第1基本積層構造80が反復的に形成されると見ることができ、複数の第2基本積層構造85が反復的に形成されるとも見ることができる。一方、理解を助けるために、図16では、Xデコーダ連結ラインが省略され、図17では、Yデコーダ連結ラインが省略された状態で図式化されている。図16のYデコーダ連結状態と図16のXデコーダ連結状態とを結合したものが、本実施形態によるメモリ素子の全体的な構造となる。
まず、図16を使用しつつ、Yデコーダ連結構造と関連したメモリ構造について説明すれば、次の通りである。
第1基本積層構造80は、同一レベルに交互に配されるYデコーダ層440及びXデコーダ層430と、Yデコーダ層440及びXデコーダ層430それぞれの上下に隣接して配されるメモリ層420と、を含む。具体的には、第1基本積層構造80は、第1メモリブロックMB1’に含まれたYデコーダ層440、及びYデコーダ層440の上下部に隣接して配されたメモリ層420と、第3メモリブロックMB3’に含まれたXデコーダ層430、及びXデコーダ層430の上下部に隣接して配されたメモリ層420と、を含むことができる。本実施形態で、第1基本積層構造80で、各デコーダ層430,440の上部と下部とには、それぞれ2層のメモリ層420が配されうる。
第1基本積層構造80で、第1メモリブロックMB1’のメモリ層420間には、Yデコーダ層440が含まれ、第3メモリブロックMB3’のメモリ層420間には、Xデコーダ層430が含まれる。従って、第1メモリブロックMB1’のメモリ層420は、当該メモリブロックに含まれたYデコーダ層440に連結されてY軸アドレス情報を受信することができ、第3メモリブロックMB3’のメモリ層420は、隣接するメモリブロックに含まれたYデコーダ層440に連結されてY軸アドレス情報を受信することができる。
具体的には、第1メモリブロックMB1’に含まれた各メモリ層420は、第1メモリブロックMB1’に含まれたYデコーダ層440と、第1連結ライン445’を介して連結され、第3メモリブロックMB3’に含まれた各メモリ層320は、第1メモリブロックMB1に含まれたYデコーダ層440と、第2連結ライン447’を介して連結されうる。
図16には図示されていないが、第2メモリブロックMB2’の各メモリグループで、二番目のメモリ層と三番目のメモリ層は、第2メモリブロックMB2’の背面に配されたメモリブロック(図示せず)に含まれたXデコーダ層から、X軸アドレス情報を受信することができる。また、第8メモリブロックMB8’の各メモリグループで、二番目のメモリ層と三番目のメモリ層は、第8メモリブロックMB8’の背面に配されたメモリブロック(図示せず)に含まれたXデコーダ層から、X軸アドレス情報を受信することができる。
次に、図17を参照しつつ、Xデコーダ連結構造と関連したメモリ構造について説明すれば、次の通りである。
第2基本積層構造85は、同一レベルに交互に配されるXデコーダ層430及びYデコーダ層440と、Xデコーダ層430及びYデコーダ層440それぞれの上下に隣接して配されるメモリ層420と、を含む。具体的には、第2基本積層構造85は、第3メモリブロックMB3’に含まれたXデコーダ層430、及びXデコーダ層430の上下部に隣接して配されたメモリ層420と、第4メモリブロックMB4’に含まれたYデコーダ層440、及びYデコーダ層440の上下部に隣接して配されたメモリ層420と、を含むことができる。本実施形態で、第2基本積層構造85で、各デコーダ層の上部と下部とには、それぞれ2層のメモリ層420が配されうる。
第2基本積層構造85で、第3メモリブロックMB3’のメモリ層420間には、Xデコーダ層430が含まれ、第4メモリブロックMB4’のメモリ層420間には、Yデコーダ層440が含まれる。従って、第3メモリブロックMB3’のメモリ層420は、当該メモリブロックに含まれたXデコーダ層430に連結されてX軸アドレス情報を受信することができ、第4メモリブロックMB4’のメモリ層420は、隣接するメモリブロックに含まれたXデコーダ層430に連結されてX軸アドレス情報を受信することができる。
具体的には、第3メモリブロックMB3’に含まれた各メモリ層420は、第3メモリブロックMB3’に含まれたXデコーダ層430と、第3連結ライン435’を介して連結され、第4メモリブロックMB4’に含まれた各メモリ層420は、第3メモリブロックMB3’に含まれたXデコーダ層430と、第4連結ライン437’を介して連結されうる。
図17には図示されていないが、第2基本積層構造85で、第7メモリブロックMB7’及び第9メモリブロックMB9’に含まれたメモリ層420は、それぞれ第7メモリブロックMB7’及び第9メモリブロックMB9’の背面に配されたメモリブロック(図示せず)に含まれたYデコーダ層から、Y軸アドレス情報を受信することができる。
本実施形態で、各メモリブロックで、複数のメモリグループ間におけるXデコーダ層とYデコーダ層は、互いに交互に介在され、複数のメモリブロックの同一レベルには、Xデコーダ層とYデコーダ層とが交互に配されうる。これにより、各メモリブロックのXデコーダ層は、それと隣接したメモリブロックで、同一レベルに位置するYデコーダ層によって取り囲まれるように配されうる。同様に、各メモリブロックのYデコーダ層は、それと隣接したメモリブロックで、同一レベルに位置するXデコーダ層によって取り囲まれるように配されうる。従って、基板410上の同一レベルには、メモリブロックを横切ってXデコーダ層とYデコーダ層とが交互に配されうる。
本実施形態によれば、第1基本積層構造80または第2基本積層構造85で、各メモリブロックに含まれたメモリ層420は、当該メモリブロック内のデコーダ層及び隣接したメモリブロックで、同一レベルに位置するデコーダ層に連結されうる。従って、連結ラインの長さを短く具現できるので、信号の干渉を減らすことができ、連結効率を向上させることができる。
図18は、本発明の一実施形態による積層メモリ素子で、メモリ層とXデコーダアレイとの物理的な連結を示す概略的な断面図である。図1ないし図6の実施形態による積層メモリ素子は、図18に図示されているように、物理的に具現されうる。
図18を参照すれば、複数のメモリセルMCが複数層、例えば、3層に配列されうる。例えば、各メモリセルMCは、可変抵抗体R及びダイオードDを含むことができる。可変抵抗体Rは、印加される電圧によって高抵抗状態と低抵抗状態とを有することができ、従って、データ記録媒体として利用されうる。各層のメモリセルMCは、アレイ構造に配されうる。
ワードラインWLは、当該層のメモリセルMCと結合するように、一方向に伸張されうる。従って、他層のメモリセルMCは、他のワードラインWLに結合されうる。ビットラインBLは、メモリセルMCを挟んでワードラインWLと交差するように伸張されうる。本実施形態によれば、1つのメモリセルMCには、対応するワードラインWLとビットラインBLとがそれぞれ連結される。
ワードラインWLは、XデコーダアレイX_DECと結合されうる。XデコーダアレイX_DAは、メモリセルMCの積層数と同数のXデコーダX_DECを含むことができる。各XデコーダX_DECは、デコーディング・トランジスタTdを含むことができる。XデコーダアレイX_DAに含まれたXデコーダX_DECは、ワードラインWLと一対一で結合されうる。
図19は、本発明の他の実施形態による積層メモリ素子で、メモリ層とXデコーダアレイとの物理的な連結を示す概略的な断面図である。図8ないし図10、図13ないし図15の実施形態による積層メモリ素子は、図19に図示されているように、物理的に具現されうる。
図19を参照すれば、メモリブロックMBn−1,MBn内のメモリセルMCは、複数層、例えば、3層に積層されうる。この実施形態は、図18の積層メモリ素子をメモリブロックの単位で拡張して一部変形したものであり、従って、重複する説明は省略する。
ワードラインWLは、当該層のメモリセルMCと結合するように一方向に伸張されうる。ビットラインBLは、メモリセルMCを挟んでワードラインWLと交差するように伸張されうる。このとき、隣接するメモリブロックMBn−1,MBnに含まれたワードラインWLは一本に連結され、一本に連結されたワードラインWLは、XデコーダアレイX_DAに結合されうる。
XデコーダアレイX_DAは、1つのXデコーダX_DECを含むことができ、1つのXデコーダX_DECと、一本に連結されたワードラインWLの連結を介して、各メモリセルMCをデコーディングすることができる。従って、XデコーダX_DECの具現が簡単であり、各メモリセルMCに対するデコーディング速度を大きく向上させることができる。
図20は、本発明の他の実施形態による積層メモリ素子で、メモリ層とXデコーダアレイとの物理的な連結を示す概略的な断面図である。図7の実施形態による積層メモリ素子は、図20に図示されているように、物理的に具現されうる。
図20を参照すれば、複数のメモリセルMCが複数層、例えば、4層に配列されうる。この実施形態は、図18の積層メモリ素子の構成を一部変形したものであり、従って、重複する説明は省略する。
ワードラインWLは、隣接する2層のメモリセルMCと共通して結合するように一方向に伸張されうる。例えば、2層と3層とに含まれたメモリセルMCは、1本のワードラインWLを共有できる。また、ビットラインBLは、メモリセルMCを挟んでワードラインWLと交差するように伸張されうる。例えば、1層と2層とに含まれたメモリセルMCは、ビットラインBLをそれぞれ共有でき、3層と4層とに含まれたメモリセルMCは、ビットラインBLをそれぞれ共有できる。本実施形態によれば、ワードラインWL及びビットラインBLの共有によって、全体的に、ワードラインWLとビットラインBLとの個数を減らすことができる。従って、工程コストを減らすことができ、デコーダが占める領域も減少させられる。
ワードラインWLは、XデコーダアレイX_DAと結合されうる。XデコーダアレイX_DAは、メモリセルMCの積層数よりも小さい数のXデコーダX_DECを含むことができる。XデコーダX_DECは、ワードラインWLと結合されうる。この実施形態によれば、共有構造を利用し、XデコーダX_DECの数を減らすことができる。
図21は、本発明のさらに他の実施形態による積層メモリ素子で、メモリ層とXデコーダアレイとの物理的な連結を示す概略的な断面図である。図8、図11ないし図13、図16、図17の実施形態による積層メモリ素子は、図21に図示されているように、物理的に具現されうる。
図21を参照すれば、メモリブロックMBn−1,MBn,MBn+1内のメモリセルMCは、複数層、例えば、4層に積層されうる。この実施形態は、図20の積層メモリをメモリブロックの単位で拡張して一部変形したものであり、従って、重複する説明は省略する。
ワードラインWLe,WLoは、隣接する各2層のメモリセルMCと共通して結合するように交互に配されうる。例えば、第2層と第3層とのメモリセルMCは、その間のワードラインWLeに共通して結合されうる。一方、第1層と第4層とのメモリセルMCは、それに隣接したワードラインWLoに共通して結合されうる。ビットラインBLは、メモリセルMCを挟んでワードラインWLe,WLoと交差するように伸張されうる。
ワードラインWLe,WLoは、XデコーダアレイX_DAと結合されうる。XデコーダアレイX_DAは、XデコーダX_DECを含むことができる。例えば、隣接したメモリブロックMBn−1,MBn内のワードラインWLoは、互いに連結されてXデコーダX_DECに共通して結合されうる。他の隣接したメモリブロックMBn,MBn+1内のワードラインWLeは、互いに連結されてXデコーダX_DECに共通して結合されうる。ここで、XデコーダアレイX_DAは、同一レベルに位置すると図示されているが、XデコーダアレイX_DAに含まれたXデコーダX_DECは、互いに異なる層に位置することもでき、互いに異なるメモリブロックMBn−1,MBn,MBn+1に含まれもする。
図22は、本発明の一実施形態によるメモリカードを示す概略図である。
図22を参照すれば、メモリカード2200は、ハウジング2230内に、制御器2210とメモリ部2220とを含むことができる。制御器2210とメモリ部2220は、電気的な信号を交換できる。例えば、制御器2210の命令によって、メモリ部2220と制御器2210は、データを授受することができる。これによって、メモリカード2200は、メモリ部2220にデータを保存し、またはメモリ部2220からデータを外部に出力できる。
例えば、メモリ部2220は、図1ないし図21の積層メモリ素子の少なくとも一つを含むことができる。かようなメモリカード2200は、多様な携帯用機器のデータ記録媒体として利用されうる。例えば、メモリカード2200は、マルチメディアカード(MMC:multi media card)またはSDメモリカードを含むことができる。
図23は、本発明の一実施形態による電子システムを示すブロック図である。
図23を参照すれば、電子システム2300は、プロセッサ2310、入力/出力装置2330及びメモリ部2320を含むことができ、それらは、バス2340を利用して互いにデータ通信できる。プロセッサ2310は、プログラムを実行して電子システム2300を制御する役割を行える。入力/出力装置2330は、電子システム2300のデータを入力または出力するのに利用できる。電子システム2300は、入力/出力装置2330を利用し、外部装置、例えば、パソコン(PC)またはネットワークに連結され、外部装置と互いにデータを交換できる。メモリ部2320は、プロセッサ2310の動作のためのコード及びデータを保存することができる。例えば、メモリ部2320は、図1ないし図21の積層メモリ素子の少なくとも一つを含むことができる。
例えば、かような電子システム2300は、メモリ部2320を必要とする多様な電子制御装置を構成でき、例えば、モバイルホン(mobile phone)、MP3プレーヤ、ナビゲーション(navigation)、フラッシュメモリドライブ(SSD:solid state drive)または家電製品(household appliances)に利用されうる。
発明の特定実施形態についての以上の説明は、例示及び説明を目的に提供された。従って、本発明は、前記実施形態に限定されるものではなく、本発明の技術的思想内で、当該分野で当業者によって、前記実施形態を組み合わせて実施するなど、さまざまな多くの修正及び変更が可能であることは明白である。
1,2,3,4 積層メモリ素子
10,30,50,70,80 第1基本積層構造
20,40,55,75,85 第2基本積層構造
110,210,310,410 基板
120,220,320,420 メモリ層
131,132,231,232,330,430 Xデコーダ層
1311 第1Xデコーダ層
1312 第2Xデコーダ層
135B’ 第1背面連結ライン
135B” 第2背面連結ライン
135F’ 第1前面連結ライン
135F” 第2前面連結ライン
141,142,143,241,242,243,340,440 Yデコーダ層
1421 第1Yデコーダ層
1422 第2Yデコーダ層
145L’ 第1左側連結ライン
145L” 第2左側連結ライン
145R’ 第1右側連結ライン
145R” 第2右側連結ライン
345,445 第1連結ライン
347,447 第2連結ライン
435 第3連結ライン
437 第4連結ライン
2200 メモリカード
2210 制御部
2220,2320 メモリ部
2230 ハウジング
2300 電子システム
2310 プロセッサ
2330 出力/入力部
2340 バス
MG メモリグループ

Claims (29)

  1. 基板と、
    前記基板上に互いに積層された、少なくとも1層のメモリ層をそれぞれ含む複数のメモリグループと、
    前記複数のメモリグループのうち、複数の隣接した2つのメモリグループ間に、1層をおいて少なくとも1層ずつ介在する複数のXデコーダ層と、
    前記複数の隣接した2つのメモリグループ間に、1層をおいて少なくとも1層ずつ、前記複数のXデコーダ層と交互に介在する複数のYデコーダ層と、
    を含むことを特徴とする積層メモリ素子。
  2. 各Xデコーダ層及び各Yデコーダ層間には、前記複数のメモリグループのうち、少なくとも1つのメモリグループが介在することを特徴とする請求項1に記載の積層メモリ素子。
  3. 前記複数のメモリグループは、同数のメモリ層をそれぞれ含むことを特徴とする請求項1に記載の積層メモリ素子。
  4. 前記複数のXデコーダ層と前記複数のYデコーダ層は、前記複数の隣接した2つのメモリグループ間で、1層ずつ交互に配されたことを特徴とする請求項1に記載の積層メモリ素子。
  5. 各Xデコーダ層は、前記複数の隣接した2つのメモリグループのうち、該Xデコーダ層の上下に隣接して配された2つのメモリグループに結合されることを特徴とする請求項4に記載の積層メモリ素子。
  6. 各Yデコーダ層は、前記複数の隣接した2つのメモリグループのうち、該Yデコーダ層の上下に隣接して配された2つのメモリグループに結合されたことを特徴とする請求項4に記載の積層メモリ素子。
  7. 前記複数のYデコーダ層は、前記複数のXデコーダ層と交互に一対ずつ配された複数対の第1Yデコーダ層及び第2Yデコーダ層を含み、各対の第1Yデコーダ層及び第2Yデコーダ層は、互いに隣接して積層され、
    前記複数のXデコーダ層は、前記複数の隣接した2つのメモリグループ間で、1層をおいて1層ずつ介在することを特徴とする請求項1に記載の積層メモリ素子。
  8. 各対の第1Yデコーダ層及び第2Yデコーダ層は、前記複数の隣接した2つのメモリグループのうち、該2つのメモリグループにそれぞれ結合されることを特徴とする請求項7に記載の積層メモリ素子。
  9. 各Xデコーダ層は、前記複数の隣接した2つのメモリグループのうち、該Xデコーダ層の上下に配された隣接した2つのメモリグループに結合されることを特徴とする請求項7に記載の積層メモリ素子。
  10. 前記複数のXデコーダ層は、前記複数のYデコーダ層と交互に一対ずつ配された複数対の第1Xデコーダ層及び第2Xデコーダ層を含み、各対の第1Xデコーダ層及び第2Xデコーダ層は、互いに隣接して積層され、
    前記複数のYデコーダ層は、前記複数の隣接した2つのメモリグループ間で、1層をおいて1層ずつ介在することを特徴とする請求項1に記載の積層メモリ素子。
  11. 各対の第1Xデコーダ層及び第2Xデコーダ層は、前記複数の隣接した2つのメモリグループのうち、該2つのメモリグループにそれぞれ結合されることを特徴とする請求項10に記載の積層メモリ素子。
  12. 各Yデコーダ層は、前記複数の隣接した2つのメモリグループのうち、該Yデコーダ層の上下に配された隣接した2つのメモリグループに結合されることを特徴とする請求項10に記載の積層メモリ素子。
  13. 各Xデコーダ層は、各メモリグループに含まれたメモリ層の個数と同じ個数のXデコーダ対を含み、
    各Yデコーダ層は、各メモリグループに含まれたメモリ層の個数と同じ個数のYデコーダ対を含むことを特徴とする請求項1に記載の積層メモリ素子。
  14. 各メモリ層に含まれたメモリセルは、第1グループ及び第2グループに分類され、
    各Xデコーダ対に含まれたXデコーダは、対応するメモリ層の前記第1グループ及び第2グループにそれぞれ連結され、
    各Yデコーダ対に含まれたYデコーダは、対応するメモリ層の前記第1グループ及び第2グループにそれぞれ連結されることを特徴とする請求項13に記載の積層メモリ素子。
  15. 各Xデコーダ層は、各メモリグループに含まれたメモリ層の個数と同じ個数のXデコーダを含み、
    各Yデコーダ層は、各メモリグループに含まれたメモリ層の個数と同じ個数のYデコーダを含むことを特徴とする請求項1に記載の積層メモリ素子。
  16. 基板上に配列された複数の積層メモリブロックを含む積層メモリ素子であって、各積層メモリブロックは、
    前記基板上に互いに積層され、少なくとも1層のメモリ層をそれぞれ含む複数のメモリグループと、
    前記複数のメモリグループ内で、一つおいて一つずつ介在する複数のXデコーダアレイと、
    前記複数のメモリグループ内で、一つおいて一つずつ前記複数のXデコーダアレイと交互に介在する複数のYデコーダアレイとを含むことを特徴とする積層メモリ素子。
  17. 各積層メモリブロックの前記複数のXデコーダアレイは、当該積層メモリブロックと隣接した積層メモリブロックの前記複数のYデコーダアレイと同一レベルに配されたことを特徴とする請求項16に記載の積層メモリ素子。
  18. 各メモリグループは、少なくとも1本のワードラインに共通して結合され、
    各積層メモリブロックの各Xデコーダアレイは、前記少なくとも1本のワードラインに結合された少なくとも1つのXデコーダを含むことを特徴とする請求項16に記載の積層メモリ素子。
  19. 各メモリグループは、少なくとも1対のワードラインに結合され、
    各積層メモリブロックの各Xデコーダアレイは、前記少なくとも1対のワードラインに結合された少なくとも1対のXデコーダを含むことを特徴とする請求項16に記載の積層メモリ素子。
  20. 各Xデコーダアレイは、各メモリグループに含まれたメモリ層の個数の半分に該当する個数のXデコーダ対を含み、各Xデコーダ対は、少なくとも2層のメモリ層に共通に連結され、
    各Yデコーダアレイは、各メモリグループに含まれたメモリ層の個数の半分に該当する個数のYデコーダ対を含み、各Yデコーダ対は、少なくとも2層のメモリ層に共通に連結されることを特徴とする請求項16に記載の積層メモリ素子。
  21. 各メモリ層に含まれたメモリセルは、第1グループ及び第2グループに分類され、
    各Xデコーダ対に含まれたXデコーダは、対応するメモリ層の前記第1グループ及び第2グループにそれぞれ連結され、
    各Yデコーダ対に含まれたYデコーダは、対応するメモリ層の前記第1グループ及び第2グループにそれぞれ連結されることを特徴とする請求項20に記載の積層メモリ素子。
  22. 各Xデコーダアレイは、各メモリグループに含まれたメモリ層の個数の半分に該当する個数のXデコーダを含み、各Xデコーダは、少なくとも2層のメモリ層に共通に連結され、
    各Yデコーダアレイは、各メモリグループに含まれたメモリ層の個数の半分に該当する個数のYデコーダを含み、各Yデコーダは、少なくとも2層のメモリ層に共通に連結されることを特徴とする請求項16に記載の積層メモリ素子。
  23. 基板と、
    1層またはそれ以上のメモリ層をそれぞれ含む、前記基板上に積層された複数のメモリグループと、
    前記複数のメモリグループ内の1層またはそれ以上のデコーダ層と、
    を含み、
    前記1層またはそれ以上のデコーダ層は、
    少なくとも1つのXデコーダを含むXデコーダアレイと、
    少なくとも1つのYデコーダを含むYデコーダアレイと、
    を含み、
    各デコーダ層内の前記Xデコーダアレイ及び前記Yデコーダアレイは、格子状に配されることを特徴とする積層メモリ素子。
  24. 前記Xデコーダアレイは、複数のXデコーダを含み、
    前記Yデコーダアレイは、複数のYデコーダを含むことを特徴とする請求項23に記載の積層メモリ素子。
  25. 前記複数のXデコーダ及び前記複数のYデコーダは、交互に配列されることを特徴とする請求項24に記載の積層メモリ素子。
  26. 前記1層またはそれ以上のデコーダ層は、前記複数のメモリグループ内の複数のデコーダ層を含むことを特徴とする請求項23に記載の積層メモリ素子。
  27. 前記複数のデコーダ層のうち、隣接したメモリグループ内の1対のデコーダ層は、互いに相反した構造のデコーダ配置を有することを特徴とする請求項26に記載の積層メモリ素子。
  28. 前記複数のデコーダ層は、互いに相反した二種のデコーダ配置を交互に有することを特徴とする請求項26に記載の積層メモリ素子。
  29. 各メモリ層は、記録媒体として可変抵抗体を利用することを特徴とする請求項23に記載の積層メモリ素子。
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