JP2010263211A - 積層メモリ素子 - Google Patents

Abstract

【課題】高集積化が容易な積層メモリ素子を提供する。
【解決手段】本願発明の積層メモリ素子は、基板と、基板上に互いに積層された、少なくとも１層のメモリ層をそれぞれ含む複数のメモリグループと、該複数のメモリグループのうち、複数の隣接した２つのメモリグループ間に介在する複数のＸデコーダ層と、前記複数の隣接した２つのメモリグループ間に、複数のＸデコーダ層と交互に介在される複数のＹデコーダ層と、を具備する積層メモリ素子である。
【選択図】図１

Description

本発明は、半導体素子に係り、特に多層構造で積層されたメモリ素子に関する。

半導体製品は、その体積がだんだん小さくなりつつも、高容量のデータ処理を要求している。したがって、このような半導体製品に使われる不揮発性メモリ素子の集積度を高める必要がある。このような点で、メモリ層を三次元に積層させて形成した多層構造のメモリ素子が考慮されている。

しかし、多層構造のメモリ素子の動作を支援するための回路の配置が容易ではなく、集積度上昇に限界がある。

よって、本発明がなそうとする技術的課題は、高集積化が容易な積層メモリ素子を提供するところにある。

しかし、前述の本発明の技術的課題は、例示的に提示されたものであって、本発明がそれらに限定されるものではない。

前記課題を解決するための本発明の一実施形態による積層メモリ素子は、基板と、前記基板上に互いに積層された、少なくとも１層のメモリ層をそれぞれ含む複数のメモリグループと、前記複数のメモリグループのうち、複数の隣接した２つのメモリグループ間で、１層をおいて少なくとも１層ずつ介在する複数のＸデコーダ層と、前記複数の隣接した２つのメモリグループ間で、１層をおいて少なくとも１層ずつ、前記複数のＸデコーダ層と交互に介在する複数のＹデコーダ層と、を含む。

一部実施形態で、各Ｘデコーダ層及び各Ｙデコーダ層間には、前記複数のメモリグループのうち、少なくとも１つのメモリグループが介在しうる。

一部実施形態で、前記複数のメモリグループは、同数のメモリ層をそれぞれ含むことができる。

一部実施形態で、前記複数のＸデコーダ層と前記複数のＹデコーダ層は、前記複数の隣接した２つのメモリグループ間で、１層ずつ交互に配されうる。各Ｘデコーダ層は、前記複数の隣接した２つのメモリグループのうち、当該Ｘデコーダ層の上下に隣接して配された２つのメモリグループに結合されうる。各Ｙデコーダ層は、前記複数の隣接した２つのメモリグループのうち、当該Ｙデコーダ層の上下に隣接して配された２つのメモリグループに結合されうる。

一部実施形態で、前記複数のＹデコーダ層は、前記複数のＸデコーダ層と交互に一対ずつ配された複数の対ＥＩ第１Ｙデコーダ層及び第２Ｙデコーダ層を含み、各対の第１Ｙデコーダ層及び第２Ｙデコーダ層は、互いに隣接して積層され、前記複数のＸデコーダ層は、前記複数の隣接した２つのメモリグループ間で、１層をおいて１層ずつ介在しうる。各対の第１Ｙデコーダ層及び第２Ｙデコーダ層は、前記複数の隣接した２つのメモリグループのうち、当該２つのメモリグループにそれぞれ結合されうる。各Ｘデコーダ層は、前記複数の隣接した２つのメモリグループのうち、当該Ｘデコーダ層の上下に配された隣接した２つのメモリグループに結合されうる。

一部実施形態で、前記複数のＸデコーダ層は、前記複数のＹデコーダ層と交互に一対ずつ配された複数対の第１Ｘデコーダ層及び第２Ｘデコーダ層を含み、各対の第１Ｘデコーダ層及び第２Ｘデコーダ層は、互いに隣接して積層され、前記複数のＹデコーダ層は、前記複数の隣接した２つのメモリグループ間で、１層をおいて１層ずつ介在しうる。各対の第１Ｘデコーダ層及び第２Ｘデコーダ層は、前記複数の隣接した２つのメモリグループのうち、当該２つのメモリグループにそれぞれ結合されうる。各Ｙデコーダ層は、前記複数の隣接した２つのメモリグループのうち、当該Ｙデコーダ層の上下に配された隣接した２つのメモリグループに結合されうる。

一部実施形態で、各Ｘデコーダ層は、各メモリグループに含まれたメモリ層の個数と同じ個数のＸデコーダ対を含み、各Ｙデコーダ層は、各メモリグループに含まれたメモリ層の個数と同じ個数のＹデコーダ対を含むことができる。各メモリ層に含まれたメモリセルは、第１グループ及び第２グループに分類され、各Ｘデコーダ対に含まれたＸデコーダは、対応するメモリ層の前記第１グループ及び第２グループにそれぞれ連結され、各Ｙデコーダ対に含まれたＹデコーダは、対応するメモリ層の前記第１グループ及び第２グループにそれぞれ連結されうる。

一部実施形態で、各Ｘデコーダ層は、各メモリグループに含まれたメモリ層の個数と同じ個数のＸデコーダを含み、各Ｙデコーダ層は、各メモリグループに含まれたメモリ層の個数と同じ個数のＹデコーダを含むことができる。

また、前記課題を解決するための本発明の他の実施形態による積層メモリ素子は、基板上に配列された複数の積層メモリブロックを含み、各積層メモリブロックは、前記基板上に互いに積層され、少なくとも１層のメモリ層をそれぞれ含む複数のメモリグループと、前記複数のメモリグループ内で、一つおいて一つずつ介在された複数のＸデコーダアレイと、前記複数のメモリグループ内で、一つおいて一つずつ前記複数のＸデコーダアレイと交互に介在された複数のＹデコーダアレイとを含む。

一部実施形態で、各積層メモリブロックの前記複数のＸデコーダアレイは、当該積層メモリブロックと隣接した積層メモリブロックの前記複数のＹデコーダアレイと同一レベルに配されうる。

一部実施形態で、各メモリグループは、少なくとも１本のワードラインに共通して結合され、各積層メモリブロックの各Ｘデコーダアレイは、前記少なくとも１本のワードラインに結合された少なくとも１つのＸデコーダを含むことができる。

一部実施形態で、各メモリグループは、少なくとも１対のワードラインに結合され、各積層メモリブロックの各Ｘデコーダアレイは、前記少なくとも１対のワードラインに結合された少なくとも１対のＸデコーダを含むことができる。

一部実施形態で、各Ｘデコーダアレイは、各メモリグループに含まれたメモリ層の個数の半分に該当する個数のＸデコーダ対を含み、各Ｘデコーダ対は、少なくとも２層のメモリ層に共通に連結され、各Ｙデコーダアレイは、各メモリグループに含まれたメモリ層の個数の半分に該当する個数のＹデコーダ対を含み、各Ｙデコーダ対は、少なくとも２層のメモリ層に共通に連結されうる。各メモリ層に含まれたメモリセルは、第１グループ及び第２グループに分類され、各Ｘデコーダ対に含まれたＸデコーダは、対応するメモリ層の前記第１グループ及び第２グループにそれぞれ連結され、各Ｙデコーダ対に含まれたＹデコーダは、対応するメモリ層の前記第１グループ及び第２グループにそれぞれ連結されうる。

一部実施形態で、各Ｘデコーダアレイは、各メモリグループに含まれたメモリ層の個数の半分に該当する個数のＸデコーダを含み、各Ｘデコーダは、少なくとも２層のメモリ層に共通に連結され、各Ｙデコーダアレイは、各メモリグループに含まれたメモリ層の個数の半分に該当する個数のＹデコーダを含み、各Ｙデコーダは、少なくとも２層のメモリ層に共通に連結されうる。

また、前記課題を解決するための本発明の他の実施形態による積層メモリ素子は、基板と、１層またはそれ以上のメモリ層をそれぞれ含み、前記基板上に積層された複数のメモリグループと、前記複数のメモリグループ内の１層またはそれ以上のデコーダ層を含み、前記１層またはそれ以上のデコーダ層は、少なくとも１つのＸデコーダを含むＸデコーダアレイと、少なくとも１つのＹデコーダを含むＹデコーダアレイと、を含み、各デコーダ層内の前記Ｘデコーダアレイ及び前記Ｙデコーダアレイは、格子状に配されうる。

一部実施形態で、前記Ｘデコーダアレイは、複数のＸデコーダを含み、前記Ｙデコーダアレイは、複数のＹデコーダを含むことができる。前記複数のＸデコーダ及び前記複数のＹデコーダは、交互に配列されうる。

一部実施形態で、前記１層またはそれ以上のデコーダ層は、前記複数のメモリグループ内の複数のデコーダ層を含むことができる。前記複数のデコーダ層のうち、隣接したメモリグループ内の１対のデコーダ層は、互いに相反した構造のデコーダ配置を有することができる。前記複数のデコーダ層は、互いに相反した二種のデコーダ配置を交互に有することができる。

一部実施形態で、各メモリ層は、記録媒体として可変抵抗体を利用できる。

本発明の実施形態による積層メモリ素子によれば、ＸデコーダとＹデコーダとが互いに異なる層に互いに離隔されるように積層されうる。従って、ＸデコーダとＹデコーダとが１層に共に配される必要がないために、各層のＸデコーダまたはＹデコーダが占める面積を大きく縮めることができる。かようなデコーダ配置を利用すれば、メモリ層の積層数に対する制限が減り、積層メモリ素子の集積度が高まりうる。

また、本発明の実施形態による積層メモリ素子によれば、複数のメモリブロックの同一レベルで、ＸデコーダアレイとＹデコーダアレイとが格子状に配されうる。従って、メモリ層は、当該メモリブロックのＸデコーダアレイまたはＹデコーダアレイだけではなく、隣接するメモリブロックの同一レベルのＸデコーダアレイまたはＹデコーダアレイに連結されうる。かようなデコーダ配置を利用すれば、ＸデコーダまたはＹデコーダと、メモリ層との連結ラインの長さを縮めることができる。

また、本発明の実施形態による積層メモリ素子によれば、各メモリ層に含まれたメモリセルを少なくとも２つのグループに分類し、各メモリ層に対応する複数のＸデコーダ対または複数のＹデコーダ対を含むことができる。従って、各ＸデコーダまたはＹデコーダでデコーディングするメモリセルの個数が減るので、各ＸデコーダまたはＹデコーダの複雑度を低下させることができるため、その具現を簡単にできる。

本発明の一実施形態による積層メモリ素子を示す断面図である。 図１の積層メモリ素子に含まれたＸデコーダ層のＸデコーダアレイの一例を示す概略図である。 図１の積層メモリ素子に含まれたＹデコーダ層のＹデコーダアレイの一例を示す概略図である。 図１の積層メモリ素子で、メモリ層、Ｘデコーダアレイ及びＹデコーダアレイの連結を示す概略図である。 本発明の他の実施形態による積層メモリ素子を示す断面図である。 本発明のさらに他の実施形態による積層メモリ素子を示す断面図である。 本発明のさらに他の実施形態による積層メモリ素子を示す断面図である。 本発明の一実施形態による積層メモリ素子を示す平面図である。 図８の積層メモリ素子のＡ−Ａ’線に沿って切り取った断面図の一例である。 図８の積層メモリ素子のＢ−Ｂ’線に沿って切り取った断面図の一例である。 図８の積層メモリ素子のＡ−Ａ’線に沿って切り取った断面図の他の例である。 図８の積層メモリ素子のＢ−Ｂ’線に沿って切り取った断面図の他の例である。 本発明の他の実施形態による積層メモリ素子を示す平面図である。 図１３の積層メモリ素子のＣ−Ｃ’線に沿って切り取った断面図の一例である。 図１３の積層メモリ素子のＤ−Ｄ’線に沿って切り取った断面図の一例である。 図１３の積層メモリ素子のＣ−Ｃ’線に沿って切り取った断面図の他の例である。 図１３の積層メモリ素子のＤ−Ｄ’線に沿って切り取った断面図の他の例である。 本発明の一部実施形態による積層メモリ素子で、メモリ層とＸデコーダアレイとの物理的な連結を示す概略的な断面図である。 本発明の他の実施形態による積層メモリ素子で、メモリ層とＸデコーダアレイとの物理的な連結を示す概略的な断面図である。 本発明の他の実施形態による積層メモリ素子で、メモリ層とＸデコーダアレイとの物理的な連結を示す概略的な断面図である。 本発明のさらに他の実施形態による積層メモリ素子で、メモリ層とＸデコーダアレイとの物理的な連結を示す概略的な断面図である。 本発明の一実施形態によるメモリカードを示す概略図である。 本発明の一実施形態による電子システムを示すブロック図である。

以下、添付した図面を参照しつつ、本発明による望ましい実施形態を介して、本発明の原理について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されうる。図面での構成要素は、説明の便宜のために、その大きさが誇張されうる。

図１は、本発明の一実施形態による積層メモリ素子を示す断面図である。

図１を参照すれば、積層メモリ素子１は、基板１１０、複数のメモリ層１２０、複数のＸデコーダ層１３１，１３２及び複数のＹデコーダ層１４１，１４２，１４３を含むことができる。図１では、図解の便宜上、２層のＸデコーダ層１３１，１３２と３層のＹデコーダ１４１，１４２，１４３とを図示したが、積層メモリ素子１は、さらに多数のＸデコーダ層及びＹデコーダ層を含むことができる。以下、積層メモリ素子１に含まれたそれぞれの構成要素について詳述する。

基板１１０上に、複数のメモリ層１２０が積層されうる。例えば、基板１１０は、半導体ウェーハを含むことができる。かようなメモリ層１２０の積層構造は、メモリ素子の集積度を高め、かつその容量を増やすのに効果的である。各メモリ層１２０は、マトリックス状に配列されたメモリセルアレイ（図示せず）を含むことができる。積層メモリ素子１に含まれるメモリ層１２０の数は、メモリ容量によって適切に選択され、この実施形態を制限するものではない。メモリ層１２０は、多様な形態のメモリ、例えば、ＤＲＡＭ（dynamic random access memory）、ＳＲＡＭ（static random access memory）、フラッシュメモリ（flash memory）、ＰＲＡＭ（phase change random access memory）、ＲｅＲＡＭ（resistive random access memory）、ＦｅＲＡＭ（ferroelectric random access memory）またはＭＲＡＭ（magnetoresistive random access memory）によって構成されうる。

複数のメモリ層１２０は、複数のメモリグループＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４にグループ化され、各メモリグループＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４は、同数のメモリ層１２０を含むことができる。本実施形態で、各メモリグループＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４は、４個のメモリ層１２０を含むが、かような各メモリグループＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４に含まれたメモリ層１２０の数は、例示的に図示されており、本実施形態の範囲を制限するものではない。本実施形態の変形例で、メモリグループは、互いに異なる数のメモリ層１２０を含むこともできる。

複数のメモリグループＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４間には、Ｘデコーダ層とＹデコーダ層とが交互に配されうる。具体的には、積層メモリ素子１で、Ｙデコーダ層１４１、メモリグループＭＧ１、Ｘデコーダ層１３１、メモリグループＭＧ２、Ｙデコーダ層１４２、メモリグループＭＧ３、Ｘデコーダ層１３２、メモリグループＭＧ４及びＹデコーダ層１４３が、基板１１０上に順次に積層される。このとき、Ｘデコーダ層１３１、及びＸデコーダ層１３１を中心に上下に配されたメモリグループＭＧ１，ＭＧ２は、第１基本積層構造１０とし、Ｙデコーダ層１４２、及びＹデコーダ層１４２を中心に上下に配されたメモリグループＭＧ２，ＭＧ３は、第２基本積層構造２０とする。以下、第１基本積層構造１０及び第２基本積層構造２０について詳述する。

まず、積層メモリ素子１は、基板１１０上に積層される複数の第１基本積層構造１０を含み、複数の第１基本積層構造１０間には、複数のＹデコーダ層１４１，１４２，１４３が介在される。第１基本積層構造１０でＸデコーダ層１３１は、その上部に隣接して積層されたメモリグループＭＧ２のメモリ層１２０と、第１前面（front）連結ライン１３５Ｆ’及び第１背面（back）連結ライン１３５Ｂ’を介して連結され、その下部に隣接して積層されたメモリグループＭＧ１のメモリ層１２０と、第２前面連結ライン１３５Ｆ”及び第２背面連結ライン１３５Ｂ”を介して連結されうる。具体的には、第１前面連結ライン１３５Ｆ’及び第２前面連結ライン１３５Ｆ”と第１背面連結ライン１３５Ｂ’及び第２背面連結ライン１３５Ｂ”は、各メモリ層１２０にそれぞれ連結されたＸデコーダ用配線（図示せず）に連結されうるが、ここで、Ｘデコーダ用配線は、ワードラインでありうる。

これにより、Ｘデコーダ層１３１は、メモリグループＭＧ１，ＭＧ２のメモリ層１２０と電気的に信号を送受信することができる。例えば、Ｘデコーダ層１３１は、各メモリ層に含まれたメモリセルについてのＸ軸アドレス情報をデコーディングしてメモリ層１２０に伝達できる。Ｘデコーダ層１３１は、基板１１０上のＸバッファまたはＸドライバ（図示せず）に電気的にさらに連結されうる。

ここで、実線矢印で表示された第１前面連結ライン１３５Ｆ’及び第２前面連結ライン１３５Ｆ”は、Ｘデコーダ層１３１とメモリ層１２０との前面に配されて、図面の紙面を貫通する方向への連結関係を指示できる。一方、点線矢印で表示された第１背面連結ライン１３５Ｂ’及び第２背面連結ライン１３５Ｂ”は、Ｘデコーダ層１３１とメモリ層１２０との背面に配され、図面の紙面を貫通する方向への連結関係を指示できる。従って、図１の断面方向では、第１背面連結ライン１３５Ｂ’及び第２背面連結ライン１３５Ｂ”は、見えないので、点線矢印で図示した。図２は、図１の積層メモリ素子に含まれたＸデコーダ層のＸデコーダアレイの一例を示す概略図である。

図１及び図２を参照すれば、Ｘデコーダ層１３１は、少なくとも１つのＸデコーダアレイ１３１Ａを含むことができ、Ｘデコーダアレイ１３１Ａは、複数のＸデコーダ１３１１，１３１２，１３１１’，１３１２’を含むことができる。図２には、便宜上、４個のＸデコーダ１３１１，１３１２，１３１１’，１３１２’が図示されているが、Ｘデコーダアレイ１３１Ａは、さらに多数のＸデコーダを含むことができる。

各メモリ層１２０に含まれたメモリセルは、２つのグループに分類されうるが、例えば、各メモリ層１２０に含まれたメモリセルのうち、奇数番目のメモリセルを第１グループに、偶数番目のメモリセルを第２グループに分類しうる。しかし、これは一例に過ぎず、各メモリ層１２０に含まれたメモリセルは、他の方式で分類されうる。このように、２つのグループに分類されたメモリセルについてのＸ軸アドレス情報のデコーディングのために、Ｘデコーダアレイ１３１Ａは、各メモリグループに含まれたメモリ層１２０のそれぞれに対応する複数のＸデコーダ対を含むことができる。従って、Ｘデコーダアレイ１３１Ａは、各メモリグループに含まれたメモリ層１２０の個数の２倍のＸデコーダを含むことができる。

本実施形態で、各メモリグループＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４は、４層のメモリ層１２０を含むので、Ｘデコーダアレイ１３１Ａは、４個のＸデコーダ対、換言すれば、８個のＸデコーダを含むことができる。具体的には、Ｘデコーダアレイ１３１Ａに含まれた２つの第１Ｘデコーダ１３１１，１３１１’は、第１Ｘデコーダ対をなし、２つの第２Ｘデコーダ１３１２，１３１２’は、第２Ｘデコーダ対をなすことができる。以下、各対のＸデコーダとメモリ層１２０との連結関係について詳述する。

第１Ｘデコーダ１３１１，１３１１’は、Ｘデコーダ層１３１の上部に最も隣接して位置するメモリ層１２０と、下部に最も隣接して位置するメモリ層１２０とに共通に連結されうる。ここで、第１Ｘデコーダ１３１１は、第１前面連結ライン１３５Ｆ’を介して、Ｘデコーダ層１３１の上部に最も隣接して位置するメモリ層１２０の第１グループに連結され、第２前面連結ライン１３５Ｆ”を介して、Ｘデコーダ層１３１の下部に最も隣接して位置するメモリ層１２０の第１グループに連結されうる。また、第１Ｘデコーダ１３１１’は、第１背面連結ライン１３５Ｂ’を介して、Ｘデコーダ層１３１の上部に最も隣接して位置するメモリ層１２０の第２グループに連結され、第２背面連結ライン１３５Ｂ”を介して、Ｘデコーダ層１３１の下部に最も隣接して位置するメモリ層１２０の第２グループに連結されうる。

同様に、第２Ｘデコーダ１３１２，１３１２’は、Ｘデコーダ層１３１の上部から二番目に隣接して位置するメモリ層１２０と、下部から二番目に隣接して位置するメモリ層１２０とに共通に連結されうる。ここで、第２Ｘデコーダ１３１１は、第１前面連結ライン１３５Ｆ’を介して、Ｘデコーダ層１３１の上部から二番目に隣接して位置するメモリ層１２０の第１グループに連結され、第２前面連結ライン１３５Ｆ”を介して、Ｘデコーダ層１３１の下部から二番目に隣接して位置するメモリ層１２０の第１グループに連結されうる。また、第２Ｘデコーダ１３１２’は、第１背面連結ライン１３５Ｂ’を介して、Ｘデコーダ層１３１の上部から二番目に隣接して位置するメモリ層１２０の第２グループに連結され、第２背面連結ライン１３５Ｂ”を介して、Ｘデコーダ層１３１の下部から二番目に隣接して位置するメモリ層１２０の第２グループに連結されうる。

本実施形態によれば、メモリ層１２０に含まれたメモリセルを２つのグループに分類し、１対のＸデコーダが、Ｘデコーダ層１３１の上下部に対称的に位置するメモリ層１２０に共通に連結される。このとき、１対のＸデコーダのうち一つは、対応するメモリ層１２０の第１グループに連結され、他の一つは、対応するメモリ層１２０の第２グループに連結されうる。これにより、Ｘデコーダ層１３１でデコーディングするメモリセルの個数が減ることになるので、Ｘデコーダ層１３１の複雑度を低下させることができるので、その具現も簡単にできる。

再び図１を参照すれば、積層メモリ素子１は、基板１１０上に積層される複数の第２基本積層構造２０を含み、複数の第２基本積層構造２０間には、複数のＸデコーダ層１３１，１３２が介在される。第２基本積層構造２０でＹデコーダ層１４２は、その上部に隣接して積層されたメモリグループＭＧ３のメモリ層１２０に、第１左側（left）連結ライン１４５Ｌ’及び第１右側（right）連結ライン１４５Ｒ’を介して連結され、その下部に隣接して積層されたメモリグループＭＧ２に含まれたメモリ層１２０に、第２左側連結ライン１４５Ｌ”及び第２右側連結ライン１４５Ｒ”を介して連結されうる。具体的には、第１左側連結ライン１４５Ｌ’及び第２左側連結ライン１４５Ｌ”と第１右側連結ライン１４５Ｒ’及び第２右側連結ライン１４５Ｒ”は、各メモリ層１２０に連結されたＹデコーダ用配線（図示せず）に連結されうるが、ここで、Ｙデコーダ用配線は、ビットラインでありうる。

これにより、Ｙデコーダ層１４２は、メモリグループＭＧ２，ＭＧ３のメモリ層１２０と電気的に信号を送受信することができる。例えば、Ｙデコーダ層１４２は、各メモリ層に含まれたメモリセルについてのＹ軸アドレス情報をデコーディングしてメモリ層１２０に伝達できる。Ｙデコーダ層１４２は、基板１１０上のＹバッファまたはＹドライバ（図示せず）に電気的にさらに連結されうる。

ここで、実線で表示された第１左側連結ライン１４５Ｌ’及び第２左側連結ライン１４５Ｌ”並びに第１右側連結ライン１４５Ｒ’及び第２右側連結ライン１４５Ｒ”は、図面の紙面と平行した方向への連結関係を指示できる。従って、実線矢印で表示された第１前面連結ライン１３５Ｆ’及び第２前面連結ライン１３５Ｆ”並びに点線矢印で表示された第１背面連結ライン１３５Ｂ’及び第２背面連結ライン１３５Ｂ”は、実線で表示された第１左側連結ライン１４５Ｌ’及び第２左側連結ライン１４５Ｌ”並びに第１右側連結ライン１４５Ｒ’及び第２右側連結ライン１４５Ｒ”と互いに交差する方向の連結関係を表示できる。

図３は、図１の積層メモリ素子に含まれたＹデコーダ層のＹデコーダアレイの一例を示す概略図である。

図１及び図３を参照すれば、Ｙデコーダ層１４２は、少なくとも１つのＹデコーダアレイ１４２Ａを含むことができ、Ｙデコーダアレイ１４２Ａは、複数のＹデコーダ１４２１，１４２２，１４２１’，１４２２’を含むことができる。図３には、便宜上、４個のＹデコーダ１４２１，１４２２，１４２１’，１４２２’が図示されているが、Ｙデコーダアレイ１４２Ａは、さらに多数のＹデコーダを含むことができる。

各メモリ層１２０に含まれたメモリセルは、２つのグループに分類できるが、例えば、各メモリ層１２０に含まれたメモリセルのうち、奇数番目のメモリセルを第１グループに、偶数番目のメモリセルを第２グループに分類しうる。しかし、これは一例に過ぎず、各メモリ層１２０に含まれたメモリセルは、他の方式で分類されうる。このように、２つのグループに分類されたメモリセルについてのＹ軸アドレス情報のデコーディングのために、Ｙデコーダアレイ１４２Ａは、各メモリグループに含まれたメモリ層１２０のそれぞれに対応する複数のＹデコーダ対を含むことができる。従って、Ｙデコーダアレイ１４２Ａは、各メモリグループに含まれたメモリ層１２０の個数の２倍のＹデコーダを含むことができる。

本実施形態で、各メモリグループＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４は、４層のメモリ層１２０を含むので、Ｙデコーダアレイ１４２Ａは、４個のＹデコーダ対、換言すれば、８個のＹデコーダを含むことができる。具体的には、Ｙデコーダアレイ１４２Ａに含まれた２つの第１Ｙデコーダ１４２１，１４２１’は第１Ｙデコーダ対をなし、２つの第２Ｙデコーダ１４２２，１４２２’は、第２Ｙデコーダ対をなすことができる。以下、各対のＹデコーダとメモリ層１２０との連結関係について詳述する。

第１Ｙデコーダ１４２１，１４２１’は、Ｙデコーダ層１４２の上部に最も隣接して位置するメモリ層１２０と、下部に最も隣接して位置するメモリ層１２０とに共通に連結されうる。ここで、第１Ｙデコーダ１４２１は、第１左側連結ライン１４５Ｌ’を介して、Ｙデコーダ層１４２の上部に最も隣接して位置するメモリ層１２０の第１グループに連結され、第２左側連結ライン１４５Ｌ”を介して、Ｙデコーダ層１４２の下部に最も隣接して位置するメモリ層１２０の第１グループに連結されうる。また、第１Ｙデコーダ１４２１’は、第１右側連結ライン１４５Ｒ’を介して、Ｙデコーダ層１４２の上部に最も隣接して位置するメモリ層１２０の第２グループに連結され、第２右側連結ライン１４５Ｒ”を介して、Ｙデコーダ層１４２の下部に最も隣接して位置するメモリ層１２０の第２グループに連結されうる。

同様に、第２Ｙデコーダ１４２２，１４２２’は、Ｙデコーダ層１４２の上部から二番目に隣接して位置するメモリ層１２０と、下部から二番目に隣接して位置するメモリ層１２０とに共通に連結されうる。ここで、第２Ｙデコーダ１４２２は、第１左側連結ライン１４５Ｌ’を介して、Ｙデコーダ層１４２の上部から二番目に隣接して位置するメモリ層１２０の第１グループに連結され、第２左側連結ライン１４５Ｌ”を介して、Ｙデコーダ層１４２の下部から二番目に隣接して位置するメモリ層１２０の第１グループに連結されうる。また、第２Ｙデコーダ１４２２’は第１右側連結ライン１４５Ｒ’を介して、Ｙデコーダ層１４２の上部から二番目に隣接して位置するメモリ層１２０の第２グループに連結され、第２右側連結ライン１４５Ｒ”を介して、Ｙデコーダ層１４２の下部から二番目に隣接して位置するメモリ層１２０の第２グループに連結されうる。

本実施形態によれば、メモリ層１２０に含まれたメモリセルを２つのグループに分類し、１対のＹデコーダが、Ｙデコーダ層１４２の上下部に対称的に位置するメモリ層１２０に共通に連結される。このとき、１対のＹデコーダのうち一つは、対応するメモリ層１２０の第１グループに連結され、他の一つは、対応するメモリ層１２０の第２グループに連結されうる。これにより、Ｙデコーダ層１４２でデコーディングするメモリセルの個数が減ることになるので、Ｙデコーダ層１４２の複雑度を低下させることができるので、その具現も簡単にできる。

図４は、図１の積層メモリ素子で、メモリ層、Ｘデコーダアレイ及びＹデコーダアレイの連結を示す概略図である。

図１及び図４を参照すれば、下層メモリ層１２０ａ及び上層メモリ層１２０ｂは、セルアレイをそれぞれ有することができる。下層メモリ層１２０ａ及び上層メモリ層１２０ｂ間のＹデコーダアレイ１４２Ａは、下層メモリ層１２０ａ及び上層メモリ層１２０ｂに共通して連結されうる。例えば、下層メモリ層１２０ａ及び上層メモリ層１２０ｂの選択ビットラインＢＬは、Ｙデコーダアレイ１４２Ａのデコーディング・トランジスタＴｄに連結されうる。

下層メモリ層１２０ａ下の下層Ｘデコーダアレイ１３１Ａは、下層メモリ層１２０ａの選択ワードラインＷＬに連結されうる。上層メモリ層１２０ｂ上の上層Ｘデコーダアレイ１３２Ａは、上層メモリ層１２０ｂの選択ワードラインＷＬに連結されうる。

図５は、本発明の他の実施形態による積層メモリ素子を示す断面図である。

図５を参照すれば、積層メモリ素子１’は、基板１１０、複数のメモリ層１２０、複数のＸデコーダ層１３１，１３２及び／または複数対の第１Ｙデコーダ層１４１ａ，１４２ａ，１４３ａ）及び／または第２Ｙデコーダ層１４１ｂ，１４２ｂ，１４３ｂを含む。この実施形態の積層メモリ素子１’は、図１ないし図４の積層メモリ素子１で、一部構成を変形したものであり、従って、重複する説明は省略する。

複数のメモリグループＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４間には、Ｘデコーダ層と１対の第１Ｙデコーダ層及び第２Ｙデコーダ層とが互いに入れ違いながら配されうる。具体的には、積層メモリ素子１’で、１対の第１Ｙデコーダ層１４１ａ及び第２Ｙデコーダ層１４１ｂ、メモリグループＭＧ１、Ｘデコーダ層１３１、メモリグループＭＧ２、１対の第１Ｙデコーダ層１４２ａ及び第２Ｙデコーダ層１４２ｂ、メモリグループＭＧ３、Ｘデコーダ層１３２、メモリグループＭＧ４、及び／または１対の第１Ｙデコーダ層１４３ａ及び第２Ｙデコーダ層１４３ｂが、基板１１０上に順次に積層される。このとき、Ｘデコーダ層１３１及びＸデコーダ層１３１を中心に上下に配されたメモリグループＭＧ１，ＭＧ２は、第１基本積層構造１０とし、Ｙデコーダ層対１４２ａ，１４２ｂ、及びＹデコーダ層対１４２ａ，１４２ｂを中心に上下に配されたメモリグループＭＧ２，ＭＧ３は、第２基本積層構造２０’とする。第１基本積層構造１０は、図１に含まれた構成と実質的に同一なので、これについての説明は省略する。

積層メモリ素子１’は、基板１１０上に積層される複数の第２基本積層構造２０’を含み、複数の第２基本積層構造２０’間には、複数のＸデコーダ層１３１，１３２が介在される。第２基本積層構造２０’で第１Ｙデコーダ層１４２ａは、その上部に隣接して積層されたメモリグループＭＧ３のメモリ層１２０に、第１左側連結ライン１４５Ｌ’及び第１右側連結ライン１４５Ｒ’を介して連結され、第２Ｙデコーダ層１４２ｂは、その下部に隣接して積層されたメモリグループＭＧ２のメモリ層１２０に、第２左側連結ライン１４５Ｌ”及び第２右側連結ライン１４５Ｒ”を介して連結されうる。

これにより、第１Ｙデコーダ層１４２ａは、その上部に隣接して積層されたメモリグループＭＧ３のメモリ層１２０と電気的に信号を送受信でき、第２Ｙデコーダ層１４２ｂは、その下部に隣接して積層されたメモリグループＭＧ２のメモリ層１２０と電気的に信号を送受信することができる。

本実施形態によれば、隣接した２つのメモリグループは、その間に配されるＸデコーダ層は共有するが、その間に配されるＹデコーダ層は共有しない。換言すれば、複数のメモリグループ間に、Ｘデコーダ層と１対のＹデコーダ層とが交互に配され、隣接した２つのメモリグループ間には、１つのＸデコーダ層が存在し、隣接した２つのメモリグループ間には、２層のＹデコーダ層が存在する。これにより、隣接した２つのメモリグループに含まれたメモリ層に対して、個別的にＹ軸アドレスをデコーディングすることができる。

図６は、本発明のさらに他の実施形態による積層メモリ素子を示す断面図である。

図６を参照すれば、積層メモリ素子１”は、基板１１０、複数のメモリ層１２０、複数対の第１Ｘデコーダ層１３１ａ，１３２ａ，１３３ａ及び／または第２Ｘデコーダ層１３１ｂ，１３２ｂ，１３３ｂ及び／または複数のＹデコーダ層１４１，１４２を含む。この実施形態の積層メモリ素子１”は、図１ないし図４の積層メモリ素子１で、一部構成を変形したものであり、従って、重複する説明は省略する。

複数のメモリグループＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４の間には、Ｙデコーダ層及び／または１対の第１Ｘデコーダ層及び第２Ｘデコーダ層が、互いに入れ違いながら配されうる。具体的には、積層メモリ素子１”で、１対の第１Ｘデコーダ層１３１ａ及び第２Ｘデコーダ層１３１ｂ、メモリグループＭＧ１、Ｙデコーダ層１４１、メモリグループＭＧ２、１対の第１Ｘデコーダ層１３２ａ及び第２Ｘデコーダ層１３２ｂ、メモリグループＭＧ３、Ｙデコーダ層１４２、メモリグループＭＧ４、及び／または１対の第１Ｘデコーダ層１３３ａ及び第２Ｘデコーダ層１３３ｂが、基板１１０上に順次に積層される。このとき、Ｙデコーダ層１４１及びＹデコーダ層１４１を中心に上下に配されたメモリグループＭＧ１，ＭＧ２は、第２基本積層構造２０とし、Ｘデコーダ層対１３２ａ，１３２ｂ及びＸデコーダ層対１３２ａ，１３２ｂを中心に上下に配されたメモリグループＭＧ２，ＭＧ３は、第１基本積層構造１０’とする。第２基本積層構造２０は、図１に含まれた構成と実質的に同一なので、これについての説明は省略する。

積層メモリ素子１”は、基板１１０上に積層される複数の第１基本積層構造１０’を含み、複数の第１基本積層構造１０’間には、複数のＹデコーダ層１４１，１４２が介在される。第１基本積層構造１０’で第１Ｘデコーダ層１３２ａは、その上部に隣接して積層されたメモリグループＭＧ３のメモリ層１２０に、第１前面連結ライン１３５Ｆ’及び第１背面連結ライン１３５Ｂ’を介して連結され、第２Ｘデコーダ層１３２ｂは、その下部に隣接して積層されたメモリグループＭＧ２のメモリ層１２０に、第２前面連結ライン１３５Ｆ”及び第２背面連結ライン１３５Ｂ”を介して連結されうる。

これにより、第１Ｘデコーダ層１３２ａは、その上部に隣接して積層されたメモリグループＭＧ３のメモリ層１２０と電気的に信号を送受信でき、第２Ｘデコーダ層１３２ｂは、その下部に隣接して積層されたメモリグループＭＧ２のメモリ層１２０と電気的に信号を送受信することができる。

本実施形態によれば、隣接した２つのメモリグループは、その間に配されるＹデコーダ層は共有するが、その間に配されるＸデコーダ層は共有しない。換言すれば、複数のメモリグループ間に、Ｙデコーダ層と１対のＸデコーダ層とが交互に配され、隣接した２つのメモリグループ間には、１層のＹデコーダ層が存在し、隣接した２つのメモリグループ間には、２層のＸデコーダ層が存在する。これにより、隣接した２つのメモリグループに含まれたメモリ層に対して、個別的にＸ軸アドレスをデコーディングすることができる。

図７は、本発明の他の実施形態による積層メモリ素子を示す断面図である。

図７を参照すれば、積層メモリ素子２は、基板２１０、複数のメモリ層２２０、複数のＸデコーダ層２３１，２３２及び複数のＹデコーダ層２４１，２４２，２４３を含むことができる。図７では、図解の便宜上、２層のＸデコーダ層２３１，２３２と３層のＹデコーダ層２４１，２４２，２４３とを図示したが、積層メモリ素子２は、さらに多数のＸデコーダ層及びＹデコーダ層を含むことができる。この実施形態の積層メモリ素子２は、図１の積層メモリ素子１で、一部構成を変形したものであり、従って、重複する説明は省略する。

基板１１０上に複数のメモリ層２２０が積層され、複数のメモリ層２２０は、複数のメモリグループＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４にグループ化されうる。複数のメモリグループＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４間には、Ｙデコーダ層２４１，２４２，２４３とＸデコーダ層２３１，２３２とが交互に配されうる。このとき、Ｘデコーダ層２３１、及びＸデコーダ層２３１を中心に上下に配されたメモリグループＭＧ１，ＭＧ２は、第１基本積層構造３０とし、Ｙデコーダ層２４２、及びＹデコーダ層２４２を中心に上下に配されたメモリグループＭＧ２，ＭＧ３は、第２基本積層構造４０とする。以下、第１基本積層構造３０及び第２基本積層構造４０について詳述する。

まず、積層メモリ素子２は、基板２２０上に積層される複数の第１基本積層構造３０を含み、複数の第１基本積層構造３０間には、複数のＹデコーダ層２４１，２４２，２４３が介在される。第１基本積層構造３０でＸデコーダ層２３１は、その上部に隣接して積層されたメモリグループＭＧ２のメモリ層２２０と、第１前面連結ライン２３５Ｆ’及び／または第１背面連結ライン２３５Ｂ’を介して連結され、その下部に隣接して積層されたメモリグループＭＧ１のメモリ層２２０と、第２前面連結ライン２３５Ｆ”及び／または第２背面連結ライン２３５Ｂ”を介して連結されうる。

このとき、各メモリグループに含まれたメモリ層２２０のうち一部は、Ｘデコーダ用配線を共有できるが、Ｘデコーダ用配線は、ワードラインでありうる。本実施形態で、各メモリグループに含まれたメモリ層２２０のうち、二番目のメモリ層と三番目のメモリ層は、Ｘデコーダ用配線を共有できる。従って、Ｘデコーダ層２３１は、その上部に隣接して積層されたメモリグループＭＧ２のメモリ層２２０との連結のために、３本の第１前面連結ライン２３５Ｆ’及び３本の第１背面連結ライン２３５Ｂ’を必要とすることになる。また、Ｘデコーダ層２３１は、その下部に隣接して積層されたメモリグループＭＧ１のメモリ層２２０との連結のために、３本の第２前面連結ライン２３５Ｆ”及び３本の第２背面連結ライン２３５Ｂ”を必要とすることになる。

次に、積層メモリ素子２は、基板２１０上に積層される複数の第２基本積層構造４０を含み、複数の第２基本積層構造４０間には、複数のＸデコーダ層２３１，２３２が介在される。第２基本積層構造４０でＹデコーダ層２４２は、その上部に隣接して積層されたメモリグループＭＧ３のメモリ層２２０と、第１左側連結ライン２４５Ｌ’及び第１右側連結ライン２４５Ｒ’を介して連結され、その下部に隣接して積層されたメモリグループＭＧ２のメモリ層２２０と、第２左側連結ライン２４５Ｌ”及び／または第２右側連結ライン２４５Ｒ”を介して連結されうる。

このとき、各メモリグループに含まれたメモリ層２２０のうち一部は、Ｙデコーダ用配線を共有できるが、Ｙデコーダ用配線は、ビットラインでありうる。本実施形態で、各メモリグループに含まれたメモリ層２２０のうち、最初のメモリ層と二番目のメモリ層は、Ｙデコーダ用配線を共有でき、三番目のメモリ層と四番目のメモリ層は、Ｙデコーダ用配線を共有できる。従って、Ｙデコーダ層２４２は、その上部に隣接して積層されたメモリグループＭＧ３のメモリ層２２０との連結のために、２本の第１左側連結ライン２４５Ｌ’及び２本の第２右側連結ライン２４５Ｒ’を必要とすることになり。また、Ｙデコーダ層２４２は、その下部に隣接して積層されたメモリグループＭＧ２のメモリ層２２０との連結のために、２本の第２左側連結ライン２４５Ｌ”及び２本の第２右側連結ライン２４５Ｒ”を必要とすることになる。

本実施形態によれば、各メモリグループに含まれたメモリ層２２０のうち一部は、Ｘデコーダ用配線／Ｙデコーダ用配線を共有するので、Ｘデコーダ層２３１／Ｙデコーダ層２４２と各メモリグループに含まれたメモリ層２２０との連結ラインの本数が減ることになる。また、Ｘデコーダ層２３１／Ｙデコーダ層２４２でデコーディングするメモリセルの個数が減ることになるので、Ｘデコーダ層２３１／Ｙデコーダ層２４２の複雑度を低下させることができるので、その具現も簡単にできる。

また、本実施形態の変形された実施形態によれば、積層メモリ素子は、複数のメモリグループ間に、Ｘデコーダ層及び１対のＹデコーダ層が交互に介在しうる。このとき、Ｘデコーダ層は、その上下部に積層されたメモリグループに共通に連結されるが、１対のＹデコーダ層は、その上部に積層されたメモリグループ及びその下部に積層されたメモリグループにそれぞれ連結されうる。また、本実施形態の他の変形された実施形態によれば、積層メモリ素子は、複数のメモリグループ間に、Ｙデコーダ層及び１対のＸデコーダ層が交互に介在しうる。このとき、Ｙデコーダ層は、その上下部に積層されたメモリグループに共通に連結されるが、１対のＸデコーダ層は、その上部に積層されたメモリグループ及びその下部に積層されたメモリグループにそれぞれ連結されうる。

図８は、本発明の一実施形態による積層メモリ素子を示す平面図である。

図８を参照すれば、積層メモリ素子３は、基板（図示せず）上に配される複数の積層メモリブロックである第１メモリブロックＭＢ１ないし第９メモリブロックＭＢ９を含むことができる。図８には、便宜上、９個のメモリブロックＭＢ１ないしＭＢ９が図示されているが、積層メモリ素子３は、さらに多数のメモリブロックを含むことができる。

各メモリブロックＭＢ１ないしＭＢ９は、複数のメモリ層及び複数のデコーダ層を含むことができるが、各メモリブロックＭＢ１ないしＭＢ９の所定レベルに配されるデコーダ層は、隣接したメモリブロックの同一レベルに配されるデコーダ層と交互に配されうる。具体的には、各メモリブロックＭＢ１ないしＭＢ９の所定レベルに、Ｘデコーダ層３３０が配されれば、隣接したメモリブロックの同一レベルには、Ｙデコーダ層３４０が配されうる。これにより、複数のメモリブロックＭＢ１ないしＭＢ９の同一レベルで、Ｘデコーダ層３３０とＹデコーダ層３４０は、格子構造をなすことができる。

各メモリブロックＭＢ１ないしＭＢ９内の各メモリ層に含まれたメモリセルは、第１グループ及び第２グループに分類されうる。ここで、各Ｘデコーダ層３３０は、複数のＸデコーダアレイを含むことができるが、このとき、Ｘデコーダアレイは、図２に図示されたＸデコーダアレイと類似した構造を有することができる。また、各Ｙデコーダ層３４０は、複数のＹデコーダアレイを含むことができるが、このとき、Ｙデコーダアレイは、図３に図示されたＹデコーダアレイと類似した構造を有することができる。

具体的には、第２メモリブロックＭＢ２内の各メモリ層の第１グループ及び第２グループは、第２メモリブロックＭＢ２に含まれたＹデコーダ層３４０に連結され、第２メモリブロックＭＢ２内の各メモリ層の第１グループは、第１メモリブロックＭＢ１に含まれたＸデコーダ層３３０に連結され、各メモリ層の第２グループは、第３メモリブロックＭＢ３に含まれたＸデコーダ層３３０に連結されうる。このように、各メモリブロックＭＢ１ないしＭＢ９内のメモリ層は、当該メモリブロック内に含まれたデコーダ層及び隣接したメモリブロック内に含まれたデコーダ層に連結され、メモリ層の動作に必要なＸ軸アドレス及びＹ軸アドレスをデコーディングすることができる。

一方、第１メモリブロックＭＢ１内の各メモリ層の第１グループ及び第２グループは、第１メモリブロックＭＢ１に含まれたＸデコーダ層３３０に連結され、第１メモリブロックＭＢ１内の各メモリ層の第１グループは、第４メモリブロックＭＢ４に含まれたＹデコーダ層３４０に連結され、各メモリ層の第２グループは、第１メモリブロックＭＢ１の左側に隣接して配されたＹデコーダ層３４０’に連結されうる。また、第４メモリブロックＭＢ４内の各メモリ層の第１グループ及び第２グループは、第４メモリブロックＭＢ４に含まれたＹデコーダ層３４０に連結され、第４メモリブロックＭＢ４内の各メモリ層の第１グループは、第５メモリブロックＭＢ５に含まれたＸデコーダ層３３０に連結され、各メモリ層の第２グループは、第４メモリブロックＭＢ４の上側に隣接して配されたＸデコーダ層３３０’に連結されうる。このように、積層メモリ素子３で、最外郭に配されて隣接するメモリブロックのないメモリブロックの場合には、Ｘ軸アドレス情報またはＹ軸アドレス情報を受信するための追加的なデコーダ層３３０’，３４０’の配置が要求される。

図９は、図８の積層メモリ素子で、Ａ−Ａ’線に沿って切り取った断面図の一例である。図１０は、図８の積層メモリ素子で、Ｂ−Ｂ’線に沿って切り取った断面図の一例である。

図９及び図１０を参照すれば、基板３１０上にＡ−Ａ’線方向に、第２メモリブロックＭＢ２、第５メモリブロックＭＢ５及び第８メモリブロックＭＢ８が隣接して配され、Ｂ−Ｂ’線方向に、第７メモリブロックＭＢ７、第８メモリブロックＭＢ８及び第９メモリブロックＭＢ９が隣接して配される。ここで、各メモリブロックは、図１に図示された積層メモリ素子１に対応しうる。積層メモリ素子３では、基板３１０上に、複数の第１基本積層構造５０が反復的に形成されると見ることができ、複数の第２基本積層構造５５が反復的に形成されるとも見ることができる。一方、理解を助けるために図９では、Ｘデコーダ連結ラインが省略され、図１０では、Ｙデコーダ連結ラインが省略された状態で図式化されている。図９のＹデコーダ連結状態と図１０のＸデコーダ連結状態とを結合したものが、本実施形態によるメモリ素子の全体的な構造となる。

まず、図９を使用しつつ、Ｙデコーダ連結構造と関連したメモリ構造について説明すれば、次の通りである。

第１基本積層構造５０は、同一レベルに交互に配されるＹデコーダ層３４０及びＸデコーダ層３３０と、Ｙデコーダ層３４０及びＸデコーダ層３３０それぞれの上下に隣接して配されるメモリ層３２０と、を含む。具体的には、第１基本積層構造５０は、第２メモリブロックＭＢ２に含まれたＹデコーダ層３４０、及びＹデコーダ層３４０の上下部に隣接して配されたメモリ層３２０と、第５メモリブロックＭＢ５に含まれたＸデコーダ層３３０、及びＸデコーダ層３３０の上下部に隣接して配されたメモリ層３２０と、第８メモリブロックＭＢ８に含まれたＹデコーダ層３４０、及びＹデコーダ層３４０の上下部に隣接して配されたメモリ層３２０と、を含むことができる。本実施形態で、第１基本積層構造５０で、各デコーダ層３３０，３４０の上部と下部とには、それぞれ２層のメモリ層３２０が配されうる。

第１基本積層構造５０で、第２メモリブロックＭＢ２及び第８メモリブロックＭＢ８のメモリ層３２０間には、Ｙデコーダ層３４０が含まれ、第５メモリブロックＭＢ５のメモリ層３２０間には、Ｘデコーダ層３３０が含まれる。従って、第２メモリブロックＭＢ２及び第８メモリブロックＭＢ８のメモリ層３２０は、当該メモリブロックに含まれたＹデコーダ層３４０に連結されてＹ軸アドレス情報を受信することができ、第５メモリブロックＭＢ５のメモリ層３２０は、隣接するメモリブロックに含まれたＹデコーダ層３４０に連結されてＹ軸アドレス情報を受信することができる。

具体的には、第２メモリブロックＭＢ２に含まれた各メモリ層３２０の第１グループ及び第２グループは、第２メモリブロックＭＢ２に含まれたＹデコーダ層３４０と、第１連結ライン３４５を介して連結され、第８メモリブロックＭＢ２に含まれた各メモリ層３２０の第１グループ及び第２グループは、第８メモリブロックＭＢ８に含まれたＹデコーダ層３４０と、第１連結ライン３４５を介して連結されうる。一方、第５メモリブロックＭＢ５に含まれた各メモリ層３２０の第１グループは、第２メモリブロックＭＢ２に含まれたＹデコーダ層３４０と、第２連結ライン３４７を介して連結され、第２グループは、第８メモリブロックＭＢ８に含まれたＹデコーダ層３４０と、第２連結ライン３４７を介して連結されうる。

次に、図１０を参照しつつ、Ｘデコーダ連結構造と関連したメモリ構造について説明すれば、次の通りである。

第２基本積層構造５５は、同一レベルに交互に配されるＸデコーダ層３３０及びＹデコーダ層３４０と、Ｘデコーダ層３３０及びＹデコーダ層３４０それぞれの上下に隣接して配されるメモリ層３２０と、を含む。具体的には、第２基本積層構造５５は、第７メモリブロックＭＢ７に含まれたＸデコーダ層３３０、及びＸデコーダ層３３０の上下部に隣接して配されたメモリ層３２０と、第８メモリブロックＭＢ８に含まれたＹデコーダ層３４０、及びＹデコーダ層３４０の上下部に隣接して配されたメモリ層３２０と、第９メモリブロックＭＢ９に含まれたＸデコーダ層３３０、及びＸデコーダ層３３０の上下部に隣接して配されたメモリ層３２０と、を含むことができる。本実施形態で、第２基本積層構造５５で、各デコーダ層３３０，３４０の上部と下部とには、それぞれ２層のメモリ層３２０が配されうる。

第２基本積層構造５５で、第７メモリブロックＭＢ７及び第９メモリブロックＭＢ９のメモリ層３２０間には、Ｘデコーダ層３３０が含まれ、第８メモリブロックＭＢ８のメモリ層３２０間には、Ｙデコーダ層３４０が含まれる。従って、第７メモリブロックＭＢ７及び第９メモリブロックＭＢ９のメモリ層３２０は、当該メモリブロックに含まれたＸデコーダ層３３０に連結されてＸ軸アドレス情報を受信することができ、第８メモリブロックＭＢ８のメモリ層３２０は、隣接するメモリブロックに含まれたＸデコーダ層３３０に連結されてＸ軸アドレス情報を受信することができる。
具体的には、第７メモリブロックＭＢ７に含まれた各メモリ層３２０の第１グループ及び第２グループは、第７メモリブロックＭＢ７に含まれたＸデコーダ層３３０と、第３連結ライン３３５を介して連結され、第９メモリブロックＭＢ９に含まれた各メモリ層３２０の第１グループ及び第２グループは、第９メモリブロックＭＢ９に含まれたＸデコーダ層３３０と、第３連結ライン３３５を介して連結されうる。一方、第８メモリブロックＭＢ８に含まれた各メモリ層３２０の第１グループは、第７メモリブロックＭＢ７に含まれたＸデコーダ層３３０と、第４連結ライン３３７を介して連結され、第２グループは、第９メモリブロックＭＢ９に含まれたＸデコーダ層３３０と、第４連結ライン３３７を介して連結されうる。

本実施形態で、各メモリブロックで、複数のメモリグループ間にＸデコーダ層とＹデコーダ層は、互いに交互に介在され、複数のメモリブロックの同一レベルには、Ｘデコーダ層とＹデコーダ層とが交互に配されうる。これにより、各メモリブロックのＸデコーダ層は、それと隣接したメモリブロックで、同一レベルに位置するＹデコーダ層によって取り囲まれるように配されうる。同様に、各メモリブロックのＹデコーダ層は、それと隣接したメモリブロックで、同一レベルに位置するＸデコーダ層によって取り囲まれるように配されうる。従って、基板３１０上の同一レベルには、メモリブロックを横切ってＸデコーダ層とＹデコーダ層とが交互に配されうる。

本実施形態によれば、第１基本積層構造５０または第２基本積層構造５５で、各メモリブロックに含まれたメモリ層３２０は、当該メモリブロック内のデコーダ層及び隣接したメモリブロックで、同一レベルに位置するデコーダ層に連結されうる。従って、連結ラインの長さを短く具現できるので、信号の干渉を減らすことができ、連結効率を向上させることができる。

また、各メモリ層３２０に含まれたメモリセルは、２つのグループに分類されるので、第１基本積層構造５０または第２基本積層構造５５で、各デコーダ層３３０，３４０は、当該メモリブロック内のメモリ層３２０の数の１／２に該当する複数のデコーダ対を含む。１つのデコーダ対は、１つの連結ライン対を介して各メモリ層３２０に連結されることによって、各メモリ層３２０に含まれたメモリセルを２つのグループに分けてデコーディングすることができる。従って、各デコーダ層３３０，３４０に含まれたデコーダの複雑度を減らすことができるので、結果的に、積層メモリ素子３の集積効率を向上させることができる。

図１１は、図８の積層メモリ素子で、Ａ−Ａ’線に沿って切り取った断面図の他の例である。図１２は、図８の積層メモリ素子で、Ｂ−Ｂ’線に沿って切り取った断面図の他の例である。

図１１及び図１２を参照すれば、基板３１０上にＡ−Ａ’線方向に、第２メモリブロックＭＢ２’、第５メモリブロックＭＢ５’及び第８メモリブロックＭＢ８’が隣接して配され、Ｂ−Ｂ’線方向に、第７メモリブロックＭＢ７’、第８メモリブロックＭＢ８’及び第９メモリブロックＭＢ９’が隣接して配される。ここで、各メモリブロックは、図７に図示された積層メモリ素子２に対応しうる。積層メモリ素子３’では、基板３１０上に、複数の第１基本積層構造６０が反復的に形成されると見ることができ、複数の第２基本積層構造６５が反復的に形成されるとも見ることができる。一方、理解を助けるために、図１１では、Ｘデコーダ連結ラインが省略され、図１２では、Ｙデコーダ連結ラインが省略された状態で図式化されている。図１１のＹデコーダ連結状態と図１２のＸデコーダ連結状態とを結合したものが、本実施形態によるメモリ素子の全体的な構造となる。

まず、図１１を使用しつつ、Ｙデコーダ連結構造と関連したメモリ構造について説明すれば、次の通りである。

第１基本積層構造６０は、同一レベルに交互に配されるＹデコーダ層３４０及びＸデコーダ層３３０と、Ｙデコーダ層３４０及びＸデコーダ層３３０それぞれの上下に隣接して配されるメモリ層３２０と、を含む。具体的には、第１基本積層構造６０は、第２メモリブロックＭＢ２’に含まれたＹデコーダ層３４０、及びＹデコーダ層３４０の上下部に隣接して配されたメモリ層３２０と、第５メモリブロックＭＢ５’に含まれたＸデコーダ層３３０、及びＸデコーダ層３３０の上下部に隣接して配されたメモリ層３２０と、第８メモリブロックＭＢ８’に含まれたＹデコーダ層３４０、及びＹデコーダ層３４０の上下部に隣接して配されたメモリ層３２０と、を含むことができる。本実施形態で、第１基本積層構造６０で、各デコーダ層３３０，３４０の上部と下部とには、それぞれ２層のメモリ層３２０が配されうる。

第１基本積層構造６０で、第２ブロックメモリＭＢ２’及び第８メモリブロックＭＢ８’のメモリ層３２０間には、Ｙデコーダ層３４０が含まれ、第５メモリブロックＭＢ５’のメモリ層３２０間には、Ｘデコーダ層３３０が含まれる。従って、第２ブロックメモリＭＢ２’及び第８メモリブロックＭＢ８’のメモリ層３２０は、当該メモリブロックに含まれたＹデコーダ層３４０に連結されてＹ軸アドレス情報を受信することができ、第５メモリブロックＭＢ５’のメモリ層３２０は、隣接するメモリブロックに含まれたＹデコーダ層３４０に連結されてＹ軸アドレス情報を受信することができる。

具体的には、第２メモリブロックＭＢ２’に含まれた各メモリ層３２０の第１グループ及び第２グループは、第２メモリブロックＭＢ２’に含まれたＹデコーダ層３４０と、第１連結ライン３４５’を介して連結され、第８メモリブロックＭＢ８’に含まれた各メモリ層３２０の第１グループ及び第２グループは、第８メモリブロックＭＢ８’に含まれたＹデコーダ層３４０と、第１連結ライン３４５’を介して連結されうる。一方、第５メモリブロックＭＢ５’に含まれた各メモリ層３２０の第１グループは、第２メモリブロックＭＢ２’に含まれたＹデコーダ層３４０と、第２連結ライン３４７’を介して連結され、第２グループは、第８メモリブロックＭＢ８’に含まれたＹデコーダ層３４０と、第２連結ライン３４７’を介して連結されうる。

このとき、各メモリグループの最初のメモリ層３２０と二番目のメモリ層３２０は、Ｙデコーダ用配線を共有し、三番目のメモリ層３２０と四番目のメモリ層３２０は、Ｙデコーダ用配線を共有できる。従って、第２メモリブロックＭＢ２’でＹデコーダ層３４０は、１対の第１連結ライン３４５’を介して、その上部に配されたメモリ層３２０間のＹデコーダ用配線に共通に連結され、他の対の第１連結ライン３４５’を介して、その下部に配されたメモリ層３２０間のＹデコーダ用配線に共通に連結されうる。また、第２メモリブロックＭＢ２’のＹデコーダ層３４０は、１本の第２連結ライン３４７’を介して、第５メモリブロックＭＢ５’で、Ｘデコーダ層３３０の上部に配されたメモリ層３２０間のＹデコーダ用配線に共通に連結され、他の１本の第２連結ライン３４７’を介して、Ｘデコーダ層３３０の下部に配されたメモリ層３２０間のＹデコーダ用配線に共通に連結されうる。また、第８メモリブロックＭＢ８’のＹデコーダ層３４０は、１本の第２連結ライン３４７’を介して、第５メモリブロックＭＢ５’で、Ｘデコーダ層３３０の上部に配されたメモリ層３２０間のＹデコーダ用配線に共通に連結され、他の１本の第２連結ライン３４７’を介して、Ｘデコーダ層３３０の下部に配されたメモリ層３２０間のＹデコーダ用配線に共通に連結されうる。

次に、図１２を参照しつつ、Ｘデコーダ連結構造と関連したメモリ構造について説明すれば、次の通りである。

第２基本積層構造６５は、同一レベルに交互に配されるＸデコーダ層３３０及びＹデコーダ層３４０と、Ｘデコーダ層３３０及びＹデコーダ層３４０それぞれの上下に隣接して配されるメモリ層３２０と、を含む。具体的には、第２基本積層構造６５は、第７メモリブロックＭＢ７’に含まれたＸデコーダ層３３０、及びＸデコーダ層３３０の上下部に隣接して配されたメモリ層３２０と、第８メモリブロックＭＢ８’に含まれたＹデコーダ層３４０、及びＹデコーダ層３４０の上下部に隣接して配されたメモリ層３２０と、第９メモリブロックＭＢ９’に含まれたＸデコーダ層３３０、及びＸデコーダ層３３０の上下部に隣接して配されたメモリ層３２０と、を含むことができる。本実施形態で、第２基本積層構造６５で、各デコーダ層３３０，３４０の上部と下部とには、それぞれ２層のメモリ層３２０が配されうる。

第２基本積層構造６５で、第７メモリブロックＭＢ７’及び第９メモリブロックＭＢ９’のメモリ層３２０間には、Ｘデコーダ層３３０が含まれ、第８メモリブロックＭＢ８’のメモリ層３２０間には、Ｙデコーダ層３４０が含まれる。従って、第７メモリブロックＭＢ７’及び第９メモリブロックＭＢ９’のメモリ層３２０は、当該メモリブロックに含まれたＸデコーダ層３３０に連結されてＸ軸アドレス情報を受信することができ、第８メモリブロックＭＢ５’のメモリ層３２０は、隣接するメモリブロックに含まれたＸデコーダ層３３０に連結されてＸ軸アドレス情報を受信することができる。

具体的には、第７メモリブロックＭＢ７’に含まれた各メモリ層３２０の第１グループ及び第２グループは、第７メモリブロックＭＢ７’に含まれたＸデコーダ層３３０と、第３連結ライン３３５’を介して連結され、第９メモリブロックＭＢ９’に含まれた各メモリ層３２０の第１グループ及び第２グループは、第９メモリブロックＭＢ９’に含まれたＸデコーダ層３３０と、第３連結ライン３３５’を介して連結されうる。一方、第８メモリブロックＭＢ８’に含まれた各メモリ層３２０の第１グループは、第７メモリブロックＭＢ７’に含まれたＸデコーダ層３３０と、第４連結ライン３３７’を介して連結され、第２グループは、第９メモリブロックＭＢ９’に含まれたＸデコーダ層３３０と、第４連結ライン３３７’を介して連結されうる。

このとき、各メモリグループの二番目のメモリ層３２０と三番目のメモリ層３２０は、Ｘデコーダ用配線を共有できる。従って、第７メモリブロックＭＢ７’でＸデコーダ層３３０は、１対の第３連結ライン３３５’を介して、その上部に配されたメモリ層３２０間のＸデコーダ用配線に共通に連結され、他の対の第３連結ライン３３５’を介して、その下部に配されたメモリ層３２０間のＸデコーダ用配線に共通に連結されうる。また、第７メモリブロックＭＢ７’のＸデコーダ層３３０は、１本の第４連結ライン３３７’を介して、第８メモリブロックＭＢ８’で、Ｙデコーダ層３３０の上部に配された二番目のメモリ層３２０と三番目のメモリ層３２０との間のＸデコーダ用配線に共通に連結され、他の１本の第４連結ライン３３７’を介して、Ｙデコーダ層３３０の下部に配された二番目のメモリ層３２０と三番目のメモリ層３２０との間のＸデコーダ用配線に共通に連結されうる。また、第９メモリブロックＭＢ９’のＸデコーダ層３３０は、１本の第４連結ライン３３７’を介して、第８メモリブロックＭＢ８’で、Ｙデコーダ層３４０の上部に配された二番目のメモリ層３２０と三番目のメモリ層３２０との間のＸデコーダ用配線に共通に連結され、他の１本の第４連結ライン３３７’を介して、Ｙデコーダ層３４０の下部に配された二番目のメモリ層３２０と三番目のメモリ層３２０との間のＸデコーダ用配線に共通に連結されうる。

図１２には図示されていないが、第２基本積層構造６５で、第７メモリブロックＭＢ７’及び第９メモリブロックＭＢ９’に含まれたメモリ層３２０は、それぞれ第７メモリブロックＭＢ７’及び第９メモリブロックＭＢ９’の背面に配されたメモリブロック（図示せず）に含まれたＹデコーダ層からＹ軸アドレス情報を受信することができる。

本実施形態で、各メモリブロックで、複数のメモリグループ間のおけるＸデコーダ層とＹデコーダ層は、互いに交互に介在され、複数のメモリブロックの同一レベルには、Ｘデコーダ層とＹデコーダ層とが交互に配されうる。これにより、各メモリブロックのＸデコーダ層は、それと隣接したメモリブロックで、同一レベルに位置するＹデコーダ層によって取り囲まれるように配されうる。同様に、各メモリブロックのＹデコーダ層は、それと隣接したメモリブロックで、同一レベルに位置するＸデコーダ層によって取り囲まれるように配されうる。従って、基板３１０上の同一レベルには、メモリブロックを横切ってＸデコーダ層とＹデコーダ層とが交互に配されうる。

本実施形態によれば、第１基本積層構造６０または第２基本積層構造６５で、各メモリブロックに含まれたメモリ層３２０は、当該メモリブロック内のデコーダ層及び隣接したメモリブロックで、同一レベルに位置するデコーダ層に連結されうる。従って、連結ラインの長さを短く具現できるので、信号の干渉を減らすことができ、連結効率を向上させることができる。

また、各メモリ層３２０に含まれたメモリセルは、２つのグループに分類されるので、第１基本積層構造６０または第２基本積層構造６５で各デコーダ層３３０，３４０は、当該メモリグループ内のメモリ層３２０の数の１／２に該当する複数のデコーダ対を含む。１つのデコーダ対は、１本の連結ライン対を介して、各メモリ層３２０に連結されることによって、各メモリ層３２０に含まれたメモリセルを２つのグループに分けてデコーディングすることができる。従って、各デコーダ層３３０，３４０に含まれたデコーダの複雑度を減らすことができるので、結果的に、積層メモリ素子３の集積効率を向上させることができる。

図１３は、本発明の他の実施形態による積層メモリ素子を示す平面図である。

図１３を参照すれば、積層メモリ素子４は、基板（図示せず）上に配される複数の積層メモリブロックの第１メモリブロックＭＢ１ないし第４メモリブロックＭＢ４を含むことができる。図１３には、便宜上、４個のメモリブロックＭＢ１ないしＭＢ４が図示されているが、積層メモリ素子４は、さらに多数のメモリブロックを含むことができる。この実施形態は、図８の積層メモリ素子３で、一部構成を変形したものであり、従って、重複する説明は省略する。

各メモリブロックＭＢ１ないしＭＢ４は、複数のメモリ層及び複数のデコーダ層を含むことができるが、各メモリブロックＭＢ１ないしＭＢ４の所定レベルに配されるデコーダ層は、隣接したメモリブロックの同一レベルに配されるデコーダ層と交互に配されうる。具体的には、各メモリブロックＭＢ１ないしＭＢ４の所定レベルに、Ｘデコーダ層４３０が配されれば、隣接したメモリブロックの同一レベルには、Ｙデコーダ層４４０が配されうる。これにより、複数のメモリブロックＭＢ１ないしＭＢ４の同一レベルで、Ｘデコーダ層４３０とＹデコーダ層４４０は、格子構造をなすことができる。

ここで、各Ｘデコーダ層４３０は、一つまたはそれ以上のＸデコーダアレイを含むことができ、各Ｙデコーダ層４４０は、一つまたはそれ以上のＹデコーダアレイを含むことができる。

具体的には、第１メモリブロックＭＢ１内の各メモリ層は、第１メモリブロックＭＢ１に含まれたＸデコーダ層４３０に連結され、第１メモリブロックＭＢ１内の各メモリ層は、第３メモリブロックＭＢ１に含まれたＹデコーダ層４４０に連結されうる。また、第２メモリブロックＭＢ２内の各メモリ層は、第２メモリブロックＭＢ２に含まれたＹデコーダ層４４０に連結され、第２メモリブロックＭＢ２内の各メモリ層は、第４メモリブロックＭＢ４に含まれたＸデコーダ層４３０に連結されうる。従って、積層メモリ素子４で、最外郭に配されて隣接するメモリブロックのないメモリブロックの場合にも、Ｘ軸アドレス情報またはＹ軸アドレス情報を受信するための追加的なデコーダ層の配置が要求されない。これにより、積層メモリ素子４の全体具現面積を縮めることができる。

図１４は、図１３の積層メモリ素子で、Ｃ−Ｃ’線に沿って切り取った断面図の一例である。図１５は、図１３の積層メモリ素子で、Ｄ−Ｄ’線に沿って切り取った断面図の一例である。

図１４及び図１５を参照すれば、基板４１０上にＣ−Ｃ’線方向に、第１メモリブロックＭＢ１及び第３メモリブロックＭＢ３が隣接して配され、Ｄ−Ｄ’線方向に、第３目盛るブロックＭＢ３及び第４メモリブロックＭＢ４が隣接して配される。ここで、各メモリブロックは、図１に図示された積層メモリ素子１に対応しうる。積層メモリ素子４では、基板４１０上に複数の第１基本積層構造７０が反復的に形成されると見ることができ、複数の第２基本積層構造７５が反復的に形成されるとも見ることができる。一方、理解を助けるために図１４では、Ｘデコーダ連結ラインが省略され、図１５では、Ｙデコーダ連結ラインが省略された状態で図式化されている。図１４のＹデコーダ連結状態と図１５のＸデコーダ連結状態とを結合したものが、本実施形態によるメモリ素子の全体的な構造となる。

まず、図１４を使用しつつ、Ｙデコーダ連結構造と関連したメモリ構造について説明すれば、次の通りである。

第１基本積層構造７０は、同一レベルに交互に配されるＹデコーダ層４４０及びＸデコーダ層４３０と、Ｙデコーダ層４４０及びＸデコーダ層４３０それぞれの上下に隣接して配されるメモリ層４２０と、を含む。具体的には、第１基本積層構造７０は、第１メモリブロックＭＢ１に含まれたＹデコーダ層４４０、及びＹデコーダ層４４０の上下部に隣接して配されたメモリ層４２０と、第３メモリブロックＭＢ３に含まれたＸデコーダ層４３０、及びＸデコーダ層４３０の上下部に隣接して配されたメモリ層４２０と、を含むことができる。本実施形態で、第１基本積層構造７０で、各デコーダ層４３０，４４０の上部と下部とには、それぞれ２層のメモリ層４２０が配されうる。

第１基本積層構造７０で、第１メモリブロックＭＢ１のメモリ層４２０間には、Ｙデコーダ層４４０が含まれ、第３メモリブロックＭＢ３のメモリ層４２０間には、Ｘデコーダ層４３０が含まれる。従って、第１メモリブロックＭＢ１のメモリ層４２０は、当該メモリブロックに含まれたＹデコーダ層４４０に連結されてＹ軸アドレス情報を受信することができ、第３メモリブロックＭＢ３のメモリ層４２０は、隣接するメモリブロックに含まれたＹデコーダ層４４０に連結されてＹ軸アドレス情報を受信することができる。

具体的には、第１メモリブロックＭＢ１に含まれた各メモリ層４２０は、第１メモリブロックＭＢ１に含まれたＹデコーダ層４４０と、第１連結ライン４４５を介して連結され、第３メモリブロックＭＢ３に含まれた各メモリ層４２０は、第１メモリブロックＭＢ１に含まれたＹデコーダ層４４０と、第２連結ライン４４７を介して連結されうる。

次に、図１５を参照しつつ、Ｘデコーダ連結構造と関連したメモリ構造について説明すれば、次の通りである。

第２基本積層構造７５は、同一レベルに交互に配されるＸデコーダ層４３０及びＹデコーダ層４４０と、Ｘデコーダ層４３０及びＹデコーダ層４４０それぞれの上下に隣接して配されるメモリ層４２０と、を含む。具体的には、第２基本積層構造７５は、第３メモリブロックＭＢ３に含まれたＸデコーダ層４３０、及びＸデコーダ層４３０の上下部に隣接して配されたメモリ層４２０と、第４メモリブロックＭＢ４に含まれたＹデコーダ層４４０、及びＹデコーダ層４４０の上下部に隣接して配されたメモリ層４２０と、を含むことができる。本実施形態で、第２基本積層構造７５で、各デコーダ層の上部と下部とには、それぞれ２層のメモリ層４２０が配されうる。

第２基本積層構造７５で、第３メモリブロックＭＢ３のメモリ層４２０間には、Ｘデコーダ層４３０が含まれ、第４メモリブロックＭＢ４のメモリ層４２０間には、Ｙデコーダ層４４０が含まれる。従って、第３メモリブロックＭＢ３のメモリ層４２０は、当該メモリブロックに含まれたＸデコーダ層４３０に連結されてＸ軸アドレス情報を受信することができ、第４メモリブロックＭＢ４のメモリ層４２０は、隣接するメモリブロックに含まれたＸデコーダ層４３０に連結されてＸ軸アドレス情報を受信することができる。

具体的には、第３メモリブロックＭＢ３に含まれた各メモリ層４２０は、第１メモリブロックＭＢ１に含まれたＸデコーダ層４３０と、第３連結ライン４３５を介して連結され、第４メモリブロックＭＢ４に含まれた各メモリ層４２０は、第３メモリブロックＭＢ３に含まれたＸデコーダ層４３０と、第４連結ライン４３７を介して連結されうる。

本実施形態で、各メモリブロックで、複数のメモリグループ間におけるＸデコーダ層とＹデコーダ層は、互いに交互に介在され、複数のメモリブロックの同一レベルには、Ｘデコーダ層とＹデコーダ層とが交互に配されうる。これにより、各メモリブロックのＸデコーダ層は、それと隣接したメモリブロックで、同一レベルに位置するＹデコーダ層によって取り囲まれるように配されうる。同様に、各メモリブロックのＹデコーダ層は、それと隣接したメモリブロックで、同一レベルに位置するＸデコーダ層によって取り囲まれるように配されうる。従って、基板４１０上の同一レベルには、メモリブロックを横切ってＸデコーダ層とＹデコーダ層とが交互に配されうる。

本実施形態によれば、第１基本積層構造７０または第２基本積層構造７５で、各メモリブロックに含まれたメモリ層４２０は、当該メモリブロック内のデコーダ層及び隣接したメモリブロックで、同一レベルに位置するデコーダ層に連結されうる。従って、連結ラインの長さを短く具現できるので、信号の干渉を減らすことができ、連結効率を向上させることができる。

図１６は、図１３の積層メモリ素子で、Ｃ−Ｃ’線に沿って切り取った断面図の他の例である。図１７は、図１３の積層メモリ素子で、Ｄ−Ｄ’線に沿って切り取った断面図の他の例である。

図１６及び図１７を参照すれば、基板４１０上にＣ−Ｃ’線方向に、第１メモリブロックＭＢ１’及び第３メモリブロックＭＢ３’が隣接して配され、Ｄ−Ｄ’線方向に、第３メモリブロック３’及び第４メモリブロックＭＢ４’が隣接して配される。ここで、各メモリブロックは、図７に図示された積層メモリ素子２に対応しうる。積層メモリ素子４では、基板４１０上に複数の第１基本積層構造８０が反復的に形成されると見ることができ、複数の第２基本積層構造８５が反復的に形成されるとも見ることができる。一方、理解を助けるために、図１６では、Ｘデコーダ連結ラインが省略され、図１７では、Ｙデコーダ連結ラインが省略された状態で図式化されている。図１６のＹデコーダ連結状態と図１６のＸデコーダ連結状態とを結合したものが、本実施形態によるメモリ素子の全体的な構造となる。

まず、図１６を使用しつつ、Ｙデコーダ連結構造と関連したメモリ構造について説明すれば、次の通りである。

第１基本積層構造８０は、同一レベルに交互に配されるＹデコーダ層４４０及びＸデコーダ層４３０と、Ｙデコーダ層４４０及びＸデコーダ層４３０それぞれの上下に隣接して配されるメモリ層４２０と、を含む。具体的には、第１基本積層構造８０は、第１メモリブロックＭＢ１’に含まれたＹデコーダ層４４０、及びＹデコーダ層４４０の上下部に隣接して配されたメモリ層４２０と、第３メモリブロックＭＢ３’に含まれたＸデコーダ層４３０、及びＸデコーダ層４３０の上下部に隣接して配されたメモリ層４２０と、を含むことができる。本実施形態で、第１基本積層構造８０で、各デコーダ層４３０，４４０の上部と下部とには、それぞれ２層のメモリ層４２０が配されうる。

第１基本積層構造８０で、第１メモリブロックＭＢ１’のメモリ層４２０間には、Ｙデコーダ層４４０が含まれ、第３メモリブロックＭＢ３’のメモリ層４２０間には、Ｘデコーダ層４３０が含まれる。従って、第１メモリブロックＭＢ１’のメモリ層４２０は、当該メモリブロックに含まれたＹデコーダ層４４０に連結されてＹ軸アドレス情報を受信することができ、第３メモリブロックＭＢ３’のメモリ層４２０は、隣接するメモリブロックに含まれたＹデコーダ層４４０に連結されてＹ軸アドレス情報を受信することができる。

具体的には、第１メモリブロックＭＢ１’に含まれた各メモリ層４２０は、第１メモリブロックＭＢ１’に含まれたＹデコーダ層４４０と、第１連結ライン４４５’を介して連結され、第３メモリブロックＭＢ３’に含まれた各メモリ層３２０は、第１メモリブロックＭＢ１に含まれたＹデコーダ層４４０と、第２連結ライン４４７’を介して連結されうる。

図１６には図示されていないが、第２メモリブロックＭＢ２’の各メモリグループで、二番目のメモリ層と三番目のメモリ層は、第２メモリブロックＭＢ２’の背面に配されたメモリブロック（図示せず）に含まれたＸデコーダ層から、Ｘ軸アドレス情報を受信することができる。また、第８メモリブロックＭＢ８’の各メモリグループで、二番目のメモリ層と三番目のメモリ層は、第８メモリブロックＭＢ８’の背面に配されたメモリブロック（図示せず）に含まれたＸデコーダ層から、Ｘ軸アドレス情報を受信することができる。

次に、図１７を参照しつつ、Ｘデコーダ連結構造と関連したメモリ構造について説明すれば、次の通りである。

第２基本積層構造８５は、同一レベルに交互に配されるＸデコーダ層４３０及びＹデコーダ層４４０と、Ｘデコーダ層４３０及びＹデコーダ層４４０それぞれの上下に隣接して配されるメモリ層４２０と、を含む。具体的には、第２基本積層構造８５は、第３メモリブロックＭＢ３’に含まれたＸデコーダ層４３０、及びＸデコーダ層４３０の上下部に隣接して配されたメモリ層４２０と、第４メモリブロックＭＢ４’に含まれたＹデコーダ層４４０、及びＹデコーダ層４４０の上下部に隣接して配されたメモリ層４２０と、を含むことができる。本実施形態で、第２基本積層構造８５で、各デコーダ層の上部と下部とには、それぞれ２層のメモリ層４２０が配されうる。

第２基本積層構造８５で、第３メモリブロックＭＢ３’のメモリ層４２０間には、Ｘデコーダ層４３０が含まれ、第４メモリブロックＭＢ４’のメモリ層４２０間には、Ｙデコーダ層４４０が含まれる。従って、第３メモリブロックＭＢ３’のメモリ層４２０は、当該メモリブロックに含まれたＸデコーダ層４３０に連結されてＸ軸アドレス情報を受信することができ、第４メモリブロックＭＢ４’のメモリ層４２０は、隣接するメモリブロックに含まれたＸデコーダ層４３０に連結されてＸ軸アドレス情報を受信することができる。

具体的には、第３メモリブロックＭＢ３’に含まれた各メモリ層４２０は、第３メモリブロックＭＢ３’に含まれたＸデコーダ層４３０と、第３連結ライン４３５’を介して連結され、第４メモリブロックＭＢ４’に含まれた各メモリ層４２０は、第３メモリブロックＭＢ３’に含まれたＸデコーダ層４３０と、第４連結ライン４３７’を介して連結されうる。

図１７には図示されていないが、第２基本積層構造８５で、第７メモリブロックＭＢ７’及び第９メモリブロックＭＢ９’に含まれたメモリ層４２０は、それぞれ第７メモリブロックＭＢ７’及び第９メモリブロックＭＢ９’の背面に配されたメモリブロック（図示せず）に含まれたＹデコーダ層から、Ｙ軸アドレス情報を受信することができる。

本実施形態で、各メモリブロックで、複数のメモリグループ間におけるＸデコーダ層とＹデコーダ層は、互いに交互に介在され、複数のメモリブロックの同一レベルには、Ｘデコーダ層とＹデコーダ層とが交互に配されうる。これにより、各メモリブロックのＸデコーダ層は、それと隣接したメモリブロックで、同一レベルに位置するＹデコーダ層によって取り囲まれるように配されうる。同様に、各メモリブロックのＹデコーダ層は、それと隣接したメモリブロックで、同一レベルに位置するＸデコーダ層によって取り囲まれるように配されうる。従って、基板４１０上の同一レベルには、メモリブロックを横切ってＸデコーダ層とＹデコーダ層とが交互に配されうる。

本実施形態によれば、第１基本積層構造８０または第２基本積層構造８５で、各メモリブロックに含まれたメモリ層４２０は、当該メモリブロック内のデコーダ層及び隣接したメモリブロックで、同一レベルに位置するデコーダ層に連結されうる。従って、連結ラインの長さを短く具現できるので、信号の干渉を減らすことができ、連結効率を向上させることができる。

図１８は、本発明の一実施形態による積層メモリ素子で、メモリ層とＸデコーダアレイとの物理的な連結を示す概略的な断面図である。図１ないし図６の実施形態による積層メモリ素子は、図１８に図示されているように、物理的に具現されうる。

図１８を参照すれば、複数のメモリセルＭＣが複数層、例えば、３層に配列されうる。例えば、各メモリセルＭＣは、可変抵抗体Ｒ及びダイオードＤを含むことができる。可変抵抗体Ｒは、印加される電圧によって高抵抗状態と低抵抗状態とを有することができ、従って、データ記録媒体として利用されうる。各層のメモリセルＭＣは、アレイ構造に配されうる。

ワードラインＷＬは、当該層のメモリセルＭＣと結合するように、一方向に伸張されうる。従って、他層のメモリセルＭＣは、他のワードラインＷＬに結合されうる。ビットラインＢＬは、メモリセルＭＣを挟んでワードラインＷＬと交差するように伸張されうる。本実施形態によれば、１つのメモリセルＭＣには、対応するワードラインＷＬとビットラインＢＬとがそれぞれ連結される。

ワードラインＷＬは、ＸデコーダアレイＸ＿ＤＥＣと結合されうる。ＸデコーダアレイＸ＿ＤＡは、メモリセルＭＣの積層数と同数のＸデコーダＸ＿ＤＥＣを含むことができる。各ＸデコーダＸ＿ＤＥＣは、デコーディング・トランジスタＴｄを含むことができる。ＸデコーダアレイＸ＿ＤＡに含まれたＸデコーダＸ＿ＤＥＣは、ワードラインＷＬと一対一で結合されうる。

図１９は、本発明の他の実施形態による積層メモリ素子で、メモリ層とＸデコーダアレイとの物理的な連結を示す概略的な断面図である。図８ないし図１０、図１３ないし図１５の実施形態による積層メモリ素子は、図１９に図示されているように、物理的に具現されうる。

図１９を参照すれば、メモリブロックＭＢｎ−１，ＭＢｎ内のメモリセルＭＣは、複数層、例えば、３層に積層されうる。この実施形態は、図１８の積層メモリ素子をメモリブロックの単位で拡張して一部変形したものであり、従って、重複する説明は省略する。

ワードラインＷＬは、当該層のメモリセルＭＣと結合するように一方向に伸張されうる。ビットラインＢＬは、メモリセルＭＣを挟んでワードラインＷＬと交差するように伸張されうる。このとき、隣接するメモリブロックＭＢｎ−１，ＭＢｎに含まれたワードラインＷＬは一本に連結され、一本に連結されたワードラインＷＬは、ＸデコーダアレイＸ＿ＤＡに結合されうる。

ＸデコーダアレイＸ＿ＤＡは、１つのＸデコーダＸ＿ＤＥＣを含むことができ、１つのＸデコーダＸ＿ＤＥＣと、一本に連結されたワードラインＷＬの連結を介して、各メモリセルＭＣをデコーディングすることができる。従って、ＸデコーダＸ＿ＤＥＣの具現が簡単であり、各メモリセルＭＣに対するデコーディング速度を大きく向上させることができる。

図２０は、本発明の他の実施形態による積層メモリ素子で、メモリ層とＸデコーダアレイとの物理的な連結を示す概略的な断面図である。図７の実施形態による積層メモリ素子は、図２０に図示されているように、物理的に具現されうる。

図２０を参照すれば、複数のメモリセルＭＣが複数層、例えば、４層に配列されうる。この実施形態は、図１８の積層メモリ素子の構成を一部変形したものであり、従って、重複する説明は省略する。

ワードラインＷＬは、隣接する２層のメモリセルＭＣと共通して結合するように一方向に伸張されうる。例えば、２層と３層とに含まれたメモリセルＭＣは、１本のワードラインＷＬを共有できる。また、ビットラインＢＬは、メモリセルＭＣを挟んでワードラインＷＬと交差するように伸張されうる。例えば、１層と２層とに含まれたメモリセルＭＣは、ビットラインＢＬをそれぞれ共有でき、３層と４層とに含まれたメモリセルＭＣは、ビットラインＢＬをそれぞれ共有できる。本実施形態によれば、ワードラインＷＬ及びビットラインＢＬの共有によって、全体的に、ワードラインＷＬとビットラインＢＬとの個数を減らすことができる。従って、工程コストを減らすことができ、デコーダが占める領域も減少させられる。

ワードラインＷＬは、ＸデコーダアレイＸ＿ＤＡと結合されうる。ＸデコーダアレイＸ＿ＤＡは、メモリセルＭＣの積層数よりも小さい数のＸデコーダＸ＿ＤＥＣを含むことができる。ＸデコーダＸ＿ＤＥＣは、ワードラインＷＬと結合されうる。この実施形態によれば、共有構造を利用し、ＸデコーダＸ＿ＤＥＣの数を減らすことができる。

図２１は、本発明のさらに他の実施形態による積層メモリ素子で、メモリ層とＸデコーダアレイとの物理的な連結を示す概略的な断面図である。図８、図１１ないし図１３、図１６、図１７の実施形態による積層メモリ素子は、図２１に図示されているように、物理的に具現されうる。

図２１を参照すれば、メモリブロックＭＢｎ−１，ＭＢｎ,ＭＢｎ＋１内のメモリセルＭＣは、複数層、例えば、４層に積層されうる。この実施形態は、図２０の積層メモリをメモリブロックの単位で拡張して一部変形したものであり、従って、重複する説明は省略する。

ワードラインＷＬｅ，ＷＬｏは、隣接する各２層のメモリセルＭＣと共通して結合するように交互に配されうる。例えば、第２層と第３層とのメモリセルＭＣは、その間のワードラインＷＬｅに共通して結合されうる。一方、第１層と第４層とのメモリセルＭＣは、それに隣接したワードラインＷＬｏに共通して結合されうる。ビットラインＢＬは、メモリセルＭＣを挟んでワードラインＷＬｅ，ＷＬｏと交差するように伸張されうる。

ワードラインＷＬｅ，ＷＬｏは、ＸデコーダアレイＸ＿ＤＡと結合されうる。ＸデコーダアレイＸ＿ＤＡは、ＸデコーダＸ＿ＤＥＣを含むことができる。例えば、隣接したメモリブロックＭＢｎ−１，ＭＢｎ内のワードラインＷＬｏは、互いに連結されてＸデコーダＸ＿ＤＥＣに共通して結合されうる。他の隣接したメモリブロックＭＢｎ，ＭＢｎ＋１内のワードラインＷＬｅは、互いに連結されてＸデコーダＸ＿ＤＥＣに共通して結合されうる。ここで、ＸデコーダアレイＸ＿ＤＡは、同一レベルに位置すると図示されているが、ＸデコーダアレイＸ＿ＤＡに含まれたＸデコーダＸ＿ＤＥＣは、互いに異なる層に位置することもでき、互いに異なるメモリブロックＭＢｎ−１，ＭＢｎ，ＭＢｎ＋１に含まれもする。

図２２は、本発明の一実施形態によるメモリカードを示す概略図である。

図２２を参照すれば、メモリカード２２００は、ハウジング２２３０内に、制御器２２１０とメモリ部２２２０とを含むことができる。制御器２２１０とメモリ部２２２０は、電気的な信号を交換できる。例えば、制御器２２１０の命令によって、メモリ部２２２０と制御器２２１０は、データを授受することができる。これによって、メモリカード２２００は、メモリ部２２２０にデータを保存し、またはメモリ部２２２０からデータを外部に出力できる。

例えば、メモリ部２２２０は、図１ないし図２１の積層メモリ素子の少なくとも一つを含むことができる。かようなメモリカード２２００は、多様な携帯用機器のデータ記録媒体として利用されうる。例えば、メモリカード２２００は、マルチメディアカード（ＭＭＣ：multi media card）またはＳＤメモリカードを含むことができる。

図２３は、本発明の一実施形態による電子システムを示すブロック図である。

図２３を参照すれば、電子システム２３００は、プロセッサ２３１０、入力／出力装置２３３０及びメモリ部２３２０を含むことができ、それらは、バス２３４０を利用して互いにデータ通信できる。プロセッサ２３１０は、プログラムを実行して電子システム２３００を制御する役割を行える。入力／出力装置２３３０は、電子システム２３００のデータを入力または出力するのに利用できる。電子システム２３００は、入力／出力装置２３３０を利用し、外部装置、例えば、パソコン（ＰＣ）またはネットワークに連結され、外部装置と互いにデータを交換できる。メモリ部２３２０は、プロセッサ２３１０の動作のためのコード及びデータを保存することができる。例えば、メモリ部２３２０は、図１ないし図２１の積層メモリ素子の少なくとも一つを含むことができる。

例えば、かような電子システム２３００は、メモリ部２３２０を必要とする多様な電子制御装置を構成でき、例えば、モバイルホン（mobile phone）、ＭＰ３プレーヤ、ナビゲーション（navigation）、フラッシュメモリドライブ（ＳＳＤ：solid state drive）または家電製品（household appliances）に利用されうる。

発明の特定実施形態についての以上の説明は、例示及び説明を目的に提供された。従って、本発明は、前記実施形態に限定されるものではなく、本発明の技術的思想内で、当該分野で当業者によって、前記実施形態を組み合わせて実施するなど、さまざまな多くの修正及び変更が可能であることは明白である。

１，２，３，４ 積層メモリ素子
１０，３０，５０，７０，８０ 第１基本積層構造
２０，４０，５５，７５，８５ 第２基本積層構造
１１０，２１０，３１０，４１０ 基板
１２０，２２０，３２０，４２０ メモリ層
１３１，１３２，２３１，２３２，３３０，４３０ Ｘデコーダ層
１３１１ 第１Ｘデコーダ層
１３１２ 第２Ｘデコーダ層
１３５Ｂ’ 第１背面連結ライン
１３５Ｂ” 第２背面連結ライン
１３５Ｆ’ 第１前面連結ライン
１３５Ｆ” 第２前面連結ライン
１４１，１４２，１４３，２４１，２４２，２４３，３４０，４４０ Ｙデコーダ層
１４２１ 第１Ｙデコーダ層
１４２２ 第２Ｙデコーダ層
１４５Ｌ’ 第１左側連結ライン
１４５Ｌ” 第２左側連結ライン
１４５Ｒ’ 第１右側連結ライン
１４５Ｒ” 第２右側連結ライン
３４５，４４５ 第１連結ライン
３４７，４４７ 第２連結ライン
４３５ 第３連結ライン
４３７ 第４連結ライン
２２００ メモリカード
２２１０ 制御部
２２２０，２３２０ メモリ部
２２３０ ハウジング
２３００ 電子システム
２３１０ プロセッサ
２３３０ 出力／入力部
２３４０ バス
ＭＧ メモリグループ

Claims (29)

1. 基板と、
   前記基板上に互いに積層された、少なくとも１層のメモリ層をそれぞれ含む複数のメモリグループと、
   前記複数のメモリグループのうち、複数の隣接した２つのメモリグループ間に、１層をおいて少なくとも１層ずつ介在する複数のＸデコーダ層と、
   前記複数の隣接した２つのメモリグループ間に、１層をおいて少なくとも１層ずつ、前記複数のＸデコーダ層と交互に介在する複数のＹデコーダ層と、
   を含むことを特徴とする積層メモリ素子。
2. 各Ｘデコーダ層及び各Ｙデコーダ層間には、前記複数のメモリグループのうち、少なくとも１つのメモリグループが介在することを特徴とする請求項１に記載の積層メモリ素子。
3. 前記複数のメモリグループは、同数のメモリ層をそれぞれ含むことを特徴とする請求項１に記載の積層メモリ素子。
4. 前記複数のＸデコーダ層と前記複数のＹデコーダ層は、前記複数の隣接した２つのメモリグループ間で、１層ずつ交互に配されたことを特徴とする請求項１に記載の積層メモリ素子。
5. 各Ｘデコーダ層は、前記複数の隣接した２つのメモリグループのうち、該Ｘデコーダ層の上下に隣接して配された２つのメモリグループに結合されることを特徴とする請求項４に記載の積層メモリ素子。
6. 各Ｙデコーダ層は、前記複数の隣接した２つのメモリグループのうち、該Ｙデコーダ層の上下に隣接して配された２つのメモリグループに結合されたことを特徴とする請求項４に記載の積層メモリ素子。
7. 前記複数のＹデコーダ層は、前記複数のＸデコーダ層と交互に一対ずつ配された複数対の第１Ｙデコーダ層及び第２Ｙデコーダ層を含み、各対の第１Ｙデコーダ層及び第２Ｙデコーダ層は、互いに隣接して積層され、
   前記複数のＸデコーダ層は、前記複数の隣接した２つのメモリグループ間で、１層をおいて１層ずつ介在することを特徴とする請求項１に記載の積層メモリ素子。
8. 各対の第１Ｙデコーダ層及び第２Ｙデコーダ層は、前記複数の隣接した２つのメモリグループのうち、該２つのメモリグループにそれぞれ結合されることを特徴とする請求項７に記載の積層メモリ素子。
9. 各Ｘデコーダ層は、前記複数の隣接した２つのメモリグループのうち、該Ｘデコーダ層の上下に配された隣接した２つのメモリグループに結合されることを特徴とする請求項７に記載の積層メモリ素子。
10. 前記複数のＸデコーダ層は、前記複数のＹデコーダ層と交互に一対ずつ配された複数対の第１Ｘデコーダ層及び第２Ｘデコーダ層を含み、各対の第１Ｘデコーダ層及び第２Ｘデコーダ層は、互いに隣接して積層され、
    前記複数のＹデコーダ層は、前記複数の隣接した２つのメモリグループ間で、１層をおいて１層ずつ介在することを特徴とする請求項１に記載の積層メモリ素子。
11. 各対の第１Ｘデコーダ層及び第２Ｘデコーダ層は、前記複数の隣接した２つのメモリグループのうち、該２つのメモリグループにそれぞれ結合されることを特徴とする請求項１０に記載の積層メモリ素子。
12. 各Ｙデコーダ層は、前記複数の隣接した２つのメモリグループのうち、該Ｙデコーダ層の上下に配された隣接した２つのメモリグループに結合されることを特徴とする請求項１０に記載の積層メモリ素子。
13. 各Ｘデコーダ層は、各メモリグループに含まれたメモリ層の個数と同じ個数のＸデコーダ対を含み、
    各Ｙデコーダ層は、各メモリグループに含まれたメモリ層の個数と同じ個数のＹデコーダ対を含むことを特徴とする請求項１に記載の積層メモリ素子。
14. 各メモリ層に含まれたメモリセルは、第１グループ及び第２グループに分類され、
    各Ｘデコーダ対に含まれたＸデコーダは、対応するメモリ層の前記第１グループ及び第２グループにそれぞれ連結され、
    各Ｙデコーダ対に含まれたＹデコーダは、対応するメモリ層の前記第１グループ及び第２グループにそれぞれ連結されることを特徴とする請求項１３に記載の積層メモリ素子。
15. 各Ｘデコーダ層は、各メモリグループに含まれたメモリ層の個数と同じ個数のＸデコーダを含み、
    各Ｙデコーダ層は、各メモリグループに含まれたメモリ層の個数と同じ個数のＹデコーダを含むことを特徴とする請求項１に記載の積層メモリ素子。
16. 基板上に配列された複数の積層メモリブロックを含む積層メモリ素子であって、各積層メモリブロックは、
    前記基板上に互いに積層され、少なくとも１層のメモリ層をそれぞれ含む複数のメモリグループと、
    前記複数のメモリグループ内で、一つおいて一つずつ介在する複数のＸデコーダアレイと、
    前記複数のメモリグループ内で、一つおいて一つずつ前記複数のＸデコーダアレイと交互に介在する複数のＹデコーダアレイとを含むことを特徴とする積層メモリ素子。
17. 各積層メモリブロックの前記複数のＸデコーダアレイは、当該積層メモリブロックと隣接した積層メモリブロックの前記複数のＹデコーダアレイと同一レベルに配されたことを特徴とする請求項１６に記載の積層メモリ素子。
18. 各メモリグループは、少なくとも１本のワードラインに共通して結合され、
    各積層メモリブロックの各Ｘデコーダアレイは、前記少なくとも１本のワードラインに結合された少なくとも１つのＸデコーダを含むことを特徴とする請求項１６に記載の積層メモリ素子。
19. 各メモリグループは、少なくとも１対のワードラインに結合され、
    各積層メモリブロックの各Ｘデコーダアレイは、前記少なくとも１対のワードラインに結合された少なくとも１対のＸデコーダを含むことを特徴とする請求項１６に記載の積層メモリ素子。
20. 各Ｘデコーダアレイは、各メモリグループに含まれたメモリ層の個数の半分に該当する個数のＸデコーダ対を含み、各Ｘデコーダ対は、少なくとも２層のメモリ層に共通に連結され、
    各Ｙデコーダアレイは、各メモリグループに含まれたメモリ層の個数の半分に該当する個数のＹデコーダ対を含み、各Ｙデコーダ対は、少なくとも２層のメモリ層に共通に連結されることを特徴とする請求項１６に記載の積層メモリ素子。
21. 各メモリ層に含まれたメモリセルは、第１グループ及び第２グループに分類され、
    各Ｘデコーダ対に含まれたＸデコーダは、対応するメモリ層の前記第１グループ及び第２グループにそれぞれ連結され、
    各Ｙデコーダ対に含まれたＹデコーダは、対応するメモリ層の前記第１グループ及び第２グループにそれぞれ連結されることを特徴とする請求項２０に記載の積層メモリ素子。
22. 各Ｘデコーダアレイは、各メモリグループに含まれたメモリ層の個数の半分に該当する個数のＸデコーダを含み、各Ｘデコーダは、少なくとも２層のメモリ層に共通に連結され、
    各Ｙデコーダアレイは、各メモリグループに含まれたメモリ層の個数の半分に該当する個数のＹデコーダを含み、各Ｙデコーダは、少なくとも２層のメモリ層に共通に連結されることを特徴とする請求項１６に記載の積層メモリ素子。
23. 基板と、
    １層またはそれ以上のメモリ層をそれぞれ含む、前記基板上に積層された複数のメモリグループと、
    前記複数のメモリグループ内の１層またはそれ以上のデコーダ層と、
    を含み、
    前記１層またはそれ以上のデコーダ層は、
    少なくとも１つのＸデコーダを含むＸデコーダアレイと、
    少なくとも１つのＹデコーダを含むＹデコーダアレイと、
    を含み、
    各デコーダ層内の前記Ｘデコーダアレイ及び前記Ｙデコーダアレイは、格子状に配されることを特徴とする積層メモリ素子。
24. 前記Ｘデコーダアレイは、複数のＸデコーダを含み、
    前記Ｙデコーダアレイは、複数のＹデコーダを含むことを特徴とする請求項２３に記載の積層メモリ素子。
25. 前記複数のＸデコーダ及び前記複数のＹデコーダは、交互に配列されることを特徴とする請求項２４に記載の積層メモリ素子。
26. 前記１層またはそれ以上のデコーダ層は、前記複数のメモリグループ内の複数のデコーダ層を含むことを特徴とする請求項２３に記載の積層メモリ素子。
27. 前記複数のデコーダ層のうち、隣接したメモリグループ内の１対のデコーダ層は、互いに相反した構造のデコーダ配置を有することを特徴とする請求項２６に記載の積層メモリ素子。
28. 前記複数のデコーダ層は、互いに相反した二種のデコーダ配置を交互に有することを特徴とする請求項２６に記載の積層メモリ素子。
29. 各メモリ層は、記録媒体として可変抵抗体を利用することを特徴とする請求項２３に記載の積層メモリ素子。