JP2005294448A - 半導体装置 - Google Patents

Abstract

【課題】
メモリアレイ内で１本のワード線のみを選択する構成に対して、面積の増加無く、メモリアレイ内で複数本のワード線を選択できるようにした半導体装置の提供。
【解決手段】
メモリマット間に配置されるセンスアンプSAはメモリマット間で共用され、同時にワード線が選択される２つのメモリマットについてメモリマット内の２つの選択されたメモリセルはセンスアンプを介してそれぞれ対応する群の入出力線に接続される構成とされ、同時にワード線が選択される２つのメモリマットのうちメモリマットmat7とmat3について、mat7のセルβは、B群用入出力線MIO[B]_Rに接続され、セルαはA群用入出力線MIO[A]_Lに接続され、mat3のセルのβは、A群入出力線MIO[A]_Rに接続され、セルαは、B群用の入出力線MIO[B]_Lに接続され、他のメモリマットの組についてはＡ群のメモリマットのメモリセルα、βはＡ群用の入出力線MIO[A]_L、Rに接続され、B群のメモリマットのメモリセルα、βはA群用の入出力線MIO[A]_L、Rに接続される。
【選択図】
図８

Description

本発明は、半導体装置に関し、特に、半導体メモリを有する半導体装置に関する。

近年の半導体パッケージ技術の向上により、複数の半導体メモリを１つのパッケージ内に収容し、大容量の半導体メモリとして扱えるようにする技術が実用化されている。

一例としては、２５６Ｍｂｉｔ ３２Ｉ／Ｏ構成の半導体メモリを作成する場合に、１チップで、これを実現することが技術的に困難な場合には、例えば１２８Ｍｂｉｔ １６Ｉ／Ｏ構成の半導体メモリを、１つのパッケージ内に２つ収容し、外見からは、２５６Ｍｂｉｔ ３２Ｉ／Ｏ構成の半導体メモリとして扱えるような構成とするものである。

なお、後記特許文献１には、グローバル入出力線（ＭＩＯ）とリードバスの接続を切り替えるパス選択手段を備えた構成が開示されている。

特許第３３０４８９９号公報

ところで、例えば１２８Ｍｂｉｔ １６Ｉ／Ｏ構成の半導体メモリを１つのパッケージ内に２つ収容した半導体メモリが、先に市場に流通している場合、後発となる１チップ構成の２５６Ｍｂｉｔ ３２Ｉ／Ｏの半導体メモリは、互換性等から、アドレス空間を、前者の１２８Ｍｂｉｔ １６Ｉ／Ｏ構成の半導体メモリを１つのパッケージ内に２つ収容した半導体メモリと同様にすることが必要とされる場合がある。この様な事情から、後発の１チップで構成された２５６Ｍｂｉｔ ３２Ｉ／Ｏ構成の半導体メモリは、メモリアレイのＸアドレス空間を小さくする必要が生じる。例えば、ワード線を、複数本、例えば２本選択する必要が発生する。

以下、ワード線を複数本選択するための構成に関して、本発明が解決しようとする課題について説明する。以下の記載事項は、主に、本願発明者等による検討結果の説明をその内容とする。

図１は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）などの半導体メモリの構成の一例を示す図である。図１（Ａ）に示すように、この半導体メモリ１は、通常、Ｘデコーダ２０、Ｙデコーダ３０で囲まれた１単位であるメモリアレイ（複数のワード線と複数のビット線の交差部にアレイ状に配設されている複数のメモリセルを含む）を備えた構成とされている。隣り合うメモリアレイでは、Ｘデコーダ、またはＹデコーダを共用する場合があるが、図１（Ａ）に示す例では、全て分離した例として示している。メモリアレイ１０は、通常、図１（Ｂ）に示すように、Ｘ方向、Ｙ方向ともに細分化されており（細分化された単位を「メモリマット」という）、メモリマット１１間には、Ｘ方向に、ＳＷＤ（サブワードドライバ）１２が配置され、Ｙ方向に、ビット線増幅回路ＳＡ１３（センスアンプ）が配置されている。メモリアレイ１０内で、ワード線は、Ｘアドレス（行アドレス）をデコードするＸデコーダ２０で選択された１本のみが活性化（選択）される設計とされている。

次に、メモリアレイのＸアドレス空間を小さくし、ワード線を、複数本、例えば２本選択する場合の構成として、メモリアレイの単位を小さくして、メモリアレイ内で選択されるワード線を、１本のみにする設計手法がほとんどである。図２は、かかる構成を示す図である。図２の構成において、半導体メモリ１内のＸ方向のメモリアレイの個数は４個とされ、１つのメモリアレイの単位（ワード線の本数）を小さくしている。しかしながら、図２の構成の場合、Ｙデコーダ３０が増加してしまい、チップ面積が増大する副作用を伴う。

また、図３に示すように、メモリアレイの向きによっては、Ｙデコーダを増加させることが出来ない場合も存在する。

このような場合、図４に示すように、Ｙアドレスが共通であれば、Ｙデコーダは増加させずに、アレイ境界部にセンスアンプを追加し（図４（Ｂ）の矢線「アレイ境界部ＳＡ追加」に対応するセンスアンプＳＡ参照）、アレイ境界部にでのみセンスアンプを２つ対向配置させた構成により、メモリアレイ１０内で、一つのＸアドレスに対してＸデコーダ２０でのデコード結果に基づき、複数本（図４では２本）のワード線を選択することで対応することも考えられる。

図４（Ｂ）に示す例では、メモリアレイ１０は、図の縦方向（行方向、ワード線に並行な方向）に、８つのメモリマットに分割され、図の横方向（列方向、ビット線に並行な方向）に、４つのメモリマットに分割され、各メモリマットの上辺、下辺にはそれぞれセンスアンプＳＡ１３が設けられている。

図４（Ｃ）は、図４（Ｂ）の一列の回路構成を拡大して示したものであり、メモリアレイ１０内の行方向に８分割されたメモリマットは、ｍａｔ０〜ｍａｔ７で表わされている。メモリマットの左右、両側には、図示されないリード・ライトバスと接続されるメインＩＯ線（ＭＩＯ）が配設されている。

メモリアレイ１０内で２本ワード線を選択することを考え、図４（Ｃ）に示すように、メモリマットはメモリセル群［Ａ］およびメモリセル群［Ｂ］に分割するものとする。メモリセル群［Ａ］は、メモリマットｍａｔ５、６、７を含み、メモリセル群［Ｂ］は、メモリマットｍａｔ５、６、７を含む。

メモリセル群［Ａ］のメモリセルは、それぞれＢＬ（ビット線）、ＳＡ（センスアンプ）、ＬＩＯ（ローカル入出力線）を介して、メモリセル群［Ａ］用の左右両側に延在されるメインＩＯ線（「グローバル入出力線」ともいう）ＭＩＯ［Ａ］＿Ｌ、ＭＩＯ［Ａ］＿Ｒにそれぞれ接続されている。

同様に、メモリセル群［Ｂ］のメモリセルは、それぞれＢＬ（ビット線）、ＳＡ（センスアンプ）、ＬＩＯ（ローカルＩＯ線）を介して、メモリセル群［Ｂ］用の左右のメインＩＯ線ＭＩＯ［Ｂ］＿Ｌ、ＭＩＯ［Ｂ］＿Ｒにそれぞれ接続されている。

ワード線は、メモリアレイ内のメモリセル群［Ａ］およびメモリセル群［Ｂ］それぞれについて１本選択される。

例えば、メモリセル群［Ａ］のメモリマットｍａｔ６のワード線が選択された場合、同時に、メモリセル群［Ｂ］のメモリマットｍａｔ２のワード線が選択されるものとする（図４（Ｃ）の矢線「同時選択されたワード線」参照）。

同時選択される２本のワード線として、メモリマットｍａｔ６、ｍａｔ２のワード線が選択されると、メモリマットｍａｔ６は、メモリセル群［Ａ］に属しているため、メモリマットｍａｔ６のメモリセル（「ビット」ともいう）（α）／（β）は、それぞれ、対応するＳＡ、ＬＩＯを介して、メモリセル群［Ａ］用のＭＩＯであるＭＩＯ［Ａ］＿Ｌ／ＭＩＯ［Ａ］＿Ｒとそれぞれ接続し、データの受け渡しを行う。なお、メモリマットｍａｔ６のメモリセル（α）、（β）は選択ワード線で接続され、Ｙデコーダ３０で選択されたカラムのメモリセルである。

また、メモリマットｍａｔ２は、メモリセル群［Ｂ］に属しているため、メモリマットｍａｔ２のメモリセル（α）／（β）は、それぞれ、対応するＳＡ、ＬＩＯを介して、メモリセル群［Ｂ］用のＭＩＯであるＭＩＯ［Ｂ］＿Ｌ／ＭＩＯ［Ｂ］＿Ｒと接続し、データの受け渡しを行う。なお、メモリマットｍａｔ２のメモリセル（α）、（β）は選択ワード線に接続され、Ｙデコーダ３０で選択されたカラムのメモリセルである。

図４に示した構成の場合、メモリセル群［Ａ］とメモリセル群［Ｂ］とは、メモリセル（（α）／（β））からＭＩＯ線まで完全に分離しているため、２本のワード線を、同時に選択することが可能となる。

図５は、図４の構成を用いた場合のメモリセルとＭＩＯの接続関係をにまとめたものである。選択されたメモリマット、ビット、ビットが接続するＭＩＯとの接続関係が示されている。

メモリセル群［Ａ］、［Ｂ］のメモリマットｍａｔ７、ｍａｔ３のワード線が選択されると、ｍａｔ７のメモリセル（α）／（β）は、メモリセル群［Ａ］用のＭＩＯであるＭＩＯ［Ａ］＿Ｌ／ＭＩＯ［Ａ］＿Ｒとそれぞれ接続し、メモリマットｍａｔ３のメモリセル（α）／（β）は、メモリセル群［Ｂ］用のＭＩＯであるＭＩＯ［Ｂ］＿Ｌ／ＭＩＯ［Ｂ］＿Ｒと接続される。

メモリセル群［Ａ］、［Ｂ］のメモリマットｍａｔ６、ｍａｔ２のワード線が選択されると、ｍａｔ６のメモリセル（α）／（β）は、メモリセル群［Ａ］用のＭＩＯであるＭＩＯ［Ａ］＿Ｌ／ＭＩＯ［Ａ］＿Ｒと接続され、ｍａｔ２のメモリセル（α）／（β）は、メモリセル群［Ｂ］用のＭＩＯであるＭＩＯ［Ｂ］＿Ｌ／ＭＩＯ［Ｂ］＿Ｒと接続される。

メモリセル群［Ａ］、［Ｂ］のメモリマットｍａｔ５、ｍａｔ１のワード線が選択されると、ｍａｔ５のメモリセル（α）／（β）は、メモリセル群［Ａ］用のＭＩＯであるＭＩＯ［Ａ］＿Ｌ／ＭＩＯ［Ａ］＿Ｒと接続され、ｍａｔ１のメモリセル（α）／（β）は、メモリセル群［Ｂ］用のＭＩＯであるＭＩＯ［Ｂ］＿Ｌ／ＭＩＯ［Ｂ］＿Ｒと接続される。

メモリセル群［Ａ］、［Ｂ］のメモリマットｍａｔ４、ｍａｔ０のワード線が選択されると、ｍａｔ４のメモリセル（α）／（β）は、メモリセル群［Ａ］用のＭＩＯであるＭＩＯ［Ａ］＿Ｌ／ＭＩＯ［Ａ］＿Ｒと接続され、ｍａｔ０のメモリセル（α）／（β）は、メモリセル群［Ｂ］用のＭＩＯであるＭＩＯ［Ｂ］＿Ｌ／ＭＩＯ［Ｂ］＿Ｒと接続される。メモリセル群［Ａ］とメモリセル群［Ｂ］とは、ビットからＭＩＯ線まで完全に分離している。

しかしながら、図４に示した場合、メモリセル群［Ａ］とメモリセル群［Ｂ］のアレイ境界部において、センスアンプが追加されるため（図４（Ｂ）、図４（Ｃ）矢線「のアレイ境界部ＳＡ追加」参照）、ワード線を１本しか選択しない場合に比べ、チップ面積が増大してしまう。

図６は、図４に示した構成のようにチップ面積が増大することを回避するための構成の一例を示す図である。すなわち、図６に示す例では、図４のように、センスアンプをアレイ境界部に２つ配置せず、図１（Ｂ）のように、普通に配置する構成としている。この構成では、メモリセル群［Ａ］、［Ｂ］のメモリマットｍａｔ６、ｍａｔ２を選択した場合、図４の構成と同様にして、メモリセル群［Ａ］のｍａｔ６のメモリセル（α）／（β）は、メモリセル群［Ａ］用のＭＩＯ線であるＭＩＯ［Ａ］＿Ｌ／ＭＩＯ［Ａ］＿Ｒと接続し、メモリセル群［Ｂ］のｍａｔ２のメモリセル（α）／（β）は、メモリセル群［Ｂ］用のＭＩＯ［Ｂ］＿Ｌ／ＭＩＯ［Ｂ］＿Ｒと接続される。

しかしながら、メモリセル群［Ａ］、［Ｂ］のメモリマットｍａｔ７、ｍａｔ３のワード線を選択した場合、アレイ境界部のセンスアンプＳＡ（図６（Ｃ）の矢線「アレイ境界部」参照）は、メモリセル群［Ａ］用のＭＩＯ線であるＭＩＯ［Ａ］＿Ｒに接続されているため、メモリマットｍａｔ３のメモリセル（β）は、メモリセル群［Ｂ］用のＭＩＯ線であるＭＩＯ［Ｂ］＿Ｒではなく、メモリセル群［Ａ］用のＭＩＯ［Ａ］＿Ｒと接続される。その結果、ＭＩＯ［Ｂ］＿Ｒは、接続先を失い、データの過不足を発生してしまう。

これは、アレイ境界部のセンスアンプＳＡは、メモリセル群［Ｂ］のメモリマットｍａｔ３のメモリセル（β）と、メモリセル群［Ａ］のメモリマットｍａｔ４のメモリセル（β）とに接続され、メモリセル群［Ａ］用のＭＩＯ［Ａ］＿Ｒと接続されているためである。

図７は、図６の構成を用いた場合のメモリセルとＭＩＯの接続関係を示す図である。

図７を参照すると、メモリセル群［Ａ］、［Ｂ］のメモリマットｍａｔ７、ｍａｔ３のワード線が選択されると、ｍａｔ７のメモリセル（α）／（β）は、ＭＩＯ［Ａ］＿Ｌ／ＭＩＯ［Ａ］＿Ｒとそれぞれ接続され、メモリマットｍａｔ３のメモリセル（α）／（β）はＭＩＯ［Ｂ］＿Ｌ／ＭＩＯ［Ａ］＿Ｒと接続される。すなわち、ＭＩＯ［Ｂ］＿Ｒの接続先はない。

メモリセル群［Ａ］、［Ｂ］のメモリマットｍａｔ５、ｍａｔ１のワード線が選択されると、ｍａｔ５のメモリセル（α）／（β）は、メモリセル群［Ａ］用のＭＩＯであるＭＩＯ［Ａ］＿Ｌ／ＭＩＯ［Ａ］＿Ｒと接続され、ｍａｔ１のメモリセル（α）／（β）は、メモリセル群［Ｂ］用のＭＩＯであるＭＩＯ［Ｂ］＿Ｌ／ＭＩＯ［Ｂ］＿Ｒと接続される。

メモリセル群［Ａ］、［Ｂ］のメモリマットｍａｔ４、ｍａｔ０のワード線が選択されると、ｍａｔ４のメモリセル（α）／（β）は、メモリセル群［Ａ］用のＭＩＯであるＭＩＯ［Ａ］＿Ｌ／ＭＩＯ［Ａ］＿Ｒと接続され、ｍａｔ０のメモリセル（α）／（β）は、メモリセル群［Ｂ］用のＭＩＯであるＭＩＯ［Ｂ］＿Ｌ／ＭＩＯ［Ｂ］＿Ｒと接続される。メモリセル群［Ａ］とメモリセル群［Ｂ］とは、ビットからＭＩＯ線まで完全に分離している。

上記したように、メモリアレイ内で２本のワード線を選択するにあたり、図４に示した構成とした場合、メモリセル群［Ａ］とメモリセル群［Ｂ］の境界部において、センスアンプが追加されるため、ワード線を１本しか選択しない場合に比べ、チップ面積が増大するという問題点を有している。

一方、メモリアレイ内で２本のワード線を選択するにあたり、図６に示した構成とした場合、チップ面積の増大を回避すべくンスアンプをアレイ境界部に２つ配置せず、普通に配置する構成としたことにより、ＭＩＯ線（ＭＩＯ［Ｂ］＿Ｒ）は、接続先を失い、データの過不足を生じる。

本発明は、上記課題の認識に基づき創案されたものであって、その目的とするところは、半導体メモリにおいて、メモリアレイ内で1本のワード線のみを選択する構成に対して、面積の増加無く、メモリアレイ内で複数本のワード線を選択できるようにした半導体装置を提供することにある。

本発明の他の目的は、半導体メモリにおいて、データの過不足を生じることなく、メモリアレイ内で複数本のワード線を選択できるようにした半導体装置を提供することにある。

本願で開示される発明は、前記目的を達成するため、代表的には、概略以下の通りとされる。

本発明の一のアスペクト（側面）に係る半導体装置は、メモリアレイ内の複数のメモリマットが少なくとも第１、第２の群に分割され、前記メモリマット間に配置されるセンスアンプは前記メモリマット間で共用され、同時にワード線が選択される第１、第２群の少なくとも２つのメモリマットについて各メモリマット内の２つの選択されたメモリセルは、対応するセンスアンプを介して、それぞれ対応する群の入出力線に接続される構成とされ、同時にワード線が選択される少なくとも２つのメモリマットの組のうち、第１の群の予め定められた所定のメモリマットと、第２の群の予め定められた所定のメモリマットとの組については、第１の群の前記所定のメモリマットの２つのメモリセルの一方は、第２群のメモリセルとして、第２群用の入出力線に接続され、第１の群の前記所定のメモリマットの２つのメモリセルの他方は、第１群用の入出力線に接続され、第２の群の前記所定のメモリマットの２つのメモリセルの一方は、第１群用の入出力線に接続され、前記第２の群の所定のメモリマットの２つのメモリセルの他方は、第２群用の入出力線に接続され、他のメモリマットの組については、第１の群のメモリマットの少なくとも２つのメモリセルは、第１群用の入出力線にそれぞれ接続され、第２の群のメモリマットの少なくとも２つのメモリセルは、第２群用の入出力線にそれぞれ接続される。

本発明の他のアスペクト（側面）に係る半導体装置は、メモリアレイが複数のメモリマットを有し、メモリマット間のセンスアンプはメモリマット間で共用され、前記複数のメモリマットのうち同時にワード線が選択される少なくとも２つのメモリマットの各メモリマット内の少なくとも２つの選択されたメモリセルは、それぞれ対応するセンスアンプを介して各々に対応する入出力線に接続される構成とされ、同時にワード線が選択される複数のメモリマットのうち所定のメモリマットを含む組が選択された場合、前記選択されたメモリマットの組のうち所定のメモリマットの一のビットと他のメモリマットの一のビットの接続先の入出力線の接続が、互いに交差接続する構成とされている。

本発明に係る半導体装置は、データ端子に接続するリード・ライトバスと、前記入出力線との間に接続切替回路を備え、前記入出力線と、前記リード・ライトバスとの接続関係を前記接続切替回路に基づき元に戻す構成としたものである。

本発明のさらに他のアスペクト（側面）に係る半導体装置は、メモリアレイが、所定本数のワード線を単位とする第１乃至第２Ｎ（ただし、Ｎは正整数）のメモリマットが、ワード線と直交する方向に、同一列に配設され、隣接するメモリマット間にセンスアンプを備え、第１乃至第２Ｎのメモリマットは、第Ｎ＋１〜第２Ｎ、第１乃至第Ｎの２群に分割され、第１群のメモリマットに対応して、第１、第２の入出力線を共通に備え、第２群のメモリマットに対応して、第１、第２の入出力線を共通に備え、前記メモリマット内の選択された２つのメモリセルは、ビット線、対応するセンスアンプ、ローカル入出力線を介して、対応する第１、第２の入出力線にそれぞれ接続する構成とされ、第Ｋと第Ｋ＋Ｎ（ただし、Ｋは１〜Ｎの整数）のメモリマットのワード線が２つ同時に選択され、ＫがＮの場合、すなわち第２Ｎと第Ｎの組メモリマットのワード線が選択された場合、第２Ｎのメモリマットの内の選択された第１のメモリセルは、第１群の第１の入出力線に接続され、第２Ｎのメモリマットの内の選択された第２のメモリセルは、第２群の第２の入出力線に接続され、第Ｎのメモリマットの内の選択された第１のメモリセルは、第２群の第１の入出力線に接続され、第Ｎのメモリマットの内の選択された第２のメモリセルは、第１群の第２の入出力線に接続される。そして、その他のＫ（Ｋ＝１〜Ｎ−１）については、第Ｋ＋Ｎのメモリマットの内の選択された第１のメモリセルは、第１群の第１の入出力線に接続され、第Ｋ＋Ｎのメモリマットの内の選択された第２のメモリセルは、第１群の第２の入出力線に接続され、第Ｋのメモリマットの内の選択された第１のメモリセルは、第２群の第１の入出力線に接続され、第Ｋのメモリマットの内の選択された第２のメモリセルは、第２群の第２の入出力線に接続される構成とされている

本発明において、第１、第２のデータ端子にそれぞれ接続される第１、第２のリード・ライトバスを少なくとも備え、前記第１群用の第１、第２の入出力線は第１のリード・ライトバスに接続され、前記第２群用の第１、第２の入出力線は第２のリード・ライトバスに接続されている。

本発明においては、第１、第２のデータ端子にそれぞれ接続される第１、第２のリード・ライトバスを備え、前記第１、第２群用の第１の入出力線はそれぞれ第１、第２のリード・ライトバスに接続され、前記第１群用の第２の入出力線は、第１の切替スイッチを介して、第１、第２のリード・ライトバスに接続され、前記第２群用の第２の入出力線は、第２の切替スイッチを介して、第１、第２のリード・ライトバスに接続され、前記第１の切替スイッチは、第Ｎと第２Ｎの組メモリマットを選択することを示す制御信号が活性状態のとき、前記第１群用の第２の入出力線を第２のリード・ライトバスに接続し、前記制御信号が非活性状態のとき、前記第１群用の第２の入出力線を第１のリード・ライトバスに接続し、前記第２の切替スイッチは、第Ｎと第２Ｎの組メモリマットを選択することを示す制御信号が活性状態のとき、前記第２群用の第２の入出力線を第１のリード・ライトバスに接続し、前記制御信号が非活性状態のとき、前記第１群用の第２の入出力線を第２のリード・ライトバスに接続される。

本発明によれば、メモリアレイ内で１本のワード線のみを選択する構成に対して、面積の増加無く、メモリアレイ内で複数本のワード線を選択することができる。

また、本発明によれば、データの入出力を行うデータ端子と、該データ端子が接続するメモリアレイ領域との対応を、メモリアレイ内の全てのメモリマットにおいて同一となるようにしており、半導体メモリをテストする際に用いるテスト用のデータパターンの作成を容易化している。

上記した本発明についてさらに詳細に説述すべく、添付図面を参照して、発明を実施するための最良の形態について以下に説明する。

本発明に係る半導体装置は、その好ましい一実施の形態において、メモリアレイが、所定本数のワード線を単位とする第１乃至第２Ｎ（ただし、Ｎは正整数）のメモリマット（Ｎ＝４の場合、ｍａｔ０〜ｍａｔ７）をビット線方向に含み、メモリマット間にセンスアンプＳＡを有し、第１乃至第２Ｎのメモリマットは、第Ｎ＋１〜第２Ｎ、第１乃至第Ｎ、の２群に分割され、第１群のメモリマット（ｍａｔ５〜ｍａｔ７）に対応して、第１、第２の入出力線（ＭＩＯ［Ａ］＿Ｌ、ＭＩＯ［Ａ］＿Ｒ）を、ワード線と直交する方向に沿ってメモリマットの両側に備え、第２群のメモリマット（ｍａｔ０〜ｍａｔ４）に対応して、第１、第２の入出力線（ＭＩＯ［Ｂ］＿Ｌ、ＭＩＯ［Ｂ］＿Ｒ）を、ワード線と直交する方向に沿ってメモリマットの両側に備えている。

第Ｋ、第Ｋ＋Ｎ（ただし、Ｋは１〜Ｎの整数）のメモリマットのワード線が同時に選択される。そして、ＫがＮの場合、すなわち第２Ｎと第Ｎの組メモリマット（図８のｍａｔ７、ｍａｔ３）が選択された場合、第２Ｎのメモリマット（ｍａｔ７）の内の選択された第１のメモリセル（α）は、ビット線、対応するセンスアンプ（ＳＡ）、ローカル入出力線（ＬＩＯ）を介して、第１群（Ａ群）の第１の入出力線（ＭＩＯ［Ａ］＿Ｌ）に接続され、第２Ｎのメモリマット（ｍａｔ７）の選択された第２のメモリセル（β）は、第２群（Ｂ群）のメモリセルとして、ビット線、対応するセンスアンプ（ＳＡ）、ローカル入出力線（ＬＩＯ）を介して、第２群（Ｂ群）の第２の入出力線（ＭＩＯ［Ｂ］＿Ｒ）に接続される。また、第Ｎのメモリマット（ｍａｔ３）の内の選択された第１のメモリセル（α）（選択ワードに接続し、選択されたカラムのビット線に接続する第１のメモリセル）は、ビット線、対応するセンスアンプ（ＳＡ）、ローカル入出力線（ＬＩＯ）を介して、第２群の第１の入出力線（ＭＩＯ［Ｂ］＿Ｌ）に接続され、第Ｎのメモリマット（ｍａｔ３）の内の選択された第２のメモリセル（β）（選択ワードに接続し、選択されたカラムのビット線に接続する第２のメモリセル）は、ビット線、対応するセンスアンプ（ＳＡ）、ローカル入出力線（ＬＩＯ）を介して、第１群の第２の入出力線（ＭＩＯ［Ａ］＿Ｒ）に接続される。

その他のＫ（Ｋ＝１〜Ｎ−１）の選択については、第Ｋ＋Ｎのメモリマットの選択された第１のメモリセルは、ビット線、対応するセンスアンプ（ＳＡ）、ローカル入出力線（ＬＩＯ）を介して、第１群（Ａ群）の第１の入出力線（ＭＩＯ［Ａ］＿Ｌ）に接続され、第Ｋ＋Ｎのメモリマットの選択された第２のメモリセルは、ビット線、対応するセンスアンプ（ＳＡ）、ローカル入出力線（ＬＩＯ）を介して、第１群の第２の入出力線（ＭＩＯ［Ａ］＿Ｒ）に接続され、第Ｋのメモリマットの選択された第１のメモリセル（α）は、ビット線、対応するセンスアンプ（ＳＡ）、ローカル入出力線（ＬＩＯ）を介して、第２群（Ｂ群）の第１の入出力線（ＭＩＯ［Ｂ］＿Ｌ）に接続され、第Ｋのメモリマットの選択された第２のメモリセル（β）は、ビット線、対応するセンスアンプ（ＳＡ）、ローカル入出力線（ＬＩＯ）を介して、第２）の第２の入出力線（ＭＩＯ［Ｂ］＿Ｒ）に接続される構成とされる。

本発明においては、二つのデータ端子にそれぞれ接続される第１、第２のリード・ライトバスを備え、第１、第２群用の第１の入出力線（ＭＩＯ［Ａ］＿Ｌ、ＭＩＯ［Ｂ］＿Ｌ）は、それぞれ第１、第２のリード・ライトバスに接続され、第１群用の第２の入出力線（ＭＩＯ［Ａ］＿Ｒ）は、第１の切替スイッチ（図１２のＰＧ１、ＰＧ２）を介して、第１、第２のリード・ライトバスに接続され、第２群用の第２の入出力線（ＭＩＯ［Ｂ］＿Ｒ）は、第２の切替スイッチ（図１２のＰＧ３、ＰＧ４）を介して、第１、第２のリード・ライトバスに接続され、第１の切替スイッチ（ＰＧ１、ＰＧ２）は、第２Ｎと第Ｎの組メモリマット（ｍａｔ７，ｍａｔ３）を選択することを示す制御信号が活性状態のとき、第１群用の第２の入出力線（ＭＩＯ［Ａ］＿Ｒ）を第２のリード・ライトバスに接続し、制御信号が非活性状態のとき、第１群用の第２の入出力線（ＭＩＯ［Ａ］＿Ｒ）を第１のリード・ライトバスに接続する。第２の切替スイッチ（ＰＧ３、ＰＧ４）は、第２Ｎと第Ｎの組メモリマット（ｍａｔ７，ｍａｔ３）を選択することを示す制御信号が活性状態のとき、第２群用の第２の入出力線（ＭＩＯ［Ｂ］＿Ｒ）を第１のリード・ライトバスに接続し、制御信号が非活性状態のとき、第１群用の第２の入出力線（ＭＩＯ［Ｂ］＿Ｒ）を第２のリード・ライトバスに接続する。かかる切替制御により、データの入出力を行うデータ端子と、該データ端子が接続するメモリアレイ領域との対応を、メモリアレイ内の全てのメモリマットにおいて同一となるようにしており、テストパターンの作成を容易化している。以下、実施例に即して詳細に説明する。

図８は、本発明の一実施例の構成を示す図である。なお、図８に示す構成は、メモリアレイの１列８行のメモリマットの構成（図６（Ｂ）の楕円で囲んだ部分）に対応している。本実施例は、メモリアレイ内のローカルＩＯ線ＬＩＯとメインＩＯ線ＭＩＯの結線を、チップ面積の増加無しに、メモリアレイ内で、複数本のワード線を選択できるようにしたものである。

図８に示すように、メモリセル群［Ａ］のメモリマットｍａｔ７と、メモリセル群［Ｂ］のメモリマットｍａｔ３を選択した場合（図８の矢線「同時選択されたワード線」参照）、ｍａｔ７のメモリセル（α）は、ＭＩＯ［Ａ］＿Ｌと接続され、また、メモリセル（β）は、メモリセル群［Ｂ］用のＭＩＯ線であるＭＩＯ［Ｂ］＿Ｒと接続される。メモリマットｍａｔ７のメモリセル（α）、メモリセル（β）は、Ｙデコーダ（図６の３０）で選択されるカラムのビット線に接続され、選択ワード線に接続されるメモリセルである。

また、メモリセル群［Ｂ］のメモリマットｍａｔ３のメモリセル（α）は、メモリセル群［Ｂ］用のＭＩＯ線であるＭＩＯ［Ｂ］＿Ｌと接続され、メモリセル（β）は、メモリセル群［Ａ］用のＭＩＯ線であるＭＩＯ［Ａ］＿Ｒと接続される。メモリマットｍａｔ３のメモリセル（α）、メモリセル（β）は、メモリマットｍａｔ７のメモリセル（α）、メモリセル（β）と同一のＹアドレスに対応し、メモリマットｍａｔ７と同時選択されるワード線に接続されるメモリセルである。

メモリマットｍａｔ７のメモリセル（α）は、ＭＩＯ［Ａ］＿Ｌに接続され、メモリセル（β）は、ＭＩＯ［Ｂ］＿Ｒに接続され、メモリマットｍａｔ３のメモリセル（α）は、ＭＩＯ［Ｂ］＿Ｌに接続され、メモリセル（β）は、ＭＩＯ［Ａ］＿Ｒ）に接続される。

メモリマットｍａｔ７、ｍａｔ３のメモリセル（α）、（β）は各ＭＩＯと１対１で対応し、データの過不足を発生しない。

また、他のマットを選択した場合も、データの過不足は発生せず問題ない。

図９は、図８の構成を用いた場合のメモリセルとＭＩＯの接続関係を示す図である。

すなわち、メモリセル群［Ａ］、［Ｂ］のメモリマットｍａｔ７、ｍａｔ３のワード線が選択されると、ｍａｔ７のメモリセル（α）／（β）は、メモリセル群［Ａ］、［Ｂ］用のＭＩＯであるＭＩＯ［Ａ］＿Ｌ／ＭＩＯ［Ｂ］＿Ｒと接続され、ｍａｔ３のメモリセル（α）／（β）は、メモリセル群［Ｂ］、［Ａ］用のＭＩＯであるＭＩＯ［Ｂ］＿Ｌ／ＭＩＯ［Ａ］＿Ｒと接続される。

メモリセル群［Ａ］、［Ｂ］のメモリマットｍａｔ６、ｍａｔ２のワード線が選択されると、ｍａｔ６のメモリセル（α）／（β）は、メモリセル群［Ａ］用のＭＩＯであるＭＩＯ［Ａ］＿Ｌ／ＭＩＯ［Ａ］＿Ｒと接続され、ｍａｔ２のメモリセル（α）／（β）は、メモリセル群［Ｂ］用のＭＩＯであるＭＩＯ［Ｂ］＿Ｌ／ＭＩＯ［Ｂ］＿Ｒと接続される。

メモリセル群［Ａ］、［Ｂ］のメモリマットｍａｔ５、ｍａｔ１のワード線が選択されると、ｍａｔ５のメモリセル（α）／（β）は、メモリセル群［Ａ］用のＭＩＯであるＭＩＯ［Ａ］＿Ｌ／ＭＩＯ［Ａ］＿Ｒと接続され、ｍａｔ１のメモリセル（α）／（β）は、メモリセル群［Ｂ］用のＭＩＯであるＭＩＯ［Ｂ］＿Ｌ／ＭＩＯ［Ｂ］＿Ｒと接続される。

メモリセル群［Ａ］、［Ｂ］のメモリマットｍａｔ４、ｍａｔ０のワード線が選択されると、ｍａｔ４のメモリセル（α）／（β）は、メモリセル群［Ａ］用のＭＩＯであるＭＩＯ［Ａ］＿Ｌ／ＭＩＯ［Ａ］＿Ｒと接続され、ｍａｔ０のメモリセル（α）／（β）は、メモリセル群［Ｂ］用のＭＩＯであるＭＩＯ［Ｂ］＿Ｌ／ＭＩＯ［Ｂ］＿Ｒと接続される。

本実施例によれば、図４に示した構成のように、センスアンプの追加によるチップ面積の増加無しで、メモリアレイ内で、複数本のワード線を選択することが可能となる。

図８において、メモリセル群［Ａ］の上に「メモリセル群［Ｂ］」として示したように、メモリマットｍａｔ７のメモリセル（β）は、センスアンプＳＡ、ＬＩＯを介して、メモリセル群［Ｂ］用のＭＩＯ［Ｂ］＿Ｒに接続されている。ＭＩＯは増加するが、この増加分は、例えばＭＩＯをアレイの上層を通す構成とすることにより、チップ面積の増加は回避される。

図１０は、図８に示した本実施例の構成を、リード・ライトバスまで含めて表した図である。

メモリセル群［Ａ］は、ＭＩＯ線ＭＩＯ［Ａ］＿Ｌ／ＭＩＯ［Ａ］＿Ｒを介して、データ端子ＤＱ０用のリード・ライトバスと接続し、メモリセル群［Ｂ］は、ＭＩＯ［Ｂ］＿Ｌ／ＭＩＯ［Ｂ］＿Ｒを介して、データ端子ＤＱ１用のリード・ライトバスと接続しているものとする。リード・ライトバスＤＱ０には、一時には、ＭＩＯ［Ａ］＿ＬとＭＩＯ［Ａ］＿Ｒの一方が接続されるという制御（例えばマルチプレクス制御等）が行われるが、この回路は図示されていない。同様にリード・ライトバスＤＱ１には、一時には、ＭＩＯ［Ｂ］＿ＬとＭＩＯ［Ｂ］＿Ｒの一方が接続されるという公知の制御（例えばマルチプレクス制御等）が行われるが、このための制御回路は図示していない。

図１０に示す構成において、例えば、メモリマットｍａｔ６、ｍａｔ２のワード線を選択すると、メモリマットｍａｔ６のメモリセル（α）／（β）は、全てＤＱ０用のリード・ライトバスと接続され、メモリマットｍａｔ２のメモリセル（α）／（β）は、全てＤＱ１用のリード・ライトバスと接続される。

これに対し、メモリマットｍａｔ７、ｍａｔ３のワード線を選択すると、メモリマットｍａｔ７のメモリセル（α）はＤＱ０用のリード・ライトバスと、ｍａｔ７のメモリセル（β）はＤＱ１用のリード・ライトバスと接続し、メモリマットｍａｔ３のメモリセル（α）は、ＤＱ１用のリード・ライトバスと、ｍａｔ３のメモリセル（β）は、ＤＱ０用のリード・ライトバスと接続される。

図１１は、図１０の構成を用いた場合のビットからリード・ライトバスまでの接続関係を一覧で示す図である。

メモリマットｍａｔ７のメモリセル（α）はＤＱ０に接続され、メモリセル（β）はＤＱ１に接続され、メモリマットｍａｔ３のメモリセル（α）はＤＱ１に接続され、メモリセル（β）はＤＱ０に接続される。

メモリマットｍａｔ６のメモリセル（α）、（β）はＤＱ０に接続され、メモリマットｍａｔ２のメモリセル（α）、（β）はＤＱ１に接続される。

メモリマットｍａｔ５のメモリセル（α）、（β）はＤＱ０に接続され、メモリマットｍａｔ１のメモリセル（α）、（β）はＤＱ１に接続される。

メモリマットｍａｔ４のメモリセル（α）、（β）はＤＱ０に接続され、メモリマットｍａｔ０のメモリセル（α）、（β）はＤＱ１に接続される。

このように、図１０に示す構成においては、メモリマットｍａｔ７、ｍａｔ３におけるビットとデータ端子ＤＱの接続関係が、他のメモリマットのビットとデータ端子ＤＱの接続とは異なっている。このため、半導体メモリをテストする際に用いるテスト用のデータパターンの作成が複雑化することになる。

そこで、本発明の第２の実施例では、図１２に示すように、ＭＩＯとリード・ライトバスの間に、ＭＩＯとリード・ライトバスの接続を切り替える切替回路を備えている。

この切替回路は、ＭＩＯ［Ａ］＿Ｒと、ＤＱ１用のリード・ライトバスと、ＤＱ０用のリード・ライトバスとの間に接続されたＣＭＯＳトランスファゲート（パスゲート）ＰＧ１、ＰＧ２と、ＭＩＯ［Ｂ］＿Ｒと、ＤＱ０用のリード・ライトバスと、ＤＱ１用のリード・ライトバスとの間に接続されたＣＭＯＳトランスファゲートＰＧ３、ＰＧ４とを備え、ｍａｔ７，３選択信号がハイレベル（Ｈ）のとき、ＰＧ１、ＰＧ３がオンし、ＰＧ２、ＰＧ４はオフし、一方、ｍａｔ７，３選択信号がロウレベル（Ｌ）のときは、ＰＧ１、ＰＧ３がオフし、ＰＧ２、ＰＧ４はオンする。

図１２のＭＩＯ−リード・ライトバス接続切替回路に入力しているｍａｔ７，３選択信号は、メモリマット対ｍａｔ７、３が選択された場合、ハイレベル（Ｈ）となり、その他のメモリマット対が選択された場合、ロウレベル（Ｌ）となる。

ＭＩＯ線−リード・ライトバス接続切替回路は、ｍａｔ７，３選択信号がロウレベルの場合、パスゲートＰＧ２、ＰＧ４をオン、ＰＧ１、ＰＧ３をオフすることで、ＭＩＯ［Ａ］＿ＲとＤＱ０用のリード・ライトバスおよびＭＩＯ［Ｂ］＿ＲとＤＱ１用のリード・ライトバスを接続される。

また、ｍａｔ７，３選択信号がハイレベルの場合、ＰＧ１、ＰＧ３をオン、ＰＧ２、ＰＧ４をオフすることで、ＭＩＯ［Ａ］＿ＲとＤＱ１用のリード・ライトバスおよびＭＩＯ［Ｂ］＿ＲとＤＱ０用のリード・ライトバスを接続される。

この構成では、メモリマットｍａｔ６、ｍａｔ２のワード線を選択した場合、メモリマットｍａｔ６のメモリセル（α）はＭＩＯ［Ａ］＿Ｌを介してＤＱ０用のリード・ライトバスと接続し、メモリマットｍａｔ６のメモリセル（β）はＭＩＯ［Ａ］＿Ｒ、ＰＧ２を介してＤＱ０用のリード・ライトバスと接続される。メモリマットｍａｔ２についても同様にして、メモリセル（α）はＭＩＯ［Ｂ］＿Ｌを介してＤＱ１用のリード・ライトバスと接続し、メモリセル（β）はＭＩＯ［Ｂ］＿Ｒ、ＰＧ４を介してＤＱ１用のリード・ライトバスと接続される。その結果、ｍａｔ６はメモリセル（α）、（β）ともにＤＱ０と接続し、ｍａｔ２はメモリセル（α）、（β）ともにＤＱ１と接続される。

また、メモリマットｍａｔ７、ｍａｔ３が選択された場合、メモリマットｍａｔ７のメモリセル（α）は、ＭＩＯ［Ａ］＿Ｌを介してＤＱ０用のリード・ライトバスと接続し、メモリマットｍａｔ７のメモリセル（β）は、ＭＩＯ［Ｂ］＿Ｒ、ＰＧ３を介してＤＱ０用のリード・ライトバスと接続される。

メモリマットｍａｔ３のメモリセル（α）は、ＭＩＯ［Ｂ］＿Ｌを介してＤＱ１用のリード・ライトバスと接続し、メモリマットｍａｔ３のメモリセル（β）はＭＩＯ［Ａ］＿Ｒ、ＰＧ１を介してＤＱ１用のリード・ライトバスと接続される。

図１３は、図１２の構成を用いた場合におけるビットとリード・ライトバスの接続関係をまとめた図である。

図１３に示すように、メモリマットｍａｔ７のメモリセル（α）／（β）は、ともにＤＱ０と接続し、メモリマットｍａｔ３のメモリセル（α）／（β）は、ともにＤＱ１と接続するため、同時に選択されるメモリマット対ｍａｔ７、ｍａｔ３のメモリセル（α）／（β）とデータ入出力端子ＤＱとの接続関係は、他のメモリマットの対（ｍａｔ６、ｍａｔ２）、（ｍａｔ５、ｍａｔ１）、（ｍａｔ４、ｍａｔ０）のメモリセル（α）／（β）とデータ入出力端子ＤＱとの接続関係と同じとなる。

このように、図１２に示した本実施例では、メモリアレイ内で複数本のワード線を選択可能とする、図８の前記実施例に加え、データの入出力を行うＤＱピンとそのＤＱピンがアクセスするメモリアレイ領域との対応を全てのマットについて同一化することができ、半導体メモリをテスト際に用いるテスト用のデータパターン作成を容易にすることが可能となる。

なお、上記各実施例では、メモリアレイ内で２本のワード線が同時に選択される構成例に即して説明したが、本発明は、メモリアレイ内で２本のワード線が同時に選択される構成にのみ限定されず、メモリアレイ内で複数のワード線が同時に選択される構成に対しても、同様な原理で適用できることは勿論である。以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

（Ａ）は半導体メモリ、（Ｂ）はメモリアレイの構成を示す図である。 半導体メモリの構成の一例を示すである。 半導体メモリの構成の一例を示すである。 メモリアレイ内で複数のワード線を選択する構成の一例を示すであり、（Ａ）は半導体メモリ、（Ｂ）はメモリアレイの構成、（Ｃ）は、（Ｂ）の１列を示す図である。 選択マットのメモリセルとＭＩＯの接続関係を一覧で示した図である。 メモリアレイ内で複数のワード線を選択する構成の一例を示すであり、（Ａ）は半導体メモリ、（Ｂ）はメモリアレイの構成、（Ｃ）は、（Ｂ）の１列を示す図である。 選択マットのメモリセルとＭＩＯの接続関係を一覧で示した図である。 本発明の一実施例の構成を示す図である。 本発明の一実施例における選択マットのメモリセルとＭＩＯの接続関係を一覧で示した図である。 本発明の一実施例におけるリード・ライトバスとの接続構成を示す図である。 本発明の一実施例における選択マットのメモリセルとＭＩＯ、リード・ライトバスの接続関係を一覧で示す図である。 本発明の第２の実施例の構成を示す図である。 本発明の第２の実施例における選択マットのメモリセルとＭＩＯ、リード・ライトバスの接続関係を一覧で示す図である。

符号の説明

１ 半導体メモリ
１０ メモリアレイ
１１ メモリマット
１２ サブワードドライバ
１３ センスアンプ
２０ Ｘデコーダ
３０ Ｙデコーダ

Claims (7)

1. メモリアレイ内の複数のメモリマットが少なくとも第１、第２の群に分割され、
   前記メモリマット間に配置されるセンスアンプは前記メモリマット間で共用され、
   同時にワード線が選択される第１、第２の群の少なくとも２つのメモリマットについて各メモリマット内の２つの選択されたメモリセルは、対応するセンスアンプを介して、それぞれ対応する群の入出力線に接続される構成とされ、
   同時にワード線が選択される前記少なくとも２つのメモリマットの組のうち、
   第１の群の予め定められた所定のメモリマットと、第２の群の予め定められた所定のメモリマットとの組については、第１の群の前記所定のメモリマットの２つのメモリセルの一方は、第２群のメモリセルとして、第２群用の入出力線に接続され、
   第１の群の前記所定のメモリマットの２つのメモリセルの他方は、第１群用の入出力線に接続され、
   第２の群の前記所定のメモリマットの２つのメモリセルの一方は、第１群用の入出力線に接続され、前記第２の群の所定のメモリマットの２つのメモリセルの他方は、第２群用の入出力線に接続され、
   他のメモリマットの組については、第１の群のメモリマットの少なくとも２つのメモリセルは、第１群用の入出力線にそれぞれ接続され、第２の群のメモリマットの少なくとも２つのメモリセルは、第２群用の入出力線にそれぞれ接続される、ことを特徴とする半導体装置。
2. ２つのデータ端子にそれぞれ接続する少なくとも２つのリード・ライトバスと、前記第１群の入出力線と前記第２群の入出力線との接続を切替える回路を備えている、ことを特徴とする請求項１記載の半導体装置。
3. メモリアレイが複数のメモリマットを有し、メモリマット間のセンスアンプはメモリマット間で共用され、
   前記複数のメモリマットのうち同時にワード線が選択される少なくとも２つのメモリマットの各メモリマット内の少なくとも２つの選択されたメモリセルは、それぞれ対応するセンスアンプを介して各々に対応する入出力線に接続される構成とされ、
   同時にワード線が選択される複数のメモリマットのうち所定のメモリマットを含む組が選択された場合、前記選択されたメモリマットの組のうち所定のメモリマットの一のビットと他のメモリマットの一のビットの接続先の入出力線の接続が、互いに交差接続する構成とされてなる、ことを特徴とする半導体装置。
4. データ端子に接続するリード・ライトバスと、入出力線との間に接続切替回路を備え、
   メモリアレイが複数のメモリマットを有し、メモリマット間のセンスアンプはメモリマット間で共用され、
   メモリアレイ内のメモリマットのうち同時にワード線が選択される複数のメモリマットの各メモリアレイ内の少なくとも２つの選択メモリセルは、センスアンプを介してそれぞれ対応する前記入出力線に接続される構成とされ、
   同時にワード線が選択される複数のメモリマットのうち、所定のメモリマットを含む組が選択されたとき、前記組の所定のメモリマットの一のビットと、他のメモリマットの一のビットの接続先の入出力線の接続を互いに交差接続する構成とし、前記入出力線とリード・ライトバスとの接続関係を、前記接続切替回路に基づき元に戻す構成としてなる、ことを特徴とする半導体装置。
5. メモリアレイが、所定本数のワード線を単位とする第１乃至第２Ｎ（ただし、Ｎは正整数）のメモリマットが、ワード線と直交する方向に、同一列に配設され、
   隣接するメモリマット間にセンスアンプを備え、
   第１乃至第２Ｎのメモリマットは、第Ｎ＋１〜第２Ｎ、第１乃至第Ｎの２群に分割され、
   第１群のメモリマットに対応して、第１、第２の入出力線を共通に備え、
   第２群のメモリマットに対応して、第１、第２の入出力線を共通に備え、
   前記メモリマット内の選択された２つのメモリセルは、ビット線、対応するセンスアンプ、ローカル入出力線を介して、対応する第１、第２の入出力線にそれぞれ接続する構成とされ、
   第Ｋ＋Ｎと第Ｋ（ただし、Ｋは１〜Ｎの整数）のメモリマットのワード線が２つ同時に選択され、
   ＫがＮの場合、すなわち第２Ｎと第Ｎの組メモリマットのワード線が選択された場合、
   第２Ｎのメモリマットの内の選択された第１のメモリセルは、第１群の第１の入出力線に接続され、
   第２Ｎのメモリマットの内の選択された第２のメモリセルは、第２群の第２の入出力線に接続され、
   第Ｎのメモリマットの内の選択された第１のメモリセルは、第２群の第１の入出力線に接続され、
   第Ｎのメモリマットの内の選択された第２のメモリセルは、第１群の第２の入出力線に接続され、
   その他のＫ（Ｋ＝１〜Ｎ−１）については、
   第Ｋ＋Ｎのメモリマットの内の選択された第１のメモリセルは、第１群の第１の入出力線に接続され、
   第Ｋ＋Ｎのメモリマットの内の選択された第２のメモリセルは、第１群の第２の入出力線に接続され、
   第Ｋのメモリマットの内の選択された第１のメモリセルは、第２群の第１の入出力線に接続され、
   第Ｋのメモリマットの内の選択された第２のメモリセルは、第２群の第２の入出力線に接続される構成とされてなる、ことを特徴とする半導体装置。
6. 第１、第２のデータ端子にそれぞれ接続される第１、第２のリード・ライトバスを少なくとも備え、前記第１群用の第１、第２の入出力線は前記第１のリード・ライトバスに接続され、前記第２群用の第１、第２の入出力線は前記第２のリード・ライトバスに接続されている、ことを特徴とする請求項５記載の半導体装置。
7. 第１、第２のデータ端子にそれぞれ接続される第１、第２のリード・ライトバスを少なくとも備え、
   前記第１、第２群用の第１の入出力線はそれぞれ前記第１、第２のリード・ライトバスに接続され、
   前記第１群用の第２の入出力線は、第１の切替スイッチを介して、前記第１、第２のリード・ライトバスに接続され、
   前記第２群用の第２の入出力線は、第２の切替スイッチを介して、前記第１、第２のリード・ライトバスに接続され、
   前記第１の切替スイッチは、第Ｎと第２Ｎの組のメモリマットを選択することを示す制御信号が活性状態のとき、前記第１群用の第２の入出力線を前記第２のリード・ライトバスに接続し、前記制御信号が非活性状態のとき、前記第１群用の第２の入出力線を前記第１のリード・ライトバスに接続し、
   前記第２の切替スイッチは、第Ｎと第２Ｎの組のメモリマットを選択することを示す制御信号が活性状態のとき、前記第２群用の第２の入出力線を前記第１のリード・ライトバスに接続し、前記制御信号が非活性状態のとき、前記第１群用の第２の入出力線を前記第２のリード・ライトバスに接続する、ことを特徴とする請求項５記載の半導体装置。

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