KR980011441A - 반도체 기억 장치 - Google Patents

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키타오카 타카시
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Abstract

반도체 메모리의 멀티 뱅크화, 멀티 비트화의 요구에 따라, 메모리 어레이로 많은 데이타 버스를 구성한다.
반도체 메모리에 있어서, 글로벌(global) 칼럼 선택선을 배치하여 선택 신호에 따라 특정의 메모리 어레이를 선택하며, 각 메모리 어레이에 대응하여 글로벌 입출력 신호선을 배치하고, 각 메모리 어레이의 로컬 입출력 신호선에 1 대 1로 접속하여, 멀티 뱅크화한다. 또한, 로컬 입출력 신호선을 복수로 분할하며, 이 분할된 로컬 입출력 신호선에 1 대 1로 대응하여 글로벌 입출력 신호선을 배열하여서 멀티 비트화를 도모한다.

Description

반도체 기억 장치
제1a도는 본 발명의 실시예 1의 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면.
제1b도는 본 발명의 실시예 1의 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면.
제1c도는 본 발명의 실시예 1의 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면.
제2도는 본 발명의 실시예 1의 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면.
제3도는 본 발명의 실시예 1의 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면.
제4도는 본 발명의 실시예 2의 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면.
제5도는 본 발명의 실시예 3의 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면.
제6도는 본 발명의 실시예 4의 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면.
제7도는 본 발명의 실시예 5의 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면.
제8도는 본 발명의 실시예 6의 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면.
제9도는 본 발명의 실시예 7의 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면.
제10도는 본 발명의 실시예 8의 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면.
제11도는 본 발명의 실시예 8의 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면.
제12도는 종래의 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명
1, 1d : 메모리 어레이(메모리 뱅크) 2 : 센스 앰프 및 I/O 게이트부
3 : 로컬 칼럼 선택선 4 : 글로벌 칼럼 선택선
5 : 스위치 6 : 로컬 입출력 신호선
7 : 글로벌 입출력 신호선 9 : 칼럼 선택선
8 : 워드선 션팅부 또는 서브 워드선 드라이버부
10 : 로컬 입출력 신호선 11 : 글로벌 입출력 신호선
[발명이 속하는 기술분야 및 그분야의 종래기술]
본 발명은 반도체 기억 장치에 관한 것으로, 특히 멀티 비트(multi-bit) 구성의 반도체 기억 장치 및 멀티 뱅크(multi-bank) 구성의 반도체 기억 장치에 관한 것이다.
제12도는, 종래의 반도체 기억 장치의 예로서, 다이나믹 액세스 메모리(DRAM)의 메모리 어레이의 구성을 도시하는 도면이다. 제12도에 도시된 바와 같이, 종래, 다수의 메모리 셀이 매트릭스 형태로 배치된 메모리 어레이(메모리 뱅크) 영역(206)은, 비트선 방향에서는 센스 앰프부(207)에 의해 분할되며, 워드선 방향에서는 워드선 션팅(shunting) 영역(워드선 션트 방식의 경우) 또는 서브 워드 드라이버 영역(분할 워드선 구성의 경우)(208)에 의해 분할되어 있다.
센스 앰프부(207)에 판독되어 래치된 데이타는, 칼럼 어드레스에 의해 대응하는 칼럼 선택선(CSL)(209)이 활성화되어, 센스 앰프부(207)로부터 로컬 I/O 쌍(210)으로의 데이타의 접속이 행해진다. 또한 로컬 I/O 쌍(210)은, 워드선 션팅 영역 또는 서브 워드 드라이버 영역(208)에서 움직이는 글로벌 I/O 쌍(211)에 접속되며, 판독/기록시의 데이타의 경로가 형성되어 있다.
로컬 I/O 쌍(210)과 글로벌 I/O 쌍(211)의 사이에는 스위치(212)가 있으며, 선택된 메모리 어레이에 대응하는 스위치만이 온된다. 이 스위치(212)는, 통상 센스 앰프대(207)와 워드선 션팅 영역 또는 서브 워드선 드라이버 영역(208)의 교차부에 배치된다. CSL 방식에서는 선택되는 메모리 어레이에 대응하는 로컬 I/O 쌍(210)과 글로벌 I/O 쌍(211)이 접속된다. 이 스위치가 없으면 전체의 로컬 I/O 쌍(210)과 글로벌 I/O 쌍(211)이 연결되어 버리며, 데이타 버스 전체의 부하 용량이 크게 되어 버리거나, 액세스 속도의 관점으로부터 선택 메모리 어레이에 대응하는 선택 로컬 I/O 쌍(210)의 프리 차지 전위를 비선택 로컬 I/O 쌍의 프리 차지 전위와 상이한 값으로 하는 것이 일반적으로 필요하다.
[발명이 이루고자 하는 기술적과제]
최근 대용량화가 진행됨에 따라, 워드 구성이 멀티 비트화하는 경향에 있으며, x32/x64/x128의 워드 구성의 DRAM이 요구되는 것이 고려된다. 또한 동기 DRAM에 있어서도 멀티 뱅크화, 멀티 비트화 사양의 요구가 강하게 대두되고 있음이 고려된다. 이와 같은 요구에 대해서, 메모리 어레이로부터 다수의 데이타 버스를 구성할 필요가 있다. 또한 이 경우, 메모리 어레이 면적을 증대시키지 않고, 또한 활성화하는 메모리 어레이 수를 가능한한 작게 하여, 소비 전류의 감소도 동시에 실현할 수 있는 메모리 어레이와 데이타 버스 구성이 필요하게 된다.
이와 같은 요구에 대하여, 종래의 제12도와 같은 메모리 어레이의 구성에 의해, 메모리 어레이가 대규모화되어 행해지면, 칼럼 선택선 및 글로벌 입출력 신호선에 접속되는 부하가 증대될 뿐만 아니라, 멀티 비트화, 멀티 뱅크화에 충분히 대응할 수 없게 된다. 본 발명은, 이와 같은 점을 감안하여 구성된 것으로, 멀티 비트화, 멀티 뱅크화에 적절한 메모리 어레이를 갖는 반도체 기억 장치를 제공하도록 하는 것이며, 특히 멀티 비트 구성의 DRAM, 및 멀티 뱅크 구성의 DRAM에 적용하는데 바람직한 것이다.
[발명의 구성 및 작용]
본 발명의 반도체 기억 장치는, 다수의 메모리 셀이 매트릭스 형태로 배치되는 다수의 메모리 어레이와, 이 각 메모리 어레이의 각 칼럼에 배치된 센스 앰프와, 상기 다수의 메모리 어레이를 통해 배치되어 각각 동일 칼럼의 각 센스 앰프중 어느 하나에 칼럼 선택 신호에 대하여 접속되는 칼럼 선택선과, 상기 다수의 메모리 어레이를 통해 각 칼럼 마다 배치되어 각각 동일 칼럼의 각 센스 앰프에 공통으로 접속된 다수의 글로벌 입출력 신호선을 구비한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 기억 장치는, 다수의 메모리 셀이 매트릭스 형태로 배치되는 다수의 메모리 어레이와, 이 각 메모리 어레이의 각 칼럼에 배치된 센스 앰프와, 상기 다수의 메모리 어레이를 통해 상기 각 칼럼에 배치되며 동일한 칼럼의 각 센스 앰프중 어느 하나에 전기적으로 접속되는 칼럼 선택선과, 상기 각 메모리 어레이 마다 상기 다수의 센스 앰프에 공통으로 접속된 로컬 입력 신호선과, 상기 다수의 메모리 어레이를 통해 상기 각 메모리 어레이의 로컬 입출력 신호선 마다 대응하여 배치되며 상기 대응하는 로컬 입출력 신호선에 접속된 다수의 글로벌 입출력 신호선을 구비한 것을 특징으로 하는 것이다.
또한, 본 발명의 반도체 기억 장치는, 상기 다수의 글로벌 입출력 신호선과 상기 각 메모리 어레이의 로컬 입출력 신호선이 1 대 1로 대응하여 직접 결합되어 있는 것을 특징으로 하는 것이다.
[실시예 1]
제1a도∼ 제1c도 및 제2도는, 본 발명의 반도체 기억 장치의 실시예 1을 나타내는 도면이다. 이중, 제1a도∼제1c도는, 본 발명의 반도체 기억 장치의 각 실시예에 공통되는 개략 구성을 도시하는 도면이며, 다이나믹 액세스 메모리(DRAM)의 메모리 어레이의 예를 도시하고 있다. 우선, 제1a도에 도시된 바와 같이, 이 DRAM의 메모리 칩(100)은, 4개의 메모리 어레이 영역(101)을 가지며, 그 주변에 주변 회로(102)가 배치되어 있다. 또한, 제1b도에 도시된 바와 같이, 1개의 메모리 어레이 영역(101)은, 다수의 메모리 어레이(메모리 뱅크)(103)로 구성되어 있으며, 각 메모리 어레이(뱅크)(103)에 로우 디코더(104)가 배치되고, 또한 모든 메모리 어레이(뱅크)(103)에 공통으로 칼럼 디코더(105)가 배치되어 있다. 또한, 제1c도에 도시된 바와 같이, 1개의 메모리 어레이(뱅크)(103)는, 그 중의 메모리 어레이 영역(106)이 비트선 방향으로는 센스 앰프 및 I/O 게이트부의 영역(107)에 의해 분할되며, 워드선 방향으로는 메모리 어레이(1)와 워드선 션팅 영역(워드선 션트 방식의 경우) 또는 서브 워드 드라이버 영역(분할 워드선 구성의 경우)(8)에 의해 분할되어 있다.
다음에, 제2도는, 본 실시예 1의 반도체 장치에 있어서의 메모리 어레이의 구성을 설명하기 위한 도면이다. 본 실시예 1은, 멀티 비트 데이타 버스를 메모리 어레이로 구성하는 예를 나타내는 것이다.
도면에 있어서, 우선 (106, 107)은 제1a도∼제1c도에서 설명한 메모리 어레이 영역과, 센스 앰프 및 I/O 게이트부 영역이다. 다음에, (1)은 메모리 어레이(메모리 뱅크), (2)는 각 메모리 어레이(1)에 대응하여 배치된 센스 앰프 및 I/O 게이트부(이하에서는, 간단하게 센스 앰프부로 칭한다), (3)은 이 센스 앰프부(2)에 접속된 짧은 로컬 칼럼 선택선, (4)는 각 메모리 어레이(1)의 센스 앰프부(2)의 각 열에 대응하여 공통으로 배치되는 글로벌 칼럼 선택선(CSL), (5)는 로컬 칼럼 선택선과 글로벌 칼럼 선택선의 전기적 접속을 온 오프하는 스위치이다. 또한, (6)은, 센스 앰프부(2)에 접속된 짧은 로컬 입출력 신호선(로컬 I/O선)이다. (7)은, 센스 앰프부(2)의 열에 대응하여 공통으로 배치되는 긴 글로벌 입출력 신호선(글로벌 I/O선)이다. (8)은, 메모리 어레이(1)의 단부에 있는 워드선 션팅부 또는 서브 워드선 드라이버부이며, 인접하는 메모리 어레이와의 사이를 분할하고 있다.
제3도은, 제2도에 있어서의 센스 앰프부(2)와 그 주변의 회로의 구성을 도시하는 도면이며, 칼럼 선택선(CSL)(4)는, I/O 게이트 트랜지스터(2a)를 통해 센스 앰프(2b)에 접속되며, 이 센스 앰프(2b)로부터 각 메모리 셀로 비트선(2c)이 연결되어 있다.
제2도에 도시된 바와 같이, 본 실시예 1의 메모리 어레이 영역에는, 다수의 메모리 어레이(뱅크)(1)가 배치되며, 이 다수의 메모리 어레이(뱅크)(1)를 통해 배치되는 칼럼 선택선은, 로컬선(3)과 글로벌선(4)에 계층화되어 있다. 또한, 이 다수의 메모리 어레이(뱅크)(1)를 통해 배치되는 글로벌 입출력 신호선(7)은, 각각의 센스 앰프만에만 대응한 짧은 로컬 입출력 신호선(6)에 의해, 센스 앰프부(2)에 각각 접속되어 있으며, 종래예와 같은 다수의 센스 앰프에 공통으로 배치되어 있는 로컬 입출력 신호선(로컬 I/O)은 불필요하게 된다. 이와 같이, 센스 앰프의 각각의 열에 대하여 글로벌 칼럼 선택선(4)과 글로벌 입출력 신호선(7)이 1 대 1로 대응하여 배치되어 있다. 따라서, 각 센스 앰프(2)에 대응하여, 또한 바꿔말하면 각 글로벌 칼럼 선택선에 대응하여 멀티 비트의 데이타 버스가 형성되어 있다.
제3도를 참조하면, 이와 같이 구성된 반도체 기억 장치에 있어서는, 센스 앰프부(2)의 센스 앰프(2b)에 판독되어 래치된 데이타는, 칼럼 어드레스에 의해 대응하는 글로벌 칼럼 선택선(CSL)(4)이 활성화되며, 선택된 메모리 어레이(1)에 대응하여, 그 메모리 어레이(1)의 칼럼 선택선 스위치(5)를 온시키며, I/O 게이트 트랜지스터(2a)가 온하여, 대응하는 센스 앰프(2b)와 글로벌 입출력 신호선(7)이 직접적으로 접속되며, 판독/기록시의 데이타의 경로가 형성된다.
전술한 바와 같이 구성한 실시예 1의 메모리 어레이에 있어서는, 선택된 메모리 어레이에 대응하여, 그 메모리 어레이의 각 칼럼 선택선 스위치를 온시키며, 글로벌 칼럼 선택선과 로컬 칼럼 선택선을 접속하며, I/O 게이트를 도통시키며, 이를 가지고 센스 앰프와 직접적으로 글로벌 I/O선을 접속시킬 수 있다. 이 구성에 의해, 선택된 글로벌 칼럼 선택선의 수만큼의 글로벌 입출력 신호선에 의해 멀티 비트의 데이타 버스가 형성되며, 멀티 비트의 신호를 출력할 수 있다.
또한, 이 구성에 있어서, 선택 메모리 어레이에 대응하는 일부의 칼럼 선택 스위치를 온시켜 데이타 버스를 형성하는 것도 가능하다.
[실시예 2]
제4도는, 본 발명의 실시예 2에 의한 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면이다. 이 실시예 2는, 메모리 어레이를 뱅크에 대응시키는 것으로 멀티 뱅크를 구성한 예를 도시하는 것이다. 제4도에 있어서, (1)은 메모리 어레이(뱅크), (2)는 각 메모리 어레이에 대응하여 배치된 센스 앰프부, (9)는 각 메모리 어레이의 동일한 열의 센스 앰프에 대응하여 공통으로 배치된 칼럼 선택선이다. 또한, (10)은, 각 메모리 어레이(뱅크)(1) 마다 그 메모리 어레이의 다수의 센스 앰프부(2)에 공통으로 접속된 로컬 입출력 신호선(로컬 I/O선)이다. (11)은, 특정의 로컬 입출력 신호선(10)과 접속된 긴 글로벌 입출력 신호선(글로벌 I/O선)이다. (8)은, 메모리 셀 어레이의 단부에 있는 워드선 션팅부 또는 서브 워드선 드라이버부이며, 인접하는 메모리 어레이와의 사이를 분할하고 있다.
제4도에 도시된 바와 같이, 이 실시예 2에 있어서, 이 메모리 어레이 영역에는, 다수의 메모리 어레이부(뱅크)(1)가 배치되어 있다. 그리고, 이 다수의 뱅크(1)를 통해 글로벌 입출력 신호선(11)이 배치되어 있다. 그리고, 이 1쌍의 글로벌 입출력 신호선(11)은, 각각 1개의 메모리 어레이(뱅크)(1)에 대응한 1쌍의 로컬 입출력 신호선(10)에만 접속점(12)에서 접속되어 있다. 즉, 1개의 글로벌 입출력 신호선의 쌍(11)은, 1개의 메모리 어레이(1)에 특정되어 대응하고 있으며, 그 메모리 어레이로부터의 신호만 입출력하도록 되어 있다.
이와 같이 구성된 반도체 기억 장치에 있어서는, 선택된 메모리 어레이(메모리 뱅크)(1)로부터의 신호는, 각각 특정의 글로벌 입출력 신호선(11)을 통해 입출력되므로, 각 메모리 어레이(뱅크)(1)를 병행하여 동작시키는 것이 가능하다. 즉, 멀티 뱅크 동작이 가능하게 된다.
일반적으로, 다수의 메모리 어레이가 배치되어 있는 메모리 장치에 있어서는, 어느 하나의 메모리 어레이가 선택되어 활성화되어서, 데이타의 입출력이 행해진다. 그리고, 이 메모리 어레이가 리세트되며, 프리차지 상태로 복구되는 것에 의해, 다음의 메모리 어레이가 선택된다.
그러나, 취급하는 데이타량의 증가에 따라, 2개 이상의 메모리 어레이를 병행하여 활성화하여, 데이타의 입출력을 병행하여 행할 필요가 생겼다. 이와 같이 1개의 메모리 어레이가 활성화되어 있는 상태에서, 다른 메모리 어레이를 활성화하는 경우에, 상기 통상의 메모리 어레이가 사용되는 쪽과 구별하기 위해 이 경우의 메모리 어레이를 메모리 뱅크로 칭하고 있다. 본 발명의 설명에 있어서도, 메모리 뱅크라고 하는 용어를 그와 같은 의미로 사용한다.
또한, 예를 들면, 제4도에 있어서 1개의 뱅크(1)가 활성화된 경우는, 데이타는 이것에 접속된 로컬 I/O 쌍(10)으로부터 글로벌 I/O 쌍(11)에 데이타 버스가 형성되어 데이타가 입출력된다. 또한 어떤 뱅크(1)가 활성화된 채로, 다른 뱅크(1)가 활성화되어도, 다른 로컬 I/O 쌍(10)으로부터 그것에 접속된 글로벌 I/O 쌍(10)에 데이타 버스가 형성된다. 이에 따라 상이한 뱅크(1)간의 데이타가 충돌하는 것이 없게되므로, 멀티 뱅크 DRAM의 메모리 어레이를 실현할 수 있다.
이와 같이, 제4도와 같은 구성을 사용하면, 1개의 글로벌 칼럼 선택선(9)에 대응하여, 분할된 각 메모리 셀을 대응시키며, 동기 DRAM 등의 멀티 뱅크를 갖는 DRAM에 적용하는 경우, 각 메모리 어레이를 뱅크에 대응시키는 것에 의해 멀티 뱅크가 구성될 수 있다.
[실시예 3]
제5도는, 본 발명의 실시예 3에 의한 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면이다. 이 실시예 3은, 메모리 어레이로, 멀티 뱅크이고, 멀티 비트인 데이타 버스를 형성하는 다른 예를 도시한 것이다. 제5도에 있어서, (1)은 메모리 어레이(뱅크), (2)는 각각 메모리 어레이(1)에 대응하여 배치된 센스 앰프부, (9)는 각 메모리 어레이의 동일 열의 센스 앰프에 대응하여 공통으로 배치되는 칼럼 선택선이다. 또한, (10)은, 각 메모리 어레이(뱅크) 마다에 각각의 메모리 어레이의 다수의 센스 앰프에 공통으로 접속된 로컬 입출력 신호선(로컬 I/O선)이다. 이 경우, 로컬 입출력 신호선은, 메모리 어레이(뱅크)(1)의 전체에 공통으로 배치되는 것이 아니라, 분할선(13)에 있어서 각 부분의 로컬 입출력 신호선(10d)에 분할되어 있다. 제5도에서는, 분할선(13)은 1줄 밖에 나타나있지 않지만, 이것은 필요한 다수의 수로 분할된다. (11)은, 분할된 각 로컬 입출력 신호선(10d)과 접속된 긴 글로벌 입출력 신호선(글로벌 I/O선)이다. (8)은, 메모리 셀 어레이의 단부에 있는 워드선 션팅부 또는 서브 워드선 드라이버부이다.
제5도에 도시된 바와 같이, 이 실시예에 있어서, 메모리 어레이 영역에는, 다수의 메모리 어레이부(뱅크)(1)가 배치되며, 이 다수의 뱅크(1)를 통해 글로벌 입출력 신호선(9)이 배치되어 있다. 그리고, 이 1개의 글로벌 입출력 신호선의 쌍(9)은, 각각 분할된 특정의 1개의 로컬 입출력 신호선의 쌍에 접속점(12)에서 접속되고 있다. 따라서, 1개의 분할된 로컬 입출력 신호선(10d)의 범위에는, 뱅크(1)의 수와 동일한 수의 글로벌 입출력 신호선(9)이 입력되어 있다. 즉, 1개의 글로벌 입출력 신호선의 쌍은, 1개의 로컬 입출력 신호선(10d)와 대응하고 있으며, 그 로컬 입출력 신호선(10d)에 연결된 메모리 어레이의 구분에 의한 신호만 입출력하도록 되어 있다. 따라서, 이 구성에서는 칼럼 선택선이 통상의 방식이어도, 비활성의 메모리 어레이로부터의 데이타와 활성화되어 있는 메모리 어레이로부터의 데이타는 충돌하지 않는다.
이와 같이 구성된 반도체 기억 장치에 있어서는, 선택된 메모리 어레이의 선택된 로컬 입출력 신호선의 부분(10d)으로부터의 신호는, 각각 특정의 글로벌 입출력 신호선을 통해 입출력되므로, 분할된 로컬 입출력 신호선의 부분(10d)에 대응한 메모리 어레이(뱅크)(1)의 구분을 병행하여 동작시키는 것이 가능하다. 따라서, 상이한 뱅크(1)로부터 신호를 입출력하면, 멀티 뱅크 동작이 가능하게 된다. 또한, 동일 뱅크(1)의 상이한 로컬 입출력 신호선의 부분(10d)으로부터 동시에 신호를 입출력하면, 멀티 비트의 동작이 가능하게 된다.
이 실시예의 구성은, 다음과 같이 표현하는 것도 가능하다. 즉, 종래의 반도체 메모리 장치의 메모리 어레이에서는, 통상 워드선 션팅 영역이나 서브 워드선 영역에서 구분되는 범위에 대응하여 로컬 입출력 신호선(로컬 I/O 쌍)이 구성되지만, 이 실시예에서는, 그 범위의 중간에서 또한 로컬 I/O 쌍을 다수로 분할하며, 이 분할된 로컬 I/O 쌍과 글로벌 입출력 신호선(글로벌 I/O 쌍)이 한 곳에서 직접 접속되는 구성으로 하고 있다. 즉, 로컬 I/O 쌍과 글로벌 I/O 쌍이 1 대 1로 대응하고 있다. 따라서 활성화된 1 개의 메모리 어레이로부터는, 분할된 로컬 I/O 쌍의 수의 데이타 버스가 형성가능하다.
메모리 어레이를, 이와 같이 구성하면, 동일한 칼럼 선택선(9)에 대응하여, 분할된 각 메모리(1)를 동기 DRAM 등의 멀티 뱅크를 갖는 DRAM에 적용하는 경우, 각 메모리 어레이(1)를 뱅크에 대응시키는 것에 의해 멀티 뱅크가 구성될 수 있다. 또한, 로컬 입출력 신호선이 분할되어 있는 구성으로 하므로, 실시예의 제4도의 구성에 비교하여, 보다 많은 데이타 버스 경로를 형성할 수 있기 때문에, 멀티 뱅크 DRAM에서 동시에 멀티 비트 구성의 메모리 어레이를 실현할 수 있다.
[실시예 4]
제6도는, 본 발명의 실시예 4의 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면이다. 이 실시예 4는, 메모리 어레이를 보다 멀티 뱅크 구성으로 한 예를 도시한 것이다. 제6도에 있어서, (1)은 메모리 어레이이며, 워드선 방향으로 메모리 어레이가 분할되어 다수의 메모리 뱅크(1d)로서 구성되어 있다. 이것은, 실시예 3의 제5도에 있어서의 분할된 로컬 입출력 신호선(10d)에 대응하여, 메모리 어레이를 워드선 방향으로 분할한 것으로 보는 것이 가능하다. 또한, 역으로, 메모리 어레이(1)를 소요되는 메모리 뱅크(1d)로 분할하여, 그것에 대응하는 바와 같이 로컬 입출력 신호선(10)을 각 부분(10d)에 분할한 것으로 보아도 좋다. 그것의 다른 구성은 제4도와 동일하며, 도면에서의 제4도와 동일한 부호는, 동일한 부분을 나타낸다.
이와 같이 구성한 메모리 어레이의 동작은, 실시예 3의 제5도의 구성의 메모리 어레이와 비교하면, 제5도에 있어서의 메모리 어레이(1)가 다수의 분할된 메모리 어레이(1d)로 되었기 때문에, 보다 뱅크 수가 많은 멀티 뱅크 대응의 메모리 어레이를 구성할 수 있다. 그 외는, 동일한 동작을 하므로, 중복을 피하기 위해 상세한 설명은 생략한다.
[실시예 5]
제7도는, 본 발명의 실시예 5에 의한 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면이다.
이 실시예 5는, 메모리 어레이를 뱅크에 대응시키는 것에 의해 멀티 뱅크를 구성한 예를 도시하는 것이다. 도면에 있어서, (1)은 메모리 어레이(뱅크), (2)는 각 메모리 어레이에 대응하여 배치된 센스 앰프부, (3)은 이 센스 앰프부(2)에 접속된 짧은 로컬 칼럼 선택선, (4)는 각 메모리 어레이의 동일 열의 센스 앰프(2)에 대응하여 공통으로 배치되는 글로벌 칼럼 선택선, (5)는 로컬 칼럼 선택선과 글로벌 칼럼 선택선의 전기적 접속을 온 오프하는 스위치이다. 또한, (10)은, 각 메모리 어레이(뱅크) 마다 그 메모리 어레이의 다수의 센스 앰프에 공통으로 접속된 로컬 입출력 신호선(로컬 I/O선)이다. (11)은, 특정의 로컬 입출력 신호선(10)과 접속된 긴 글로벌 입출력 신호선(글로벌 I/O선)이다. (6)은, 메모리 셀 어레이의 단부에 있는 워드선 션팅부 또는 서브 워드선 드라이버부이다.
도면에 도시된 바와 같이, 이 실시예 5에 있어서, 메모리 어레이 영역에는, 다수의 메모리 어레이부(뱅크)(1)가 배치되며, 이 다수의 뱅크를 통해 센스 앰프의 동일 열의 칼럼에 대응하여 배치되는 칼럼 선택선은, 로컬선(3)과 글로벌선(4)으로 계층화되어 있다. 또한, 이 다수의 뱅크를 통해 동일 열의 센스 앰프의 칼럼에 대응하여 글로벌 입출력 신호선(11)이 배치되어 있다. 그리고, 이 한 쌍의 글로벌 입출력 신호선(11)은, 각각 1개의 메모리 어레이(뱅크)(1)에 대응한 한 쌍의 로컬 입출력 신호선(10)에만 접속점(12)에서 접속되어 있다. 즉, 1개의 글로벌 입출력 신호선의 쌍(11)은, 1개의 메모리 어레이(1)와 대응하고 있으며, 그 메모리 어레이(1)로부터의 신호만 입출력하도록 되어 있다.
이와 같이 구성된 반도체 기억 장치에 있어서는, 선택된 메모리 어레이(1)에 대응하여, 그 메모리 어레이(1)의 칼럼 선택선 스위치(5)를 온시켜, 글로벌 칼럼 선택선(4)과 로컬 칼럼 선택선(3)을 접속하며, 이로써 센스 앰프부(2)와 직접적으로 글로벌 입출력 신호선(11)을 도통 접속시킬 수 있다. 이와 같이 구성하면, 선택된 메모리 어레이(1)로부터의 신호는, 각각 특정의 글로벌 입출력 신호선(11)을 통해 입출력되므로, 각 메모리 어레이(뱅크)(1)를 병행하여 동작시키는 것이 가능하다. 즉, 멀티 뱅크 동작이 가능하게 된다.
이 실시예의 구성은, 실시예 2의 제4도에서 도시한 멀티 뱅크 구성의 메모리 장치에 있어서, 칼럼 선택선은 종래의 방식으로부터, 실시예 1의 제3도에 도시한 바와 같은 글로벌 칼럼 선택선(4)과 로컬 칼럼 선택선(3)의 계층화한 칼럼 선택선에 바꿔 배치한 것이다. 칼럼 선택선의 동작이 상이한 외에는, 실시예 2의 제4도에 도시한 메모리 어레이와 동일한 동작을 하므로, 중복을 피하기 위해 상세한 설명은 생략한다.
이 실시예 5에 있어서는, 제5도의 실시예 2와 비교하여, 칼럼 선택선을 글로벌선(4)과 로컬선(3)으로 계층화하며, 동작시이외는 양자는 단절된 상태에 있으므로, 글로벌 칼럼 선택선(11)의 부하 용량이 적게 될 수 있으며, 고속/저소비 전력화가 실현가능하다.
[실시예 6]
제8도는, 본 발명의 실시예 6에 의한 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면이다. 이 실시예 6은, 메모리 어레이로부터, 멀티 뱅크이며, 동시에 멀티 비트인 데이타 버스를 형성하는 다른 예를 도시한 것이다. 도면에 있어서, (1)은 메모리 어레이(뱅크), (2)는 각 메모리 어레이(1)에 대응하여 배치된 센스 앰프, (3)은 로컬 칼럼 선택선, (4)는 글로벌 칼럼 선택선, (5)는 로컬 칼럼 선택선(3)과 글로벌 칼럼 선택선(4)의 전기적 접속을 온 오프하는 스위치이다. 또한, (6)은 로컬 입출력 신호선(로컬 I/O선), (7)은 글로벌 입출력 신호선(글로벌 I/O선)이다. (8)은 메모리 셀 어레이의 단부에 있는 워드선 션팅부 또는 서브 워드선 드라이버부이다.
이것의 각 요소는, 실시예 5의 제7도에 도시한 것과 동일하다. 단, 이 실시예 6에 있어서는, 실시예 5에 있어서의 로컬 입출력 신호선(10)이 워드선 방향으로 분할되어 다수의 로컬 입출력 신호선(10d)로 되어 있는 것이 상이하다.
또한, 이 실시예 6을, 실시예 3의 제5도와 대비하면, 제5도에 있어서는 칼럼 선택선(9)이 종래의 것과 동일하며, 계층화되어 있지 않는 것에 대해, 이 실시예 6의 제8도의 구성에서는, 칼럼 선택선이 로컬선(3)과 글로벌선(4)으로 계층화되며, 양자는 스위치(5)를 통해 온 오프 제어되는 것이다. 이것을 구별하면, 이 실시예 6의 동작은, 실시예 3의 동작과 동일하기 때문에, 중복을 피하기 위해 상세한 설명은 생략한다.
이와 같이 구성된 반도체 기억 장치에 있어서는, 선택된 메모리 어레이의, 선택된 로컬 입출력 신호선의 부분(10d)으로부터의 신호는, 각각 특정의 글로벌 입출력 신호선(11)을 통해 입출력되므로, 분할된 로컬 입출력 신호선의 부분(10d)에 대응한 메모리 어레이(뱅크)(1)를 병행하여 동작시키는 것이 가능하다. 따라서, 상이한 뱅크(1)로부터 신호를 입출력하면, 멀티 뱅크 동작이 가능하게 된다. 또한, 동일 뱅크(1)의 상이한 로컬 입출력 신호선의 부분(10d)으로부터 동시에 신호를 입출력하면, 멀티 비트의 동작이 가능하게 된다.
이 실시예 6의 구성은, 다음과 같이 표현하는 것도 가능하다. 즉, 종래의 반도체 메모리 장치의 메모리 어레이에서는, 통상 워드선 션팅 영역이나 서브 워드선 영역에서 구분되는 범위에 대응하여 로컬 입출력 신호선(로컬 I/O 쌍)이 구성되지만, 이 실시예 6에서는, 그 범위의 중간에서 또한 로컬 I/O 쌍을 다수로 분할하며, 이 분할된 로컬 I/O 쌍과 글로벌 입출력 신호선(글로벌 I/O 쌍)이 한 곳에서 직접적으로 접속되는 구성으로 하고 있다. 즉 로컬 I/O 쌍과 글로벌 I/O 쌍이 1 대 1로 대응하고 있다. 따라서 활성화된 1개의 메모리 어레이로부터는, 분할된 로컬 I/O 쌍의 수의 데이타 버스가 형성될 수 있다.
메모리 어레이를, 이 실시예 6의 제8도과 같은 구성으로 하면, 동일한 칼럼 선택선(9)에 대응하여, 분할된 각 메모리(1)를 동기 DRAM 등의 멀티 뱅크를 갖는 DRAM에 적용하는 경우, 각 메모리 어레이(1)를 뱅크에 대응시키는 것에 의해 멀티 뱅크가 구성될 수 있다. 또한, 로컬 입출력 신호선이 분할되어 있는 구성으로 했으므로, 실시예 5의 제7도의 구성에 비교하여, 보다 훨씬 많은 데이타 버스 경로를 형성할 수 있기 때문에, 멀티 뱅크 DRAM에서 동시에 멀티 비트 구성의 메모리 어레이를 실현하는 것이 가능하다.
또한, 이 실시예에서는, 글로벌 칼럼 선택선 CSL을 계층화하기 때문에, 글로벌 칼럼 선택선 CSL의 부하 용량이 적게 될 수 있으며, 고속/저소비 전력화의 실현이 가능하다.
[실시예 7]
제9도는, 본 발명의 실시예 7의 반도체 기억 장치의 메모리 어레이의 구성을 도시하는 도면이다. 이 실시예 7은, 메모리 어레이를 보다 멀티 뱅크 구성으로 한 다른 예를 도시한 것이다. 제9도에 있어서, (1)은 메모리 어레이이며, 워드선 방향으로 메모리 어레이가 분할되어 다수의 메모리 뱅크(1d)로서 구성되어 있다. 이것은, 실시예 6의 제8도에 있어서, 분할된 로컬 I/O선(10d)에 대응하여, 메모리 어레이를 워드선 방향으로 분할한 것으로 보는 것이 가능하다. 또한, 역으로, 메모리 어레이(1)를 소요되는 메모리 뱅크(1d)로 분할하여, 그것에 대응하는 바와 같이 로컬 입출력 신호선(10)을 각 부분(10d)로 분할한 것으로 보아도 좋다. 그것의 다른 구성은 제8도과 동일하며, 도면에서의 도 8과 동일한 부호는, 동일한 부분을 나타낸다.
이와 같이 구성한 메모리 어레이의 동작은, 실시예 6의 도 8의 구성의 메모리 어레이와 대비하면, 제8도에 있어서의 메모리 어레이(1)가 다수의 분할된 메모리 어레이(1d)로 되기 때문에, 보다 뱅크 수가 많은 멀티 뱅크 대응의 메모리 어레이를 구성할 수 있다. 그 외는, 동일한 동작을 하므로, 중복을 피하기 위해 상세한 설명은 생략한다.
[실시예 8]
제10도 및 제11도는, 본 발명의 실시예 8의 반도체 기억 장치의 구성을 도시하는 도면이다. 이 실시예는, 상술한 각 실시예의 반도체 기억 장치의 메모리 어레이에 있어서, 각 배선의 배치를 나타내는 것이다.
종래의 반도체 기억 장치에서는, 구조적으로 말하면, 다수의 메모리 셀이 배치된 영역 위에 배선층이 형성되지만, 일반적으로 워드선 1층째의 금속 배선이 사용되며, 2층째는 칼럼 선택선과 전원선이 사용되는 2층 구조로 되어 있다. 본 발명의 반도체 기억 장치에서는, 우선 도 10에 도시된 바와 같이, 도면(a)는 워드선의 개념은 나타내며, 도면(b)에 도시하는 바와 같이, 1층째가 워드선으로 되는 것은 종래대로이지만, 도면(c)에 도시된 바와 같이, 2층째를 글로벌 칼럼 선택선과 글로벌 I/O선으로 하여, 도면(d)에 도시된 바와 같이, 3층째를 전원선으로 하는 구성을 채용한다. 혹은, 도 11에 도시된 바와 같이, 도면(a)와 같이 1층째를 워드선으로 하여, 도면(b)와 같이, 2층째를 글로벌 칼럼 선택선과 전원선으로 하여, 도면(c)와 같이 3층째에 글로벌 I/O 선을 배치하는 구성을 채용한다.
전술한 각 실시예의 반도체 기억 장치에서는, 멀티 비트 구성으로 하기 때문에, 워드선 방향에서의 센스 앰프의 수만큼 글로벌 입출력 신호선을 배치할 필요가 있다. 또한, 멀티 뱅크 구성으로 하기 위한 뱅크의 수만큼 글로벌 입출력 신호선을 배치할 필요가 있다. 이 때문에, 종래의 2층 배치에서는, 배선 밀도가 높게 되며, 배치가 곤란하게 된다. 따라서, 본 발명에서는, 배선의 3층 구조를 채용하여, 안정한 배선이 가능하도록 하였다.
[발명의 효과]
전술한 바와 같이, 본 발명에 의하면, 메모리 어레이의 뱅크의 수만큼 계층화된 입출력 신호선을 배치하며, 또한, 1개 또는 1세트의 센스 앰프에 대응하도록 다수의 계층화된 입출력 신호선을 배치하는 것에 의해, 멀티 뱅크화한 메모리 어레이,또는 멀티 비트화한 메모리 어레이, 혹은 멀티 뱅크화와 동시에 멀티 비트화한 메모리 어레이를 갖는 반도체 기억 장치를 획득할 수 있다.

Claims (3)

  1. 다수의 메모리 셀이 매트릭스 형태로 배치되는 다수의 메모리 어레이, 이 각 메모리 어레이의 각 칼럼에 배치된 센스 앰프, 상기 다수의 메모리 어레이를 통해 배치되며 각각 동일 칼럼의 각 센스 앰프중 어느 한쪽에 칼럼 선택 신호에 따라 접속되는 칼럼 선택선, 상기 다수의 메모리 어레이를 통해 각 칼럼 마다 배치되며 각각 동일 칼럼의 각 센스 앰프에 공통으로 접속된 다수의 글로벌 입출력 신호선을 포함한 것을 특징으로 하는 반도체 기억 장치.
  2. 다수의 메모리 셀이 매트릭스 형태로 배치되는 다수의 메모리 어레이, 이 각 메모리 어레이의 각 칼럼에 배치된 센스 앰프, 상기 다수의 메모리 어레이를 통해 상기 각 칼럼에 배치되며 동일한 칼럼의 각 센스 앰프중 어느 한쪽에 전기적으로 접속되는 칼럼 선택선, 상기 각 메모리 어레이 마다 상기 다수의 센스 앰프에 공통으로 접속된 로컬 입출력 신호선, 상기 다수의 메모리 어레이를 통해 상기 각 메모리 어레이의 로컬 입출력 신호선 마다 대응하여 배치되며 상기 대응하는 로컬 입출력 신호선에 접속된 다수의 글로벌 입출력 신호선을 포함한 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 다수의 글로벌 입출력 신호선과 상기 각 메모리 어레이의 로컬 입출력 신호선은 1 대 1로 대응하여 직접 결합되어 있는 것을 특징으로 하는 반도체 기억 장치.
    ※ 참고사항：최초출원 내용에 의하여 공개하는 것임.
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