TW323366B - Semiconductor memory device(1) - Google Patents

Description

-濟部中央榡準局貝工消費合作社印製

3isS6G A7 ^^ ---- ---B7 五、發明説明（夏） -~~~- .本發明係有關于半導體記憶裝置，特別是有關于多位 罾溝成之半導體圯憶裝置及多組化構成之半導體記憶裝 二第12圖係習用之半導體記憶裝置，其繪示動態随機存 取圮憶體（dram)之記憶體陣列的構成圖。如第12圖所 心，名知技術中，多數之記憶體單元矩陣狀地配置之記憶 體陣列（記憶體組）區域2〇6由感應放大器部2〇7在位元線 二向分割，由字元線堆疊驅動部區域（字元線分流方式之場 合）或次字元線堆疊驅動部區域（分割字元線構成之場 合）208在字元線方向分割。 在感應放大器部207被讀出而閃鎖之資料，依行位址 對應^行選擇線（CSL)2〇9被活性化，進行自感應放大器部 207至區域1/0對21〇之資料的連接。再者區域對 連至設于字元線堆疊驅動部或次字元線堆疊驅動部2〇8之 全面輸入/輪出信號線1/〇對21丨，形成讀取/寫入時之資料 路徑。 、 區域I/O對210和全面〗/〇對211之間具有開關212， /、有對應選擇之記憶體陣列之開關〇N。此開關2丨2配置 在感應放大器單元207和字元線堆疊驅動部或次字元線堆 疊驅動部208之交叉部。在CSL系統，對應選擇之記憶體 陣列之區域I/O對210和全面1/0對211連接。若沒設此開 關，所有的區域1/0對210和全面1/〇對211連接，使資料 匯流排全部之負荷容量變大，而根據存取速度之觀點，一 般必需對應選擇記憶體陣列之區域1/〇對21〇的預充電位 4 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨0Χ297公着） ί請先聞讀背面之注意事項再填寫本頁) 裝. 訂 線 'I- I .1 Α7 _____Β7 五、發明説明（2 ) 和非選擇區域I/O對的預充電位不同値。 隨著近年大容量進展，字元構成（w〇rd structrue)有多 位兀化之倾向，考慮χ32/χ64/χ128之字元構成之DRAM的 需求。而于同步DRAM，考慮加強要求多組化、多位元化 之規格。對應此要求，必需自記憶體陣列構成多數資料匯 流排。于此情形，需要構成能實現不使記憶體陣列面積增 大，且儘可能減少活性化記憶體陣列之數目，同時減少消 耗電流等之記憶體陣列和資料匯流排。 對應此要求，以習知之圖12之記憶體陣列的構成，若 ΐ己憶體陣列實行大規模化，不僅增加連接至行選擇線及全 面輪入/輸出信號線之負荷，且不能充分配合多位元化多組 化。本發明有鑑于上述問題點，提供一種半導體記憶裝置， 其具有έ己憶體陣列適當的多位元化、多組化，特別是最好 使用于多位元構成之dram及多組化構成之DRAM。 本發明之半導體記憶裝置之特徵爲具有：複數記憶體 陣列，多數之記憶體單元矩陣狀地配置而構成；感應放大 器，在該各記憶體陣列之各行配置；行選擇線，橫過上述 複數記憶體陣列而配置，其分別對應行選擇信號連接同一 行之各感應放大為中任一；複數之全面輸入/輸出信號線， 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 橫過上述複數記憶體陣列在各行配置，其分別共通地連接 同一行之各感應放大器。 又，本發明之半導體記憶裝置之特徵爲具有：複數記 憶體陣列，多數之記憶體單元矩陣狀地配置而構成；感應 放大器，在該各記憶體陣列之各行配置；行選擇線，横過 A4規格（210X297公釐） 經濟部中央榡準局員工消費合作社印製 A7 B7 五 、發明説明（ ί述j記憶體陣列在上述各行配置，其電氣地連接同- 器中任一；區域輸入/輪出信號線，在上对 人面：列共通地連接上述複數之感應放大器；複數之 :::二/輪出信線，横過上述複數記憶體陣列且對應上延 :體V列之區域輸入/輸出信號線而配置，其連接上述 對應 <區域輸入/輸出信號線。 本發月之半導體記憶裝置之特徵中，上述複數之 =/輸出信號線和上述各記憶體陣列之區域輸入/輸 乜號線爲一對一地對應而直接連接。 &又，本發明之半導體記憶裝置之特徵中’上述複數之 :面，入/輸出信號線沿上述行配列在上述記憶體陣列配 置又夕數記憶體單元之上層。 , 本發明之半導體記憶裝置之特徵中，上述行選擇 線共通地連接上述各記憶體陣列之同—行之感應放大器。 又，本發明之半導體記憶裝置之特徵中，上述行選擇 線對應行選擇信號連接上述複數記憶體陣列之同一行之各 感應放大器中任一。 打<各 又^本發明之半導體記憶裝置之特徵中，上述區域輸 =增出信號線被分割’上述全面輪人/輪出信號線分別一 、地對應該分割之各區域輸入/輸出信號線而配設。 又，本發明之半導體記憶裝置之特徵中，上述記憶體 陣列對應上述分割之區域輸入/輸出信I線而分割，其相互 地獨立而被選擇。 又’本發明之半導體記憶裝置之特徵中，在上述記憶 本紙張尺度適用 ：------批衣------、玎------^ (請先閲讀背面之注意事項再填寫本頁) CNS ) Α4規格（210X297公釐） A7 32❻ββ 〜_______ 五、發明説明（4 ) 體陣列中，配置在該記憶體陣列上當作配線層，字元線當 作第一層，上述行選擇線及全面輪入/輪出信號線當作第: 層，電源線當作第三層而配置。 又，本發明之半導體記憶裝置之特徵中，在上述記憶 體陣列中，配置在該記憶體陣列上當作配線層，字元線當 作第一層，上述行選擇線及電源線當作第二層，全面輪// 輪出"ίδ號線當作第三層而配置。 實施型態1 圖]Α〜圖1C及圖2係繪示本發明之半導體記惊裝曹之 實施型態1。其中，圖1A〜1C係本發明之半導體記憶裝置 之各實施型態之共通之概略構成圖，其繪示動態隨機存取 記憶體（DRAM)之記憶體陣列之一例。首先，第1A圖繪示 之DRAM之記憶體晶片1 〇〇具有4個記憶體陣列區域 ，其周邊配置周邊電路102。又，第1B圖繪示之—個 記憶體陣列區域1〇丨由複數的記憶體陣列（記憶體組）丨们 構成，於各記憶體陣列（組）]03配置列解碼器1〇4，而於所 有記憶體陣列（組）1〇3配置共通地行解碼器1〇5。再者，第 ic圖繪示之一個記憶體陣列（組）103，其中之記憶體陣列 區域106在位元線方向由感應放大器及1/〇閘部之區域⑺7 分割，在字元線方向由記憶體陣列丨及字元線堆疊驅動部 區域（字元線分流方式之情形）或次字元線堆疊驅動部區域 (分割字元線構成之情形）8分割。 — 其後，第2圖係實施型態丨之半導體裝置之記憶體陣 列之構成之説明圖。實施型態】爲由記憶體陣列構成 -----^---.---裝------,玎------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製

A7

輕濟部中央榡準局員X消費合作杜印裝 五、發明説明（ 位元資料匯流排之—例。 陣列ΐ =咸首先1〇6、1〇7爲圖1A〜圖1C説明之記憶體 陣歹仏城及感愿放大器及1/0閣部區域。其後，i爲記偉 列('己憶體組)、2爲對應記憶體陣列1而設置之威痒 開部(以下僅以感應放大器部稱之)。3爲= 二應放核践㈣擇線，4爲對應各記憶體陣 ^1广應放大器部2之各行之共通設置之全面行選擇線 =SL)’ 5爲⑽、〇FF區域行選擇線及全面行選擇線間之 f性地連接之開關。又’ 6爲連接感應放大器部2之短區 輸入/輸出信號線（區域1/〇線）。7爲對應感應放大器部2 《行《共通設置之長全面輸人/輪出信號線（全面ι/〇線）。 8爲配置在記憶體陣列】之端部之字猶堆疊驅動部或次 凡線驅動部’將相鄰接的記憶體陣列之間分割。 第3圖係緯示第2圖之感應放大器部2及其周邊之電 f之構成，行選擇線(CSL)4介由y◦閘電晶體以連接至 〜應放大器2b ’位元線2c自感應放大器2b連接至各記惊 體記憶體單元》 “ 3依第2圖所不，在實施型態i之記憶體陣列區域配設 體陣列（組η，橫過複數記憶體陣列（組）^配置之 =選擇線，被區域線3及全面線4階看化。又，全面輸入/ ’J出尨號線7配置成橫過複數記憶體陣列(組）1，藉由只對 '別的感應放大姦之短區域輸入/輪出信號線6，分別連 接至感應放大器部2，不需習用之共通複數感應放大器設 之區域輸入/輸出信號線（區域y〇線）。因此，對于感應 ^-------朴衣-- (請先閩讀背面之注意事項再填寫本頁) -5 線

3^8β8

五、發明説明（6 經濟部中央標準局員工消費合作社印製 &之各行來成，全面行選擇線4及全面輸入，輸出信號 —對—地對應而設置。因此，換言之，對應各感應 =大器2 ’或對應各全面行選擇線4之多位以資料匯流 徘形成。 …第3圖所示之構成之半導體記憶裝置内，丨感應放大 為部2 <感應放大器2b讀出之資料被閂鎖。依行位置對應 <全面行選擇線（CSL)4被活性化。對應選擇之記憶體陣列 1，其記憶體陣列丨之行選擇線開關5 〇N，I/C)閘電晶體 2a ON，對應之感應放大器2b及全面輸入/輸出信號線7 直接地連接，形成讀取/寫入時之資料路徑。 上述構成之實施型態丨之記憶體陣列内，對應選擇之 1己憶體陣列，其記憶體陣列之各行選擇線開關〇N，連接 全面行選擇線及區域行選擇線，導通感應放大器部，使感 應放大器直接地連接全面1/0線。依此構成，藉由選擇之 全面行選擇線之數目之全面輸入/輸出信號線形成多位元 之資料匯流排，可取出多位元之信號。 且’於此構成，對應選擇之記憶體陣列之一行選擇線 開闢ON能形成資料匯流排。 實施型態2 第4圖係繪示本發明之實施型態2之半導體記憶裝置 之冗憶體陣列的構成。此實施型態2繪示以組地對應記悻 體陣列而構成多組之一例。第4圖中，I爲記憶體陣列 (組），2爲對應各記憶體陣列而配置之感應放大器部，7 爲對應各記憶體陣列的同行的感應放大器之共通設置之行 k紙張尺度適用中國國家摞準（CNS ) A4規格（210X297公釐） -----1---,---批衣------11------線 (請先閱讀背面之注意事項再填寫本頁) A7 A7 經濟部中央標準局負工消費合作社印製 五、發明説明（ 選擇線。且，1(3爲共通地連接各記憶體陣列（組）1的複數 應放大器部2之區域輪入/輸出信號線（區城1/〇線）。I! 爲和特疋的區域輪入/輪出信號線1〇連接之長全面輪入/輸 f信號線（全面1/0線）。8爲記愫記憶體單元陣列之端部之 T7L線堆疊驅動部或次字元線驅動部，將相鄰接的記 陣列之間分割。 〜 第4圖所示之實施型態2中，于此記憶體陣列區域， 配設複數記憶體陣列部（組）。且，配置横過此複數組夏之 王面輸入/輪出信號線〗丨，在連接點丨2只連接對應各—記 憶體陣列(組)1之一對區域輪入/輸出信號線1〇。即，一對 全面輸入/輪出信號線U對應特定一記憶體陣列，其只輸 入/輸出來自此記憶體陣列的信號。 此構成之半導體尤憶裝置中，輸入/輸出來自選擇之記 L體睁列（z k、體組）1之信號貫通各全面輪入/輸出信號線 11。因此，可並行地動作各記憶體陣列（組）。即，能構成 多組動作。 又而&，複數記憶體陣列配置之記憶體裝置中，選 擇任一記憶體陣列活性化，進行資料之輸入/輸出。而復置 此記憶體陣列，回復預充電狀態以後，選擇之後的記憶體 陣列。 4 然而，伴隨著處理資料量的增加，需並行地活性化二 條以上之記憶體陣列及並行地進行資料的輸入/輸出。此種 一記憶體睁列被活性化之狀態下，于其它記憶體陣列活性 化時，爲了和上述通常的記憶體陣列之使用方法區 此 10 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X29*7公釐）

A7 A7 經濟部中央樣準局員工消費合作社印製 五、發明説明（8 ) 時的1己憶體陣列稱爲記憶體組。于本發明中，使用記憶體 組之用語代表此意。 同時’例如第4圖之一組1被法性化時，資料連接組 之自區域1/0對丨〇至全面I/O對11形成資料匯流排輸入/ 輪出貪料。又維持某—組1被活性化之狀態’即使其它的 組1被活性化，自其它的區域I/O對10至連接其之全面1/0 對Π形成資料匯流排。因爲依此不同的組1之間的資料不 會衝笑，可實現多組dram的記憶體陣列。 因此，使用第4圖之構成，對應至一全面行選擇線7， 使，割之各記憶體單元對應，適用在同步DRAM這樣的具 有夕組之DRAM，以組地對應各記憶體陣列可構成 實施型態3 " 、、第5圖係繪示本發明之實施型態3之半導體記憶 〈記憶體陣列的構成。實施型態3爲由記憶體陣列形成^ 、·且而且夕位元之資料匯流排之另一例。第5圖中， ΐΓ車且：2爲對應各記憶體陣列而配置之感應放： 二愿各記憶體陣列的同行的感應放大器之共通 <置<仃_線。且’ 1G爲共通地連接各記 =二體:列之複數感應…部2之區域= 又全體不共通設置，于分割線13分丨& t 邵为《區域輸入/輪出信號線l〇d。第5圖中，八 =-條，但可分割成所需的複數條。；= 區域輸入/輪出信號線10d連接之長全面輸入/輸;；= ----_-------拉衣------，玎------.^ (請先閱讀背面之注意事項再填寫本頁) I紙張尺賴财關 11 (210X297公釐） 經濟部中央標準局員工消費合作社印裝 五、發明説明（9 爲記憶體單7^陣列< 端部之字元線堆叠驅 ί部或次字'線驅動部’將相鄰接的記憶體陣列之間分 數之施型態中，在記憶體陣列區城配設複 點二二/b 9。而此—對全面輪入/輸出信號線9在連接 :二連接至分別被分割之特定的一對區域輸入/輸出信號 入和έ 、在77害'】 < 區域輸入/輪出信號線10d之範圍進 :且1〈數相同之全面輪人/輪出信號線9。即，一對全 二/輸出信號線和—區域輸人/輪出信號線⑽對應， 八接至此區域輸入/輸出信號線1〇d之記憶體陣列之區 〇、r:mem):輪入、出信號。因此’在此構成行選擇線雖 的方式’但沒有自非活性之L陣狀資科和自 活性化之記憶體陣列之資料之衝突。 于此構成之半導體記憶裝置中，因爲自選擇之記憶體 歹J之選擇之區域輸入/輸出信號線的部& _之信號經 由各特定的全面輸入/輸出信號線被輸出入，可並行地動作 '十應被刀剖之部分區域輸入/輸出信號線⑺廿之記憶體陣 列(組)1的區分。因此，自不同的組（輸出入信號，能多組 =作又，自同一組1之不同的區域輸入/輸出信號線之部 分l〇d同時地輸出入信號，能多位元的動作。 此只族型態之構成，能如下所述。即，習知的半導體 記憶體裳置之記憶體陣列，構成在通常字元線堆疊區域或 次字兀線區域被分開的範圍對應之區域輸入/輸出信號線 12 ( CNS ^ A4ft^r ( 210 X 297^¾ (請先閱讀背面之注意事項再填寫本頁) 裝 、π 線 五 、發明説明（iΟ

(區城I/O對），而此實施型態中，在其範圍中更分割區域 I/O對成複數，且此被分割之區域1/0對及全面輪入/輪出 佗號線（全面I/O對）在單一位置直接連接而構成。即，區域 I/O對及全面I/O對一對一地對應。因此，自活性化之—記 憶體陣列形成被分割之區域][/〇對之數之資料匯流排。D 此種構成之記憶體陣列對應至同一行選擇線9 ,被分 割之各記憶體1適用在同步DRAM這樣的具有多組之 dram時，以組地對應各記憶體陣列丨可構成多組。且， 因爲區域輸入/輸出信號線被分割構成，比較實施型態之第 4圖的構成，可形成較多之資料匯流排路徑，可實現多組 dram和多位元構成之記憶體陣列。 實施型態4 第6圖繪示本發明之實施型態4之半導體記憶裝置4 記憶體陣列之構成。實施型態4繪示由記憶體陣列構成多 組構成之一例。第6圖中，1爲記憶體陣列，字元線方治 分割記憶體陣列爲複數記憶體組丨d被構成。可看到其對肩 至實施型態3之第5圖中之被分割之區域輸人/輸出信號轉 l〇d ，在竽元線方向分割記憶體陣列。另外，可看到記傾 體阵列1分割成所要的記憶體組ld，對應其之區域輸入' 輸出信號線H)分割成各部分1Qd。其它之構成和第4圖秦 同部分者標以相同的符號。 此構成之記憶體陣列的動作，和實施型態3之第5圖 之構成之記憶體陣列對比，因爲第5圖中之記憶體陣歹二 變成複㈣分以記憶體㈣ld，比纟績乡 组對應之

3^S368 五、發明説明（1 i 記憶體陣列可構成。其外， 重複，所以省卷詳細的説明。馬作同樣的動作，爲了避免 實施型態5 第7圖繪示本發明之實 記憶體陣列的構成。實施之半導體記憶裝置的 列而構成多組之—例：…X組地對應記憶體陣 爲對應各記憶體陣列而配置：咸2憶體陣列(組)、2 感應放大器部2之短區域放大器部、3爲連接至 列之同行之咸麻Μ 線’ 4爲對應各記憶體陣 部2之各行之共通設置之全面行選 間之電性地連接之㈣ £域彳了 a擇線及全面行選擇線 m 開關。又’ 10爲共通地連接每各記‘障體 阵列（組）其記憶體陣㈣、，㈣母谷-己隱 ^^π, t ^^ ln .... , 、） 11爲和特定的區域輪入/輸出信 千^ 《長全面輸入/輪出信號線（全面I/O線）。8爲 記憶體單元陣列之端部設之字元線堆叠驅動部或 次字儿線驅動部。 圖所;TC ’于實施型態5，在記憶體陣列區域配設複 成體陣列部（組）1，行選擇線配置成橫過複數組而對應 :應放大器部之同行之行，被區域線3及全面線4階層化。 ,又:全面輪入/輸出信號線n配置成橫過複數組而對應同 仃〈感應放大器部之行。而此—對全面輪入/輪出信號線η 在連接點12只連接至各對應一記憶體陣列（組）丨之一對全 面輸入/輪出仏號線10。換言之，一對全面輸入/輸出信號 線11和一記憶體陣列1對應，只輸入/輸出自其記憶體陣 I ： . 餐-- (請先閱讀背面之注意事項再填寫本頁) 經濟部中央操準局員工消費合作社印製 訂------線------- 本紙張尺 ) A4· (21GX297^- A7 五、發明説明(12 列1之信號。 于此構成之半導體記憶裝置中，對選擇之記憶 ，/、圮憶體陣列丨的行選擇線開關5〇N， 擇線4和區域行選擇線3，因此感應放大器部t 全面輸入/輪出信號線u導通連接。在此構成中^口 選記憶體陣列i之信號經由各特定的全面輸入/輪出

:號广U而輸入/輸出，可並行地動作各記 (組）1。即，可以多組動作。 千J 此實施型態之構成爲于實施型態2之第4圖中所… =組構狀記憶體裝置中，由從來 <方式置換行選擇= 施型態1之第3圖所示之全面行選擇線4和區域行 線3疋階層化之行選擇線。行選擇線的動作不同外 作和實施型態2之圖4繪示之記憶體陣列相同的動作，爲 了避免重複，所以省略詳細的説明。 此實施型態5中，和第5圖之實施型態2比較，行選 擇線被全面線4和區域線3階層化，動作時以外存在兩者 分離之狀態。因此，全面行選擇線u之負荷容量能減少， 可實現高速/低消耗電力。 實施型態6 第8圖繪示本發明之實施型態6之半導體記憶裝置之 記憶體陣列之構成。在此實施型態6 ,其繪示自記憶體陣 列形成多組且多位元之資料匯流排<其它例。在圖中，I 爲記憶體陣列（組）、2爲對應各記憶體陣列1而配置之感 應放大為、3爲區域行選擇線、4爲全面行選擇線、5爲 本紙張尺度適用中國國家標準（CNS ) A4規格 ------r------裝II (請先聞讀背面之注意事項再填寫本頁} -訂--- 經濟部中央標準局員工消費合作社印製 Μ---------- i J/ 1 _ n n n n · 15

接之對應區域行選擇線3和全面行選擇線4之電性的連 經濟部中央標準局員工消費合作社印裝 ^ ήΛ - 號、·泉（全面ί/〇線）。8爲設置在記憶體 -、钿部<字兀線堆疊驅動部或次字元線驅動部。 千j各要素和實施型態5之第7圖所緣示相同。此外， 和形占ί 土態6中’實施型態5之區域輸入/輸出信號線10 字元線方向被分割之複數區域輸入/輸出信號線 i (Jd不同。 且，此實施型態6和實施型態3之第5圖對比，于第5 圖中〈行選擇線9和習知技術相同，沒有被階盾化，此實 ，型態6 <第8圖之構成中，行選擇線被區域線3及全面 線4階層化’兩者介由開關5 ON、OFF控制。因爲此實 施型態6之動作和實施型態3之動作相同，爲避免重複省 略詳細的説明。 此構成之半導體記憶裝置中，自選擇之記憶體陣列的 3擇之區域輸入/輸出信號線的部分i〇d d言號經由各特 走的全面輪入/輸出信號線n被輸出入，可並行地動作對 應分割之區域輪入/輸出信號線的部分lOd之記憶體陣列 (組）1。因此，自不同的組1輸出入信號，能多組動作。又， 自同一組1之不同的區域輸入/輸出信號線的部分i〇d同時 地輸出入信號，能多位元的動作。 此實旅型態6之構成如下所述。即，習知的半導體兒 憶體裝置之記憶體陣列，構成在通常字元線堆疊區域或次 字元線區域被分開的範圍對應之區域輪入/輪出信號線（區 請 先 閲 讀 背 之 注 意 事 項 再 填 頁 訂 線 16 本紙張尺度適用中國國家標準（CNS ) ΑΊ規格（210X297公策） 經濟部中央標準局員工消費合作衽印製 A7 ______B7 五、發明説明（14 ) 域I/O對），而此實施型態6中’在其範圍中更分割區域1/〇 對成複數，且此被分割之區城I/O對及全面輸入/輸出信號 線（全面I/O對）在單一位置直接連接而構成。即，區域1/〇 對及全面I/O對一對一地對應。因此，自活性化之一記憶 體陣列形成被分割之區域I/O對之數之資料匯流排。 此種實施型態6之第8圖之構成之記憶體陣列對應同 一行選擇線9，被分割之各記憶體！適用在同步〇11八1^這 樣的具有多組之DRAM時，以組地對應各記憶體陣列丨可 構成多組。且，因爲區域輸入/輸出信號線被分割構成，比 較實施型態5之第7圖的構成，可形成較多之資料匯流排 路徑，可實現多組DRAM和多位元構成之記憶體陣列。 又，于此實施型態中，因爲全面行選擇線CSL已階層 化，全面行選擇線CSL的負荷容量可減小，且實現高速/ 低消耗電力。 ° 實施型態7 第9圖繪示之實施型態7之半導體記憶裝置之記憶體 陣列的構成。此實施型態7繪示由記憶體陣列構成多組構 ，之其它例。第9圖中，丨爲記憶體陣列，字元線方向分 割記憶體陣列爲複數記憶體組ld被構成。可看到其對應至 實施型態6之第8圖中之被分割之區域輸入/輸出信^線 l〇d ，在字元線方向分割記憶體陣列。另外，可看到記憶 體陣列1分割成所要的記憶體組ld，對應其之區域輸入/ 輸出信號線10分割成各部分1〇d。其它之構成和第8圖相 同部分者標以相同的符號。 (請先閱讀背面之注意事項再填寫本頁) -裝· -5° . -I - - - 1 - -- I- - I .

經濟部中央標準局員工消費合作社印製 A7 - --—.____B7 五、發明綱(^7) " '— -—~〜 此構成之記憶體陣列的動作，和實施型態6之第 ^構成之記憶體陣列對比，因爲第8圖中之記憶體陣 變成複數的分割之記憶體陣列】d，比組數多之多組對應 2億體陣列可構成。其外，因爲作同樣的動作，爲了避 重複，所以省略詳細的説明。 實施型態8 第10及11圖係繪示本發明之實施型態8之半導雜 憶裝置之構成。此實施型態8繪示在上述之各實施型態： 半導體記憶裝置之記憶體陣列中各配線的配置。 押習知半導體記憶裝置中，構造上來説，在多數的記憶 體:儿被配置之區域之上形成配線層，一般形成二屬構造 第層之金屬配線使用在字元線，第二層使用行選擇線和 電源線。本發明之半導體記憶裝置中採用之構成，首先如 第1 〇圖，所不，圖（A)繪示字元線的概念，而圖（B)所示之第 j成爲字讀和習知—樣，圖（C)所示之第2層當作全面 <丁選擇線及全面1/〇線’圖⑼所示之第3層作爲電源線。 或，用之構成如第u圖所示，圖⑷所示之第一廣作爲字 儿、'泉’圖（B)所示之第二層作爲全面行選擇線及記憶體陣 列，圖（c)所示之第三層配層全面1/〇線。 、上述之各實施型態之半導體記憶裝置中，爲了成爲多 位凡構成’需要配置在字元線方向之感應放大器之數之全 面輪入/輸出信號線。或是爲了成爲多組構成，需要配置組 之數之全面輸入/輪出信號線。爲此，本發明中採用配線之 三層構造，可安定的配線。 f請先閱讀背面之注意事項再填寫本頁j •裳--- 訂' 線 丨 …丨 --------- Jg 本紙張尺奴财

323366 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（16 ) 依上述説明，本發明配設被階層化之記憶體陣列組的 數之輸入/輸出信號線，且藉由配設對應一感應放大器或一 組感應放大器之多數被階層化之輸出入信號線，可得到具 有多組化之記憶體陣列、或多位元化之記憶體陣列或多組 化並且多位元化之記憶體陣列之半導體記憶裝置。 [圖式之簡單説明] 第1A圖係繪示本發明之實施形態1之半導體記憶裝 置之記憶體陣列的構成。 第_ 1B圖係繪示本發明之實施形態1之半導體記憶裝 置之記憶體陣列的構成。 第1C圖係繪示本發明之實施形態1之半導體記憶裝 置之記憶體陣列的構成。 第2圖係繪示本發明之實施形態1之半導體記憶裝置 之記憶體陣列的構成。 第3圖係繪示本發明之實施形態丨之半導體記憶裝置 之記憶體陣列的構成。 ~ 第4圖係繪示本發明之實施形態2之半導體記憶裝置 之記憶體陣列的構成。 第5圖係績示本發明之實施形態3之半導體記憶裝置 之記憶體陣列的構成。 第6圖係繚示本發明之實施形態4之半導體記憶裝置 之記憶體陣列的構成。 第7圖係.a不本發明之實施形態5之半導體記憶裝置 之記憶體陣列的構成。 — —_ 本紙張尺錢财關丨料（ III . - - !,- - 社衣 I I n 訂 線 (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（17 ) $ 8圖係繪不本發明之實施形態6之半導體記憶裝置 之記憶體陣列的構成。 $ 9圖係繪不本發明之實施形態、7之丨導體記憶裝置 之記憶體陣列的構成。 第1〇圖係績示本發明之實施形態8之半導體記憶裝置 之記憶體陣列的構成。 第U圖係繪示本發明之實施形態8之半導體記憶裝置 之記憶體陣列的構成。 第12圖係繪示習知之半導體記憶裝置之記憶體陣列 的構成。 [符號之説明] M 體陣列（記憶體組）；2〜感應放大器及⑹間 二’〜區域仃選擇線；4〜全面行選擇線；5〜開關;6〜區 二販=輸出L號線；7〜全面輪人/輸出信號；8〜字元線堆 = <部或次字70線驅動部；9〜行選擇線H城輸入 /輸出信號線〜全面輸入/輸出信號線。 ----V--.---裝 訂 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印褽

Claims (1)

1. 經濟部中央標準局員工消費合作社印製 申請專利範圍 1-一種半導體記憶裝置，其具有： 複數記憶體陣列，多數之記憶體單元矩陣狀地配置而 構成； 感應放大器，在該各記憶體陣列之各行配置； 行選擇線’橫過上述複數記憶體陣列而配置，其分別 對應行選擇信號連接同—行之各感應放大 器中任一；及 複數又全面輪入/輪出信號線，橫過上述複數記憶體陣 列在各行配置’其分別共通地連接同__行之各感應放大 器。 2.—種半導體記憶裝置，其具有： 複數1己憶體陣列，多數之記憶體單元矩P車狀地配置而 構成； 感應放大器，在該各記憶體陣列之各行配置； '亍ϋ擇.、泉，橫過上述複數記憶體陣列在上述各行配 置’其電氣地連接同„行之各感應放大器中任一； 區域輪入/輸出信號線，在上述各記憶體陣列共通地連 接上述複數之感應放大器；及 複數 < 王面輪人/輪出信線，橫過上述複數記憶體陣列 上述各記憶體陣列纟區域輸入/輸出信號線而配 ^:連接上述對應之區域輸入/輸出信號線。 •+申吻專利範圍第2項所述之半導體記憶裝置，其 中^複數之全面輸人/輸出信號線和上述各記憶體陣列 < α /輸入/輪出信號線爲一對一地對應而直接連接。 4.如申請專利範圍第丨或2項所述之半導體記憶裝 (請先閲讀背面之注意事項再填寫本頁) -裝. 、1T 線 21 鲤 中 A 樣 準 員 工 消 費 入 社 印 製 申請專利範圍 置]其中上述複數之全面輪入/輪出信號線沿上述行配列在 上述"己愫體陣列配置之多數記憶體單元之上層。 5.如申請專利範圍第2或3項所述之半導體記憶裝 〜’、中上述行選擇線共通地連接上述各記憶體陣列之同 一行之感應放大器。 =中請專利_第2 4 3項所述之半導體記憶裝 上述行選擇線對應行選擇信號連接上述複數記憶 體V列之同一行之各感應放大器中任一。 請專利範圍第2 4 3項所述之半導體記憶裝 二’ '中上述區域輸人/輪出信號線被分割，上述全面輪入 Λ出^號線分別-對—地對應該分^各區域輸入/輸出 號線而配設。 F Ζ申請專利㈣第2或3項所収半導體記億裳 ;線二=憶體阵列對應上述分割之區域輸入/輸出信 刀割，其相互地獨立而被選擇。 =申請專利範㈣丨或3項所収半㈣記億裳 其中在上述記憶體陣列中，阶' 作配線層，字元唆…Γ置在孩記億體陣列上當 字泉田作第一層，上述行選擇線及全面輪A / 】出信號線當作mi線當作第三層而配置。 曹，專利範圍第1或3呀所述之半導體記億焚 二：述記憶體陣列中’配置在該記憶體陣列上當 線當作第—屬，上4行選擇線· 屬’全面輸人/輸出信號線當作第三層而配置。 置 22 本紙張尺麵 -----_---—I (請先閲讀背面之注意事項再填寫本頁) 訂—----- 線— » -I « - 1 ·