KR20240069475A - 메모리 장치 - Google Patents

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KR20240069475A
KR20240069475A KR1020220151010A KR20220151010A KR20240069475A KR 20240069475 A KR20240069475 A KR 20240069475A KR 1020220151010 A KR1020220151010 A KR 1020220151010A KR 20220151010 A KR20220151010 A KR 20220151010A KR 20240069475 A KR20240069475 A KR 20240069475A
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이승준
서영훈
이호석
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삼성전자주식회사
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Abstract

일 실시예에 따른 메모리 장치는 복수의 워드라인 및 복수의 비트라인을 포함하는 메모리 셀 어레이; 메모리 셀 어레이에 걸쳐 연장되고, 각각 메모리 셀 어레이의 제1 부분 및 제1 부분과 연결되며 메모리 셀 어레이의 제2 부분을 포함하는 복수의 칼럼 선택 라인; 복수의 비트라인에 연결되어 메모리 셀에 저장된 데이터를 감지하는 비트라인 센스앰프; 복수의 칼럼 선택 라인 각각에 연결된 칼럼 선택 트랜지스터를 통해 비트라인 센스앰프로부터 데이터를 출력하는 로컬 센스앰프; 복수의 워드라인 중 활성 워드라인을 지시하는 행 어드레스 신호 및 복수의 비트라인 중 활성 비트라인을 지시하는 열 어드레스 신호를 생성하는 제어 로직 회로; 및 열 어드레스 신호에 기초하여 복수의 칼럼 선택 라인 중에서 활성 칼럼 선택 라인을 선택하는 칼럼 디코더를 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 개시는 메모리 장치에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이에 따라, 반도체 메모리 장치의 집적도를 향상시키기 위하여 메모리 셀 어레이를 구성하는 메모리 뱅크의 크기가 증가하고 있다. 한편, 메모리 뱅크의 크기가 커지면, 메모리 뱅크를 구동하기 위한 라인들의 길이가 길어지게 되며, 이는 라인 로딩(loading)의 증가로 이어지게 된다. 로딩의 증가에 따라, 데이터가 전달되는 속도 또한 저하된다는 문제점이 있다. 따라서, 반도체 메모리 장치의 퍼포먼스를 향상시킬 수 있는 배치 방법의 필요성이 대두되었다.
본 개시는 구동 시 필요한 파워를 감소시킬 수 있는 반도체 메모리 장치를 제공하기 위한 것이다.
본 개시는 반도체 장치의 사이즈 증가 없이도 고속 동작이 가능한 반도체 메모리 장치를 제공하기 위한 것이다.
일 실시예에 따른 메모리 장치는 복수의 워드라인 및 복수의 비트라인을 포함하는 메모리 셀 어레이; 메모리 셀 어레이에 걸쳐 연장되고, 각각 메모리 셀 어레이의 제1 부분 및 제1 부분과 연결되며 메모리 셀 어레이의 제2 부분을 포함하는 복수의 칼럼 선택 라인; 복수의 비트라인에 연결되어 메모리 셀에 저장된 데이터를 감지하는 비트라인 센스앰프; 복수의 칼럼 선택 라인 각각에 연결된 칼럼 선택 트랜지스터를 통해 비트라인 센스앰프로부터 데이터를 출력하는 로컬 센스앰프; 복수의 워드라인 중 활성 워드라인을 지시하는 행 어드레스 신호 및 복수의 비트라인 중 활성 비트라인을 지시하는 열 어드레스 신호를 생성하는 제어 로직 회로; 및 열 어드레스 신호에 기초하여 복수의 칼럼 선택 라인 중에서 활성 칼럼 선택 라인을 선택하는 칼럼 디코더를 포함한다.
어떤 실시예에서, 제1 부분은 메모리 셀 어레이의 상부 메탈로 형성되고, 제2 부분은 메모리 셀 어레이의 하부 메탈로 형성될 수 있다.
어떤 실시예에서, 복수의 칼럼 선택 라인에 각각 대응하는 복수의 제1 리피터로, 각 제1 리피터는 복수의 칼럼 선택 라인 중 대응하는 칼럼 선택 라인의 제1 부분의 제1 서브 부분에 연결된 입력단 및 제1 부분의 제2 서브 부분에 연결된 출력단을 포함하고, 리피터 선택 신호를 수신하면, 입력단에 입력된 칼럼 선택 신호를 증폭시켜 출력단으로 전달하는 복수의 제1 리피터를 더 포함하고, 제어 로직 회로는 행 어드레스 신호에 기초하여, 복수의 제1 리피터 중 적어도 하나의 제1 리피터로 출력하는 리피터 선택 신호를 생성할 수 있다.
어떤 실시예에서, 각 제1 리피터는 리피터 선택 신호에 응답하여 칼럼 선택 신호를 증폭시켜 출력하는 제1 트랜지스터를 포함하며, 복수의 제1 리피터 중 칼럼 디코더로부터 제1 거리만큼 이격된 제1 리피터가 포함하는 제1 트랜지스터의 크기는, 칼럼 디코더로부터 제1 거리보다 더 큰 제2 거리만큼 이격된 제1 리피터가 포함하는 제1 트랜지스터의 크기보다 더 작을 수 있다.
어떤 실시예에서, 복수의 칼럼 선택 라인에 각각 대응하는 복수의 제2 리피터로, 각 제2 리피터는 복수의 칼럼 선택 라인 중 대응하는 칼럼 선택 라인의 제2 부분의 제1 서브 부분에 연결된 입력단 및 제2 부분의 제2 서브 부분에 연결된 출력단을 포함하고, 리피터 선택 신호를 수신하면, 입력단에 입력된 칼럼 선택 신호를 증폭시켜 출력단으로 전달하는 복수의 제2 리피터를 더 포함하고, 제어 로직 회로는 행 어드레스 신호에 기초하여, 복수의 제2 리피터 중 적어도 하나의 제2 리피터로 출력하는 리피터 선택 신호를 생성할 수 있다.
어떤 실시예에서, 각 제2 리피터는 리피터 선택 신호에 응답하여 칼럼 선택 신호를 증폭시켜 출력하는 제2 트랜지스터를 포함하며, 복수의 제2 리피터 중 칼럼 디코더로부터 제1 거리만큼 이격된 제2 리피터가 포함하는 제2 트랜지스터의 크기는, 칼럼 디코더로부터 제1 거리보다 더 큰 제2 거리만큼 이격된 제2 리피터가 포함하는 제2 트랜지스터의 크기보다 더 작을 수 있다.
어떤 실시예에서, 각 제2 리피터는 리피터 선택 신호에 응답하여 칼럼 선택 신호를 증폭시켜 출력하는 제2 트랜지스터를 포함하며, 복수의 제1 리피터 중 칼럼 디코더로부터 제1 거리만큼 이격된 제1 리피터가 포함하는 제1 트랜지스터의 크기는, 칼럼 디코더로부터 제1 거리보다 더 큰 제2 거리만큼 이격된 제2 리피터가 포함하는 제2 트랜지스터의 크기보다 더 작을 수 있다.
어떤 실시예에서, 메모리 셀 어레이는 복수의 워드라인 중 일부를 포함하는 복수의 서브 어레이 블록을 포함하고, 비트라인 센스앰프는 복수의 서브 어레이 블록 사이에 위치되어 제2 리피터의 출력단에 연결되며, 복수의 제2 리피터 중 칼럼 디코더로부터 제1 거리만큼 이격된 제2 리피터에 연결된 복수의 서브 어레이 블록의 개수는, 칼럼 디코더로부터 제1 거리보다 더 큰 제2 거리만큼 이격된 제2 리피터에 연결된 복수의 서브 어레이 블록의 개수보다 더 적을 수 있다.
어떤 실시예에서, 복수의 칼럼 선택 라인과 연결된 글로벌 칼럼 선택 라인; 및 메모리 블록 선택 신호에 따라 선택된 복수의 칼럼 선택 라인 중 하나의 칼럼 선택 라인을 글로벌 칼럼 선택 라인에 연결하는 로컬 디코더를 더 포함하고, 제어 로직 회로는 행 어드레스 신호에 기초하여 메모리 블록 선택 신호를 생성하고 로컬 디코더에 전송할 수 있다.
어떤 실시예에서, 로컬 디코더는 메모리 셀 어레이의 하부에 위치될 수 있다.
어떤 실시예에서, 메모리 셀 어레이는 수직 구조를 가지며, 메모리 장치는, 메모리 셀 어레이 하부에 위치한 페리(peri) 기판을 포함하고, 비트라인 센스앰프, 제어 로직 회로, 칼럼 디코더는 페리 기판에 형성될 수 있다.
일 실시예에 따른 메모리 장치는 제1 방향으로 연장되고, 제1 방향과 교차하는 제2 방향을 따라 배치되며, 복수의 워드라인, 복수의 비트라인, 및 복수의 워드라인과 복수의 비트라인에 연결된 복수의 메모리 셀을 포함하는 복수의 메모리 블록으로 분할된 메모리 셀 어레이; 제2 방향으로 연장되며, 제1 방향으로 교번적으로 배치되는 홀수 칼럼 선택 라인들 및 짝수 칼럼 선택 라인들을 포함하는 복수의 칼럼 선택 라인; 복수의 비트라인 센스앰프를 포함하고, 복수의 비트라인 센스앰프는 복수의 메모리 블록 중 소정 메모리 블록에 포함된 복수의 비트라인 중 일부 비트라인에 각각 연결되며, 홀수 칼럼 선택 라인들 중 하나의 홀수 칼럼 선택 라인에 공통으로 연결되는 복수의 제1 비트라인 센스앰프; 및 소정 메모리 블록에 포함된 복수의 비트라인 중 나머지 비트라인에 각각 연결되며, 짝수 칼럼 선택 라인들 중 하나의 짝수 칼럼 선택 라인에 공통으로 연결되는 복수의 제2 비트라인 센스앰프를 포함하며, 홀수 비트라인 센스앰프들은 복수의 메모리 블록의 일측에 배치되고, 짝수 비트라인 센스앰프들은 복수의 메모리 블록의 타측에 배치된다.
어떤 실시예에서, 메모리 셀 어레이는 수직 구조를 가지며, 메모리 장치는, 메모리 셀 어레이 하부에 위치한 페리 기판을 포함하고, 홀수 비트라인 센스앰프들 및 짝수 비트라인 센스앰프들은 페리 기판에 위치될 수 있다.
어떤 실시예에서, 홀수 비트라인 센스앰프들 및 짝수 비트라인 센스앰프들은 페리 기판 중 복수의 비트라인 중 일부 비트라인과 중첩하는 영역에 위치될 수 있다.
일 실시예에 따른 메모리 장치는 제1 방향으로 연장되고, 제1 방향과 교차하는 제2 방향을 따라 배치되는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이; 제2 방향으로 연장되는 복수의 칼럼 선택 라인; 복수의 칼럼 선택 라인으로부터 분기되는 복수의 로컬 칼럼 선택 라인; 복수의 칼럼 선택 라인 중에서 활성 칼럼 선택 라인을 선택하는 칼럼 디코더; 및 메모리 셀 어레이에 연결되고 로컬 칼럼 선택 라인들에 게이트가 연결된 비트라인 센스앰프들을 포함하고, 복수의 칼럼 선택 라인은 메모리 셀 어레이의 상부 메탈로 형성되고, 복수의 로컬 칼럼 선택 라인은 메모리 셀 어레이의 하부 메탈로 형성된다.
어떤 실시예에서, 복수의 칼럼 선택 라인에 각각 대응하는 복수의 제1 리피터로, 각 제1 리피터는 복수의 칼럼 선택 라인 중 대응하는 칼럼 선택 라인의 제1 부분의 제1 서브 부분에 연결된 입력단 및 제1 부분의 제2 서브 부분에 연결된 출력단을 포함하고, 입력단에 입력된 칼럼 선택 신호를 증폭시켜 출력단으로 전달하는 복수의 제1 리피터를 더 포함할 수 있다.
어떤 실시예에서, 복수의 제1 리피터는 메모리 셀 어레이의 하부에 위치될 수 있다.
어떤 실시예에서, 복수의 칼럼 선택 라인에 각각 대응하는 복수의 제2 리피터로, 각 제2 리피터는 복수의 칼럼 선택 라인 중 대응하는 칼럼 선택 라인의 제2 부분의 제1 서브 부분에 연결된 입력단 및 제2 부분의 제2 서브 부분에 연결된 출력단을 포함하고, 입력단에 입력된 칼럼 선택 신호를 증폭시켜 출력단으로 전달하는 복수의 제2 리피터를 더 포함할 수 있다.
어떤 실시예에서, 복수의 제2 리피터는 메모리 셀 어레이의 하부에 위치될 수 있다.
어떤 실시예에서, 복수의 칼럼 선택 라인과 연결된 글로벌 칼럼 선택 라인; 및 복수의 칼럼 선택 라인 중 하나의 칼럼 선택 라인을 글로벌 칼럼 선택 라인에 연결하는 로컬 디코더를 더 포함할 수 있다.
도 1은 일 실시예에 따른 메모리 장치의 블록도이다.
도 2는 일 실시예에 따른 센스앰프 회로를 예시하는 도면이다.
도 3은 일 실시예에 따른 메모리 장치에서 메모리 셀 어레이와 비트라인 센스앰프를 예시하는 도면이다.
도 4는 일 실시예에 따른 메모리 장치 내의 뱅크 어레이를 도시한 도면이다.
도 5는 도 4에 따른 뱅크 어레이의 일부분을 구체적으로 도시한 도면이다.
도 6은 일 실시예에 따른 메모리 장치 내의 뱅크 어레이의 또 다른 예를 도시한 도면이다.
도 7은 도 6에 따른 뱅크 어레이의 일부분을 구체적으로 도시한 도면이다.
도 8은 일 실시예에 따른 메모리 장치 내의 뱅크 어레이의 또 다른 예를 도시한 도면이다.
도 9는 일 실시예에 따른 메모리 장치 내의 뱅크 어레이의 또 다른 예를 도시한 도면이다.
도 10은 일 실시예에 따른 메모리 장치 내의 뱅크 어레이의 또 다른 예를 도시한 도면이다.
도 11은 일 실시예에 따른 메모리 장치 내의 뱅크 어레이의 또 다른 예를 도시한 도면이다.
도 12는 도 11에 따른 뱅크 어레이의 일부분을 구체적으로 도시한 도면이다.
도 13은 일 실시예에 따른 메모리 장치 내의 뱅크 어레이의 또 다른 예를 도시한 도면이다.
도 14은 도 13에 따른 뱅크 어레이의 일부분을 구체적으로 도시한 도면이다.
도 15는 일 실시예에 따른 메모리 장치 내의 뱅크 어레이의 또 다른 예를 도시한 도면이다.
도 16은 일 실시예에 따른 메모리 장치 내의 뱅크 어레이의 또 다른 예를 도시한 도면이다.
도 17은 일 실시예에 따른 메모리 장치의 수직 구조를 나타낸 도면이다.
도 18은 일 실시예에 따른 컴퓨터 장치를 나타내는 예시 블록도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
또한, 단수로 기재된 표현은 "하나" 또는 "단일" 등의 명시적인 표현을 사용하지 않은 이상, 단수 또는 복수로 해석될 수 있다. 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소를 설명하는데 사용될 수 있지만, 구성요소는 이러한 용어에 의해 한정되지는 않는다. 이들 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다.
도 1은 일 실시예에 따른 메모리 장치의 블록도이다.
도 1을 참조하면, 메모리 장치(100)는 반도체 소자를 기반으로 하는 저장 장치일 수 있다. 예시적으로, 메모리 장치(100)는 DRAM(Dynamic random access memory), SDRAM(Synchronous DRAM), DDR SDRAM(Double Data Rate SDRAM), LPDDR SDRAM(Low Power Double Data Rate SDRAM), GDDR SDRAM(Graphics Double Data Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM, 사이리스터 RAM(Thyristor RAM) 등과 같은 휘발성 메모리 또는 PRAM(Phase change Random Access Memory), MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory) 등의 비휘발성 메모리일 수 있다.
메모리 장치(100)는 메모리 셀 어레이(110), 로 디코더(112), 비트라인 센스앰프(Bit Line Sense Amplifier, BLSA)(120), 칼럼 디코더(130), 입출력(input/output, I/O) 게이트(140), 제어 로직 회로(150), 및 로컬 센스앰프(Local Sense Amplifier, LSA)(160)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 행과 복수의 열에 의해 정의되는 복수의 메모리 셀(111)을 포함한다. 어떤 실시예에서, 복수의 행은 복수의 워드라인(WL1~WLn, n은 자연수)에 의해 정의되고, 복수의 열은 복수의 비트라인(BL1~BLm, m은 자연수)에 의해 정의될 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 뱅크를 포함할 수 있다.
제어 로직 회로(150)는 메모리 장치(100)의 동작을 제어한다. 제어 로직 회로(150)는 메모리 컨트롤러로부터 커맨드(CMD), 어드레스(ADDR), 데이터를 수신할 수 있다. 어드레스(ADDR)는 메모리 셀 어레이(110)의 행을 지시하는 행 어드레스 신호(XADDR)와 열을 지시하는 열 어드레스 신호(YADDR)를 포함한다. 제어 로직 회로(150)는 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 메모리 셀 어레이(110)에 대한 액세스(access) 동작, 예컨대 읽기 동작, 쓰기 동작, 또는 리프레시 동작에 필요한 각종 제어 신호들을 생성할 수 있다. 제어 신호는 행 어드레스 신호(XADDR), 열 어드레스 신호(YADDR), N타입 센스앰프 구동 신호(LANG), P타입 센스앰프 구동 신호(LAPG), 칼럼 선택 신호(CSL) 등을 포함할 수 있다. 또한, 제어 신호는 리피터 선택 신호, 메모리 블록 선택 신호 등을 더 포함할 수 있다. 행 어드레스 신호(XADDR)는 로 디코더(112)로 제공되며, 열 어드레스 신호(YADDR) 및 칼럼 선택 신호(CSL)는 칼럼 디코더(130)로 제공될 수 있다.
로 디코더(112)는 행 어드레스 신호(XADDR)에 기초해서 메모리 셀 어레이(110)의 복수의 워드라인(WL1~WLn) 중에서 활성화될 행을 선택할 수 있다. 이를 위해, 로 디코더(112)는 활성화될 행에 해당하는 워드라인(WLi, i는 n 이하의 자연수)에 구동 전압을 인가할 수 있다.
칼럼 디코더(130)는 열 어드레스(YADDR)에 기초해서 복수의 비트라인(BL1~BLm) 중에서 활성화될 열을 선택할 수 있다. 칼럼 디코더(130)는 복수의 칼럼 선택 라인(CSL1~CSLm) 중에서 활성화될 칼럼 선택 라인(CSLj, j는 m 이하의 자연수)을 선택하고, I/O 게이트(140)를 통해 선택한 칼럼 선택 라인(CSLj)에 연결될 비트라인을 선택할 수 있다.
비트라인 센스앰프(120)는 메모리 셀 어레이(110)의 비트라인들(BL1~BLm)과 연결될 수 있다. 비트라인 센스앰프(120)는 각 비트라인(BL1~BLm)에 연결된 복수의 비트라인 센스앰프(121_1, 121_2, …, 121_m)를 포함할 수 있다. 비트라인 센스앰프(120_j, j는 m 이하의 자연수)는 대응하는 비트라인들(BLj)의 전압 변화를 감지하고, 이를 증폭하여 출력할 수 있다. 비트라인 센스앰프(120)에 의해 감지되고 증폭될 비트라인(BLj)의 데이터는 I/O 게이트(140)를 통해 선택될 수 있다.
한편, 복수의 비트라인들(BL1~BLm) 각각은 비트라인(bit line)과 상보 비트라인(complementary bit line)을 포함하는 비트라인 쌍일 수 있다. 여기서, 비트라인 쌍은 폴디드 비트라인 센스앰프(folded bitline sense amplifier) 타입, 오픈 비트라인 센스앰프(open bitline sense amplifier) 타입으로 구현될 수 있으며, 본 발명은 이에 한정되는 것은 아니다. 폴디드 비트라인 센스앰프 타입의 경우, 2개의 비트라인 센스앰프(120)가 하나의 메모리 블록을 중심으로 서로 대향되도록 배치될 수 있다. 오픈 비트라인 센스앰프 타입의 경우, 2개의 메모리 블록이 하나의 비트라인 센스앰프(120)를 중심으로 서로 대향되도록 배치될 수 있다.
I/O 게이팅 회로(140)는 메모리 셀 어레이(110)로부터 읽은 데이터를 저장하기 위한 데이터 래치 및 메모리 셀 어레이(110)에 데이터를 쓰기 위한 쓰기 드라이버를 포함할 수 있다. 메모리 셀 어레이(110)로부터 읽은 데이터는 비트라인 센스앰프(120)에 의해 감지되고, I/O 게이팅 회로(140)에 저장될 수 있다.
칼럼 디코더(130)는 선택한 칼럼 선택 라인(CSLj)에 대응하는 비트라인 센스앰프(121_j, j는 m 이하의 자연수)가 활성화되도록 I/O 게이트(140)를 제어할 수 있다. 비트라인 센스앰프(121_j)가 활성화됨에 따라, I/O 게이트(140)는 비트라인 센스앰프(121_j)로부터 출력되는 전위(potential)를 로컬 센스앰프(160)로 전송할 수 있다.
로컬 센스앰프(160)는 로컬 입출력 라인 쌍(LIO, LIOB)을 통해 비트라인 센스앰프(120)로부터 수신되는 전위 차를 증폭할 수 있다. 로컬 센스앰프(160)는 증폭한 전위 차를 글로벌 입출력 라인 쌍(GIO, GIOB)을 통해 입출력 버퍼에 출력할 수 있다. 로컬 센스앰프(160)는 글로벌 입출력 라인 쌍(GIO, GIOB)을 통해 메모리 셀 어레이(110)에 저장되는 데이터를 입출력 버퍼로 제공할 수 있다.
비트라인 센스앰프 어레이(120), 입출력 게이트(140), 및 로컬 센스앰프(160)는 메모리 셀 어레이(110)에 대한 센스앰프 회로(170)를 형성할 수 있다.
도 2는 일 실시예에 따른 센스앰프 회로를 예시하는 도면이다.
도 2를 참조하면, 센스앰프 회로(170)는 비트라인(BL) 및 상보 비트라인(BLB)에 연결될 수 있다. 비트라인(BL)에는 복수의 메모리 셀이 연결되고, 복수의 메모리 셀 각각에는 복수의 워드라인(WL)이 연결될 수 있다. 또한, 상보 비트라인(BLB)에도 복수의 메모리 셀이 연결되고, 복수의 메모리 셀 각각에는 복수의 워드라인(WL)이 연결될 수 있다. 어떤 실시예에서, 센스앰프 회로(170)는 비트라인(BL)과 상보 비트라인(BLB) 중 하나의 비트라인에 연결될 수도 있다. 설명의 편의를 위해 도 2에는 비트라인(BL)에 연결된 하나의 메모리 셀(MC1), 메모리 셀(MC1)에 하나의 워드라인(WLi), 상보 비트라인(BLB)에 연결된 하나의 메모리 셀(MC2), 및 메모리 셀(MC2)에 연결된 하나의 워드라인(WLj)이 도시되어 있다. 또한, 도 2에서는 메모리 셀(MC1)이 스위칭 트랜지스터(AT1)와 커패시터(SC1)를 포함하고, 메모리 셀(MC2)이 스위칭 트랜지스터(AT2)와 커패시터(SC2)를 포함하는 것으로 도시하였지만, 메모리 셀(MC1, MC2)의 구조는 이에 한정되지 않는다.
센스앰프 회로(170)는 N 타입 센스앰프(171), P 타입 센스앰프(173), 입출력 게이트 회로(140), 로컬 센스앰프(160), 및 트랜지스터(M1, M2)를 포함할 수 있다. 어떤 실시예에서, 도 2에 도시한 트랜지스터(M1~M10, CST1, CST2)는 금속 산화물 반도체(metal oxide semiconductor, MOS) 트랜지스터일 수 있다. 어떤 실시예에서, 트랜지스터(M1, M3, M4, M7, M8, M9, M10, CST1, CST2)는 n채널 트랜지스터, 예를 들면 NMOS 트랜지스터일 수 있다. 또한, 트랜지스터(M2, M5, M6)는 p채널 트랜지스터, 예를 들면 PMOS 트랜지스터일 수 있다. 트랜지스터(M1~M10, CST1, CST2)는 각각의 소스, 드레인, 및 게이트를 제1 입력 단자, 제2 입력 단자, 및 제어 단자로 가질 수 있다.
N 타입 센스앰프(171)는 제3 트랜지스터(M3)와 제4 트랜지스터(M4)를 포함할 수 있다. 제3 트랜지스터(M3)의 게이트는 도전 라인(171_2)을 통해 상보 비트라인(BLB)과 전기적으로 연결될 수 있다. 제4 트랜지스터(M4)의 게이트는 도전 라인(171_1)을 통해 비트라인(BL)과 전기적으로 연결될 수 있다. 제3 트랜지스터(M3)의 소스 및 제4 트랜지스터(M4)의 소스는 각각 비트라인(BL) 및 상보 비트라인(BLB)과 전기적으로 연결될 수 있다. 제3 트랜지스터(M3)의 드레인 및 제4 트랜지스터(M4)의 드레인에는 N 타입 센스앰프 구동 신호(LANG)에 응답하여 제1 전압(LAB)이 입력될 수 있다. N 타입 센스앰프 구동 신호(LANG)는, 제1 트랜지스터(M1)를 턴 온하기 위한 활성 레벨(예를 들면, 하이 레벨) 또는 제1 트랜지스터(M1)를 턴 오프하기 위한 비활성 레벨(예를 들면, 로 레벨)을 가질 수 있다. 제1 전압(LAB)은 접지 전압일 수 있다.
제3 트랜지스터(M3)와 제4 트랜지스터(M4)는 비트라인(BL) 또는 상보 비트라인(BLB)의 전압 변화에 따라 턴 온되거나 턴 오프될 수 있다. 제3 트랜지스터(M3)가 턴 온되면, 제1 전압(LAB)은 비트라인(BL)에 제공될 수 있다. 제4 트랜지스터(M4)가 턴 온되면, 제1 전압(LAB)은 상보 비트라인(BLB)에 제공될 수 있다.
P 타입 센스앰프(173)는 제5 트랜지스터(M5)와 제6 트랜지스터(M6)를 포함할 수 있다. 제5 트랜지스터(M5)의 게이트는 도전 라인(173_2)을 통해 상보 비트라인(BLB)과 전기적으로 연결될 수 있다. 제6 트랜지스터(M6)의 게이트는 도전 라인(173_1)을 통해 비트라인(BL)과 전기적으로 연결될 수 있다. 제5 트랜지스터(M5)의 소스 및 제6 트랜지스터(M6)의 소스는 각각 비트라인(BL) 및 상보 비트라인(BLB)과 전기적으로 연결될 수 있다. 제5 트랜지스터(M5)의 드레인 및 제6 트랜지스터(M6)의 드레인에는 P 타입 센스앰프 구동 신호(LAPG)에 응답하여 제2 전압(LA)이 입력될 수 있다. P 타입 센스앰프 구동 신호(LAPG)는, 제2 트랜지스터(M2)를 턴 온하기 위한 활성 레벨(예를 들면, 로 레벨) 또는 제2 트랜지스터(M2)를 턴 오프하기 위한 비활성 레벨(예를 들면, 하이 레벨)을 가질 수 있다. 제2 전압(LA)은 전원 전압일 수 있다.
제5 트랜지스터(M5)와 제6 트랜지스터(M6)는 비트라인(BL) 또는 상보 비트라인(BLB)의 전압 변화에 따라 턴 온되거나 턴 오프될 수 있다. 제5 트랜지스터(M5)가 턴 온되면, 제2 전압(LA)은 비트라인(BL)에 제공될 수 있다. 제6 트랜지스터(M6)가 턴 온되면, 제2 전압(LA)은 상보 비트라인(BLB)에 제공될 수 있다.
입출력 게이트(140)는 제1 칼럼 선택 트랜지스터(CST1)와 제2 칼럼 선택 트랜지스터(CST2)를 포함할 수 있다. 제1 칼럼 선택 트랜지스터(CST1)의 드레인은 비트라인(BL)과 전기적으로 연결될 수 있고, 제2 칼럼 선택 트랜지스터(CST2)의 드레인은 상보 비트라인(BLB)과 전기적으로 연결될 수 있다. 제1 칼럼 선택 트랜지스터(CST1)의 소스는 로컬 입출력 라인(LIO)과 전기적으로 연결되고, 제2 칼럼 선택 트랜지스터(CST2)의 소스는 상보 로컬 입출력 라인(LIOB)과 전기적으로 연결될 수 있다. 제1 칼럼 선택 트랜지스터(CST1)의 게이트 및 제1 칼럼 선택 트랜지스터(CST2)의 게이트에는 칼럼 선택 라인(CSL)이 연결될 수 있다. 센스앰프(170)가 연결된 비트라인 쌍(BL, BLB)은 칼럼 선택 트랜지스터(CST1, CST2)를 통해 로컬 입출력 라인 페어(LIO, LIOB)와 연결될 수 있다.
I/O 게이트(140) 내의 칼럼 선택 트랜지스터(CST1, CST2)는 칼럼 선택 라인(CSL)의 칼럼 선택 신호에 응답하여 N 타입 센스앰프(171), P 타입 센스앰프(173)로부터 출력되는 전위를 로컬 센스앰프(160)로 각각 전송할 수 있다.
로컬 센스앰프(160)는 제7 트랜지스터(M7), 제8 트랜지스터(M8), 제9 트랜지스터(M9), 및 제10 트랜지스터(M10)를 포함할 수 있다. 제7 트랜지스터(M7), 제8 트랜지스터(M8), 제9 트랜지스터(M9), 및 제10 트랜지스터(M10)는 도전 라인(161_1)을 통해 로컬 센스앰프(160) 내에서 전기적으로 연결될 수 있다.
제8 트랜지스터(M8)의 게이트와 제10 트랜지스터(M10)의 게이트에는 로컬 이네이블 신호(PLSAE)가 입력될 수 있다. 제8 트랜지스터(M8)의 게이트와 제10 트랜지스터(M10)는 로컬 이네이블 신호(PLSAE)를 통해 턴 온되어, 로컬 센스앰프(160)는 활성화될 수 있다. 로컬 센스앰프(160)가 활성화되면, 제7 트랜지스터(M7) 및 제9 트랜지스터(M9)는 글로벌 입출력 라인 쌍(GIO, GIOB)으로 각각 로컬 입출력 라인 페어(LIO, LIOB)의 데이터를 반전하여 출력할 수 있다.
메모리 장치(100)는 다음과 같이 동작할 수 있다. 먼저, 워드라인(WLi, WLj)이 활성화되면, 메모리 셀(MC1)의 스위칭 트랜지스터(AT1)가 턴 온되어 비트라인(BL)과 메모리 셀(MC1) 내의 커패시터(SC1) 사이에서 전하가 이동하고, 메모리 셀(MC2)의 스위칭 트랜지스터(AT2)가 턴 온되어 상보 비트라인(BLB)과 메모리 셀(MC2) 내의 커패시터(SC2) 사이에서 전하가 이동할 수 있다. 이후, N 타입 센스앰프(171) 또는 P 타입 센스앰프(173)가 비트라인(BL)과 상보 비트라인(BLB)의 전위 차를 증폭시킨다. 그 다음, 칼럼 선택 신호가 활성 레벨이 되면, 입출력 게이트(140)는 비트라인(BL) 또는 상보 비트라인(BLB)의 데이터를 각각 로컬 입출력 라인(LIO) 또는 상보 로컬 입출력 라인(LIOB)을 통해 출력할 수 있다. 즉, 칼럼 선택 신호에 응답하여 I/O 게이트(140) 내의 칼럼 선택 트랜지스터(CST1, CST2)는 N 타입 센스앰프(171) 또는 P 타입 센스앰프(173)로부터 출력되는 전위를 로컬 센스앰프(160)로 전송할 수 있다. 로컬 센스앰프(160)는 로컬 이네이블 신호(PLSAE)에 의해 활성화되어 수신한 로컬 입출력 라인 페어(LIO, LIOB)의 데이터를 반전하여 글로벌 입출력 라인 페어(GIO, GIOB)에 출력할 수 있다.
도 2에서 도시하지는 않았지만, 센스앰프(170)는 프리차지부를 더 포함할 수 있다. 프리차지부는, N 타입 센스앰프(171) 또는 P 타입 센스앰프(173)의 동작 전후에 비트라인(BL) 및 상보 비트라인(BLB)의 전압을 프리차지 전압으로 등화시킬 수 있다.
도 3은 일 실시예에 따른 메모리 장치에서 메모리 셀 어레이와 비트라인 센스앰프를 예시하는 도면이다.
도 3에서 도시된 메모리 장치(300)는 뱅크 어레이(310), 칼럼 디코더(330), 및 로 디코더(312)를 포함할 수 있다.
뱅크 어레이(310)는 제1 방향(D1)으로 I개, 제2 방향(D2)으로 J개의 서브 어레이 블록(SCB)을 포함할 수 있다. 서브 어레이 블록(SCB) 각각에는 제1 방향(D1)으로 연장되는 복수의 워드라인(WL), 제2 방향(D2)으로 연장되는 복수의 비트라인(BL), 복수의 워드라인(WL)과 복수의 비트라인(BL)이 교차하는 지점에 위치하는 메모리 셀들이 배치될 수 있다. 하나의 메모리 블록(BLK0, BLK1, BLK2)은 적어도 하나의 서브 어레이 블록을 포함할 수 있다.
제1 방향(D1)으로 배치된 서브 어레이 블록(SCB)들 사이에 I+1개의 서브 워드라인 드라이버 영역(SWB)이 배치될 수 있다. 서브 워드라인 드라이버 영역(SWB)에는, 서브 워드라인 드라이버들이 배치될 수 있다.
제2 방향(D2)으로 배치된 서브 어레이 블록(SCB)들 사이에 J+1개의 비트라인 센스앰프 영역(BLSAB)들이 배치될 수 있다. 비트라인 센스앰프 영역(BLSAB)에는 복수의 비트라인 센스앰프들이 배치될 수 있다.
뱅크 어레이(310) 내의 서브 워드라인 드라이버 영역(SWB) 및 비트라인 센스앰프 영역(BLSAB)은 메모리 장치(300)의 동작을 위한 부가적인 주변 회로들이 배치되는 주변 회로 영역에 배치될 수 있다. 예를 들어, 주변 회로 영역은 서브 어레이 블록(SCB) 하부의 페리(peri) 기판에 위치될 수 있다.
로 디코더(312)는 제어 로직 회로로부터 행 어드레스 신호(XADDR)를 수신할 수 있다. 로 디코더(312)는 제1 방향(D1)으로 연장되는 복수의 워드라인(WL)을 통해 뱅크 어레이(310) 내 활성화될 행에 해당하는 워드라인(WLi, i는 n 이하의 자연수)에 구동 전압을 출력할 수 있다.
칼럼 디코더(330)는 제어 로직 회로로부터 열 어드레스 신호(YADDR)를 수신할 수 있다. 칼럼 디코더(330)는 제2 방향(D2)으로 연장되는 복수의 칼럼 선택 라인(CSL1~CSLm)을 통해 뱅크 어레이(310)에 활성화될 열에 해당하는 비트라인(BLj, j는 m 이하의 자연수)에 칼럼 선택 신호를 출력할 수 있다.
도 4는 일 실시예에 따른 메모리 장치 내의 뱅크 어레이를 도시한 도면이다.
메모리 장치(400)는 복수의 메모리 블록(BLK0, BLK1, BLK2), 칼럼 디코더(430), 및 로 디코더를 포함할 수 있다. 도 4에서는 복수의 비트라인과 복수의 상보 비트라인 중 설명에 필요한 일부분이 도시되어 있다. 이하의 설명에서 참조되는 도면에서의 비트라인 및 상보 비트라인의 도식화 패턴이 실제 비트라인 및 상보 비트라인의 패턴을 의미하는 것은 아니다.
도 4에서는 3개의 메모리 블록(BLK0, BLK1, BLK2)을 포함하는 것을 도시하고 있으나, 본 발명은 이에 한정되는 것은 아니며 메모리 장치(400)는 더 많은 메모리 블록을 포함할 수도 있다. 각 메모리 블록(BLK0, BLK1, BLK2)은 복수의 비트라인(BL0~BL15)을 포함할 수 있다. 각 메모리 블록(BLK0, BLK1, BLK2) 내에서, 비트라인(BL)과 상보 비트라인(BLB)은 번갈아 배치될 수 있다. 도 4에서, 비트라인(BL)은 실선으로, 상보 비트라인(BLB)은 점선으로 도시하였다.
각각의 메모리 블록(BLK0, BLK1, BLK2)의 사이에는 복수의 비트라인 센스앰프(BLSA00, BLSA01, BLSA02, BLSA03, BLSA10, BLSA11, BLSA12, BLSA13, BLSA20, BLSA21, BLSA22, BLSA23, BLSA30, BLSA31, BLSA32, BLSA33)가 배치될 수 있다. 각각의 비트라인 센스앰프(BLSA00, BLSA01, BLSA02, BLSA03, BLSA10, BLSA11, BLSA12, BLSA13, BLSA20, BLSA21, BLSA22, BLSA23, BLSA30, BLSA31, BLSA32, BLSA33)는 대응하는 비트라인과 연결될 수 있다.
칼럼 디코더(430)는 복수의 칼럼 선택 라인(CSL0~CSL3)을 통해 칼럼 선택 신호를 출력할 수 있다. 칼럼 디코더(430)로부터 출력된 칼럼 선택 라인(CSL0~CSL3)은 모든 메모리 블록(BLK0, BLK1, BLK2)에 걸쳐 비트라인과 동일한 방향으로 연장될 수 있다. 각각의 칼럼 선택 라인(CSL0~CSL3)은 대응하는 비트라인 센스앰프(BLSA00~BLSA33)와 연결될 수 있다. 제1 칼럼 선택 라인(CSL0)은 비트라인(BL00~BL03) 및 상보 비트라인(BLB00~BLB03)에 연결된 비트라인 센스앰프(BLSA00, BLSA01, BLSA02, BLSA03)에 연결될 수 있다. 제2 칼럼 선택 라인(CSL1)은 비트라인(BL04~BL07) 및 상보 비트라인(BLB04~BLB07)에 연결된 비트라인 센스앰프(BLSA10, BLSA11, BLSA12, BLSA13)에 연결될 수 있다. 제3 칼럼 선택 라인(CSL2)은 비트라인(BL08~BL11) 및 상보 비트라인(BLB08~BLB11)에 연결된 비트라인 센스앰프(BLSA20, BLSA21, BLSA22, BLSA23)에 연결될 수 있다. 제4 칼럼 선택 라인(CSL3)은 비트라인(BL12~BL15) 및 상보 비트라인(BLB12~BLB15)에 연결된 비트라인 센스앰프(BLSA30, BLSA31, BLSA32, BLSA33)에 연결될 수 있다.
칼럼 디코더(430)는 칼럼 선택 라인들(CSL0~CSL3)을 통해 칼럼 선택 신호를 출력하여, 각각의 비트라인 센스앰프(BLSA00~BLSA33)의 동작을 제어할 수 있다.
칼럼 선택 라인(CSL0)은 각 메모리 블록(BLK0, BLK1, BLK2)의 상부 메탈로 형성되는 제1 부분(4001) 및 각 메모리 블록(BLK0, BLK1, BLK2)의 하부 메탈로 형성되는 제2 부분(4002)을 포함할 수 있다. 한편, 칼럼 선택 라인(CSL0)으로부터 분기되어 제2 부분(4002)에 위치한 칼럼 선택 라인을 로컬 칼럼 선택 라인이라고 지칭할 수 있다. 로컬 칼럼 선택 라인은 메모리 블록(BLK0, BLK1, BLK2)의 상부 메탈로 형성된 제1 부분(4001)의 칼럼 선택 라인(CSL0)으로부터 메모리 블록(BLK0, BLK1, BLK2)의 하부 페리 기판에 형성된 비트라인 센스앰프(BLSA00, BLSA01, BLSA02, BLSA03)까지 연결을 위해 메모리 블록(BLK0, BLK1, BLK2)의 하부 메탈로 형성될 수 있다.
마찬가지로, 칼럼 선택 라인(CSL1, CSL2, CSL3) 또한 칼럼 선택 라인(CSL0)와 유사하게 각 메모리 블록(BLK0, BLK1, BLK2)의 상부 메탈로 형성되는 제1 부분 및 각 메모리 블록(BLK0, BLK1, BLK2)의 하부 메탈로 형성되는 제2 부분을 포함할 수 있다. 칼럼 선택 라인(CSL1, CSL2, CSL3)으로부터 분기되어 제2 부분에 위치한 칼럼 선택 라인을 로컬 칼럼 선택 라인이라고 지칭할 수 있다. 로컬 칼럼 선택 라인은 메모리 블록(BLK0, BLK1, BLK2)의 상부 메탈로 형성된 제1 부분의 칼럼 선택 라인(CSL1, CSL2, CSL3)으로부터 메모리 블록(BLK0, BLK1, BLK2)의 하부 페리 기판에 형성된 비트라인 센스앰프(BLSA10, BLSA11, BLSA12, BLSA13, BLSA20, BLSA21, BLSA22, BLSA23, BLSA30, BLSA31, BLSA32, BLSA33)까지 연결을 위해 메모리 블록(BLK0, BLK1, BLK2)의 하부 메탈로 형성될 수 있다.
또한, 칼럼 디코더(430) 및 비트라인 센스앰프(BLSA00~BLSA33)는 메모리 블록(BLK0, BLK1, BLK2)의 하부에 위치된 페리 기판에 형성될 수 있다. 이와 관련하여서는 도 13을 참조하여 구체적으로 후술한다.
도 4에서는 설명의 편의를 위해 각각의 메모리 블록(BLK0, BLK1, BLK2) 내에 위치한 복수의 워드라인(WL), 각각의 워드라인(WL)에 연결된 서브 워드라인 드라이버(SWB), 비트라인(BL)과 워드라인(WL) 각각에 연결된 메모리 셀, 및 로 디코더는 도시하지 않았다.
메모리 블록 내의 비트라인 센스앰프와 비트라인 간의 연결 관계와 관련하여 도 5를 함께 참조하여 설명한다.
도 5는 도 4에 따른 뱅크 어레이의 일부분을 구체적으로 도시한 도면이다. 구체적으로, 도 5는 도 4의 메모리 장치(400)의 일부분(411)을 도시한 도면이다.
메모리 장치(400)의 일부분(411)에는 서브 어레이 블록(SCB01, SCB02, SCB11, SCB12), 및 비트라인 센스앰프 영역(BLSAB01, BLSAB02, BLSAB03, BLSAB04) 이 배치될 수 있다.
서브 어레이 블록(SCB01)은 복수의 워드라인(WL05~WL08), 복수의 비트라인(BL00, BLB01, BL02, BLB03), 및 복수의 워드라인(WL05~WL08)과 복수의 비트라인(BL00, BLB01, BL02, BLB03)에 연결된 복수의 메모리 셀을 포함할 수 있다. 서브 어레이 블록(SCB02)은 복수의 워드라인(WL09~WL12), 복수의 비트라인(BLB00, BL01, BLB02, BL03), 및 복수의 워드라인(WL09~WL12)과 복수의 비트라인(BLB00, BL01, BLB02, BL03)에 연결된 복수의 메모리 셀을 포함할 수 있다.
서브 어레이 블록(SCB11)은 복수의 워드라인(WL05~WL08), 복수의 비트라인(BL04, BLB05, BL06, BLB07), 및 복수의 워드라인(WL05~WL08)과 복수의 비트라인(BL04, BLB05, BL06, BLB07)에 연결된 복수의 메모리 셀을 포함할 수 있다. 서브 어레이 블록(SCB12)은 복수의 워드라인(WL09~WL12), 복수의 비트라인(BLB04, BL05, BLB06, BL07), 및 복수의 워드라인(WL09~WL12)과 복수의 비트라인(BLB04, BL05, BLB06, BL07)에 연결된 복수의 메모리 셀을 포함할 수 있다.
비트라인 센스앰프 영역(BLSAB01) 및 비트라인 센스앰프 영역(BLSAB02)은 서브 어레이 블록(SCB01)과 서브 어레이 블록(SCB02) 사이에 번갈아 배치될 수 있다. 비트라인 센스앰프 영역(BLSAB01)은 비트라인 센스앰프(BLSA01) 및 비트라인 센스앰프(BLSA03)를 포함할 수 있다. 비트라인 센스앰프 영역(BLSAB02)은 비트라인 센스앰프(BLSA00) 및 비트라인 센스앰프(BLSA02)를 포함할 수 있다. 비트라인 센스앰프(BLSA00), 비트라인 센스앰프(BLSA01), 비트라인 센스앰프(BLSA02), 및 비트라인 센스앰프(BLSA03)는 칼럼 선택 라인(CSL0)에 연결될 수 있다.
비트라인 센스앰프(BLSA00)는 서브 어레이 블록(SCB01)의 비트라인(BL00)과 서브 어레이 블록(SCB02)의 상보 비트라인(BLB00)에 연결될 수 있다. 비트라인 센스앰프(BLSA00)는 비트라인(BL00) 및 상보 비트라인(BLB00)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬 입출력 라인 쌍(LIO00, LIOB00)에 제공할 수 있다. 비트라인 센스앰프(BLSA00)는 비트라인(BL00) 및 상보 비트라인(BLB00)과 로컬 입출력 라인 쌍(LIO00, LIOB00)의 연결을 제어하기 위한 칼럼 선택 트랜지스터 쌍(CST)(도 2의 CST1, CST2)을 포함할 수 있다. 로컬 센스앰프(LSA00)는 로컬 입출력 라인 쌍(LIO00, LIOB00)과 글로벌 입출력 라인 쌍(GIO00, GIOB00) 사이의 연결을 제어할 수 있다.
비트라인 센스앰프(BLSA01)는 서브 어레이 블록(SCB01)의 상보 비트라인(BLB01)과 서브 어레이 블록(SCB02)의 비트라인(BL01)에 연결될 수 있다. 비트라인 센스앰프(BLSA01)는 비트라인(BL01) 및 상보 비트라인(BLB01)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬 입출력 라인 쌍(LIO01, LIOB01)에 제공할 수 있다. 로컬 입출력 라인 쌍(LIO01, LIOB01)에 연결된 로컬 센스앰프(LSA01)는 로컬 입출력 라인 쌍(LIO01, LIOB01)과 글로벌 입출력 라인 쌍(GIO01, GIOB01) 사이의 연결을 제어할 수 있다.
비트라인 센스앰프(BLSA02)는 서브 어레이 블록(SCB01)의 비트라인(BL02)과 서브 어레이 블록(SCB02)의 상보 비트라인(BLB02)에 연결될 수 있다. 비트라인 센스앰프(BLSA02)는 비트라인(BL02) 및 상보 비트라인(BLB02)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬 입출력 라인 쌍(LIO02, LIOB02)에 제공할 수 있다. 비트라인 센스앰프(BLSA02)는 비트라인(BL02) 및 상보 비트라인(BLB02)과 로컬 입출력 라인 쌍(LIO02, LIOB02)의 연결을 제어하기 위한 칼럼 선택 트랜지스터 쌍(CST)을 포함할 수 있다. 로컬 센스앰프(LSA02)는 로컬 입출력 라인 쌍(LIO02, LIOB02)과 글로벌 입출력 라인 쌍(GIO02, GIOB02) 사이의 연결을 제어할 수 있다.
비트라인 센스앰프(BLSA03)는 서브 어레이 블록(SCB01)의 상보 비트라인(BLB03)과 서브 어레이 블록(SCB02)의 비트라인(BL03)에 연결될 수 있다. 비트라인 센스앰프(BLSA03)는 비트라인(BL03) 및 상보 비트라인(BLB03)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬 입출력 라인 쌍(LIO03, LIOB03)에 제공할 수 있다. 로컬 입출력 라인 쌍(LIO03, LIOB03)에 연결된 로컬 센스앰프(LSA03)는 로컬 입출력 라인 쌍(LIO03, LIOB03)과 글로벌 입출력 라인 쌍(GIO03, GIOB03) 사이의 연결을 제어할 수 있다.
비트라인 센스앰프 영역(BLSAB03) 및 비트라인 센스앰프 영역(BLSAB04)은 서브 어레이 블록(SCB11)과 서브 어레이 블록(SCB12) 사이에 번갈아 배치될 수 있다. 비트라인 센스앰프 영역(BLSAB03)은 비트라인 센스앰프(BLSA11) 및 비트라인 센스앰프(BLSA13)를 포함할 수 있다. 비트라인 센스앰프 영역(BLSAB04)은 비트라인 센스앰프(BLSA10) 및 비트라인 센스앰프(BLSA12)를 포함할 수 있다. 비트라인 센스앰프(BLSA10), 비트라인 센스앰프(BLSA11), 비트라인 센스앰프(BLSA12), 및 비트라인 센스앰프(BLSA13)는 칼럼 선택 라인(CSL1)에 연결될 수 있다.
비트라인 센스앰프(BLSA10)는 서브 어레이 블록(SCB11)의 비트라인(BL04)과 서브 어레이 블록(SCB12)의 상보 비트라인(BLB04)에 연결될 수 있다. 비트라인 센스앰프(BLSA10)는 비트라인(BL04) 및 상보 비트라인(BLB04)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬 입출력 라인 쌍(LIO10, LIOB10)에 제공할 수 있다. 비트라인 센스앰프(BLSA10)는 비트라인(BL04) 및 상보 비트라인(BLB04)과 로컬 입출력 라인 쌍(LIO10, LIOB10)의 연결을 제어하기 위한 칼럼 선택 트랜지스터 쌍(CST)(도 2의 CST1, CST2)을 포함할 수 있다. 로컬 센스앰프(LSA10)는 로컬 입출력 라인 쌍(LIO10, LIOB10)과 글로벌 입출력 라인 쌍(GIO10, GIOB10) 사이의 연결을 제어할 수 있다.
비트라인 센스앰프(BLSA11)는 서브 어레이 블록(SCB11)의 상보 비트라인(BLB05)과 서브 어레이 블록(SCB12)의 비트라인(BL05)에 연결될 수 있다. 비트라인 센스앰프(BLSA11)는 비트라인(BL05) 및 상보 비트라인(BLB05)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬 입출력 라인 쌍(LIO11, LIOB11)에 제공할 수 있다. 로컬 입출력 라인 쌍(LIO11, LIOB11)에 연결된 로컬 센스앰프(LSA11)는 로컬 입출력 라인 쌍(LIO11, LIOB11)과 글로벌 입출력 라인 쌍(GIO11, GIOB11) 사이의 연결을 제어할 수 있다.
비트라인 센스앰프(BLSA12)는 서브 어레이 블록(SCB11)의 비트라인(BL06)과 서브 어레이 블록(SCB12)의 상보 비트라인(BLB06)에 연결될 수 있다. 비트라인 센스앰프(BLSA12)는 비트라인(BL06) 및 상보 비트라인(BLB06)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬 입출력 라인 쌍(LIO12, LIOB12)에 제공할 수 있다. 비트라인 센스앰프(BLSA12)는 비트라인(BL06) 및 상보 비트라인(BLB06)과 로컬 입출력 라인 쌍(LIO12, LIOB12)의 연결을 제어하기 위한 칼럼 선택 트랜지스터 쌍(CST)을 포함할 수 있다. 로컬 센스앰프(LSA02)는 로컬 입출력 라인 쌍(LIO12, LIOB12)과 글로벌 입출력 라인 쌍(GIO12, GIOB12) 사이의 연결을 제어할 수 있다.
비트라인 센스앰프(BLSA13)는 서브 어레이 블록(SCB11)의 상보 비트라인(BLB07)과 서브 어레이 블록(SCB12)의 비트라인(BL07)에 연결될 수 있다. 비트라인 센스앰프(BLSA13)는 비트라인(BL07) 및 상보 비트라인(BLB07)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬 입출력 라인 쌍(LIO13, LIOB13)에 제공할 수 있다. 로컬 입출력 라인 쌍(LIO13, LIOB13)에 연결된 로컬 센스앰프(LSA13)는 로컬 입출력 라인 쌍(LIO13, LIOB13)과 글로벌 입출력 라인 쌍(GIO13, GIOB13) 사이의 연결을 제어할 수 있다.
도 5에서는, 각각의 서브 어레이 블록(SCB01, SCB02, SCB11, SCB12)에 4개의 비트라인 센스앰프(BLSA)에 연결되어, 하나의 워드라인이 활성화되면 4개의 데이터가 비트라인 센스앰프(BLSA)에 출력될 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 더 많은 비트라인 센스앰프(BLSA)가 각 서브 어레이 블록(SCB01, SCB02, SCB11, SCB12)에 연결될 수 있다.
또한, 각각의 서브 어레이 블록(SCB01, SCB02, SCB11, SCB12)에 연결된 비트라인 센스앰프(BLSA)는 하나의 칼럼 선택 라인에 연결되는 것으로 도시되었다. 그러나, 본 발명은 이에 한정되는 것은 아니며 하나의 칼럼 선택 라인(CSL)이 하나의 비트라인 센스앰프(BLSA)에 연결될 수도 있다.
도 6은 일 실시예에 따른 메모리 장치 내의 뱅크 어레이의 또 다른 예를 도시한 도면이다.
메모리 장치(600)는 복수의 메모리 블록(BLK0, BLK1, BLK2), 칼럼 디코더(630), 및 로 디코더를 포함할 수 있다. 도 6에 도시된 바와 같이, 메모리 장치(600)는 리피터를 추가로 포함하는 것을 제외하고는 도 4의 배치 구조와 동일할 수 있다.
칼럼 디코더(630)는 복수의 칼럼 선택 라인(CSL0~CSL3)을 통해 칼럼 선택 신호를 출력할 수 있다. 칼럼 디코더(630)로부터 출력된 칼럼 선택 라인(CSL0~CSL3)은 모든 메모리 블록(BLK0, BLK1, BLK2)에 걸쳐 비트라인과 동일한 방향으로 연장될 수 있다. 칼럼 디코더(630)는 칼럼 선택 라인들(CSL0~CSL3)을 통해 칼럼 선택 신호를 출력하여, 각각의 비트라인 센스앰프(BLSA00~BLSA33)의 동작을 제어할 수 있다.
칼럼 선택 라인(CSL0)은 각 메모리 블록(BLK0, BLK1, BLK2)의 상부 메탈로 형성되는 제1 부분(6001) 및 각 메모리 블록(BLK0, BLK1, BLK2)의 하부 메탈로 형성되는 제2 부분(6002)을 포함할 수 있다. 한편, 칼럼 선택 라인(CSL0)으로부터 분기되어 제2 부분(6002)에 위치한 칼럼 선택 라인을 로컬 칼럼 선택 라인이라고 지칭할 수 있다. 로컬 칼럼 선택 라인은 메모리 블록(BLK0, BLK1, BLK2)의 상부 메탈로 형성된 제1 부분(6001)의 칼럼 선택 라인(CSL0)으로부터 메모리 블록(BLK0, BLK1, BLK2)의 하부 페리 기판에 형성된 비트라인 센스앰프(BLSA00, BLSA01, BLSA02, BLSA03)까지 연결을 위해 메모리 블록(BLK0, BLK1, BLK2)의 하부 메탈로 형성될 수 있다.
마찬가지로, 칼럼 선택 라인(CSL1, CSL2, CSL3) 또한 칼럼 선택 라인(CSL0)와 유사하게 각 메모리 블록(BLK0, BLK1, BLK2)의 상부 메탈로 형성되는 제1 부분 및 각 메모리 블록(BLK0, BLK1, BLK2)의 하부 메탈로 형성되는 제2 부분을 포함할 수 있다. 칼럼 선택 라인(CSL1, CSL2, CSL3)으로부터 분기되어 제2 부분에 위치한 칼럼 선택 라인을 로컬 칼럼 선택 라인이라고 지칭할 수 있다. 로컬 칼럼 선택 라인은 메모리 블록(BLK0, BLK1, BLK2)의 상부 메탈로 형성된 제1 부분의 칼럼 선택 라인(CSL1, CSL2, CSL3)으로부터 메모리 블록(BLK0, BLK1, BLK2)의 하부 페리 기판에 형성된 비트라인 센스앰프(BLSA10, BLSA11, BLSA12, BLSA13, BLSA20, BLSA21, BLSA22, BLSA23, BLSA30, BLSA31, BLSA32, BLSA33)까지 연결을 위해 메모리 블록(BLK0, BLK1, BLK2)의 하부 메탈로 형성될 수 있다.
메모리 장치(600)는 각각의 칼럼 선택 라인(CSL0, CSL1, CSL2, CSL3)에 연결된 복수의 리피터 영역(RPT0, RPT1, RPT2, RPT3)을 포함할 수 있다. 리피터 영역(RPT0, RPT1, RPT2, RPT3)은 메모리 블록(BLK0, BLK1, BLK2)의 하부 페리 기판에 배치될 수 있다. 리피터 영역(RPT0, RPT1, RPT2, RPT3)은 복수의 리피터를 포함할 수 있다. 각각의 리피터는 입력단에 입력된 신호를 더 큰 크기의 신호로 증폭시킬 수 있고, 증폭된 신호를 출력단으로 전달할 수 있다. 예를 들어, 리피터는 직렬로 접속된 짝수 개의 CMOS 인버터로 구성될 수 있다.
리피터 영역(RPT0, RPT1, RPT2, RPT3)에 위치한 복수의 리피터들은 칼럼 선택 신호를 버퍼링해서 전달함으로써 칼럼 선택 라인(CSL)의 로딩을 줄여주고 전송 속도를 빠르게 할 수 있다. 칼럼 선택 라인(CSL)의 로딩은, 메모리 장치(600)에 리드 커맨드가 입력되었을 때 또는 라이트 커맨드가 입력되었을 때, 커맨드 입력 시간으로부터 실제 동작이 수행되는 시간까지의 기간을 의미할 수 있다. 서브 어레이 블록(SCB)의 크기가 커짐에 따라 칼럼 선택 라인(CSL)이 길어지면, 칼럼 선택 신호를 전달하는 로딩이 커질 수 있다. 리피터 영역(RPT0, RPT1, RPT2, RPT3)은 칼럼 디코더(630)에서 멀리 떨어진 메모리 블록에 전송되는 칼럼 선택 신호의 로딩 감소 및 속도 개선을 위한 것이다.
메모리 블록 내의 리피터 영역과 관련하여 도 7을 함께 참조하여 설명한다.
도 7은 도 6에 따른 뱅크 어레이의 일부분을 구체적으로 도시한 도면이다. 구체적으로, 도 7는 도 6의 메모리 장치(600)의 일부분(611)을 도시한 도면이다.
칼럼 선택 라인(CSL0) 상에 배치된 리피터 영역(RPT0)은 리피터(RPT01, RPT02, RPT03, RPT04)를 포함할 수 있다. 리피터(RPT01)는 비트라인이 연장하는 제2 방향(D2)으로 배치될 수 있다. 리피터(RPT02, RPT03, RPT04)는 칼럼 선택 라인(CSL)으로부터 비트라인 센스앰프(BLSA)로 분기되어 연장되는 제1 방향(D1)으로 연결될 수 있다. 또한, 칼럼 선택 라인(CSL1) 상에 배치된 리피터 영역(RPT1)은 리피터(RPT11, RPT12, RPT13, RPT14)를 포함할 수 있다. 리피터(RPT11)는 비트라인이 연장하는 제2 방향(D2)으로 배치될 수 있다. 리피터(RPT12, RPT13, RPT14)는 칼럼 선택 라인(CSL)으로부터 비트라인 센스앰프(BLSA)로 분기되어 연장되는 제1 방향(D1)으로 연결될 수 있다. 한편, 도 7에서, 리피터(RPT02, RPT03, RPT04, RPT12, RPT13, RPT14)는 제1 방향(D1)으로 배치되는 것으로 도시되어 있으나, 본 발명은 이에 한정되는 것은 아니고 제2 방향(D2)으로 연장될 수도 있다.
도 7에서는 칼럼 선택 라인(CSL)으로부터 각각의 비트라인 센스앰프(BLSA00, BLSA01, BLSA02, BLSA03)로 전달되는 각각의 라인 상에 하나의 리피터를 포함하는 것으로 도시되었으나, 본 발명은 이에 한정되는 것은 아니며 더 많거나 더 적은 개수의 리피터를 포함할 수 있다. 이와 관련하여서는 도 8 및 도 9를 참조하여 후술한다. 또한, 도 7에는, 각각의 칼럼 선택 라인(CSL)이 2개의 메모리 셀 어레이(SCB01, SCB02)를 가로질러 연장된 후 하나의 리피터를 포함하는 것으로 도시되었으나, 본 발명은 이에 한정되는 것은 아니며 더 많거나 더 적은 개수의 리피터를 포함할 수 있다. 이와 관련하여서는 도 10을 참조하여 후술한다. 제어 로직 회로(도 1의 150)는 리피터 선택 신호(RS)를 통해 복수의 리피터(RPT01, RPT02, RPT03, RPT11, RPT12, RPT13)를 제어할 수 있다. 각각의 리피터(RPT01, RPT02, RPT03, RPT11, RPT12, RPT13)는 이네이블 레벨의 리피터 선택 신호(RS)를 수신하는 경우에 입력단에 입력된 칼럼 선택 신호를 증폭시켜 출력단으로 출력할 수 있다. 만일 각각의 리피터(RPT01, RPT02, RPT03, RPT11, RPT12, RPT13)에 디세이블 레벨의 리피터 선택 신호(RS)가 입력되면, 리피터(RPT01, RPT02, RPT03, RPT11, RPT12, RPT13)는 입력단에 입력된 신호를 출력단으로 출력하지 않을 수 있다.
제어 로직 회로(도 1의 150)는 행 어드레스 신호(XADDR)에 기초하여 리피터 선택 신호(RS)를 생성할 수 있다. 구체적으로, 제어 로직 회로(150)는 행 어드레스 신호(XADDR)에 포함되는 활성화될 행에 대한 정보를 통해 어느 메모리 블록이 활성화되어야 하는지 결정할 수 있다. 또한, 제어 로직 회로(150)는 열 어드레스 신호(YADDR)에 포함되는 활성화될 열에 대한 정보를 통해 어느 비트라인 센스앰프(BLSA)가 활성화되어야 하는지 결정할 수 있다. 이후, 제어 로직 회로(150)는 활성화될 메모리 블록(BLK)까지의 경로 상에 위치한 복수의 리피터를 활성화시키고, 활성화될 비트라인 센스앰프(BLSA)까지의 경로 상에 위치한 복수의 리피터를 활성화시킬 수 있는 리피터 선택 신호(RS)를 생성할 수 있다. 예를 들어, 활성화될 열에 위치하는 비트라인(BL0~BL3, BLB0~BLB3) 및 활성화될 행에 위치하는 워드라인(WL12)에 연결된 메모리 셀들의 데이터를 독출하는 경우를 가정한다. 제어 로직 회로(150)는 칼럼 디코더(630)로부터 활성화될 메모리 블록(BLK2)까지의 칼럼 선택 라인(CSL0) 경로 상에 위치한 리피터 영역(RPT01) 내 리피터, 및 칼럼 선택 라인(CSL0)으로부터 워드라인(WL12)에 연결된 비트라인 센스앰프(BLSA00, BLSA01, BLSA02, BLSA03)까지의 경로 상에 위치한 리피터 영역(RPT02, RPT03) 내 리피터를 활성화시킬 수 있는 리피터 선택 신호(RS)를 생성할 수 있다. 이 때, 리피터 영역(RPT04) 내의 리피터는 활성화되지 않을 수 있다. 즉, 칼럼 선택 신호는 칼럼 선택 라인(CSL)의 이네이블된 복수의 리피터를 통해 리피팅되어, 칼럼 선택 트랜지스터(CST)의 게이트에 인가될 수 있다. 활성화되는 행 어드레스(XADDR)에 기초하여 칼럼 선택 라인(CSL) 상에 위치한 리피터의 동작 여부가 결정되므로 칼럼 선택 신호는 일부 비트라인 센스앰프(BLSA)에만 전달될 수 있다. 따라서, 메모리 장치(800)는 읽기 동작, 쓰기 동작 시 필요한 전력 소모가 감소될 수 있다.
한편, 리피터를 구성하는 소자의 크기에 따라 리피터가 입력된 신호를 증폭시키는 정도가 달라질 수 있기 때문에, 리피터 영역(RPT0, RPT1, RPT2, RPT3)에 위치한 리피터들의 크기는 칼럼 디코더(630)로부터의 거리에 따라 다양하게 조정될 수 있다. 예를 들어, 리피터 영역(RPT0)에 위치한 리피터의 CMOS 인버터를 구성하는 NMOS 트랜지스터 및 PMOS 트랜지스터의 크기는 리피터 영역(RPT04)에 위치한 리피터의 CMOS 인버터를 구성하는 NMOS 트랜지스터 및 PMOS 트랜지스터의 크기보다 클 수 있다.
또한, 리피터 영역(RPT02, RPT03, RPT04, RPT12, RPT13, RPT14)에 위치한 리피터들의 크기는 칼럼 선택 라인(CSL0, CSL1)으로부터 각각의 리피터까지의 거리에 따라서도 다양하게 조정될 수 있다. 예를 들어, 리피터 영역(RPT0)에 위치한 리피터(RPT201)는 칼럼 선택 라인(CSL0)으로부터 제1 거리만큼 이격되어 연결되고, 리피터(RPT200)는 칼럼 선택 라인(CSL0)으로부터 제1 거리보다 큰 제2 거리만큼 이격되어 연결될 수 있다. 이 때, 칼럼 선택 라인(CSL0)으로부터 리피터(RPT200)가 더 멀리 위치하고 있으므로, 리피터(RPT201)를 구성하는 트랜지스터의 크기보다 리피터(RPT200)를 구성하는 트랜지스터의 크기가 더 작을 수 있다.
리피터 영역(RPT01, RPT02, RPT03, RPT11, RPT12, RPT13) 및 비트라인 센스앰프(BLSA00, BLSA01, BLSA02, BLSA03)들은 메모리 블록(BLK0, BLK1, BLK2)의 하부에 위치한 페리 기판에 배치될 수 있으므로, 칩 사이즈를 증가시키지 않으면서 칼럼 선택 신호를 전달하는 로딩이 감소될 수 있다.
도 8은 일 실시예에 따른 메모리 장치 내의 뱅크 어레이의 또 다른 예를 도시한 도면이다.
메모리 장치(800)는 복수의 메모리 블록(BLK0, BLK1, BLK2), 칼럼 디코더(830), 및 로 디코더를 포함할 수 있다. 도 8에 도시된 바와 같이, 메모리 장치(800)는 리피터의 배치가 상이한 것을 제외하고는 도 6의 구조와 동일할 수 있다.
도 8을 참조하면, 칼럼 선택 라인(CSL0) 상에 배치된 리피터 영역(RPT80)은 리피터(RPT801, RPT21, RPT23, RPT25, RPT27)을 포함할 수 있다. 리피터(RPT801)는 비트라인이 연장하는 제2 방향(D2)으로 배치될 수 있다. 리피터(RPT21, RPT23, RPT25, RPT27)는 칼럼 선택 라인(CSL)으로부터 비트라인 센스앰프(BLSA)로 분기되어 연장되는 제1 방향(D1)으로 연결될 수 있다. 즉, 칼럼 선택 라인(CSL0)으로부터 각각의 비트라인 센스앰프(BLSA00, BLSA02)로 연결되는 하나의 라인은 하나의 리피터를 포함할 수 있다. 마찬가지로, 칼럼 선택 라인(CSL)으로부터 각각의 비트라인 센스앰프(BLSA01, BLSA03)로 연결되는 하나의 라인은 하나의 리피터를 포함할 수 있다.
리피터 영역(RPT81, RPT82, RPT83)은 리피터 영역(RPT80)과 유사한 배치를 가질 수 있다.
도 8에서, 리피터(RPT21, RPT23, RPT25, RPT27)는 제1 방향(D1)으로 연결되어 있는 것으로 도시되어 있으나, 본 발명은 이에 한정되는 것은 아니고 제2 방향(D2)으로 연장될 수도 있다.
도 9는 일 실시예에 따른 메모리 장치 내의 뱅크 어레이의 또 다른 예를 도시한 도면이다.
메모리 장치(900)는 복수의 메모리 블록(BLK0, BLK1, BLK2), 칼럼 디코더(930), 및 로 디코더를 포함할 수 있다. 도 9에 도시된 바와 같이, 메모리 장치(800)는 리피터의 배치가 상이한 것을 제외하고는 도 6의 구조와 동일할 수 있다.
도 9를 참조하면, 칼럼 선택 라인(CSL0) 상에 배치된 리피터 영역(RPT90)은 리피터(RPT901, RPT31, RPT33)을 포함할 수 있다. 리피터(RPT901)는 비트라인이 연장되는 제2 방향(D2)으로 배치될 수 있다. 리피터(RPT31, RPT33)는 칼럼 선택 라인(CSL0)으로부터 비트라인 센스앰프(BLSA)로 분기되어 연장되는 제1 방향(D1)으로 연결될 수 있다. 구체적으로, 칼럼 선택 라인(CSL0)은 리피터(RPT33)를 통해 분기되어 비트라인 센스앰프(921_3, 921_4, 921_5, 921_6, 921_7, 921_8)에 연결될 수 있다. 즉, 하나의 리피터(RPT33)가 복수의 메모리 뱅크(BLK0, BLK1)에 연결된 비트라인 센스앰프들과 연결될 수 있다. 마찬가지로, 칼럼 선택 라인(CSL0)은 리피터(RPT31)를 통해 메모리 뱅크(BLK2, BLK3)에 연결된 비트라인 센스앰프들과 연결될 수 있다.
리피터 영역(RPT91, RPT92, RPT83)은 리피터 영역(RPT90)과 유사한 배치를 가질 수 있다.
도 9에서, 리피터(RPT31, RPT33)는 제1 방향(D1)으로 연결되어 있는 것으로 도시되어 있으나, 본 발명은 이에 한정되는 것은 아니고 제2 방향(D2)으로 연장될 수도 있다.
도 10은 일 실시예에 따른 메모리 장치 내의 뱅크 어레이의 또 다른 예를 도시한 도면이다.
구체적으로, 메모리 장치(1000)는 복수의 메모리 블록(BLK0, BLK1, BLK2, BLK3, BLK4, BLK5, BLK6, BLK7, BLK8, BLK9, BLK10), 칼럼 디코더(1030), 및 로 디코더를 포함할 수 있다. 도 10에 도시된 바와 같이, 메모리 장치(1000)는 리피터의 배치가 상이한 것을 제외하고는 도 6의 구조와 동일할 수 있다. 도 10에서는 칼럼 선택 라인(CSL0)과 연결된 비트라인 센스앰프들만 도시하였으나, 메모리 장치(1000)는 칼럼 선택 라인(CSL1, CSL2, CSL3) 또한 포함할 수 있다.
도 10을 참조하면, 칼럼 선택 라인(CSL0) 상에 배치된 리피터 영역(RPT100)은 리피터(RPT1001, RPT1003, RPT1005, RPT41, RPT43, RPT45, RPT47, RPT49)을 포함할 수 있다. 리피터(RPT1001, RPT1003, RPT1005)는 비트라인이 연장하는 제2 방향(D2)으로 배치될 수 있다. 리피터(RPT41, RPT43, RPT45, RPT47, RPT49)는 칼럼 선택 라인(CSL0)으로부터 비트라인 센스앰프(BLSA)로 분기되어 연장되는 제1 방향(D1)으로 연결될 수 있다. 구체적으로, 칼럼 선택 라인(CSL0)은 리피터(RPT49)를 통해 분기되어 복수의 메모리 뱅크(BLK0, BLK1, BLK2, BLK3, BLK4)에 연결된 비트라인 센스앰프들과 연결될 수 있다. 또한, 칼럼 선택 라인(CSL0)은 리피터(RPT47)를 통해 분기되어 복수의 메모리 뱅크(BLK4, BLK5, BLK6, BLK7)에 연결된 비트라인 센스앰프들과 연결될 수 있다. 더 나아가, 칼럼 선택 라인(CSL0)은 리피터(RPT45)를 통해 분기되어 복수의 메모리 뱅크(BLK7, BLK8, BLK9)에 연결된 비트라인 센스앰프들과 연결될 수 있다. 칼럼 선택 라인(CSL0)은 리피터(RPT43)를 통해 분기되어 복수의 메모리 뱅크(BLK9, BLK10)에 연결된 비트라인 센스앰프들과 연결될 수 있다. 칼럼 선택 라인(CSL0)은 리피터(RPT41)를 통해 분기되어 복수의 메모리 뱅크(BLK10)에 연결된 비트라인 센스앰프들과 연결될 수 있다. 정리하면, 칼럼 디코더(1030)로부터 제1 거리에 위치된 리피터(RPT49)에 연결된 메모리 뱅크의 개수(즉, 5개)는 칼럼 디코더(1030)로부터 제1 거리보다 먼 제2 거리에 위치된 리피터(RPT47)에 연결된 메모리 뱅크의 개수(즉, 4개)보다 더 많을 수 있다. 다시 말하자면, 각각의 리피터와 칼럼 디코더(1030) 사이의 거리에 따라, 각각의 리피터에 연결된 메모리 뱅크의 개수가 상이할 수 있으며, 리피터와 칼럼 디코더(1030) 사이의 거리가 멀수록, 리피터에 연결된 메모리 뱅크의 개수가 더 적을 수 있다.
도 10에서, 리피터(RPT41, RPT43, RPT45, RPT47, RPT49)는 제1 방향(D1)으로 연결되어 있는 것으로 도시되어 있으나, 본 발명은 이에 한정되는 것은 아니고 제2 방향(D2)으로 연장될 수도 있다.
도 11은 일 실시예에 따른 메모리 장치 내의 뱅크 어레이의 또 다른 예를 도시한 도면이다.
메모리 장치(1100)는 복수의 메모리 블록(BLK0, BLK1, BLK2), 칼럼 디코더(1130), 및 로 디코더를 포함할 수 있다. 도 11에 도시된 바와 같이, 메모리 장치(1100)는 로컬 디코더(1101) 및 글로벌 칼럼 선택 라인(GCSL0)을 추가로 포함하는 것을 제외하고는 도 4의 배치 구조와 동일할 수 있다.
칼럼 디코더(1130)는 글로벌 칼럼 선택 라인(GCSL0)을 통해 칼럼 선택 신호를 출력할 수 있다. 칼럼 디코더(1130)로부터 출력된 글로벌 칼럼 선택 라인(GCSL0)은 모든 메모리 블록(BLK0, BLK1, BLK2)에 걸쳐 비트라인과 동일한 방향으로 연장될 수 있다. 글로벌 칼럼 선택 라인(GCSL0)은 로컬 디코더(1101)를 통해 복수의 칼럼 선택 라인(CSL0~CSL3)과 연결될 수 있다. 복수의 칼럼 선택 라인(CSL0~CSL3)은 모든 메모리 블록(BLK0, BLK1, BLK2)에 걸쳐 비트라인과 동일한 방향으로 연장될 수 있다.
글로벌 칼럼 라인(GCSL0)은 제1 부분(11001)을 포함할 수 있다. 칼럼 선택 라인(CSL0)은 제2 부분(11002) 및 제3 부분(11003)을 포함할 수 있다. 제1 부분(11001)은 각 메모리 블록(BLK0, BLK1, BLK2)의 상부 메탈로 형성될 수 있다. 또한, 후술하는 바와 같이 로컬 디코더(1101)는 각 메모리 블록(BLK0, BLK1, BLK2) 사이 또는 각 메모리 블록(BLK0, BLK1, BLK2) 하부에 위치할 수 있으므로, 제2 부분(11002)은 각 메모리 블록(BLK0, BLK1, BLK2)의 상부 메탈 또는 각 메모리 블록(BLK0, BLK1, BLK2)의 하부 메탈로 형성될 수 있다. 마지막으로, 제3 부분(11003)은 각 메모리 블록(BLK0, BLK1, BLK2)의 하부 메탈로 형성될 수 있다.
마찬가지로, 칼럼 선택 라인(CSL1, CSL2, CSL3) 또한 칼럼 선택 라인(CSL0)와 유사하게 제2 부분 및 제3 부분을 포함할 수 있다. 칼럼 선택 라인(CSL1, CSL2, CSL3)으로부터 분기되어 제3 부분에 위치한 칼럼 선택 라인을 로컬 칼럼 선택 라인이라고 지칭할 수 있다. 로컬 칼럼 선택 라인은 메모리 블록(BLK0, BLK1, BLK2)의 제1 부분의 칼럼 선택 라인(CSL1, CSL2, CSL3)으로부터 메모리 블록(BLK0, BLK1, BLK2)의 비트라인 센스앰프(BLSA10, BLSA11, BLSA12, BLSA13, BLSA20, BLSA21, BLSA22, BLSA23, BLSA30, BLSA31, BLSA32, BLSA33)까지 연결을 위해 메모리 블록(BLK0, BLK1, BLK2)의 하부 메탈로 형성될 수 있다.
도 11에서는 하나의 글로벌 칼럼 선택 라인(GCSL0)만 도시되어 있으나, 메모리 장치(1100)는 복수의 글로벌 칼럼 라인을 포함할 수 있으며, 각각의 글로벌 칼럼 라인이 복수의 칼럼 선택 라인에 연결되어 있을 수 있다. 또한, 도 11에서는, 하나의 글로벌 칼럼 선택 라인(GCSL0)이 4개의 칼럼 선택 라인(CSL0, CSL1, CSL2, CSL3)과 연결되어 있는 것으로 도시되어 있으나, 본 발명은 이에 한정되는 것은 아니며 하나의 글로벌 칼럼 선택 라인(GCSL0)이 4개보다 적거나 더 많은 칼럼 선택 라인에 연결될 수도 있다.
로컬 디코더(1101)는 글로벌 칼럼 선택 라인(GSL0)과 복수의 칼럼 선택 라인(CSL0~CSL3)에 연결될 수 있다. 로컬 디코더(1101)는 예를 들면 다중화기(multiplexer)로 구현될 수 있으며, 이에 한정되지 않는다.
로컬 디코더(1101)는 메모리 블록 선택 신호(BLKSEL)에 응답하여 글로벌 칼럼 선택 라인(GCSL)으로 전달되는 칼럼 선택 신호를 칼럼 어드레스 신호(CA)에 대응하는 하나의 칼럼 선택 라인(CSL)에 출력할 수 있다. 구체적으로, 메모리 블록 선택 신호(BLKSEL)에 의해 선택된 로컬 디코더(1101)는 칼럼 어드레스 신호(CA)에 기초하여 복수의 칼럼 선택 라인(CSL) 중 하나의 칼럼 선택 라인(CSL)을 선택할 수 있다.도 11에 도시된 바와 같이 4개의 칼럼 선택 라인(CSL) 중 하나의 칼럼 선택 라인을 선택하기 위한 칼럼 어드레스 신호(CA)는 2비트의 신호일 수 있다. 어떤 실시예에서, 8개의 칼럼 선택 라인(CSL) 중 하나의 칼럼 선택 라인을 선택하기 위한 칼럼 어드레스 신호(CA)는 3비트의 신호일 수 있다. 로컬 디코더(1101)와 칼럼 선택 라인(CSL) 간의 연결 관계와 관련하여 도 12를 함께 참조하여 기술한다.
도 12는 도 11에 따른 뱅크 어레이의 일부분을 구체적으로 도시한 도면이다. 구체적으로, 도 12는 도 11의 로컬 디코더(1101)가 로컬 칼럼 선택 신호(LCSL0)를 출력한 경우에 메모리 장치(1100)의 일부분(1111)을 도시한 도면이다.
메모리 장치(1100)의 일부분(1111)에는 로컬 디코더 영역(LDEC)이 배치될 수 있다. 로컬 디코더 영역(LDEC)은 글로벌 칼럼 선택 라인(GCSL0)과 칼럼 선택 라인(CSL0) 사이에 배치될 수 있다. 로컬 디코더 영역(LDEC)은 서브 어레이 블록(SCB) 하부 또는 복수의 서브 어레이 블록들(SCB) 사이에 배치될 수 있다. 로컬 디코더 영역(LDEC)은 서브 어레이 블록(SCB)의 하부에 위치한 페리 기판에 위치될 수 있다. 로컬 디코더 영역(LDEC)은 로컬 디코더(1101)를 포함할 수 있다.
제어 로직 회로(도 1의 150)는 메모리 블록 선택 신호(BLKSEL)를 통해 로컬 디코더(1101)를 제어할 수 있다. 구체적으로, 제어 로직 회로(도 1의 150)는 행 어드레스 신호(XADDR)에 포함되는 활성화될 행에 대한 정보 및 열 어드레스 신호(YADDR)에 포함되는 활성화될 열에 대한 정보를 통해 어느 칼럼 선택 라인(CSL)이 활성화되어야 하는지 결정할 수 있다. 이후, 제어 로직 회로(도 1의 150)는 칼럼 선택 라인(CSL)을 선택하는 메모리 블록 선택 신호(BLKSEL)를 생성할 수 있다.
어떤 실시예에서, 메모리 장치를 구동하기 위해 128개의 칼럼 선택 신호가 필요하다고 가정한다. 도 4에 따른 메모리 장치(400)는 128개의 칼럼 선택 라인(CSL)을 사용하여 서브 어레이 블록(SCB)을 선택할 수 있다. 그러나, 도 11에 따른 메모리 장치(1100)(즉, 하나의 로컬 디코더(1101)가 4개의 칼럼 선택 라인을 제어하는 경우)는 2 비트의 메모리 블록 선택 신호(BLKSEL)로 구동되는 로컬 디코더(1101)를 가지는 32개의 글로벌 칼럼 선택 라인(GCSL)을 통해 모든 서브 어레이 블록(SCB)을 선택할 수 있다. 따라서, 메모리 장치(1100)는 읽기 동작 또는 쓰기 동작 시 필요한 전력이 메모리 장치(400)가 읽기 동작 또는 쓰기 동작 시 필요한 전력보다 더 감소될 수 있다.
도 13은 일 실시예에 따른 메모리 장치 내의 뱅크 어레이의 또 다른 예를 도시한 도면이다.
메모리 장치(1300)는 복수의 메모리 블록(BLK0, BLK1, BLK2), 칼럼 디코더(1330), 및 로 디코더를 포함할 수 있다.
도 13에서는 3개의 메모리 블록(BLK0, BLK1, BLK2)을 포함하는 것을 도시하고 있으나, 본 발명은 이에 한정되는 것은 아니며 메모리 장치(1300)는 더 많은 메모리 블록을 포함할 수도 있다. 각 메모리 블록(BLK0, BLK1, BLK2)은 복수의 비트라인(BL0~BL15)을 포함할 수 있다. 각 메모리 블록(BLK0, BLK1, BLK2) 내에서, 비트라인(BL)과 상보 비트라인(BLB)은 번갈아 배치될 수 있다. 도 13에서, 비트라인(BL)은 실선으로, 상보 비트라인(BLB)은 점선으로 도시하였다.
각각의 메모리 블록(BLK0, BLK1, BLK2)의 사이에는 복수의 비트라인 센스앰프(BLSA00, BLSA01, BLSA02, BLSA03, BLSA10, BLSA11, BLSA12, BLSA13, BLSA20, BLSA21, BLSA22, BLSA23, BLSA30, BLSA31, BLSA32, BLSA33)가 배치될 수 있다. 각각의 비트라인 센스앰프(BLSA00, BLSA01, BLSA02, BLSA03, BLSA10, BLSA11, BLSA12, BLSA13, BLSA20, BLSA21, BLSA22, BLSA23, BLSA30, BLSA31, BLSA32, BLSA33)는 대응하는 비트라인과 연결될 수 있다.
칼럼 디코더(1330)는 복수의 칼럼 선택 라인(CSL0~CSL3)을 통해 칼럼 선택 신호를 출력할 수 있다. 칼럼 디코더(1330)로부터 출력된 칼럼 선택 라인(CSL0~CSL3)은 모든 메모리 블록(BLK0, BLK1, BLK2)에 걸쳐 비트라인과 동일한 방향으로 연장될 수 있다. 각각의 칼럼 선택 라인(CSL0~CSL3)은 대응하는 비트라인 센스앰프(BLSA00~BLSA33)와 연결될 수 있다. 제1 칼럼 선택 라인(CSL0)은 비트라인(BL00~BL03) 및 상보 비트라인(BLB00~BLB03)에 연결된 비트라인 센스앰프(BLSA00, BLSA01, BLSA02, BLSA03)에 연결될 수 있다. 제2 칼럼 선택 라인(CSL1)은 비트라인(BL04~BL07) 및 상보 비트라인(BLB04~BLB07)에 연결된 비트라인 센스앰프(BLSA10, BLSA11, BLSA12, BLSA13)에 연결될 수 있다. 제3 칼럼 선택 라인(CSL2)은 비트라인(BL08~BL11) 및 상보 비트라인(BLB08~BLB11)에 연결된 비트라인 센스앰프(BLSA20, BLSA21, BLSA22, BLSA23)에 연결될 수 있다. 제4 칼럼 선택 라인(CSL3)은 비트라인(BL12~BL15) 및 상보 비트라인(BLB12~BLB15)에 연결된 비트라인 센스앰프(BLSA30, BLSA31, BLSA32, BLSA33)에 연결될 수 있다. 여기서, 칼럼 디코더(1330) 및 비트라인 센스앰프(BLSA00~BLSA33)는 메모리 블록(BLK0, BLK1, BLK2)의 하부에 위치된 페리 기판에 형성될 수 있다. 이와 관련하여서는 도 17을 참조하여 구체적으로 후술한다.
칼럼 디코더(1330)는 칼럼 선택 라인들(CSL0~CSL3)을 통해 칼럼 선택 신호를 출력하여, 각각의 비트라인 센스앰프(BLSA00~BLSA33)의 동작을 제어할 수 있다.
칼럼 선택 라인(CSL0)은 각 메모리 블록(BLK0, BLK1, BLK2)의 상부 메탈로 형성되는 제1 부분(13101) 및 각 메모리 블록(BLK0, BLK1, BLK2)의 하부 메탈로 형성되는 제2 부분(13102)을 포함할 수 있다. 한편, 칼럼 선택 라인(CSL0)으로부터 분기되어 제2 부분(13102)에 위치한 칼럼 선택 라인을 로컬 칼럼 선택 라인이라고 지칭할 수 있다. 로컬 칼럼 선택 라인은 메모리 블록(BLK0, BLK1, BLK2)의 상부 메탈로 형성된 제1 부분(13101)의 칼럼 선택 라인(CSL0)으로부터 메모리 블록(BLK0, BLK1, BLK2)의 하부 페리 기판에 형성된 비트라인 센스앰프(BLSA00, BLSA01, BLSA02, BLSA03)까지 연결을 위해 메모리 블록(BLK0, BLK1, BLK2)의 하부 메탈로 형성될 수 있다.
마찬가지로, 칼럼 선택 라인(CSL1, CSL2, CSL3) 또한 칼럼 선택 라인(CSL0)와 유사하게 각 메모리 블록(BLK0, BLK1, BLK2)의 상부 메탈로 형성되는 제1 부분 및 각 메모리 블록(BLK0, BLK1, BLK2)의 하부 메탈로 형성되는 제2 부분을 포함할 수 있다. 칼럼 선택 라인(CSL1, CSL2, CSL3)으로부터 분기되어 제2 부분에 위치한 칼럼 선택 라인을 로컬 칼럼 선택 라인이라고 지칭할 수 있다. 로컬 칼럼 선택 라인은 메모리 블록(BLK0, BLK1, BLK2)의 상부 메탈로 형성된 제1 부분의 칼럼 선택 라인(CSL1, CSL2, CSL3)으로부터 메모리 블록(BLK0, BLK1, BLK2)의 하부 페리 기판에 형성된 비트라인 센스앰프(BLSA10, BLSA11, BLSA12, BLSA13, BLSA20, BLSA21, BLSA22, BLSA23, BLSA30, BLSA31, BLSA32, BLSA33)까지 연결을 위해 메모리 블록(BLK0, BLK1, BLK2)의 하부 메탈로 형성될 수 있다.
메모리 장치(1300)는 각각의 칼럼 선택 라인(CSL0, CSL1, CSL2, CSL3) 상에 배치된 복수의 리피터 영역(RPT130, RPT131, RPT132, RPT133)을 포함할 수 있다. 리피터 영역(RPT130, RPT131, RPT132, RPT133)은 메모리 블록(BLK0, BLK1, BLK2)의 하부 페리 기판에 형성될 수 있다. 리피터 영역(RPT130, RPT131, RPT132, RPT133)은 복수의 리피터를 포함할 수 있다.
도 13에는, 각각의 칼럼 선택 라인(CSL)이 2개의 메모리 셀 어레이(SCB03, SCB04, 도 14 참조)를 가로질러 연장된 후 하나의 리피터를 포함하는 것으로 도시되었으나, 본 발명은 이에 한정되는 것은 아니며 더 많거나 더 적은 개수의 리피터를 포함할 수 있다. 또한, 도 13에서는 칼럼 선택 라인(CSL)으로부터 각각의 비트라인 센스앰프(BLSA00, BLSA01, BLSA02, BLSA03)로 전달되는 각각의 라인 상에 리피터가 배치되어 있지 않은 것으로 도시되었으나, 본 발명은 이에 한정되는 것은 아니며 더 많거나 더 적은 개수의 리피터를 포함할 수 있다.
도 13에서 각각의 메모리 블록(BLK0, BLK1, BLK2) 내에 위치한 복수의 워드라인(WL), 각각의 워드라인(WL)에 연결된 서브 워드라인 드라이버(SWB), 및 로 디코더는 도시하지 않았다.
메모리 블록 내의 비트라인 센스앰프와 비트라인 간의 연결 관계와 관련하여 도 14을 함께 참조하여 설명한다.
도 14은 도 13에 따른 뱅크 어레이의 일부분을 구체적으로 도시한 도면이다. 구체적으로, 도 14은 도 13의 메모리 장치(1300)의 일부분(1311)을 도시한 도면이다.
메모리 장치(1300)의 일부분(1311)에는 서브 어레이 블록(SCB03, SCB04, SCB13, SCB14), 및 비트라인 센스앰프 영역(BLSAB11, BLSAB13)이 배치될 수 있다.
서브 어레이 블록(SCB03)은 복수의 워드라인(WL05~WL08), 복수의 비트라인(BL00, BLB01, BL02, BLB03), 및 복수의 워드라인(WL05~WL08)과 복수의 비트라인(BL00, BLB01, BL02, BLB03)에 연결된 복수의 메모리 셀을 포함할 수 있다. 서브 어레이 블록(SCB04)은 복수의 워드라인(WL09~WL12), 복수의 비트라인(BLB00, BL01, BLB02, BL03), 및 복수의 워드라인(WL09~WL12)과 복수의 비트라인(BLB00, BL01, BLB02, BL03)에 연결된 복수의 메모리 셀을 포함할 수 있다.
서브 어레이 블록(SCB13)은 복수의 워드라인(WL05~WL08), 복수의 비트라인(BL04, BLB05, BL06, BLB07), 및 복수의 워드라인(WL05~WL08)과 복수의 비트라인(BL04, BLB05, BL06, BLB07)에 연결된 복수의 메모리 셀을 포함할 수 있다. 서브 어레이 블록(SCB14)은 복수의 워드라인(WL09~WL12), 복수의 비트라인(BLB04, BL05, BLB06, BL07), 및 복수의 워드라인(WL09~WL12)과 복수의 비트라인(BLB04, BL05, BLB06, BL07)에 연결된 복수의 메모리 셀을 포함할 수 있다.
비트라인 센스앰프 영역(BLSAB11)은 칼럼 선택 라인(CSL0)에 연결되고, 서브 어레이 블록(SCB03)과 서브 어레이 블록(SCB04) 사이에 배치될 수 있다. 비트라인 센스앰프 영역(BLSAB11)은 비트라인 센스앰프(BLSA00), 비트라인 센스앰프(BLSA01), 비트라인 센스앰프(BLSA02), 및 비트라인 센스앰프(BLSA03)를 포함할 수 있다.
비트라인 센스앰프(BLSA00)는 서브 어레이 블록(SCB03)의 비트라인(BL00)과 서브 어레이 블록(SCB04)의 상보 비트라인(BLB00)에 연결될 수 있다. 비트라인 센스앰프(BLSA00)는 비트라인(BL00) 및 상보 비트라인(BLB00)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬 입출력 라인 쌍(LIO00, LIOB00)에 제공할 수 있다. 비트라인 센스앰프(BLSA00)는 비트라인(BL00) 및 상보 비트라인(BLB00)과 로컬 입출력 라인 쌍(LIO00, LIOB00)의 연결을 제어하기 위한 칼럼 선택 트랜지스터 쌍(CST)(도 2의 CST1, CST2)을 포함할 수 있다. 로컬 센스앰프(LSA00)는 로컬 입출력 라인 쌍(LIO00, LIOB00)과 글로벌 입출력 라인 쌍(GIO00, GIOB00) 사이의 연결을 제어할 수 있다.
비트라인 센스앰프(BLSA01)는 서브 어레이 블록(SCB03)의 상보 비트라인(BLB01)과 서브 어레이 블록(SCB04)의 비트라인(BL01)에 연결될 수 있다. 비트라인 센스앰프(BLSA01)는 비트라인(BL01) 및 상보 비트라인(BLB01)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬 입출력 라인 쌍(LIO01, LIOB01)에 제공할 수 있다. 로컬 입출력 라인 쌍(LIO01, LIOB01)에 연결된 로컬 센스앰프(LSA01)는 로컬 입출력 라인 쌍(LIO01, LIOB01)과 글로벌 입출력 라인 쌍(GIO01, GIOB01) 사이의 연결을 제어할 수 있다.
비트라인 센스앰프(BLSA02)는 서브 어레이 블록(SCB03)의 비트라인(BL02)과 서브 어레이 블록(SCB04)의 상보 비트라인(BLB02)에 연결될 수 있다. 비트라인 센스앰프(BLSA02)는 비트라인(BL02) 및 상보 비트라인(BLB02)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬 입출력 라인 쌍(LIO02, LIOB02)에 제공할 수 있다. 비트라인 센스앰프(BLSA02)는 비트라인(BL02) 및 상보 비트라인(BLB02)과 로컬 입출력 라인 쌍(LIO02, LIOB02)의 연결을 제어하기 위한 칼럼 선택 트랜지스터 쌍(CST)을 포함할 수 있다. 로컬 센스앰프(LSA02)는 로컬 입출력 라인 쌍(LIO02, LIOB02)과 글로벌 입출력 라인 쌍(GIO02, GIOB02) 사이의 연결을 제어할 수 있다.
비트라인 센스앰프(BLSA03)는 서브 어레이 블록(SCB03)의 상보 비트라인(BLB03)과 서브 어레이 블록(SCB04)의 비트라인(BL03)에 연결될 수 있다. 비트라인 센스앰프(BLSA03)는 비트라인(BL03) 및 상보 비트라인(BLB03)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬 입출력 라인 쌍(LIO03, LIOB03)에 제공할 수 있다. 로컬 입출력 라인 쌍(LIO03, LIOB03)에 연결된 로컬 센스앰프(LSA03)는 로컬 입출력 라인 쌍(LIO03, LIOB03)과 글로벌 입출력 라인 쌍(GIO03, GIOB03) 사이의 연결을 제어할 수 있다.
비트라인 센스앰프 영역(BLSAB13)은 칼럼 선택 라인(CSL1)에 연결되고, 서브 어레이 블록(SCB13)과 서브 어레이 블록(SCB14) 사이에 번갈아 배치될 수 있다. 비트라인 센스앰프 영역(BLSAB13)은 비트라인 센스앰프(BLSA10), 비트라인 센스앰프(BLSA11), 비트라인 센스앰프(BLSA12), 및 비트라인 센스앰프(BLSA13)를 포함할 수 있다.
비트라인 센스앰프(BLSA10)는 서브 어레이 블록(SCB13)의 비트라인(BL04)과 서브 어레이 블록(SCB14)의 상보 비트라인(BLB04)에 연결될 수 있다. 비트라인 센스앰프(BLSA10)는 비트라인(BL04) 및 상보 비트라인(BLB04)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬 입출력 라인 쌍(LIO10, LIOB10)에 제공할 수 있다. 비트라인 센스앰프(BLSA10)는 비트라인(BL04) 및 상보 비트라인(BLB04)과 로컬 입출력 라인 쌍(LIO10, LIOB10)의 연결을 제어하기 위한 칼럼 선택 트랜지스터 쌍(CST)(도 2의 CST1, CST2)을 포함할 수 있다. 로컬 센스앰프(LSA10)는 로컬 입출력 라인 쌍(LIO10, LIOB10)과 글로벌 입출력 라인 쌍(GIO10, GIOB10) 사이의 연결을 제어할 수 있다.
비트라인 센스앰프(BLSA11)는 서브 어레이 블록(SCB13)의 상보 비트라인(BLB05)과 서브 어레이 블록(SCB14)의 비트라인(BL05)에 연결될 수 있다. 비트라인 센스앰프(BLSA11)는 비트라인(BL05) 및 상보 비트라인(BLB05)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬 입출력 라인 쌍(LIO11, LIOB11)에 제공할 수 있다. 로컬 입출력 라인 쌍(LIO11, LIOB11)에 연결된 로컬 센스앰프(LSA11)는 로컬 입출력 라인 쌍(LIO11, LIOB11)과 글로벌 입출력 라인 쌍(GIO11, GIOB11) 사이의 연결을 제어할 수 있다.
비트라인 센스앰프(BLSA12)는 서브 어레이 블록(SCB13)의 비트라인(BL06)과 서브 어레이 블록(SCB14)의 상보 비트라인(BLB06)에 연결될 수 있다. 비트라인 센스앰프(BLSA12)는 비트라인(BL06) 및 상보 비트라인(BLB06)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬 입출력 라인 쌍(LIO12, LIOB12)에 제공할 수 있다. 비트라인 센스앰프(BLSA12)는 비트라인(BL06) 및 상보 비트라인(BLB06)과 로컬 입출력 라인 쌍(LIO12, LIOB12)의 연결을 제어하기 위한 칼럼 선택 트랜지스터 쌍(CST)을 포함할 수 있다. 로컬 센스앰프(LSA02)는 로컬 입출력 라인 쌍(LIO12, LIOB12)과 글로벌 입출력 라인 쌍(GIO12, GIOB12) 사이의 연결을 제어할 수 있다.
비트라인 센스앰프(BLSA13)는 서브 어레이 블록(SCB13)의 상보 비트라인(BLB07)과 서브 어레이 블록(SCB14)의 비트라인(BL07)에 연결될 수 있다. 비트라인 센스앰프(BLSA13)는 비트라인(BL07) 및 상보 비트라인(BLB07)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬 입출력 라인 쌍(LIO13, LIOB13)에 제공할 수 있다. 로컬 입출력 라인 쌍(LIO13, LIOB13)에 연결된 로컬 센스앰프(LSA13)는 로컬 입출력 라인 쌍(LIO13, LIOB13)과 글로벌 입출력 라인 쌍(GIO13, GIOB13) 사이의 연결을 제어할 수 있다. 도 14에서는, 각각의 서브 어레이 블록(SCB01, SCB02, SCB11, SCB12)에 4개의 비트라인 센스앰프(BLSA)에 연결되어, 하나의 워드라인이 활성화되면 4개의 데이터가 비트라인 센스앰프(BLSA)에 출력될 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 더 많은 비트라인 센스앰프(BLSA)가 각 서브 어레이 블록(SCB01, SCB02, SCB11, SCB12)에 연결될 수 있다.
또한, 각각의 서브 어레이 블록(SCB01, SCB02, SCB11, SCB12)에 연결된 비트라인 센스앰프(BLSA)는 하나의 칼럼 선택 라인에 연결되는 것으로 도시되었다. 그러나, 본 발명은 이에 한정되는 것은 아니며 하나의 칼럼 선택 라인(CSL)이 하나의 비트라인 센스앰프(BLSA)에 연결될 수도 있다.
도 4 및 도 5를 참조하여 기술한 메모리 장치(400)는 서브 어레이 블록(SCB01, SCB02)의 양측에 비트라인 센스앰프 영역(BLSAB01, BLSAB02)이 위치하였다. 반면에, 도 13 및 도 14을 참조하여 기술한 메모리 장치(1300)는 서브 어레이 블록(SCB03, SCB04)의 일측에만 비트라인 센스앰프 영역(BLSAB11)이 위치할 수 있다. 따라서, 메모리 장치(1300)는 서브 어레이 블록(SCB03, SCB04) 간의 간격을 증가시키거나, 남은 공간에 더 많은 서브 어레이 블록을 배치하여 메모리 장치(1300)의 용량을 증가시킬 수 있다는 장점이 있다.
제어 로직 회로(도 1의 150)는 리피터 선택 신호(RS)를 통해 복수의 리피터(RPT100, RPT101)를 제어할 수 있다. 각각의 리피터(RPT100, RPT101)는 이네이블 레벨의 리피터 선택 신호(RS)를 수신하는 경우에 입력단에 입력된 칼럼 선택 신호를 증폭시켜 출력단으로 출력할 수 있다. 제어 로직 회로(도 1의 150)는 행 어드레스 신호(XADDR)에 기초하여 리피터 선택 신호(RS)를 생성할 수 있다.
도 15는 일 실시예에 따른 메모리 장치 내의 뱅크 어레이의 또 다른 예를 도시한 도면이다.
구체적으로, 도 15의 메모리 장치(1500)는 도 13 및 도 14를 참조하여 기술한 메모리 장치(1300)에서 비트라인 센스앰프의 배치 및 리피터의 배치를 제외하고는 메모리 장치(1300)의 구조와 동일할 수 있다.
메모리 장치(1500)의 비트라인 센스앰프(BLSA10, BLSA11, BLSA12, BLSA13)와 비트라인 센스앰프(BLSA00, BLSA01, BLSA02, BLSA03)는 메모리 블록(BLK0, BLK1, BLK2)을 중심으로 제2 방향(D2)으로 동일한 라인 상에서 양 측에 배치될 수 있다. 구체적으로, 칼럼 선택 라인(CSL0)은 리피터(RPT153, RPT157)를 통해 비트라인 센스앰프(BLSA00, BLSA01, BLSA02, BLSA03)에 연결될 수 있다. 또한, 칼럼 선택 라인(CSL1)은 리피터(RPT151, RPT155)를 통해 비트라인 센스앰프(BLSA10, BLSA11, BLSA12, BLSA13)에 연결될 수 있다.
메모리 장치(1500)는 비트라인 센스앰프들(BLSA00, BLSA01, BLSA02, BLSA03, BLSA10, BLSA11, BLSA12, BLSA13)을 칼럼 선택 라인(CLS0)과 칼럼 선택 라인(CSL1) 사이에 배치시키고, 비트라인 센스앰프들(BLSA20, BLSA21, BLSA22, BLSA23, BLSA30, BLSA31, BLSA32, BLSA33)을 칼럼 선택 라인(CLS2)과 칼럼 선택 라인(CSL3) 사이에 배치시킬 수 있다. 따라서, 메모리 장치(1500)는 칼럼 선택 라인(CSL1)과 칼럼 선택 라인(CSL2) 사이의 공간에 더 많은 서브 어레이 블록을 배치하여 메모리 장치(1500)의 용량을 증가시킬 수 있다는 장점이 있다.
도 16는 일 실시예에 따른 메모리 장치 내의 뱅크 어레이의 또 다른 예를 도시한 도면이다.
구체적으로, 도 16는 도 13 및 도 14을 참조하여 기술한 메모리 장치(1300)에서 비트라인 센스앰프의 배치를 제외하고는 도 13의 배치 구조와 동일할 수 있다.
메모리 장치(1600)의 비트라인 센스앰프(BLSA00, BLSA01, BLSA02, BLSA03, BLSA10, BLSA11, BLSA12, BLSA13, BLSA20, BLSA21, BLSA22, BLSA23, BLSA30, BLSA31, BLSA32, BLSA33)는 메모리 블록(BLK0, BLK1, BLK2)의 하부에 위치시킬 수 있다.
구체적으로, 비트라인 센스앰프(BLSA00, BLSA01, BLSA02, BLSA03)는 비트라인(BL00~BL03)이 배치된 메모리 블록(BLK0, BLK1, BLK2)의 하부에 배치될 수 있다.
비트라인 센스앰프(BLSA10, BLSA11, BLSA12, BLSA13)는 비트라인(BL00~BL03)이 배치된 메모리 블록(BLK0, BLK1, BLK2)의 하부에 배치될 수 있다.
비트라인 센스앰프(BLSA30, BLSA31, BLSA32, BLSA33)는 비트라인(BL08~BL11)이 배치된 메모리 블록(BLK0, BLK1, BLK2)의 하부에 배치될 수 있다.
또한, 비트라인 센스앰프(BLSA30, BLSA31, BLSA32, BLSA33)는 비트라인(BL08~BL11)이 배치된 메모리 블록(BLK0, BLK1, BLK2)의 하부에 배치될 수 있다.
이에 따라, 하나의 메모리 블록(BLK0, BLK2)에서, 일측에는 짝수의 칼럼 선택 라인(CSL0, CSL2)에 의해 구동되는 비트라인 센스앰프들이 배치될 수 있고, 타측에는 홀수의 칼럼 선택 라인(CSL1, CSL3)에 의해 구동되는 비트라인 센스앰프들이 배치될 수 있다.
한편, 칼럼 선택 라인(CSL0)은 각 메모리 블록(BLK0, BLK1, BLK2)의 상부 메탈로 형성되는 제1 부분(1601) 및 각 메모리 블록(BLK0, BLK1, BLK2)의 하부 메탈로 형성되는 제2 부분(1602)을 포함할 수 있다. 칼럼 선택 라인(CSL0)으로부터 분기되어 제2 부분(1602)에 위치한 칼럼 선택 라인을 로컬 칼럼 선택 라인이라고 지칭할 수 있다. 로컬 칼럼 선택 라인은 메모리 블록(BLK0, BLK1, BLK2)의 상부 메탈로 형성된 제1 부분(1601)의 칼럼 선택 라인(CSL0)으로부터 메모리 블록(BLK0, BLK1, BLK2)의 하부 페리 기판에 형성된 비트라인 센스앰프(BLSA00, BLSA01, BLSA02, BLSA03)까지 연결을 위해 메모리 블록(BLK0, BLK1, BLK2)의 하부 메탈로 형성될 수 있다.
마찬가지로, 칼럼 선택 라인(CSL1, CSL2, CSL3) 또한 칼럼 선택 라인(CSL0)와 유사하게 각 메모리 블록(BLK0, BLK1, BLK2)의 상부 메탈로 형성되는 제1 부분 및 각 메모리 블록(BLK0, BLK1, BLK2)의 하부 메탈로 형성되는 제2 부분을 포함할 수 있다. 칼럼 선택 라인(CSL1, CSL2, CSL3)으로부터 분기되어 제2 부분에 위치한 칼럼 선택 라인을 로컬 칼럼 선택 라인이라고 지칭할 수 있다. 로컬 칼럼 선택 라인은 메모리 블록(BLK0, BLK1, BLK2)의 상부 메탈로 형성된 제1 부분의 칼럼 선택 라인(CSL1, CSL2, CSL3)으로부터 메모리 블록(BLK0, BLK1, BLK2)의 하부 페리 기판에 형성된 비트라인 센스앰프(BLSA10, BLSA11, BLSA12, BLSA13, BLSA20, BLSA21, BLSA22, BLSA23, BLSA30, BLSA31, BLSA32, BLSA33)까지 연결을 위해 메모리 블록(BLK0, BLK1, BLK2)의 하부 메탈로 형성될 수 있다.
메모리 장치(1600)는 비트라인 센스앰프(BLSA00, BLSA01, BLSA02, BLSA03, BLSA10, BLSA11, BLSA12, BLSA13, BLSA20, BLSA21, BLSA22, BLSA23, BLSA30, BLSA31, BLSA32, BLSA33)가 메모리 블록(BLK0, BLK1, BLK2)의 하부에 위치되어, 메모리 블록(BLK0, BLK1, BLK2) 간의 간격을 증가시키거나, 남은 공간에 더 많은 메모리 블록을 배치하여 메모리 장치(1600)의 용량을 증가시킬 수 있다는 장점이 있다.
도 17은 일 실시예에 따른 메모리 장치의 수직 구조를 나타낸 도면이다.
도 17에 도시된 바와 같이, 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(190)를 포함할 수 있다.
메모리 셀 어레이(110) 및 주변 회로(190)는 금속층들(MLc, MLp)을 통해 서로 연결될 수 있다.
셀 영역 금속층(MLc)은 메모리 셀 어레이(110) 상에 형성될 수 있다. 셀 영역 금속층(MLc)은 복수의 셀 배선들을 포함할 수 있다. 예를 들어, 셀 영역 금속층(MLc)은 글로벌 칼럼 선택 라인(도 8의 GCSL)을 포함할 수 있다.
주변 영역 금속층(MLp)은 주변 회로 상에, 메모리 셀 어레이(110)의 하부에 형성될 수 있다. 주변 영역 금속층(MLp)은 복수의 주변 배선들을 포함할 수 있다. 예를 들어, 주변 영역 금속층(MLp)은 로컬 칼럼 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)는 셀 컨택(CCT)을 통해 셀 영역 금속층(MLc)과 연결될 수 있다. 주변 회로(190)는 주변 컨택(PCT)을 통해 주변 영역 금속층(MLp)과 연결될 수 있다. 셀 영역 금속층(MLc)과 주변 영역 금속층(MLp)은 금속층 간 컨택(MCT)을 통해 연결될 수 있다. 한편, 도 17에서 메모리 셀 어레이(110)와 주변 회로(190)는 별개의 기판 상에 형성되는 것으로 도시되어 있으나, 본 발명은 이에 한정되는 것은 아니며 메모리 셀 어레이(110)와 주변 회로(190)는 하나의 기판 상에 형성될 수도 있다. 이 경우에, 셀 영역 금속층(MLc)과 주변 영역 금속층(MLp)은 하나의 기판 상에 또는 하나의 기판 내에 적층될 수 있다.
도 17에서, 셀 컨택(CCT), 주변 컨택(PCT), 또는 금속층 간 컨택(MCT)은 일부에만 도시되어 있다. 그러나, 셀 컨택(CCT)은 메모리 셀 어레이(110)의 상단 어느 부분에도 제공될 수 있다. 주변 컨택(PCT)은 주변 회로(190)의 상단 어느 부분에도 제공될 수 있다. 금속층 간 컨택(MCT)은 셀 영역 금속층(MLc)과 주변 영역 금속층(MLp)의 사이 어느 부분에도 제공될 수 있다. 여기서, 메모리 셀 어레이(110)와 주변 회로(190)가 하나의 기판 상에 형성되는 경우에 메모리 장치(100)는 셀 컨택(CCT) 및 주변 컨택(PCT)을 포함하지 않을 수 있다.
메모리 셀 어레이(110)는 3차원 구조(또는 수직 구조)를 가질 수 있다. 예를 들면, 메모리 블록들(BLK1~BLKz)은 제 1 및 제 3 방향들을 따라 신장된 평면 상에, 제 2 방향을 따라 적층된 구조물을 형성할 수 있다.
주변 회로(190)는 로 디코더(112), 비트라인 센스앰프(120), I/O 게이트(140), 제어 로직 회로(150), 및 로컬 센스앰프(160)를 포함할 수 있다. 또한, 주변 회로(190)는 로컬 디코더(도 8의 801), 복수의 리피터(RPT) 등을 포함할 수 있다. 주변 회로(190)는 평면 구조를 가질 수 있다. 주변 회로(120)는 제 1 및 제 3 방향들을 따라 신장된 평면 상에 형성될 수 있다.
주변 회로(190)는 메모리 셀 어레이(110)의 하부에 위치한 페리 기판에 형성되어 있을 수 있다. 이러한 구조를 셀 오버 페리(Cell Over Peri, COP) 구조라고 지칭할 수 있다.
주변 회로(190)는 다양한 기능을 수행하기 위한 복수의 트랜지스터들을 포함할 수 있다. 각각의 트랜지스터는 게이트 전극과 게이트 전극을 중심으로 대칭적으로 배치된 소스 및 드레인 영역을 포함할 수 있다. 소스 영역은 복수의 주변 컨택(PCT)을 통해 주변 영역 금속층(MLp)과 연결될 수 있다. 드레인 영역 또한 복수의 주변 컨택(PCT)을 통해 주변 영역 금속층(MLp)과 연결될 수 있다.
도 18는 일 실시예에 따른 컴퓨터 장치를 나타내는 예시 블록도이다.
도 18를 참고하면, 컴퓨팅 장치(1800)는 프로세서(1810), 메모리(1820), 메모리 컨트롤러(1830), 저장 장치(1840), 통신 인터페이스(1850) 및 버스(1860)를 포함한다. 컴퓨팅 장치(1800)는 다른 범용적인 구성 요소를 더 포함할 수 있다.
프로세서(1810)는 컴퓨팅 장치(1800)의 각 구성의 전반적인 동작을 제어한다. 프로세서(1810)는 CPU(central processing unit), AP(application processor), GPU(graphic processing unit) 등의 다양한 프로세싱 유닛 중 적어도 하나로 구현될 수 있다.
메모리(1820)는 각종 데이터 및 명령을 저장한다. 메모리(1820)는 도 1 내지 도 17을 참고로 하여 설명한 메모리 장치로 구현될 수 있다. 메모리 컨트롤러(1830)는 메모리(1820)로의 및 메모리(1820)로부터의 데이터 또는 명령의 전달을 제어한다. 어떤 실시예에서, 메모리 컨트롤러(1830)는 프로세서(1810)와 별도의 칩으로 제공될 수 있다. 어떤 실시예에서, 메모리 컨트롤러(1830)는 프로세서(1810)의 내부 구성으로 제공될 수 있다.
저장 장치(1840)는 프로그램 및 데이터를 비임시적으로 저장한다. 어떤 실시예에서, 저장 장치(1840)는 비휘발성 메모리로 구현될 수 있다. 통신 인터페이스(1850)는 컴퓨팅 장치(1800)의 유무선 인터넷 통신을 지원한다. 또한, 통신 인터페이스(1850)는 인터넷 통신 외의 다양한 통신 방식을 지원할 수도 있다. 버스(1860)는 컴퓨팅 장치(1800)의 구성 요소간 통신 기능을 제공한다. 버스(1860)는 구성 요소간의 통신 프로토콜에 따라 적어도 하나의 유형의 버스를 포함할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (10)

  1. 복수의 워드라인 및 복수의 비트라인을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 걸쳐 연장되고, 각각 상기 메모리 셀 어레이의 제1 부분 및 상기 제1 부분과 연결되며 상기 메모리 셀 어레이의 제2 부분을 포함하는 복수의 칼럼 선택 라인;상기 복수의 비트라인에 연결되어 상기 메모리 셀에 저장된 데이터를 감지하는 비트라인 센스앰프;
    상기 복수의 칼럼 선택 라인 각각에 연결된 칼럼 선택 트랜지스터를 통해 상기 비트라인 센스앰프로부터 상기 데이터를 출력하는 로컬 센스앰프;
    상기 복수의 워드라인 중 활성 워드라인을 지시하는 행 어드레스 신호 및 상기 복수의 비트라인 중 활성 비트라인을 지시하는 열 어드레스 신호를 생성하는 제어 로직 회로; 및
    상기 열 어드레스 신호에 기초하여 상기 복수의 칼럼 선택 라인 중에서 활성 칼럼 선택 라인을 선택하는 칼럼 디코더를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 부분은 상기 메모리 셀 어레이의 상부 메탈로 형성되고, 상기 제2 부분은 상기 메모리 셀 어레이의 하부 메탈로 형성되는, 메모리 장치.
  3. 제1항에 있어서,
    상기 복수의 칼럼 선택 라인에 각각 대응하는 복수의 제1 리피터로, 각 제1 리피터는 상기 복수의 칼럼 선택 라인 중 대응하는 칼럼 선택 라인의 상기 제1 부분의 제1 서브 부분에 연결된 입력단 및 상기 제1 부분의 제2 서브 부분에 연결된 출력단을 포함하고, 리피터 선택 신호를 수신하면, 상기 입력단에 입력된 칼럼 선택 신호를 증폭시켜 상기 출력단으로 전달하는 상기 복수의 제1 리피터를 더 포함하고,
    상기 제어 로직 회로는 상기 행 어드레스 신호에 기초하여, 상기 복수의 제1 리피터 중 적어도 하나의 제1 리피터로 출력하는 상기 리피터 선택 신호를 생성하는, 메모리 장치.
  4. 제3항에 있어서,
    각 제1 리피터는 상기 리피터 선택 신호에 응답하여 상기 칼럼 선택 신호를 증폭시켜 출력하는 제1 트랜지스터를 포함하며,
    상기 복수의 제1 리피터 중 상기 칼럼 디코더로부터 제1 거리만큼 이격된 제1 리피터가 포함하는 상기 제1 트랜지스터의 크기는, 상기 칼럼 디코더로부터 상기 제1 거리보다 더 큰 제2 거리만큼 이격된 제1 리피터가 포함하는 상기 제1 트랜지스터의 크기보다 더 작은, 메모리 장치.
  5. 제3항에 있어서,
    상기 복수의 칼럼 선택 라인에 각각 대응하는 복수의 제2 리피터로, 각 제2 리피터는 상기 복수의 칼럼 선택 라인 중 대응하는 칼럼 선택 라인의 상기 제2 부분의 제1 서브 부분에 연결된 입력단 및 상기 제2 부분의 제2 서브 부분에 연결된 출력단을 포함하고, 상기 리피터 선택 신호를 수신하면, 상기 입력단에 입력된 칼럼 선택 신호를 증폭시켜 상기 출력단으로 전달하는 상기 복수의 제2 리피터를 더 포함하고,
    상기 제어 로직 회로는 상기 행 어드레스 신호에 기초하여, 상기 복수의 제2 리피터 중 적어도 하나의 제2 리피터로 출력하는 상기 리피터 선택 신호를 생성하는, 메모리 장치.
  6. 제5항에 있어서,
    각 제2 리피터는 상기 리피터 선택 신호에 응답하여 상기 칼럼 선택 신호를 증폭시켜 출력하는 제2 트랜지스터를 포함하며,
    상기 복수의 제2 리피터 중 상기 칼럼 디코더로부터 제1 거리만큼 이격된 제2 리피터가 포함하는 상기 제2 트랜지스터의 크기는, 상기 칼럼 디코더로부터 상기 제1 거리보다 더 큰 제2 거리만큼 이격된 제2 리피터가 포함하는 상기 제2 트랜지스터의 크기보다 더 작은, 메모리 장치.
  7. 제1항에 있어서,
    상기 복수의 칼럼 선택 라인과 연결된 글로벌 칼럼 선택 라인; 및
    메모리 블록 선택 신호에 따라 선택된 상기 복수의 칼럼 선택 라인 중 하나의 칼럼 선택 라인을 상기 글로벌 칼럼 선택 라인에 연결하는 로컬 디코더를 더 포함하고,
    상기 제어 로직 회로는 상기 행 어드레스 신호에 기초하여 상기 메모리 블록 선택 신호를 생성하고 상기 로컬 디코더에 전송하는, 메모리 장치.
  8. 제7항에 있어서,
    상기 로컬 디코더는 상기 메모리 셀 어레이의 하부에 위치되는, 메모리 장치.
  9. 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 복수의 워드라인, 복수의 비트라인, 및 상기 복수의 워드라인과 상기 복수의 비트라인에 연결된 복수의 메모리 셀을 포함하는 복수의 메모리 블록으로 분할된 메모리 셀 어레이;
    상기 제2 방향으로 연장되며, 상기 제1 방향으로 교번적으로 배치되는 홀수 칼럼 선택 라인들 및 짝수 칼럼 선택 라인들을 포함하는 복수의 칼럼 선택 라인;
    복수의 비트라인 센스앰프를 포함하고,
    상기 복수의 비트라인 센스앰프는
    상기 복수의 메모리 블록 중 소정 메모리 블록에 포함된 상기 복수의 비트라인 중 일부 비트라인에 각각 연결되며, 상기 홀수 칼럼 선택 라인들 중 하나의 홀수 칼럼 선택 라인에 공통으로 연결되는 복수의 제1 비트라인 센스앰프; 및
    상기 소정 메모리 블록에 포함된 상기 복수의 비트라인 중 나머지 비트라인에 각각 연결되며, 상기 짝수 칼럼 선택 라인들 중 하나의 짝수 칼럼 선택 라인에 공통으로 연결되는 복수의 제2 비트라인 센스앰프를 포함하며,
    상기 홀수 비트라인 센스앰프들은 상기 복수의 메모리 블록의 일측에 배치되고, 상기 짝수 비트라인 센스앰프들은 상기 복수의 메모리 블록의 타측에 배치되는,
    메모리 장치.
  10. 제9항에 있어서,
    상기 메모리 셀 어레이는 수직 구조를 가지며,
    상기 메모리 장치는, 상기 메모리 셀 어레이 하부에 위치한 페리 기판을 포함하고,
    상기 홀수 비트라인 센스앰프들 및 상기 짝수 비트라인 센스앰프들은 상기 페리 기판에 위치되는, 메모리 장치.
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