KR102384706B1 - 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 ECC) 엔진, 입출력 게이팅 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 뱅크 어레이들을 구비하고, 상기 뱅크 어레이들 각각은 제1 서브 어레이 및 제2 서브 어레이를 구비하고, 상기 제1 서브 어레이 및 상기 제2 서브 어레이는 각각 데이터 비트들을 저장하는 노멀 셀 영역과 상기 데이터 비트들과 관련된 패리티 비트들을 저장하는 패리티 셀 영역을 포함한다. 상기 ECC 엔진은 상기 데이터 비트들을 기초로 상기 패리티 비트들을 생성한다. 상기 입출력 게이팅 회로는 상기 ECC 엔진과 상기 메모리 셀 어레이 사이에 연결된다. 상기 제어 로직 회로는 커맨드 및 어드레스에 기초하여 상기 메모리 셀 어레이에 대한 액세스를 제어한다. 상기 제어 로직 회로는 상기 제어 로직 회로는 상기 어드레스에 응답하여 상기 노멀 셀 영역에 대하여는 버스트 길이의 배수에 따라 칼럼 액세스하고 상기 패리티 셀 영역에 대하여는 부분적으로 상기 버스트 길이의 비배수에 따라 칼럼 액세스하도록 상기 입출력 게이팅 회로를 제어한다.

Description

반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법{Semiconductor memory devices, memory systems including the same and method of operating semiconductor memory devices}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 플래시 메모리 장치와 같은 불휘발성 메모리 장치와 DRAM과 같은 휘발성 메모리 장치로 구분될 수 있다. DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가하고 수율이 낮아질 것으로 예상된다. 따라서 반도체 메모리 장치의 신뢰성을 높일 수 있는 방안이 필요하다.
본 발명의 일 목적은 신뢰성과 성능을 높일 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 신뢰성과 성능을 높일 수 있는 메모리 시스템을 제공하는데 있다.
본 발명의 일 목적은 신뢰성과 성능을 높일 수 있는 반도체 메모리 장치의 동작 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 ECC) 엔진, 입출력 게이팅 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 뱅크 어레이들을 구비하고, 상기 뱅크 어레이들 각각은 제1 서브 어레이 및 제2 서브 어레이를 구비하고, 상기 제1 서브 어레이 및 상기 제2 서브 어레이는 각각 데이터 비트들을 저장하는 노멀 셀 영역과 상기 데이터 비트들과 관련된 패리티 비트들을 저장하는 패리티 셀 영역을 포함한다. 상기 ECC 엔진은 상기 데이터 비트들을 기초로 상기 패리티 비트들을 생성하고, 상기 패리티 비트들을 이용하여 상기 데이터 비트들의 에러를 정정한다. 상기 입출력 게이팅 회로는 상기 ECC 엔진과 상기 메모리 셀 어레이 사이에 연결된다. 상기 제어 로직 회로는 커맨드 및 어드레스에 기초하여 상기 메모리 셀 어레이에 대한 액세스를 제어한다. 상기 제어 로직 회로는 상기 어드레스에 응답하여 상기 노멀 셀 영역은 버스트 길이의 배수에 따라 칼럼 액세스하고 상기 패리티 셀 영역은 부분적으로 상기 버스트 길이의 비배수에 따라 칼럼 액세스하도록 상기 입출력 게이팅 회로를 제어한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 메모리 시스템은 적어도 하나의 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 적어도 하나의 반도체 메모리 장치를 제어한다. 상기 적어도 하나의 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 ECC) 엔진, 입출력 게이팅 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 뱅크 어레이들을 구비하고, 상기 뱅크 어레이들 각각은 제1 서브 어레이 및 제2 서브 어레이를 구비하고, 상기 제1 서브 어레이 및 상기 제2 서브 어레이는 각각 데이터 비트들을 저장하는 노멀 셀 영역과 상기 데이터 비트들과 관련된 패리티 비트들을 저장하는 패리티 셀 영역을 포함한다. 상기 ECC 엔진은 상기 데이터 비트들을 기초로 상기 패리티 비트들을 생성하고, 상기 패리티 비트들을 이용하여 상기 데이터 비트들의 에러를 정정한다. 상기 입출력 게이팅 회로는 상기 ECC 엔진과 상기 메모리 셀 어레이 사이에 연결된다. 상기 제어 로직 회로는 상기 메모리 컨트롤러로부터의 커맨드 및 어드레스에 기초하여 상기 메모리 셀 어레이에 대한 액세스를 제어한다. 상기 제어 로직 회로는 상기 어드레스에 응답하여 상기 노멀 셀 영역은 버스트 길이의 배수에 따라 칼럼 액세스하고 상기 패리티 셀 영역은 부분적으로 상기 버스트 길이의 비배수에 따라 칼럼 액세스하도록 상기 입출력 게이팅 회로를 제어한다.
상기 본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 복수의 뱅크 어레이들을 구비하고, 상기 뱅크 어레이들 각각은 제1 서브 어레이 및 제2 서브 어레이를 구비하고, 상기 제1 서브 어레이 및 상기 제2 서브 어레이는 각각 데이터 비트들을 저장하는 노멀 셀 영역과 상기 데이터 비트들과 관련된 패리티 비트들을 저장하는 패리티 셀 영역을 포함하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 동작 방법에서는 상기 데이터 비트들을 기초로 상기 패리티 비트들을 생성하고, 상기 데이터 비트들을 상기 제1 서브 어레이의 제1 노멀 셀 영역과 상기 제2 서브 어레이의 제2 노멀 셀 영역에 저장하고, 상기 데이터 비트들이 상기 제1 노멀 셀 영역과 상기 제2 노멀 ㅅ헬 영역에 저장되는 동안 상기 패리티 비트들을 상기 제1 서브 어레이의 상기 제1 패리티 셀 영역과 상기 제2 서브 어레이의 제2 패리티 셀 영역에 저장한다. 상기 노멀 셀 영역은 버스트 길이의 배수에 따라 칼럼 액세스가 수행되고 상기 패리티 셀 영역은 부분적으로 상기 버스트 길이의 비배수에 따라 칼럼 액세스가 수행된다.
본 발명의 실시예들에 따르면, 메모리 셀 어레이의 노멀 셀 영역은 버스트 길이의 배수에 따라 칼럼 액세스를 수행하고 패리티 셀 영역은 부분적으로 상기 버스트 길이의 비배수에 따라 칼럼 액세스를 수행할 수 있다. 따라서, 패리티 비트들의 수가 버스트 길이의 배수에 해당하지 않는 ECC를 채용하여서도 ECC 인코딩 및 ECC 디코딩 동작을 수행하여 반도체 메모리 장치의 성능과 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 4는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이, 제1 입출력 게이팅 회로 및 제1 ECC 엔진을 나타내는 블록도이다.
도 5는 도 2의 반도체 메모리 장치에서 하나의 뱅크 어레이에 연결되는 입출력 게이팅 회로와 ECC 엔진을 나타낸다.
도 6은 도 5의 제1 ECC 엔진에서 ECC 인코더를 나타낸다.
도 7은 도 5의 제1 ECC 엔진에서 ECC 디코더를 나타낸다.
도 8은 본 발명의 실시예들에 따라 도 4에서 제2 스위칭 회로, 제4 스위칭 회로 및 제5 스위칭 회로의 동작을 나타낸다.
도 9는 도 4에서 제1 내지 제5 스위칭 회로들의 동작을 나타낸다.
도 10a 내지 도 10d는 도 9에서 제2, 제4 및 제5 스위칭 회로들 각각에서의 내부 칼럼 어드레스와 칼럼 선택 신호 사이의 관계를 나타낸다.
도 11은 도 9의 제2, 제4 및 제5 스위칭 회로들이 수행하는 24:18 멀티플렉싱 동작을 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이, 제1 입출력 게이팅 회로 및 제1 ECC 엔진을 나타내는 블록도이다.
도 13은 도 12에서 제1 내지 제4 스위칭 회로들의 동작을 나타낸다.
도 14a 내지 도 14d는 도 13에서 제2 및 제4 및 스위칭 회로들 각각에서 내부 칼럼 어드레스와 칼럼 선택 신호 사이의 관계를 나타낸다.
도 15는 본 발명의 일 실시예에 따른 적층형 메모리 칩을 나타내는 사시도이다.
도 16은 도 15의 적층형 메모리 칩의 어드레싱을 설명하기 위한 도면이다.
17은 도 15의 적층형 메모리 칩의 커맨드의 일부를 나타내는 도면이다.
도 18은 도 15의 적층형 메모리 장치의 동작을 나타내는 타이밍도이다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 20은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 21은 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 적어도 하나의 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치(200)는 동적 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR4(double data rate 4) SDRAM(synchronous DRAM) 또는 LPDDR4(low power DDR4) SDRAM일 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 클럭 신호(CLK), 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(200)와 메인 데이터(MD)를 주고받을 수 있다.
반도체 메모리 장치(200)는 메인 데이터(MD)가 저장되는 메모리 셀 어레이(300), 에러 정정 코드(error correction code, 이하 'ECC') 엔진 블록(400) 및 제어 로직 회로(210)를 포함할 수 있다. ECC 엔진 블록(400)은 메모리 셀 어레이(300)에 포함되는 복수의 뱅크 어레이들에 상응하는 복수의 ECC 엔진들을 포함할 수 있다.
상기 복수의 뱅크 어레이들은 제1 서브 어레이 및 제2 서브 어레이를 포함할 수 있고, 상기 제1 서브 어레이 및 상기 제2 서브 어레이 각각은 메인 데이터(MD)에 상응하는 데이터 비트들을 저장하는 노멀 셀 영역 및 상기 ECC 엔진이 상기 데이터 비트들을 기초로 생성한 패리티 비트들을 저장하는 패리티 셀 영역을 포함할 수 있다.
상기 제어 로직 회로(210)는 상기 노멀 셀 영역 및 상기 패리티 셀 영역에 대한 칼럼 액세스 동작이 비대칭적으로 수행되도록 상기 뱅크 어레이 및 상기 ECC 엔진 사이에 연결되는 입출력 게이팅 회로를 제어할 수 있다. 구체적으로 제어 로직 회로(210)는 노멀 셀 영역에 대하여는 반도체 메모리 장치(200)의 버스트 길이에 따라 칼럼 액세스 동작이 수행되고, 패리티 셀 영역에 대하여는 부분적으로 상기 버스트 길이의 비배수에 따라 칼럼 액세스 동작이 수행되록 입출력 게이팅 회로를 제어할 수 있다.
실시예에 있어서, 상기 노멀 셀 영역 및 상기 패리티 셀 영역은 서로 다른 저장 용량을 가질 수 있다. 실시예에 있어서, 상기 제1 서브 어레이의 제1 패리티 셀 영역과 상기 제2 서브 어레이의 제2 패리티 셀 영역은 서로 다른 저장 용량을 가질 수 있다. 실시예에 있어서, 상기 제1 서브 어레이의 제1 패리티 셀 영역과 상기 제2 서브 어레이의 제2 패리티 셀 영역은 동일한 저장 용량을 가질 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 카운터(245), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로 블록(290), ECC 엔진 블록(400) 및 데이터 입출력 버퍼(295)를 포함할 수 있다.
ECC 엔진 블록(400)은 제1 내지 제8 ECC 엔진들(400a~400h)을 포함할 수 있고, 입출력 게이팅 회로 블록(290)은 뱅크 어레이들 각각에 대응되는 복수의 입출력 게이팅 회로들을 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 칼럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다. 칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 칼럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다. 입출력 게이팅 회로 블록(290)의 입출력 게이팅 회로들 각각은 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출될 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 상응하는 ECC 엔진에 의하여 ECC 디코딩이 수행된 후에 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 메인 데이터(MD)는 상응하는 ECC 엔진에서 ECC 인코딩을 수행한 후 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
데이터 입출력 버퍼(295)는 기입 동작에서는 메모리 컨트롤러(100)로부터 제공되는 클럭 신호(CLK)에 기초하여 메인 데이터(MD)를 ECC 엔진 블록(400)에 제공하고, 독출 동작에서는 ECC 엔진 블록(400)으로부터 제공되는 메인 데이터(MD)를 메모리 컨트롤러(100)에 제공할 수 있다.
ECC 엔진 블록(400)은 기입 동작에서 데이터 입출력 버퍼(295)로부터 제공되는 메인 데이터(MD)의 데이터 비트들에 기초하여 패리티 비트들을 생성하고, 메인 데이터(MD)와 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로 블록(290)에 제공하고, 입출력 게이팅 회로 블록(290)은 코드워드(CW)를 뱅크 어레이에 기입할 수 있다.
또한 ECC 엔진 블록(400)은 독출 동작에서 하나의 뱅크 어레이에서 독출된 코드워드(CW)를 입출력 게이팅 회로 블록(290)으로부터 제공받을 수 있다. ECC 엔진 블록(400)은 독출된 코드워드(CW)에 포함되는 패리티 비티들을 이용하여 메인 데이터(MD)에 대한 ECC 디코딩을 수행하여 메인 데이터(MD)에 포함되는 더블 비트 에러나 싱글 비트 에러를 정정하여 데이터 입출력 버퍼(295)에 제공할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 입출력 게이팅 회로 블록(290)을 제어하는 제1 제어 신호(CTL1) 및 ECC 엔진들(400a~400h)을 제어하는 제2 제어 신호(CTL2)를 생성할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 3을 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL1~WLm, m은 2이상의 정수), 복수개의 비트라인들(BL1~BLn, n은 2이상의 정수), 그리고 워드라인들(WL1~WLm)과 비트라인들(BL1~BLn) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 메모리 셀들(MCs) 각각은 워드라인들(WL1~WLm) 각각과 비트라인들(BL1~BLn) 각각에 연결되는 셀 트랜지스터 및 상기 셀 트랜지스터에 연결되는 셀 커패시터를 포함할 수 있다. 도시하지는 않았지만, 제1 뱅크 어레이(310)는 물리적으로 분리되는 제1 서브 어레이 및 제2 서브 어레이를 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이, 제1 입출력 게이팅 회로 및 제1 ECC 엔진을 나타내는 블록도이다.
도 4를 참조하면, 제1 뱅크 어레이(310a)는 물리적으로 분리되는 제1 서브 어레이(311a) 및 제2 서브 어레이(315a)를 포함할 수 있다.
제1 서브 어레이(311a)는 데이터 비트들(MD1)이 저장되는 제1 노멀 셀 영역(312) 및 패리티 비트들이 저장되는 제1 패리티 셀 영역(314)을 포함할 수 있고, 제2 서브 어레이(315a)는 데이터 비트들(MD2)이 저장되는 제2 노멀 셀 영역(316) 및 패리티 비트들이 저장되는 제2 패리티 셀 영역(318)을 포함할 수 있다. 제1 패리티 셀 영역(314)과 제2 패리티 셀 영역(318)은 서로 다른 저장 용량을 가질 수 있다. 예를 들어, 제1 패리티 셀 영역(314)은 하나의 워드라인 당 416 비트의 패리티 비트들의 저장할 수 있고, 제2 패리티 셀 영역(318)은 하나의 워드라인등 832 비트의 패리티 비트들을 저장할 수 있다.
제1 입출력 게이팅 회로(290a)는 제1 내지 제5 스위칭 회로들(291a~291e)을 포함할 수 있다.
제1 스위칭 회로(291a)는 제1 노멀 셀 영역(312) 및 제1 ECC 엔진(400a) 사이에 연결되어, 기입 동작에서는 제1 데이터 비트들(MD1)을 제1 노멀 셀 영역(312)에 전달하고, 독출 동작에서는 제1 데이터 비트들(MD1)을 제1 ECC 엔진(400a)에 전달할 수 있다. 제2 스위칭 회로(291b)는 제1 패리티 셀 영역(314) 및 제1 ECC 엔진(400a) 사이에 연결되어, 기입 동작에서는 상위 패리티 비트들(UPRT1)을 제1 패리티 셀 영역(314)에 전달하고, 독출 동작에서는 내부 상위 패리티 비트들(IUPRT1)을 제1 ECC 엔진(400a)에 전달할 수 있다.
제3 스위칭 회로(291c)는 제2 노멀 셀 영역(316) 및 제1 ECC 엔진(400a) 사이에 연결되어, 기입 동작에서는 제2 데이터 비트들(MD2)을 제2 노멀 셀 영역(316)에 전달하고, 독출 동작에서는 제2 데이터 비트들(MD2)을 제1 ECC 엔진(400a)에 전달할 수 있다. 제4 스위칭 회로(291d)는 제2 패리티 셀 영역(318) 및 제1 ECC 엔진(400a) 사이에 연결되어, 기입 동작에서는 하위 패리티 비트들(LPRT1)의 일부를 제2 패리티 셀 영역(318)에 전달하고, 독출 동작에서는 제1 내부 하위 패리티 비트들(ILPRT11)을 제1 ECC 엔진(400a)에 전달할 수 있다. 제5 스위칭 회로(291e)는 제2 패리티 셀 영역(318) 및 제1 ECC 엔진(400a) 사이에 연결되어, 기입 동작에서는 하위 패리티 비트들(LPRT1)의 다른 일부를 제2 패리티 셀 영역(318)에 전달하고, 독출 동작에서는 제2 내부 하위 패리티 비트들(ILPRT12)을 제1 ECC 엔진(400a)에 전달할 수 있다.
제1 ECC 엔진(400a)은 ECC 인코더(410) 및 ECC 디코더(430)를 포함할 수 있다.
ECC 인코더(410)는 기입 동작에서 제1 데이터 비트들(MD1) 및 제2 데이터 비트들(MD2)을 포함하는 데이터 비트들에 대하여 ECC 인코딩을 수행하여 패리티 비트들(PRT)을 생성하고, 패리티 비트들(PRT)을 데이터 버스(DBUS)를 통하여 제2 스위칭 회로(291b), 제4 스위칭 회로(291d) 및 제5 스위칭 회로(291e)에 제공할 수 있다.
ECC 디코더(430)는 독출 동작에서 패리티 비트들(PRT), 제1 데이터 비트들(MD1) 및 제2 데이터 비트들(MD2)을 수신하고, 패리티 비트들(PRT)을 이용하여 제1 데이터 비트들(MD1) 및 제2 데이터 비트들(MD2)에 ECC 디코딩을 수행하여 제1 데이터 비트들(MD1) 및 제2 데이터 비트들(MD2)의 에러 비트를 정정하여 정정된 메인 데이터(C_MD)를 출력할 수 있다.
제1 ECC 엔진(400a)이 DEC(double error correction) 코드를 사용하는 경우, ECC 디코더(430)는 제1 데이터 비트들(MD1) 및 제2 데이터 비트들(MD2)에 포함되는 2 개의 에러 비트들을 정정할 수 있다. 이 경우에, 제1 데이터 비트들(MD1) 및 제2 데이터 비트들(MD2)은 각각 128 비트들 포함할 수 있고, 패리티 비트들(PRT)은 18 비트를 포함할 수 있고, 내부 상위 패리티 비트들(IUPRT1), 제1 내부 하위 패리티 비트들(ILPRT11) 및 제2 내부 하위 패리티 비트들(ILPRT12)은 각각 8 비트를 포함할 수 있다. 또한 상위 패리티 비트들(UPRT1) 및 하위 패리티 비트들(LPRT1)은 18 비트를 포함할 수 있다.
따라서 제2 스위칭 회로(291b), 제4 스위칭 회로(291d) 및 제5 스위칭 회로(291e)는 기입 동작에서 18:24의 디멀티플렉싱 동작을 수행하고, 독출 동작에서는 24:18의 멀티플렉싱 동작을 수행할 수 있다.
도 5는 도 2의 반도체 메모리 장치에서 하나의 뱅크 어레이에 연결되는 입출력 게이팅 회로와 ECC 엔진을 나타낸다.
도 5를 참조하면, 제1 ECC 엔진(400a)은 ECC 인코더(410) 및 ECC 디코더(430)를 포함할 수 있다. 제1 입출력 게이팅 회로(290a)는 스위칭부(291), 기입 드라이버(293) 및 래치부(295)를 포함할 수 있다. 스위칭부(291)는 도 4의 스위칭 회로들(291a~291e)을 포함할 수 있다.
ECC 인코더(410)는 메인 데이터(MD)의 데이터 비트들에 대하여 ECC 인코들을 수행하여 패리티 비트들을 생성하고, 상기 패리티 비트들과 메인 데이터(MD)를 포함하는 코드워드(CW)를 제1 입출력 게이팅 회로(290a)에 제공할 수 있다. ECC 디코더(430)는 독출 동작에서 제1 뱅크 어레이(310)로부터 독출된 코드워드(CW)의 패리티 비트들을 이용하여 독출 된 코드워드(CW)의 에러 비트를 정정하여 정정된 메인 데이터(C_MD)를 데이터 입출력 버퍼(295)에 제공할 수 있다. 제1 ECC 엔진(400a)은 제어 신호(CTL2)에 응답하여 상술한 동작을 수행할 수 있다. 스위칭부(291)의 패리티 비트들을 전달하는 스위칭 회로들은 칼럼 제어 신호(CCS)에 응답하여 기입 동작에서는 18:24의 디멀티플렉싱을 수행하고, 독출 동작에서는 24:18의 멀티플렉싱 동작을 수행할 수 있다.
도 6은 도 5의 제1 ECC 엔진에서 ECC 인코더를 나타낸다.
도 6을 참조하면, ECC 인코더(410)는 패리티 생성기(411)를 포함할 수 있다. 패리티 생성기(411)는 기입 동작에서 메인 데이터(MD)의 데이터 비트들에 대하여 ECC 인코딩을 수행하여 패리티 비트들(PRT)를 생성하고, 메인 데이터(MD)와 패리티 비트들(PRT)를 포함하는 코드워드(CW)를 제1 입출력 게이팅 회로(290a)에 제공할 수 있다.
도 7은 도 5의 제1 ECC 엔진에서 ECC 디코더를 나타낸다.
도 7을 참조하면, ECC 디코더(430)는 체크 비트 생성기(431), 신드롬 생성기(433) 및 데이터 정정기(435)를 포함할 수 있다.
체크 비트 생성기(431)는 독출된 데이터(MD)를 기초로 하여 체크 비트들(CHB)을 생성할 수 있다. 신드롬 생성기(433)는 체크 비트들(CHB)과 독출된 패리티 비트들(PRT)을 기초로 독출된 데이터(MD)에 에러가 존재하는지 여부와 에러의 위치를 나타내는 신드롬 데이터(SDR)를 생성할 수 있다. 데이터 정정기(435)는 신드롬 데이터(SDR)에 기초하여 독출된 데이터(MD)의 에러를 정정하고, 정정된 메인 데이터(C_MD)를 데이터 입출력 버퍼(295)에 제공할 수 있다.
도 8은 본 발명의 실시예들에 따라 도 4에서 제2 스위칭 회로, 제4 스위칭 회로 및 제5 스위칭 회로의 동작을 나타낸다.
도 4 및 도 8을 참조하면, 제2 스위칭 회로(291b), 제4 스위칭 회로(291d) 및 제5 스위칭 회로(291e)는 기입 동작에서 18:24의 디멀티플렉싱을 수행하고, 독출 동작에서 24:18의 멀티플렉싱을 수행하는 것을 알 수 있다.
제2 스위칭 회로(291b), 제4 스위칭 회로(291d) 및 제5 스위칭 회로(291e)는 기입 동작에서는 패리티 비트들(PRT)의 일부에 대하여 마스킹 동작을 수행하여 18:24의 디멀티플렉싱을 수행하고, 독출 동작에서는 상위 내부 패리티 비트들(IUPRT1), 제1 하위 패리티 비트들(ILPRT11) 및 제2 하위 패리티 비트들(ILPRT12)의 일부에 대하여 일정 단위로 칼럼 선택 신호를 반복적으로 활성화시킴으로써 24:18의 멀티플렉싱을 수행할 수 있다.
도 9는 도 4에서 제1 내지 제5 스위칭 회로들의 동작을 나타낸다.
도 9에서는 도 4의 ECC 엔진(400a)은 2p 비트(p는 8이상의 자연수)의 데이터 비트들을 기초로 2*(p+1) 비트의 패리티 비트들(PRT)을 생성하고, 제1 노멀 셀 영역(312), 제1 패리티 셀 영역(314), 제2 노멀 셀 영역(316) 및 제2 패리티 셀 영역(318)의 하나의 페이지는 제1 내지 제q 내부 칼럼 어드레스들(q=2p-2에 해당하는 자연수)에 의하여 액세스된다고 가정한다. 따라서 p가 8인 경우, q는 64일 수 있다. 또한 제1 내지 제q 내부 칼럼 어드레스들(DCA1~DCA64)은 도 2의 제1 칼럼 디코더(270a)로부터 제공될 수 있다. 제1 칼럼 디코더(270a)는 칼럼 어드레스(COL_ADDR)를 디코딩하여 제1 내지 제q 내부 칼럼 어드레스들(DCA1~DCA64)을 제공할 수 있다.
도 9를 참조하면, 데이터 비트들(MD1, MD2)과 관련된 제1 스위칭 회로(291d) 및 제3 스위칭 회로(291c)는 제1 내지 제64 내부 칼럼 어드레스들(DCA1~DCA64)이 순차적으로 인가될 때마다 상응하는 칼럼 선택 신호들(CSL1~CSL64) 각각에 의하여 상응하는 칼럼 선택부(298)를 턴-온시킨다. 칼럼 선택부(298)는 버스트 길이(BL)에 해당하는 비트라인들에 연결될 수 있고, 버스트 길이에 해당하는 스위치들로 구성될 수 있다. 도 9에서 버스트 길이(BL)를 8로 가정하면 칼럼 선택부(298)가 턴-온되면 8 개의 비트라인들이 동시에 선택될 수 있다.
내부 상위 패리티 비트들(IUPRT1)과 관련된 제2 스위칭 회로(291b)는 제1 내지 제64 내부 칼럼 어드레스들(DCA1~DCA64)이 순차적으로 증가될 때, 칼럼 선택 신호들 중 일부를 반복적으로 활성화시켜 칼럼 선택 신호들(CSL1~CSL52) 각각을 상응하는 칼럼 선택부에 인가할 수 있다.
제1 내부 하위 패리티 비트들(ILPRT11)과 관련된 제4 스위칭 회로(291d)는 제1 내지 제64 내부 칼럼 어드레스들(DCA1~DCA64)이 순차적으로 증가될 때, 칼럼 선택 신호들 중 일부를 반복적으로 활성화시켜 칼럼 선택 신호들(CSL1~CSL52) 각각을 상응하는 칼럼 선택부에 인가할 수 있다. 제2 내부 하위 패리티 비트들(ILPRT12)과 관련된 제5 스위칭 회로(291e)는 제1 내지 제64 내부 칼럼 어드레스들(DCA1~DCA64)이 순차적으로 증가될 때, 칼럼 선택 신호들 중 일부를 반복적으로 활성화시켜 칼럼 선택 신호들(CSL1~CSL40) 각각을 상응하는 칼럼 선택부에 인가할 수 있다.
도 10a 내지 도 10d는 도 9에서 제2, 제4 및 제5 스위칭 회로들 각각에서의 내부 칼럼 어드레스와 칼럼 선택 신호 사이의 관계를 나타낸다.
도 10a 내지 도 10d에서 VD는 유효 데이터를 나타낸다.
도 9 및 도 10a 내지 도 10d를 참조하면, 반도체 메모리 장치(200)의 독출 동작에서 제5 스위칭 회로(291e)는 제1 내지 제32 내부 칼럼 어드레스들(DCA1~DCA32)에 대하여는 (2p/r)개(즉 4개)의 칼럼 어드레스들 단위로 동일한 칼럼 선택 신호를 활성화시키고, 제4 스위칭 회로(291d)는 제33내지 제48 내부 칼럼 어드레스들(DCA33~DCA48)에 대하여는 (2p/r)개(즉 4개)의 칼럼 어드레스들 단위로 동일한 칼럼 선택 신호를 활성화시키고, 제2 스위칭 회로(291b)는 제49 내지 제64 내부 칼럼 어드레스들(DCA49~DCA64)에 대하여는 (2p/r)개(즉 4개)의 칼럼 어드레스들 단위로 동일한 칼럼 선택 신호를 활성화시켜서 24:18의 멀티플렉싱 동작을 수행할 수 있다.
제2 스위칭 회로(291b), 제4 스위칭 회로(291d) 및 제5 스위칭 회로(291e)들은 각각 4 개의 내부 칼럼 어드레스들 각각에 대하여 동일한 칼럼 선택 신호를 활성화시키고, 칼럼 제어 신호(CCS)에 응답하여 동일한 칼럼 선택 신호에 상응하는 8개의 패리티 비트들 중 2 비트들을 순차적으로 선택할 수 있다.
도 4, 도 8, 도 9 및 도 10a 내지 도 10d를 참조하여 설명한 바와 같이, 제어 로직 회로(210)는 노멀 셀 영역들(312, 316)에 대하여는 버스트 길이의 배수에 따라 칼럼 액세스하고, 패리티 셀 영역들(3214, 318)에 대하여는 부분적으로 버스트 길이의 비배수에 따라 칼럼 액세스하도록 입출력 게이팅 회로(290a)를 제어한다.
도 11은 도 9의 제2, 제4 및 제5 스위칭 회로들이 수행하는 24:18 멀티플렉싱 동작을 나타낸다.
도 11을 참조하면, 제2 스위칭 회로(291b), 제4 스위칭 회로(291d) 및 제5 스위칭 회로(291e)는 멀티플렉서들(411~419, 421~429)을 포함할 수 있고, 멀티플렉서들(411~419, 421~429)은 칼럼 제어 신호(CCS)에 응답하여 24 비트의 내부 패리티 비트들(IPRT)을 18 비트의 패리티 비트들(PRT)로 멀티플렉싱할 수 있다. 멀티플렉서들(411, 412, 419, 421, 428, 429)은 4:1 멀티플렉싱을 수행하고 나머지 멀티플렉서들은 2:1 멀티플렉싱을 수행한다.
도 12는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이, 제1 입출력 게이팅 회로 및 제1 ECC 엔진을 나타내는 블록도이다.
도 12를 참조하면, 제1 뱅크 어레이(310aa)는 물리적으로 분리되는 제1 서브 어레이(311a) 및 제2 서브 어레이(315a)를 포함할 수 있다.
제1 서브 어레이(311a)는 데이터 비트들(MD1)이 저장되는 제1 노멀 셀 영역(312a) 및 패리티 비트들이 저장되는 제1 패리티 셀 영역(314a)을 포함할 수 있고, 제2 서브 어레이(315a)는 데이터 비트들(MD2)이 저장되는 제2 노멀 셀 영역(316a) 및 패리티 비트들이 저장되는 제2 패리티 셀 영역(318a)을 포함할 수 있다. 제1 패리티 셀 영역(314a)과 제2 패리티 셀 영역(318a)은 하나의 워드라인에 대하여 동일한 저장 용량(384 비트)을 가질 수 있다.
제1 입출력 게이팅 회로(290aa)는 제1 내지 제4 스위칭 회로들(292a~292d)을 포함할 수 있다. 제1 스위칭 회로(292a)와 제3 스위칭 회로(292c) 각각의 동작은 도 4의 제1 스위칭 회로(291a)와 제3 스위칭 회로(291c) 각각의 동작과 실질적으로 동일하므로 상세한 설명은 생략한다.
제2 스위칭 회로(292b)는 제1 패리티 셀 영역(314a) 및 제1 ECC 엔진(400aa) 사이에 연결되어, 기입 동작에서는 상위 패리티 비트들(UPRT2)을 제1 패리티 셀 영역(314a)에 전달하고, 독출 동작에서는 내부 상위 패리티 비트들(IUPRT2)을 제1 ECC 엔진(400aa)에 전달할 수 있다. 제4 스위칭 회로(292d)는 제2 패리티 셀 영역(318a) 및 제1 ECC 엔진(400aa) 사이에 연결되어, 기입 동작에서는 하위 패리티 비트들(LPRT2)을 제2 패리티 셀 영역(318a)에 전달하고, 독출 동작에서는 내부 하위 패리티 비트들(ILPRT2)을 제1 ECC 엔진(400aa)에 전달할 수 있다.
제1 ECC 엔진(400aa)은 ECC 인코더(410a) 및 ECC 디코더(430a)를 포함할 수 있다.
제1 ECC 엔진(400aa)이 DEDSEC(double error detection single error correction) 코드를 사용하는 경우, ECC 디코더(430a)는 제1 데이터 비트들(MD1) 및 제2 데이터 비트들(MD2)에 포함되는 2 개의 에러 비트들을 검출하고 하나의 에러 비트를 정정할 수 있다. 이 경우에, 제1 데이터 비트들(MD1) 및 제2 데이터 비트들(MD2)은 각각 128 비트를 포함할 수 있고, 패리티 비트들(PRT)은 12 비트를 포함할 수 있고, 내부 상위 패리티 비트들(IUPRT2) 및 내부 하위 패리티 비트들(ILPRT2)을 각각 8 비트를 포함할 수 있다.
따라서 제2 스위칭 회로(292b) 및 제4 스위칭 회로(292d)는 기입 동작에서 12:16의 디멀티플렉싱을 수행하고, 독출 동작에서는 16:12의 멀티플렉싱 동작을 수행할 수 있다.
도 13은 도 12에서 제1 내지 제4 스위칭 회로들의 동작을 나타낸다.
도 13에서는 도 12의 제1 ECC 엔진(400aa)은 2p 비트(p는 8이상의 자연수)의 데이터 비트들을 기초로 2*(p+1) 비트의 패리티 비트들(PRT)을 생성하고, 제1 노멀 셀 영역(312a), 제1 패리티 셀 영역(314a), 제2 노멀 셀 영역(316a) 및 제2 패리티 셀 영역(318a)의 하나의 페이지는 제1 내지 제r 내부 칼럼 어드레스들(r=2p-2에 해당하는 자연수)에 의하여 액세스된다고 가정한다. 따라서, p가 8인 경우, r은 64일 수 있다. 또한 제1 내지 제r 내부 칼럼 어드레스들(DCA1~DCA64)은 도 2의 제1 칼럼 디코더(270a)로부터 제공될 수 있다. 제1 칼럼 디코더(270a)는 칼럼 어드레스(COL_ADDR)를 디코딩하여 내부 칼럼 어드레스들(DCA1~DCA64)을 제공할 수 있다.
도 13을 참조하면, 데이터 비트들(MD1, MD2)과 관련된 제1 스위칭 회로(292a) 및 제3 스위칭 회로(292c)는 제1 내지 제64 내부 칼럼 어드레스들(DCA1~DCA64)이 순차적으로 인가될 때마다 상응하는 칼럼 선택 신호들(CSL1~CSL64) 각각에 의하여 상응하는 칼럼 선택부(299)를 턴-온시킨다. 칼럼 선택부(299)는 버스트 길이(BL)에 해당하는 비트라인들에 연결될 수 있고, 버스트 길이에 해당하는 스위치들로 구성될 수 있다. 도 13에서 버스트 길이(BL)를 8로 가정하면 칼럼 선택부(299)가 턴-온되면 8 개의 비트라인들이 동시에 선택될 수 있다.
내부 상위 패리티 비트들(IUPRT2)과 관련된 제2 스위칭 회로(292b)는 제1 내지 제64 내부 칼럼 어드레스들(DCA1~DCA64)이 순차적으로 증가될 때, 칼럼 선택 신호들 중 일부를 반복적으로 활성화시켜 칼럼 선택 신호들(CSL1~CSL48) 각각을 상응하는 칼럼 선택부에 인가할 수 있다. 내부 하위 패리티 비트들(ILPRT2)과 관련된 제2 스위칭 회로(292d)는 제1 내지 제64 내부 칼럼 어드레스들(DCA1~DCA64)이 순차적으로 증가될 때, 칼럼 선택 신호들 중 일부를 반복적으로 활성화시켜 칼럼 선택 신호들(CSL1~CSL48) 각각을 상응하는 칼럼 선택부에 인가할 수 있다.
도 14a 내지 도 14d는 도 13에서 제2 및 제4 및 스위칭 회로들 각각에서 내부 칼럼 어드레스와 칼럼 선택 신호 사이의 관계를 나타낸다.
도 14a 내지 도 14d에서 VD는 유효 데이터를 나타낸다.
도 13 및 도 14a 내지 도 14d를 참조하면, 반도체 메모리 장치(200)의 독출 동작에서 제4 스위칭 회로(292d)는 제1 내지 제32 내부 칼럼 어드레스들(DCA1~DCA32)에 대하여는 (2p-1/r)개(즉 2개)의 내부 칼럼 어드레스들 단위로 동일한 칼럼 선택 신호를 활성화시키고, 제2 스위칭 회로(292b)는 제33내지 제64 내부 칼럼 어드레스들(DCA33~DCA64)에 대하여는 (2p-1/r)개(즉 2개)의 칼럼 어드레스들 단위로 동일한 칼럼 선택 신호를 활성화시켜서 16:12의 멀티플렉싱 동작을 수행할 수 있다.
제2 스위칭 회로(292b) 및 제4 스위칭 회로(292d)는 각각 2 개의 칼럼 어드레스들 단위에 대하여 동일한 칼럼 선택 신호를 활성화시키고, 칼럼 제어 신호(CCS)에 응답하여 동일한 칼럼 선택 신호에 상응하는 8개의 패리티 비트들 중 4 비트들을 순차적으로 선택할 수 있다.
도 12 내지 도 1ㅇd를 참조하여 설명한 바와 같이, 제어 로직 회로(210)는 노멀 셀 영역들(312a, 316a)에 대하여는 버스트 길이의 배수에 따라 칼럼 액세스하고, 패리티 셀 영역들(314a, 318a)에 대하여는 부분적으로 버스트 길이의 비배수에 따라 칼럼 액세스하도록 입출력 게이팅 회로(290aa)를 제어한다.
이하, 도 15 내지 18을 참조하여, JEDEC(Joint Electron Device Engineering Council)의 LPDDR4(low-power double data rate 4) 표준에 따른 메모리 장치에 본 발명의 기술적 사상을 적용한 실시예들을 설명한다.
도 15는 본 발명의 일 실시예에 따른 적층형 메모리 칩을 나타내는 사시도이다.
도 15를 참조하면, 적층형 메모리 칩(500)은 베이스 기판(508) 및 베이스 기판(508) 위에 적층되는 복수의 반도체 다이들(518, 528)을 포함한다. 도 22에는 편의상 제1 반도체 다이(518) 및 제2 반도체 다이(528)을 도시하였으나 하나의 메모리 칩(18)에 함께 패키징되는 반도체 다이들의 개수는 3개 또는 그 이상일 수 있다.
베이스 기판(508)은 제1 채널 영역(CHN_A)에 상응하는 제1 칩 입출력 패드부 및 제2 채널 영역(CHN_B)에 상응하는 제2 칩 입출력 패드부를 포함할 수 있다. 상기 제1 칩 입출력 패드부는 외부 장치와 연결되는 제1 칩 커맨드-어드레스 패드부(38), 제1 칩 하위 데이터 패드부(48) 및 제1 칩 상위 데이터 패드부(58)를 포함하고, 상기 제2 칩 입출력 패드부는 외부 장치와 연결되는 제2 칩 커맨드-어드레스 패드부(39), 제2 칩 하위 데이터 패드부(49) 및 제2 칩 상위 데이터 패드부(59)를 포함한다.
제1 칩 커맨드-어드레스 패드부(38)는 제1 칩 선택 신호(CSA), 제1 클록 인에이블 신호(CKEA) 및 제1 커맨드-어드레스 신호들(CAA0~CAA5)을 수신하는 복수의 패드들을 포함할 수 있다. 제1 칩 하위 데이터 패드부(48)는 8비트의 하위 데이터(DQA0~DQA7)를 교신하는 8 개의 패드들을 포함할 수 있고, 제1 칩 상위 데이터 패드부(58)는 8 비트의 상위 데이터(DQA8~DQA15)를 교신하는 8 개의 패드들을 포함할 수 있다.
제2 칩 커맨드-어드레스 패드부(39)는 제2 칩 선택 신호(CSB), 제2 클록 인에이블 신호(CKEB) 및 제2 커맨드-어드레스 신호들(CAB0~CAB5)을 수신하는 복수의 패드들을 포함할 수 있다. 제2 칩 하위 데이터 패드부(49)는 8비트의 하위 데이터(DQB0~DQB7)를 교신하는 8 개의 패드들을 포함할 수 있고, 제2 칩 상위 데이터 패드부(59)는 8 비트의 상위 데이터(DQB8~DQB15)를 교신하는 8 개의 패드들을 포함할 수 있다.
제1 반도체 다이(518) 및 제2 반도체 다이(528)의 각각은 서로 독립적으로 동작하는 제1 채널 영역(CHN_A) 및 제2 채널 영역(CHN_B)을 포함할 수 있다.
제1 반도체 다이(518)는 제1 채널 영역(CHN_A)에 상응하는 제1 다이 입출력 패드부(538, 548, 558) 및 제2 채널 영역(CHN_B)에 상응하는 제2 다이 입출력 패드부(539, 549, 559)를 포함할 수 있다. 제1 다이 입출력 패드부(538, 548, 558)는 제1 칩 커맨드-어드레스 패드부(38)에 상응하는 제1 다이 커맨드-어드레스 패드부(538), 제1 칩 하위 데이터 패드부(48)에 상응하는 제1 다이 하위 데이터 패드부(548) 및 제1 칩 상위 데이터 패드부(58)에 상응하는 제1 다이 상위 데이터 패드부(558)을 포함할 수 있다. 제2 다이 입출력 패드부(539, 549, 559)는 제2 칩 커맨드-어드레스 패드부(39)에 상응하는 제2 다이 커맨드-어드레스 패드부(539), 제2 칩 하위 데이터 패드부(49)에 상응하는 제2 다이 하위 데이터 패드부(549) 및 제2 칩 상위 데이터 패드부(59)에 상응하는 제2 다이 상위 데이터 패드부(559)를 포함할 수 있다. 제2 반도체 다이(528)도 제1 반도체 다이(518)과 동일한 구조의 제1 채널 영역(CHN_A)에 상응하는 제1 다이 입출력 패드부(미도시) 및 제2 채널 영역(CHN_B)에 상응하는 제2 다이 입출력 패드부를 포함할 수 있다.
제1 반도체 다이(518)의 다이 커맨드-어드레스 패드부들(538, 539) 및 제2 반도체 다이(528)의 다이 커맨드-어드레스 패드부들(미도시)은 칩-커맨드 어드레스 패드부들(38, 39)에 공통으로 연결될 수 있다. 제1 반도체 다이(518)의 다이 하위 데이터 패드부들(548, 549)는 칩 하위 데이터 패드부들(48, 49)과 전기적으로 연결되고 제1 반도체 다이(518)의 다이 상위 데이터 패드부들(558, 559)는 칩 상위 데이터 패드부들(58, 59)과 전기적으로 단절될 수 있다. 제2 반도체 다이(528)의 다이 상위 데이터 패드부들(미도시)은 칩 상위 데이터 패드부들(58, 59)과 전기적으로 연결되고 제2 반도체 다이(528)의 다이 하위 데이터 패드부들(미도시)은 칩 하위 데이터 패드부들(48, 49)과 전기적으로 단절될 수 있다.
도 15에 도시된 바와 같이, 제1 반도체 다이(518) 및 제2 반도체 다이(528)는 본딩 와이어(bonding wire)들을 통하여 칩 하위 데이터 패드부들(48. 49) 및 칩 상위 데이터 패드부들(58, 59)과 각각 연결될 수 있다. 또한, 제1 반도체 다이(518) 및 제2 반도체 다이(528)는 본딩 와이어들을 통하여 칩 커맨드-어드레스 패드부들(38, 39)에 공통으로 연결될 수 있다. 다른 실시예에서, 제1 반도체 다이(518) 및 제2 반도체 다이(528)은 관통 비아(TSV: through-silicon via)를 통하여 칩 커맨드-어드레스 패드부들(38, 39)에 공통으로 연결될 수 있다.
도 16은 도 15의 적층형 메모리 칩의 어드레싱을 설명하기 위한 도면이다.
도 16을 참조하면, 각 반도체 다이가 2개의 채널 영역들을 포함하는 경우, 각 반도체 다이의 메모리 용량이 4Gb, 8Gb, 16Gb일 때, 채널 당 메모리 용량은 각각 2Gb, 4Gb, 8Gb 일 수 있다. 각 채널은 8개의 메모리 뱅크들을 포함할 수 있으며, 뱅크 어드레스는 메모리 용량에 관계없이 3개의 어드레스 비트들(BA0, BA1, BA2)로서 결정될 수 있다. 채널당 데이터 폭(즉 데이터 패드들의 개수)이 16일 때, 행 어드레스를 나타내기 위한 어드레스 비트들(R0~R15)은 메모리 용량에 따라서 순차적으로 증가할 수 있고, 열 어드레스를 나타내기 위한 어드레스 비트들(C0~C9)은 고정될 수 있다.
도 17은 도 15의 적층형 메모리 칩의 커맨드의 일부를 나타내는 도면이고, 도 18은 도 15의 적층형 메모리 장치의 동작을 나타내는 타이밍도이다.
도 17에는 제1 액티브 커맨드(ACT1), 제2 액티브 커맨드(ACT2), 제1 기입 커맨드(WR1), 제1 독출 커맨드(RD1) 및 제2 카스 커맨드(CAS2)를 나타내는 칩 선택 신호(CS) 및 커맨드-어드레스 신호들(CA0~CA5)의 조합이 도시되어 있다. H는 논리 하이 레벨을 나타내고, L은 논리 로우 레벨을 나타내고, R0~R15는 로우 어드레스 신호(RA)의 비트들을 나타내고, BA0~BA2는 뱅크 어드레스(BA)의 비트들을 나타내고, V는 논리 로우 레벨 또는 논리 하이 레벨일 수 있음을 나타내고, BL은 버스트 길이(burst length)를 나타내고, C2~C8은 칼럼 어드레스(CA)의 비트들을 나타내고, AP는 오토 프리차지(auto precharge)를 나타낸다. R1은 클록 신호(CK)의 첫 번째 상승 에지를 나타내고, R2는 클록 신호(CK)의 두 번째 상승 에지를 나타낸다.
도 18에는 버스트 독출 동작 또는 버스트 기입 동작에 상응하는 시퀀스가 도시되어 있다. 커맨드 신호는 제1 커맨드 신호(ACT1)와 제1 커맨드 신호(ACT2)의 조합으로 나타내고, 독출 커맨드는 제1 독출 커맨드와 제2 카스 커맨드(CAS2)의 조합으로 나타내고, 기입 커맨드는 제1 기입 커맨드(WR1)와 제2 카스 커맨드(CAS2)의 조합으로 나타낼 수 있다. 이와 같이, 도 15의 메모리 칩(18)은 칩 커맨드-어드레스 패드부(38, 39)를 통하여 복수의 클록 주기들(예를 들어, 4개의 클록 주기들) 동안에 커맨드와 어드레스를 수신할 수 있다. 메모리 칩에 커맨드가 입력될 때, 클록 인에이블 신호(CKE)는 논리 하이 레벨을 유지할 수 있다.
본 발명의 실시예들에 따라서, 제1 반도체 다이(518)의 다이 하위 데이터 패드부는 칩 하위 데이터 패드부와 전기적으로 연결되어 하위 데이터(DQ[7:0])를 교신하고 제1 반도체 다이(518)의 다이 상위 데이터 패드부는 칩 상위 데이터 패드부와 전기적으로 단절될 수 있다. 제2 반도체 다이(528)의 다이 상위 데이터 패드부는 칩 상위 데이터 패드부와 전기적으로 연결되어 상위 데이터(DQ[15:8])를 교신하고 제2 반도체 다이(528)의 다이 하위 데이터 패드부는 칩 하위 데이터 패드부와 전기적으로 단절될 수 있다. 이와 같이, 적층된 복수의 반도체 다이들의 각각을 칩 하위 데이터 패드부 및 칩 상위 데이터 패드부 중 하나에 선택적으로 연결하여 반도체 다이들에 대한 입출력 부하를 감소함으로써 동작 속도를 증가시키고 입출력 파워를 감소시킬 수 있다.
다른 실시예에서, 제1 반도체 다이(518)와 제2 반도체 다이(528) 각각의 데이터 패드부는 칩 데이터 패드부와 전기적으로 연결되어 데이터(DQ[15:0])를 교신할 수 있다. 이 경우에, 제1 반도체 다이(518)와 제2 반도체 다이(528) 각각은 도 4 또는 도 12와 같이 구성되어, 하나의 뱅크 어레이에 포함되는 제1 서브 어레이의 제1 패리티 셀 영역 및 제2 서브 어레이의 제2 패리티 셀 영역에 대하여 부분적으로 버스트 길이의 비배수에 따라 칼럼 액세스를 수행할 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 14d 및 도 19를 참조하면, 복수의 뱅크 어레이들(310~380)을 구비하고, 뱅크 어레이들(310~380) 각각은 제1 서브 어레이(311) 및 제2 서브 어레이(315)를 구비하고, 상기 제1 서브 어레이(311) 및 상기 제2 서브 어레이(315)는 각각 데이터 비트들(MD)을 저장하는 노멀 셀 영역(312, 316)과 상기 데이터 비트들(MD)과 관련된 패리티 비트들(PRT)을 저장하는 패리티 셀 영역(314, 318)을 포함하는 메모리 셀 어레이(300)를 구비하는 반도체 메모리 장치(200)의 동작 방법에서는 제1 ECC 엔진(400a)의 ECC 디코더(410)에서 데이터 비트들(MD)을 기초로 패리티 비트들을 생성한다(S710).
제1 입출력 게이팅 회로(290a)는 데이터 비트들(MD)을 제1 서브 어레이(311)의 제1 노멀 셀 영역(312)과 제2 서브 어레이(315)의 제2 노멀 셀 영역(316)에 저장한다(S720). 상기 데이터 비트들(MD)이 제1 노멀 셀 영역(312)과 제2 노멀 셀 영역(316)에 저장되는 동안, 제1 입출력 게이팅 회로(290a)는 패리티 비트들(PRT)을 제1 서브 어레이(311)의 제1 패리티 셀 영역(314)과 제2 서브 어레이(315)의 제2 패리티 셀 영역(318)에 저장한다(S730). 이 경우에 노멀 셀 영역들(312, 316)에 대한 칼럼 액세스는 버스트 길이의 배수에 따라 수행되고 패리티 셀 영역들(314, 316)에 대한 칼럼 액세스는 부분적으로 상기 버스트 길이의 비배수에 따라 수행될 수 있다. 즉 도 4, 도 8 내지 도 14d를 참조하여 설명한 바와 같이, 제1 입출력 게이팅 회로(290a)에서 패리티 비트들을 전달하는 스위칭 회로들은 24:18의 디멀티플렉싱, 18:24의 멀티플렉싱, 12:16의 디멀티플렉싱 또는 16:12의 멀티플렉싱을 수행할 수 있다.
따라서 본 발명의 실시예들에 따르면, 패리티 비트들의 수가 버스트 길이의 배수에 해당하지 않는 ECC를 채용하여서도 ECC 인코딩 및 ECC 디코딩 동작을 수행하여 반도체 메모리 장치의 성능과 신뢰성을 향상시킬 수 있다.
도 20은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 20에 도시된 바와 같이, 반도체 메모리 장치(800)는 다수의 반도체 레이어들(LA1 내지 LAs, s는 2 이상의 정수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAs)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAs)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(810)와 슬레이브 칩으로서 제p 반도체 레이어(820)를 중심으로 하여 반도체 장치(800)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(810)는 슬레이브 칩들에 구비되는 메모리 영역(821)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(810)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 8101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 8102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(8103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(8104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(8105) 등을 구비할 수 있다.
또한 제1 반도체 레이어(810)는 제어 로직 회로(8107)를 더 포함할 수 있다. 제어 로직 회로(8107)는 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(821)에 대한 액세스를 제어할 수 있다. 한편, 제s 반도체 레이어(820)는, 메모리 영역(821), 메모리 영역(821)의 데이터에 대한 ECC 인코딩과 ECC 디코딩을 수행하는 ECC 엔진 블록(822) 및 메모리 영역들(821)의 데이터의 독출/기입을 위한 기타 주변 회로들, 예컨데 로우 디코더, 칼럼 디코더, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역(823)을 구비할 수 있다.
도 2 내지 도 14d 및 도 19를 참조하여 설명한 바와 같이, 메모리 영역(821)과 ECC 엔진 블록(822) 사이에는 입출력 게이팅 회로가 연결될 수 있고, 상기 입출력 게이팅 회로는 메모리 영역(821)에 포함되는 하나의 뱅크 어레이의 데이터 비트들을 저장하는 노멀 셀 영역에 대한 칼럼 액세스는 버스트 길이의 배수에 따라 수행하고 패리티 비티들을 저장하는 패리티 셀 영역에 대한 칼럼 액세스는 부분적으로 상기 버스트 길이의 비배수에 따라 수행할 수 있다. 따라서, 패리티 비트들의 수가 버스트 길이의 배수에 해당하지 않는 ECC를 채용하여서도 ECC 인코딩 및 ECC 디코딩 동작을 수행하여 반도체 메모리 장치(800)의 성능과 신뢰성을 향상시킬 수 있다.
또한 반도체 메모리 장치(800)에는 3차원 메모리 어레이가 제공될 수 있다. 상기 3차원 메모리 어레이는 실리콘 기판 상에 배치된 액티브 이ㅕ역을 구비하는 하나 이상의 물리적 레벨의 메모리 셀 어레이들 및 상기 메모리 셀들의 동작과 관련된 회로들이 모놀리딕(monolithic) 방식으로 형성될 수 있다. 여기서 'monolithic'이라는 용어는 복수의 레이어들로 구성된 어레이의 각 레벨이 하위 레이어 위에 직접적으로 적층되는 것을 의미한다. 본 발명에 참조로서 포함되는 다음의 특허 문헌들은 상기 3차원 메모리 어레이 대한 적절한 구성들을 기술한다. 상기 3차원 메모리 어레이에서 워드라인들 및/또는 비트라인들이 레벨들 사이에서 공유된다. 상기 특허문헌들은 다음과 같다: 미국 등록 특허 7,679,133; 8,553,466; 8,654,587; 8,559,235; 및 미국 공개 특허 2011/0233648.
도 21은 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 21을 참조하면, 모바일 시스템(900)은 어플리케이션 프로세서(910), 통신(Connectivity)부(920), 사용자 인터페이스(930), 비휘발성 메모리 장치(940), 휘발성 메모리 장치(950) 및 파워 서플라이(960)를 포함한다. 어플리케이션 프로세서(910)는 메모리 컨트롤러(911)를 포함할 수 있다.
어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 휘발성 메모리 장치(950)는 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 휘발성 메모리 장치(950)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 휘발성 메모리 장치(950)는 메모리 셀 어레이(951) 및 ECC 엔진 블록(953)을 포함할 수 있다.
비휘발성 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(920)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)는 모바일 시스템(900)의 동작 전압을 공급할 수 있다.
모바일 시스템(900) 또는 모바일 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에서는 메모리 셀 어레이의 노멀 셀 영역과 패리티 셀 영역에 대한 칼럼 액세스를 비대칭적으로 수행할 수 있다. 따라서, 패리티 비트들의 수가 버스트 길이의 배수에 해당하지 않는 ECC를 채용하여서도 ECC 인코딩 및 ECC 디코딩 동작을 수행하여 반도체 메모리 장치(800)의 성능과 신뢰성을 향상시킬 수 있다.
본 발명은 반도체 메모리 장치를 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 뱅크 어레이들을 구비하고, 상기 뱅크 어레이들 각각은 제1 서브 어레이 및 제2 서브 어레이를 구비하고, 상기 제1 서브 어레이는 제1 노멀 셀 영역과 제1 패리티 셀 영역을 구비하고, 상기 제2 서브 어레이는 제2 노멀 셀 영역과 제2 패리티 셀 영역을 구비하고, 상기 제1 노멀 셀 영역과 상기 제2 노멀 셀 영역은 함께 데이터 비트들을 저장하고, 상기 제1 패리티 셀 영역과 상기 제2 패리티 셀 영역은 함께, 상기 데이터 비트들과 관련된 N 패리티 비트들을 저장하는 메모리 셀 어레이;
    상기 데이터 비트들을 기초로 M 패리티 비트들을 생성하고, 상기 M 패리티 비트들을 이용하여 상기 데이터 비트들의 에러를 정정하는 에러 정정 코드(error correction code; 이하 ECC) 엔진;
    상기 ECC 엔진과 상기 메모리 셀 어레이 사이에 연결되는 입출력 게이팅 회로; 및
    커맨드 및 어드레스에 기초하여 상기 메모리 셀 어레이에 대한 액세스를 제어하는 제어 로직 회로를 포함하고,
    상기 제어 로직 회로는 상기 어드레스에 응답하여 상기 제1 및 제2 노멀 셀 영역들에 대한 칼럼 액세스를 수행하도록 상기 입출력 게이팅 회로를 제어하고, 상기 M 패리티 비트들에 대한 M:N 디멀티플렉싱 및 상기 N 패리티 비트들에 대한 N:M 멀티플렉싱 중 하나를 수행하여 상기 제1 및 제2 패리티 셀 영역들에 대한 칼럼 액세스를 수행하도록 상기 입출력 게이팅 회로를 제어하고,
    M, N은 2 이상의 자연수이고, N은 M보다 큰 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 노멀 셀 영역들의 제1 저장 용량은 상기 제1 및 제2 패리티 셀 영역들의 제2 저장 용량과 다른 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 패리티 셀 영역의 제1 저장 용량과 상기 제2 패리티 셀 영역의 제2 저장 용량은 서로 다른 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 ECC 엔진은 double error correction(DEC) 코드를 사용하는 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 입출력 게이팅 회로는
    상기 제1 노멀 셀 영역에 연결되는 제1 스위칭 회로;
    상기 제1 패리티 셀 영역에 연결되는 제2 스위칭 회로;
    상기 제2 노멀 셀 영역에 연결되는 제3 스위칭 회로; 및
    상기 제2 패리티 셀 영역에 연결되는 제4 스위칭 및 제5 스위칭 회로를 포함하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 반도체 메모리 장치의 기입 동작에서, 상기 ECC 엔진은 2p 비트(p는 8이상의 자연수)의 상기 데이터 비트들을 기초로 2*(p+1) 비트를 구비하는 상기 M 패리티 비트들을 생성하고,
    상기 제2 스위칭 회로, 상기 제4 스위칭 회로 및 상기 제5 스위칭 회로는 상기 제어 로직 회로로부터의 칼럼 제어 신호에 응답하여 상기 M 패리티 비트들에 대하여 2*(p+1):3p의 디멀티플렉싱을 수행하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 반도체 메모리 장치의 독출 동작에서, 상기 제2 스위칭 회로, 상기 제4 스위칭 회로 및 상기 제5 스위칭 회로는 상기 칼럼 제어 신호에 응답하여 상기 제1 패리티 셀 영역과 상기 제2 패리티 셀 영역에 저장된 상기 N 패리티 비트들에 대하여 3p:2*(p+1)의 멀티플렉싱을 수행하는 반도체 메모리 장치.
  8. 제5항에 있어서,
    상기 반도체 메모리 장치의 기입 동작에서, 상기 ECC 엔진은 2p 비트(p는 8이상의 자연수)의 상기 데이터 비트들을 기초로 2*(p+1) 비트를 구비하는 상기 M 패리티 비트들을 생성하고,
    상기 제1 노멀 셀 영역, 상기 제1 패리티 셀 영역, 상기 제2 노멀 셀 영역 및 상기 제2 패리티 셀 영역의 하나의 페이지는 제1 내지 제q 칼럼 어드레스들(q=2p-2에 해당하는 자연수)에 의하여 액세스되는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 반도체 메모리 장치의 독출 동작에서
    상기 제1 내지 q/2 칼럼 어드레스들까지는 상기 제5 스위칭 회로는 (2p/r)개의 칼럼 어드레스들 단위로 동일한 칼럼 선택 신호를 활성화시키고,
    상기 (q/2)+1 내지 (q/2)+(q/4) 칼럼 어드레스들까지는 상기 제4 스위칭 회로는 (2p/r)개의 칼럼 어드레스들 단위로 동일한 칼럼 선택 신호를 활성화시키고,
    상기 (q/2)+(q/4)+1 내지 상기q 칼럼 어드레스들까지는 상기 제2 스위칭 회로는 (2p/r)개의 칼럼 어드레스들 단위로 동일한 칼럼 선택 신호를 활성화시키는 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 제1 패리티 셀 영역의 제1 저장 용량과 상기 제2 패리티 셀 영역의 제2 저장 용량은 서로 동일한 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 ECC 엔진은 DEDSEC(double error detection single error correction) 코드를 사용하는 반도체 메모리 장치.
  12. 제10항에 있어서, 상기 입출력 게이팅 회로는
    상기 제1 노멀 셀 영역에 연결되는 제1 스위칭 회로;
    상기 제1 패리티 셀 영역에 연결되는 제2 스위칭 회로;
    상기 제2 노멀 셀 영역에 연결되는 제3 스위칭 회로; 및
    상기 제2 패리티 셀 영역에 연결되는 제4 스위칭 회로를 포함하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 반도체 메모리 장치의 기입 동작에서, 상기 ECC 엔진은 2p 비트(p는 8이상의 자연수)의 상기 데이터 비트들을 기초로 2*(p-2) 비트를 구비하는 상기 M 패리티 비트들을 생성하고,
    상기 제2 스위칭 회로 및 상기 제4 스위칭 회로는 상기 제어 로직 회로로부터의 칼럼 제어 신호에 응답하여 상기 M 패리티 비트들에 대하여 2*(p-2):2p의 디멀티플렉싱을 수행하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 반도체 메모리 장치의 독출 동작에서, 상기 제2 스위칭 회로 및 상기 제4 스위칭 회로는 상기 칼럼 제어 신호에 응답하여 상기 제1 패리티 셀 영역과 상기 제2 패리티 셀 영역에 저장된 상기 N 패리티 비트들에 대하여 2p:2*(p-2)의 멀티플렉싱을 수행하는 반도체 메모리 장치.
  15. 제12항에 있어서,
    상기 반도체 메모리 장치의 기입 동작에서, 상기 ECC 엔진은 2p 비트(p는 8이상의 자연수)의 상기 데이터 비트들을 기초로 2*(p-2) 비트를 구비하는 상기 M 패리티 비트들을 생성하고,
    상기 제1 노멀 셀 영역, 상기 제1 패리티 셀 영역, 상기 제2 노멀 셀 영역 및 상기 제2 패리티 셀 영역의 하나의 페이지는 제1 내지 제r 칼럼 어드레스들(r=2p-2에 해당하는 자연수)에 의하여 액세스되는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 제1 내지 r/2 칼럼 어드레스들까지는 상기 제4 스위칭 회로는 (2p-1/r)개의 칼럼 어드레스들 단위로 동일한 칼럼 선택 신호를 활성화시키고,
    상기 (r/2)+1 내지 r 칼럼 어드레스들까지는 상기 제2 스위칭 회로는 (2p-1/r)개의 칼럼 어드레스들 단위로 동일한 칼럼 선택 신호를 활성화시키는 반도체 메모리 장치.
  17. 제1항에 있어서,
    상기 뱅크 어레이들 각각은 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 동적 메모리 셀들을 포함하고,
    상기 반도체 메모리 장치는 LPDDR4(low-power double data rate 4) 표준에 따르는 반도체 메모리 장치.
  18. 적어도 하나의 반도체 메모리 장치; 및
    상기 적어도 하나의 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 적어도 하나의 반도체 메모리 장치는
    복수의 뱅크 어레이들을 구비하고, 상기 뱅크 어레이들 각각은 제1 서브 어레이 및 제2 서브 어레이를 구비하고, 상기 제1 서브 어레이는 제1 노멀 셀 영역과 제1 패리티 셀 영역을 구비하고, 상기 제2 서브 어레이는 제2 노멀 셀 영역과 제2 패리티 셀 영역을 구비하고, 상기 제1 노멀 셀 영역과 상기 제2 노멀 셀 영역은 함께 데이터 비트들을 저장하고, 상기 제1 패리티 셀 영역과 상기 제2 패리티 셀 영역은 함께, 상기 데이터 비트들과 관련된 N 패리티 비트들을 저장하는 메모리 셀 어레이;
    상기 데이터 비트들을 기초로 M 패리티 비트들을 생성하고, 상기 M 패리티 비트들을 이용하여 상기 데이터 비트들의 에러를 정정하는 에러 정정 코드(error correction code; 이하 ECC) 엔진;
    상기 ECC 엔진과 상기 메모리 셀 어레이 사이에 연결되는 입출력 게이팅 회로; 및
    상기 메모리 컨트롤러로부터의 커맨드 및 어드레스에 기초하여 상기 메모리 셀 어레이에 대한 액세스를 제어하는 제어 로직 회로를 포함하고,
    상기 제어 로직 회로는 상기 어드레스에 응답하여 상기 제1 및 제2 노멀 셀 영역들에 대한 칼럼 액세스를 수행하도록 상기 입출력 게이팅 회로를 제어하고, 상기 M 패리티 비트들에 대한 M:N 디멀티플렉싱 및 상기 N 패리티 비트들에 대한 N:M 멀티플렉싱 중 하나를 수행하여 상기 제1 및 제2 패리티 셀 영역들에 대한 칼럼 액세스를 수행하도록 상기 입출력 게이팅 회로를 제어하고,
    M, N은 2 이상의 자연수이고, N은 M보다 큰 메모리 시스템.
  19. 제18항에 있어서,
    상기 제1 및 제2 노멀 셀 영역들의 제1 저장 용량은 상기 제1 및 제2 패리티 셀 영역들의 제2 저장 용량과 다르고,
    상기 제1 패리티 셀 영역의 제3 저장 용량과 상기 제2 패리티 셀 영역의 제4 저장 용량은 서로 다르고,
    상기 ECC 엔진은 DEC(double error correction)코드를 사용하는 메모리 시스템.
  20. 복수의 뱅크 어레이들을 구비하고, 상기 뱅크 어레이들 각각은 제1 서브 어레이 및 제2 서브 어레이를 구비하고, 상기 제1 서브 어레이는 제1 노멀 셀 영역과 제1 패리티 셀 영역을 구비하고, 상기 제2 서브 어레이는 제2 노멀 셀 영역과 제2 패리티 셀 영역을 구비하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 동작 방법으로서,
    상기 뱅크 어레이들 중 제1 뱅크 어레이에 저장될, 외부의 메모리 컨트롤러로부터 수신된 메인 데이터의 데이터 비트들을 기초로 M 패리티 비트들을 생성하는 단계;
    상기 데이터 비트들을 상기 제1 뱅크 어레이의 상기 제1 서브 어레이의 상기 제1 노멀 셀 영역과 상기 제2 서브 어레이의 상기 제2 노멀 셀 영역에 함께 저장하는 단계;
    상기 M 패리티 비트들에 대하여 M:N 디멀티플렉싱을 수행하여 N 패리티 비트들을 생성하는 단계;
    상기 데이터 비트들이 상기 제1 뱅크 어레이의 상기 제1 노멀 셀 영역과 상기 제2 노멀 셀 영역에 저장되는 동안 상기 N 패리티 비트들을 상기 제1 뱅크 어레이의 상기 제1 서브 어레이의 상기 제1 패리티 셀 영역과 상기 제2 서브 어레이의 상기 제2 패리티 셀 영역에 함께 저장하는 단계를 포함하고,
    M, N은 2 이상의 자연수이고, N은 M보다 큰 반도체 메모리 장치의 동작 방법.
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US15/851,197 US10573356B2 (en) 2017-06-09 2017-12-21 Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices
TW106146285A TWI760410B (zh) 2017-06-09 2017-12-28 半導體記憶體裝置及其操作方法及記憶體系統
CN201810381498.9A CN109036492B (zh) 2017-06-09 2018-04-25 半导体存储器装置及其操作方法以及存储器系统

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10552066B2 (en) * 2017-08-31 2020-02-04 Micron Technology, Inc. Systems and methods for data path power savings in DDR5 memory devices
US11144228B2 (en) * 2019-07-11 2021-10-12 Micron Technology, Inc. Circuit partitioning for a memory device
KR20210024311A (ko) * 2019-08-21 2021-03-05 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 포함하는 반도체 메모리 시스템, 및 반도체 메모리 시스템의 구동방법
KR102632180B1 (ko) * 2019-08-30 2024-02-01 삼성전자 주식회사 안테나 및 그것을 포함하는 전자 장치
JP2021047527A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 メモリシステム
KR20210078201A (ko) 2019-12-18 2021-06-28 삼성전자주식회사 반도체 메모리 장치 및 메모리 시스템
US11379306B1 (en) * 2021-07-29 2022-07-05 Bae Systems Information And Electronic System Integration Inc. Method for radiation hardening synchronous DRAM
US11610640B1 (en) * 2021-08-30 2023-03-21 Taiwan Semiconductor Manufacturing Company Limited Method for error correction coding with multiple hash groupings and device for performing the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5901298A (en) * 1996-10-07 1999-05-04 Intel Corporation Method for utilizing a single multiplex address bus between DRAM, SRAM and ROM
JP4130534B2 (ja) * 2001-02-07 2008-08-06 株式会社東芝 情報記録媒体、情報記録装置、情報記録方法、情報再生装置、及び情報再生方法
JP4547313B2 (ja) * 2005-08-01 2010-09-22 株式会社日立製作所 半導体記憶装置
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
KR101254185B1 (ko) * 2006-08-03 2013-04-18 삼성전자주식회사 엑스트라 ｅｃｃ가 적용된 정보 저장 매체에 데이터를기록하거나 상기 매체로부터 데이터를 재생하는 장치 및방법
KR100855979B1 (ko) 2007-02-13 2008-09-02 삼성전자주식회사 바이트 마스킹 동작을 위한 반도체 메모리 장치 및 패리티데이터 생성 방법
KR101397549B1 (ko) * 2007-08-16 2014-05-26 삼성전자주식회사 고속 프로그램이 가능한 불휘발성 반도체 메모리 시스템 및그것의 독출 방법
JP4820795B2 (ja) 2007-10-04 2011-11-24 パナソニック株式会社 半導体記憶装置
US8255783B2 (en) * 2008-04-23 2012-08-28 International Business Machines Corporation Apparatus, system and method for providing error protection for data-masking bits
US8384417B2 (en) * 2008-09-10 2013-02-26 Qualcomm Incorporated Systems and methods utilizing redundancy in semiconductor chip interconnects
JP5502363B2 (ja) 2009-04-28 2014-05-28 三菱電機株式会社 光伝送装置および光伝送方法
US8874994B2 (en) * 2011-07-22 2014-10-28 Sandisk Technologies Inc. Systems and methods of storing data
US9086957B2 (en) * 2012-08-02 2015-07-21 International Business Machines Corporation Requesting a memory space by a memory controller
US9013921B2 (en) 2012-12-06 2015-04-21 Samsung Electronics Co., Ltd. Semiconductor memory device
KR102143517B1 (ko) * 2013-02-26 2020-08-12 삼성전자 주식회사 에러 정정회로를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법
US9280418B2 (en) 2013-08-01 2016-03-08 Integrated Silicon Solution, Inc. Memory device implementing reduced ECC overhead
KR102189780B1 (ko) * 2014-08-11 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US9852811B2 (en) * 2014-11-13 2017-12-26 Macronix International Co., Ltd. Device and method for detecting controller signal errors in flash memory
KR20160125745A (ko) 2015-04-22 2016-11-01 에스케이하이닉스 주식회사 반도체 장치
KR102324769B1 (ko) * 2015-06-29 2021-11-10 삼성전자주식회사 반도체 메모리 장치의 에러 정정 회로, 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US9659637B2 (en) * 2015-08-11 2017-05-23 Western Digital Technologies, Inc. Correlating physical page addresses for soft decision decoding
KR20170045803A (ko) 2015-10-20 2017-04-28 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
R. Naseer 외, "DEC ECC Design to Improve Memory Reliability in Sub-100nm Technologies," 2008 15th IEEE International Conference on Electronics, Circuits and Systems, 2008. 09.*
T.-Y. Oh 외, "A 3.2 Gbps/pin 8 Gbit 1.0 V LPDDR4 SDRAM With Integrated ECC Engine for Sub-1 V DRAM Core Operation," IEEE Journal of Solid-State Circuits, vol. 50, no. 1, 2015. 01.*

Also Published As

Publication number Publication date
CN109036492A (zh) 2018-12-18
US20180358060A1 (en) 2018-12-13
CN109036492B (zh) 2024-07-05
US10573356B2 (en) 2020-02-25
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