KR20210078201A - 반도체 메모리 장치 및 메모리 시스템 - Google Patents

반도체 메모리 장치 및 메모리 시스템 Download PDF

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KR20210078201A
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bits
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조성혜
김찬기
이기준
차상언
이명규
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삼성전자주식회사
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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 회로, 입출력 게이팅 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 워드라인들과 비트라인들에 연결되는 휘발성 메모리 셀들을 포함하고, 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되는 복수의 서브 어레이 블록들로 구분된다. 상기 에러 정정 회로는 생성 매트릭스로 표현되는 에러 정정 코드(error correction code; 이하 ‘ECC’)를 이용하여, 메인 데이터를 기초로 패리티 데이터를 생성한다. 상기 입출력 게이팅 회로는 상기 메모리 셀 어레이와 상기 에러 정정 회로 사이에 연결된다. 상기 제어 로직 회로는 외부의 메모리 컨트롤러부터의 커맨드 및 어드레스에 기초하여 상기 에러 정정 회로와 상기 입출력 게이팅 회로를 제어한다. 상기 제어 로직 회로는 상기 메인 데이터 및 상기 패리티 데이터를 상기 서브 어레이 블록들 중 상기 제2 방향의 (k+1) 개(k는 4이상의 짝수)의 타겟 서브 어레이 블록들에 저장하되, 상기 입출력 게이팅 회로를 제어하여 상기 타겟 서브 어레이 블록들 중 일부에는 상기 메인 데이터의 일부와 상기 패리티 데이터를 함께 저장한다.

Description

반도체 메모리 장치 및 메모리 시스템{Semiconductor memory devices and memory systems}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 플래시 메모리 장치와 같은 불휘발성 메모리 장치와 DRAM과 같은 휘발성 메모리 장치로 구분될 수 있다. DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가하고 수율이 낮아질 것으로 예상된다. 따라서 반도체 메모리 장치의 신뢰성을 높일 수 있는 방안이 필요하다.
본 발명의 일 목적은 성능 및 신뢰도를 향상시킬 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 성능 및 신뢰도를 향상시킬 수 있는 메모리 시스템을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 회로, 입출력 게이팅 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 워드라인들과 비트라인들에 연결되는 휘발성 메모리 셀들을 포함하고, 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되는 복수의 서브 어레이 블록들로 구분된다. 상기 에러 정정 회로는 생성 매트릭스로 표현되는 에러 정정 코드(error correction code; 이하 ‘ECC’)를 이용하여, 메인 데이터를 기초로 패리티 데이터를 생성한다. 상기 입출력 게이팅 회로는 상기 메모리 셀 어레이와 상기 에러 정정 회로 사이에 연결된다. 상기 제어 로직 회로는 외부의 메모리 컨트롤러부터의 커맨드 및 어드레스에 기초하여 상기 에러 정정 회로와 상기 입출력 게이팅 회로를 제어한다. 상기 제어 로직 회로는 상기 메인 데이터 및 상기 패리티 데이터를 상기 서브 어레이 블록들 중 상기 제2 방향의 (k+1) 개(k는 4이상의 짝수)의 타겟 서브 어레이 블록들에 저장하되, 상기 입출력 게이팅 회로를 제어하여 상기 타겟 서브 어레이 블록들 중 일부에는 상기 메인 데이터의 일부와 상기 패리티 데이터를 함께 저장한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 회로, 입출력 게이팅 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 뱅크 어레이들을 구비하고, 상기 뱅크 어레이들 각각은 워드라인들과 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 구비한다. 상기 에러 정정 회로는 생성 매트릭스로 표현되는 에러 정정 코드(error correction code; 이하 ‘ECC’)를 이용하여, 메인 데이터를 기초로 패리티 데이터를 생성한다. 상기 입출력 게이팅 회로는 상기 메모리 셀 어레이와 상기 에러 정정 회로 사이에 연결된다. 상기 제어 로직 회로는 외부의 메모리 컨트롤러부터의 커맨드 및 어드레스에 기초하여 상기 에러 정정 회로와 상기 입출력 게이팅 회로를 제어한다. 상기 에러 정정 회로는 상기 메인 데이터와 상기 패리티 데이터를 상기 메모리 셀 어레이의, 상기 어드레스가 지정하는 타겟 페이지의 타겟 영역에 저장하되, 상기 타겟 영역의 가상의 중심선을 기준으로 하여 상기 패리티 데이터의 패리티 비트들이 대칭되도록 상기 메인 데이터와 상기 패리티 데이터를 인터리빙하고, 상기 타겟 페이지를 지정하는 상기 어드레스의 최하위 비트에 기초하여 상기 타겟 영역에 저장된 상기 메인 데이터와 상기 패리티 데이터로 구성되는 서브 데이터 패턴들이 달라지도록 한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 메모리 시스템은 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 반도체 메모리 장치는 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 회로, 입출력 게이팅 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 워드라인들과 비트라인들에 연결되는 휘발성 메모리 셀들을 포함하고, 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되는 복수의 서브 어레이 블록들로 구분된다. 상기 에러 정정 회로는 생성 매트릭스로 표현되는 에러 정정 코드(error correction code; 이하 ‘ECC’)를 이용하여, 메인 데이터를 기초로 패리티 데이터를 생성한다. 상기 입출력 게이팅 회로는 상기 메모리 셀 어레이와 상기 에러 정정 회로 사이에 연결된다. 상기 제어 로직 회로는 상기 메모리 컨트롤러부터의 커맨드 및 어드레스에 기초하여 상기 에러 정정 회로와 상기 입출력 게이팅 회로를 제어한다. 상기 제어 로직 회로는 상기 메인 데이터 및 상기 패리티 데이터를 상기 서브 어레이 블록들 중 상기 제2 방향의 (k+1) 개(k는 4이상의 짝수)의 타겟 서브 어레이 블록들에 저장하되, 상기 입출력 게이팅 회로를 제어하여 상기 타겟 서브 어레이 블록들 중 일부에는 상기 메인 데이터의 일부와 상기 패리티 데이터를 함께 저장한다.
본 발명의 실시예들에 따르면, 반도체 메모리 장치에 구비되는 제1 에러 정정 회로는 제1 ECC를 구비하고 상기 제1 ECC는 코드워드에 포함되는 다중 에러 비트들에 의한 오정정 비트가 발생하는 위치를 특정 심볼로 제약하는 원소들을 가지는 칼럼 벡터들을 구비한다. 메모리 컨트롤러는 상기 특정 심볼의 에러를 정정할 수 있는 제2 ECC를 구비하는 제2 에러 정정 회로를 포함하여 상기 특정 심볼의 다중 에러 비트와 오정정 비트를 정정할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치에 제공되는 또는 반도체 메모리 장치로부터 출력되는 복수의 버스트 길이들에 대응되는 메인 데이터를 나타낸다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 메모리 컨트롤러에서 ECC 디코더를 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체메모리 장치의 구성을 나타내는 블록도이다.
도 6은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 7의 제1 뱅크 어레이의 부분을 보다 상세히 나타내는 예이다.
도 9는 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 에러 정정 회로의 구성을 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 9의 에러 정정 회로에서 ECC 디코더의 구성을 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 9의 에러 정정 회로에서 사용되는 제1 ECC와 패리티 비트들 사이의 관계를 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 11의 제1 ECC를 나타낸다.
도 13은 도 7의 서브 어레이 블록들에 메인 데이터와 패리티 데이터가 저장되는 것을 나타낸다.
도 14a 및 도 14c는 본 발명의 실시예들에 따른 도 11의 코드 그룹들을 나타낸다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 메인 데이터와 패리티 데이터를 저장하는 방법을 나타낸다.
도 16은 본 발명의 다른 실시예들에 따른 도 5의 에러 정정 회로를 나타내는 블록도이다.
도 17은 도 16의 에러 정정 회로에서 ECC 인코더의 동작을 나타낸다.
도 18은 도 16의 에러 정정 회로에서 제1 ECC의 예를 나타낸다.
도 19는 로우 어드레스의 최하위 비트가 짝수 타겟 페이지를 지정하는 경우 도 16의 ECC 회로의 동작을 나타낸다.
도 20은 로우 어드레스의 최하위 비트가 홀수 타겟 페이지를 지정하는 경우 도 16의 ECC 회로의 동작을 나타낸다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템의 동작을 나타낸다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적 블록도이다.
도 24는 본 발명의 실시예들에 따른 도 23의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 적어도 하나의 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치(200)는 동적 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR5(double data rate 5) SDRAM(synchronous DRAM) DDR6(double data rate 5) SDRAM 또는 high bandwidth memory)와 같은 적층형 메모리 장치일 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(200)와 메인 데이터(MD)를 주고받을 수 있다.
메모리 컨트롤러(100)는 에러 정정 회로(제2 에러 정정 회로, 130)를 포함할 수 있다. 에러 정정 회로(130)는 반도체 메모리 장치(200)에 전송될 메인 데이터(MD)를 기초로 패리티 데이터를 생성하고, 상기 패리티 데이터를 저장하고, 반도체 메모리 장치(200)로부터 수신된 메인 데이터(MD)에 기초하여 체크 비트들을 생성하고, 패리티 데이터와 체크 비트들의 비교에 기초하여 메인 데이터(MD)의 에러 비트들을 심볼 단위로 정정할 수 있다.
반도체 메모리 장치(200)는 메인 데이터(MD)가 저장되는 메모리 셀 어레이(300), 에러 정정 회로(제1 에러 정정 회로, 400) 및 제어 로직 회로(210)를 포함할 수 있다. 메모리 셀 어레이(300)는 제1 방향 및 제1 방향과 교차하는 제2 방향을 따라 배치되는 복수의 서브 어레이 블록들로 구분될 수 있다.
에러 정정 회로(400)는 생성 매트릭스로 표현되는 에러 정정 코드(error correction code, 이하 ‘ECC’)를 이용하여 메인 데이터(MD)에 대하여 ECC 인코딩을 수행하여 패리티 데이터를 생성하고, 메모리 셀 어레이(300)로부터 독출된 데이터에 대하여 ECC 디코딩을 수행하여 상기 독출된 데이터의 에러 비트를 정정/검출할 수 있다.
에러 정정 회로(400)는 메인 데이터 및 패리티 데이터를 상기 서브 어레이 블록들 중 상기 제2 방향의 (k+1) 개(k는 4이상의 짝수)의 서브 어레이 블록들에 저장하되, 상기 (k+1) 개의 서브 어레이 블록들 중 일부에는 상기 메인 데이터의 일부와 상기 패리티 데이터의 일부를 함께 저장할 수 있다.
메인 데이터(MD)는 복수의 데이터 비트들을 포함하고, 복수의 데이터 비트들은 복수의 서브 데이터 유닛들로 분할될 수 있다. 상기 ECC는 상기 서브 데이터 유닛들 및 상기 패리티 데이터에 상응하는 복수의 코드 그룹들로 분할되는 복수의 칼럼 벡터들을 포함하고, 상기 칼럼 벡터들은 상기 메인 데이터의, 상기 에러 정정 회로(4700)가 정정할 수 없는, 다중 에러 비트들에 의하여 발생한 오정정 비트가 발생하는 서브 데이터 유닛의 위치를 제약하는 원소들을 가질 수 있다. 따라서, 독출된 데이터에 에러 정정 회로(400)가 정정/검출할 수 없는 다중 에러 비트들이 포함되는 경우에도 메모리 컨트롤러(100)의 에러 정정 회로(130)는 다중 에러 비트들을 포함하는 서브 데이터 유닛을 정정할 수 있다.
반도체 메모리 장치(200)는 버스트 동작(burst operation)을 수행할 수 있다. 여기서 버스트 동작은 반도체 메모리 장치(200)가 메모리 컨트롤러(100)로부터 수신한 초기 어드레스로부터 어드레스를 순차적으로 감소 혹은 증가함으로써 다량의 데이터를 기입하거나 독출하는 동작을 의미한다. 버스트 동작의 기본 단위를 버스트 길이(burst length; BL)라고 한다. 실시예에 있어서, 버스트 길이(BL)는 초기 어드레스로부터 어드레스를 증가 혹은 감소함으로써 연속적으로 독출하거나 기입하는 동작의 회수일 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치에 제공되는 또는 반도체 메모리 장치로부터 출력되는 복수의 버스트 길이들에 대응되는 메인 데이터를 나타낸다.
도 2를 참조하면, 반도체 메모리 장치(200)에는/각각으로부터는 복수의 버스트 길이들에 대응되는 메인 데이터(MD)가 입력/출력된다. 메인 데이터(MD)는 복수의 버스트 길이들 중 각각의 버스트 길이에 대응되는 데이터 세그먼트들(MD_SG1~MD_SGt, t는 8 이상의 자연수)을 포함할 수 있다. 도 2에서 버스트 길이(BL)는 8로 가정하였으나 이에 한정되는 것은 아니다. 즉, 반도체 메모리 장치(200)의 메모리 셀 어레이(300)에는 복수의 버스트 길이들에 대응되는 메인 데이터(MD)가 저장될 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 3을 참조하면, 메모리 컨트롤러(100)는 중앙 처리 장치(central processing unit(CPU), 110), 데이터 버퍼(120), 에러 정정 회로(130), 커맨드 버퍼(180) 및 어드레스 버퍼(190)를 포함할 수 있다. 에러 정정 회로(130)는 패리티 생성기(140), 버퍼(145), 제2 ECC(155)를 저장하는 메모리(150) 및 ECC 디코더(160)를 포함할 수 있다.
중앙 처리 장치(110)는 호스트로부터 리퀘스트(REQ) 및 데이터(DTA)를 수신하고, 데이터(DTA)를 데이터 버퍼(120) 및 패리티 생성기(140)에 제공한다.
데이터 버퍼(120)는 데이터(DTA)를 버퍼링하여 제1 메인 데이터(MD1)를 반도체 메모리 장치(200)에 제공한다.
패리티 생성기(140)는 메모리(150)에 연결되고 제2 ECC(155)를 이용하여 데이터(DTA)에 대하여 ECC 인코딩을 수행하여 패리티 데이터(PRTc)를 생성하고, 패리티 데이터(PRTc)를 버퍼(145)에 저장한다.
ECC 디코더(160)는 독출 동작에서 반도체 메모리 장치(200)로부터 제2 메인 데이터(MD2)를 수신하고, 제2 ECC(155)와 패리티 데이터(PRTc)를 메인 데이터(MD2)에 심볼 단위로 ECC 디코딩을 수행하여 정정된 메인 데이터(C_MD2)를 중앙 처리 장치(110)에 제공할 수 있다.
커맨드 버퍼(180)는 리퀘스트(REQ)에 상응하는 커맨드(CMD)를 저장하고, 중앙 처리 장치(110)의 제어에 따라 반도체 메모리 장치(200)에 커맨드(CMD)를 전송하고, 어드레스 버퍼(190)는 어드레스(ADDR)를 저장하고 중앙 처리 장치(110)의 제어에 따라 반도체 메모리 장치(200)에 어드레스(ADDR)를 전송할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 메모리 컨트롤러에서 ECC 디코더를 나타내는 블록도이다.
도 4를 참조하면, ECC 디코더(160)는 체크 비트 생성기(161), 신드롬 생성기(163) 및 데이터 정정기(165)를 포함할 수 있다.
체크 비트 생성기(161)는 제2 메인 데이터(MD2)를 입력받고, 제2 ECC(155)를 이용하여 제2 메인 데이터(MD2)에 상응하는 체크 비트들(CHBc)을 생성한다.
신드롬 생성기(163)는 패리티 데이터(PRTC)와 체크 비트들(CHBc)을 심볼 단위로 비교하여 에러의 발생 유무와 에러의 위치를 나타내는 신드롬 데이터(SDRc)를 생성한다.
데이터 정정기(165)는 제2 메인 데이터(MD2)를 입력받고, 신드롬 데이터(SDRc)에 기초하여 제2 메인 데이터(MD2)를 에러 비트들을 심볼 단위로 정정하여 정정된 메인 데이터(C_MD2)를 출력할 수 있다.
반도체 메모리 장치(200)에서 제공되는 제2 메인 데이터(MD2)에서는 다중 에러 비트들과 상기 다중 에러 비트들에 의하여 발생한 오정정 비트가 하나의 심볼에 군집되거나 특정 심볼들에 군집되므로 데이터 정정기(165)는 제2 메인 데이터(MD2)를 에러 비트들을 심볼 단위로 정정할 수 있다.
도 5는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체메모리 장치의 구성을 나타내는 블록도이다.
도 5를 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), 에러 정정 회로(400) 및 리프레쉬 카운터(245)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 칼럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인들과 복수의 비트라인들 및 워드라인들(WL)과 비트라인들(BTL)이 교차하는 지점에 형성되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 복수의 메모리 셀들(MC)은 DRAM 셀 구조를 가지는 휘발성 메모리 셀들일 수 있다. 또한 제1 내지 제8 뱅크 어레이들(310~380) 각각은 제1 방향 및 제2 방향을 따라 배치되는 복수의 서브 어레이 블록들로 구분될 수 있다.
도 5에는 8개의 뱅크들을 포함하는 반도체 메모리 장치(200)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(200)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다.
어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)는 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스(RA)에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 칼럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출된 데이터는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터는 에러 정정 회로(400)에 의하여 ECC(error correction code) 디코딩이 수행된 후에 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 데이터(MD)는 메모리 컨트롤러(100)로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(MD)는 에러 정정 회로(400)에 제공된다.
에러 정정 회로(400)는 데이터(MD)에 대하여 ECC 인코딩을 수행하여 패리티 데이터를 생성하고, 데이터(MD)와 패리티 데이터를 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공한다. 입출력 게이팅 회로(290)는 제어 로직 회로(210)로부터의 제어 신호(CTL1)에 응답하여 데이터(MD)와 패리티 데이터를 서브 어레이 블록들 중 제2 방향의 (k+1) 개 서브 어레이 블록들에 저장하되, (k+1) 개의 서브 어레이 블록들 중 일부에는 상기 데이터의 일부와 상기 패리티 데이터를 함께 저장할 수 있다. 또한 에러 정정 회로(400)는 메모리 셀 어레이(300)로부터 독출된 데이터에 대하여 패리티 데이터를 이용하여 ECC 디코딩을 수행한다.
에러 정정 회로(400)는 상기 ECC 인코딩과 ECC 디코딩을 수행함에 있어, 생성 매트릭스로 표현되는 제1 ECC를 사용할 수 있다. 상기 제1 ECC는 데이터(MD)의 데이터 비트들 및 패리티 데이터의 패리티 비트들에 상응하는 복수의 칼럼 벡터들을 포함할 수 있고, 상기 복수의 칼럼 벡터들은 상기 데이터 비트들이 분할되는 복수의 서브 데이터 유닛들 및 패리티 데이터에 상응하는 복수의 코드 그룹들로 분할될 수 있다.
또한 칼럼 벡터들은 메인 데이터의 다중 에러 비트들에 의하여 발생하는 오정정 비트와 상기 다중 에러 비트들을 하나의 심볼 또는 특정 심볼들에 군집시키는 원소들을 가질 수 있다. 즉, 칼럼 벡터들은 오정정 비트가 발생하는 심볼의 위치를 제약하는 원소들을 가질 수 있다. 상기 심볼은 하나의 서브 데이터 유닛 또는 인접한 두 개의 서브 데이터 유닛을 포함할 수 있다.
따라서 메인 데이터(MD)에 에러 정정 회로(400)가 정정/검출할 수 없는 다중 에러 비트들이 포함되어도, 다중 에러 비트들과 오정정 비트가 일정한 하나 또는 두 개의 서브 데이터 유닛에 군집되어 있으므로 메모리 컨트롤러(100)는 시스템 레벨에서 메인 데이터(MD)의 다중 에러 비트들을 심볼 단위로 정정할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 입출력 게이팅 회로(290)를 제어하는 제1 제어 신호(CTL1) 및 에러 정정 회로(400)를 제어하는 제2 제어 신호(CTL2)를 생성할 수 있다.
도 6은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 6을 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL1~WLm, m은 2이상의 정수), 복수개의 비트라인들(BL1~BLn, n은 2이상의 정수), 그리고 워드라인들(WL1~WLm)과 비트라인들(BL1~BLn) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다.
도 7은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 7을 참조하면, 제1 뱅크 어레이(310)에는 제2 방향(D2)으로 I개, 제1 방향(D1)으로 J개의 서브 어레이 블록(SCB)들이 배치될 수 있다. 하나의 로우에서 제2 방향(D2)으로 배치되는 I개의 서브 어레이 블록(SCB)을 로우 블록이라 부를 수 있다. 서브 어레이 블록(SCB)들 각각에는 복수의 비트라인들과, 복수의 워드라인들과, 비트라인들과 워드라인들이 교차하는 지점에 위치하는 메모리 셀들이 배치될 수 있다.
제2 방향(D2)으로 상기 서브 어레이 블록(SCB)들 사이에 I+1개의 서브 워드라인 드라이버 영역(SWB)들이 배치될 수 있다. 서브 워드라인 드라이버 영역(SWB)에는, 서브 워드라인 드라이버들이 배치될 수 있다. 제1 방향(D1)으로 상기 서브 어레이 블록(SCB)들 사이에 J+1개의 비트라인 감지 증폭기 영역(BLSAB)들이 배치될 수 있다. 상기 비트라인 감지 증폭기 영역(BLSAB)에는 복수의 비트라인 감지 증폭기들이 배치될 수 있다.
서브 워드라인 드라이버 영역(SWB)들과 비트라인 감지 증폭기 영역(BLSAB)들에 인접하여 복수의 컨졍션 영역(CONJ)들이 배치될 수 있다. 상기 컨졍션 영역(CONJ)들 각각에는 전압 생성기가 배치될 수 있다. 부분(390)은 도 8을 참조하여 상세히 설명한다.
도 8은 본 발명의 실시예들에 따른 도 7의 제1 뱅크 어레이의 부분을 보다 상세히 나타내는 예이다.
도 7 및 도 8을 참조하면, 제1 뱅크 어레이(310)의 부분(390)에는 서브 어레이 블록(SCB), 비트라인 감지 증폭기 영역들(BLSA) 서브 워드라인 드라이버 영역들(SWB) 및 컨졍션(conjunction) 영역들(CONJ)이 배치될 수 있다.
서브 어레이 블록(SCB)은 행 방향(제2 방향(D2))으로 연장되는 복수의 워드라인들(WL1~WL4) 및 열 방향(제1 방향(D1)))으로 연장되는 복수의 비트라인 쌍들(BL1~BL2, BLB1~BLB2)을 포함한다. 서브 어레이 블록(SCB)은 복수의 워드라인들(WL1~WL4)과 복수의 비트라인 쌍들(BL1~BL2, BLB1~BLB2)이 교차하는 지점에 배치되는 메모리 셀들(MC)을 포함한다.
서브 워드라인 드라이버 영역(SWB)들은 워드라인들(WL1~WL4)을 각각 구동하기 위한 서브 워드라인 드라이버들(551, 552, 553, 554)을 포함한다. 도 8에 도시된 바와 같이, 서브 워드라인 드라이버들(551, 552, 553, 54)은 교대로 서브 어레이 블록(SCB)의 좌측과 우측에 배치될 수 있다.
비트라인 감지 증폭기 영역(BLSAB)은 비트라인 쌍들(BL1~BL2, BLB1~BLB2)에 연결되는 비트라인 감지 증폭기들(560, 570) 및 로컬 감지 증폭기 회로들(580, 590)을 포함한다. 비트라인 감지 증폭기(560)는 비트라인 쌍(BL, BLB)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬입출력 라인 쌍(LIO, LIOB)에 제공할 수 있다.
로컬 감지 증폭기 회로(580)는 로컬입출력 라인 쌍(LIO1, LIOB1)과 글로벌 입출력 라인 쌍(GIO1, GIOB1) 사이의 연결을 제어하고, 로컬 감지 증폭기 회로(590)는 상응하는 로컬 활성화 신호와 로컬 제어 신호에 응답하여 로컬 입출력 라인 쌍(LIO2, LIOB2)과 글로벌 입출력 라인 쌍(GIO2, GIOB2) 사이의 연결을 제어한다.
도 8에 도시된 바와 같이, 비트라인 감지 증폭기들(560, 570)은 교대로 서브 어레이 블록(SCB)의 위쪽과 아래쪽에 배치될 수 있다. 비트라인 감지 증폭기 영역(BLSAB)들, 서브 워드라인 드라이버 영역(SWB)들 및 서브 어레이 블록(SCB)에 인접하여 컨졍션 영역(CONJ)들이 배치된다. 컨졍션 영역(CONJ)들에는 전압 생성기들(510, 520, 530, 540)이 배치될 수 있다.
도 9는 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 에러 정정 회로의 구성을 나타낸다.
도 9를 참조하면, 에러 정정 회로(400a)는 제1 ECC(415)를 저장하는 메모리(410), ECC 인코더(430) 및 ECC 디코더(450)를 포함할 수 있다. ECC 인코더(430) 및 ECC 디코더(450)는 ECC 엔진(420)을 구성할 수 있다.
제1 ECC(415)는 생성 매트릭스로 표현되고, 메인 데이터에 포함되는 데이터 비트들에 상응하는 복수의 칼럼 벡터들을 포함할 수 있다.
ECC 인코더(430)는 메모리(410)에 연결되고, 기입 동작에서 제1 ECC(415)를 이용하여 메인 데이터(MD)에 대하여 ECC 인코딩을 수행하여 패리티 데이터(PRT)를 생성할 수 있다. ECC 인코더(430)는 메인 데이터(MD)와 패리티 데이터(PRT)를 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공할 수 있다.
ECC 디코더(450)는 메모리(410)에 연결되고, 독출 동작에서, 메인 데이터(MD) 및 패리티 데이터(PRT)를 포함하는 코드워드(CW)를 수신하고, 제1 ECC(415)를 이용하여 패리티 데이터(PRT)에 기초하여 메인 데이터(MD)에 대하여 ECC 디코딩을 수행하여 메인 데이터(MD)의 에러를 정정/검출하고 정정된 메인 데이터(C_MD)를 출력할 수 있다. 실시예에 있어서, 제1 ECC(415)는 메인 데이터(MD)의 하나의 에러 비트를 정정할 수 있는 SEC(single error correction) 코드일 수 있다. 다른 실시예에 있어서, 제1 ECC(415)는 다양한 코드로 구성될 수 있다.
도 9에서 메모리(410)의 제1 ECC(415)가 ECC 인코더(430) 및 ECC 디코더(450)에 연결된다고 설명하였지만, 제1 ECC(415)는 ECC 인코더(430) 및 ECC 디코더(450) 내부에 배타적 오어 게이트들로 구현될 수 있다.
도 10은 본 발명의 실시예들에 따른 도 9의 에러 정정 회로에서 ECC 디코더의 구성을 나타낸다.
도 10을 참조하면, ECC 디코더(450)는 체크 비트 생성기(451), 신드롬 생성기(453) 및 데이터 정정기(455)를 포함할 수 있다.
체크 비트 생성기(451)는 제1 ECC(415)를 이용하여 메인 데이터(MD)의 데이터 비트들을 기초로 체크 비트들(CHB)을 생성한다. 신드롬 생성기(453)는 체크 비트들(CHB)과 패리티 데이터(PRT)의 패리티 비트들의 비교에 기초하여, 에러 비트의 발생 유무와 에러 비트의 위치를 나타내는 신드롬 데이터(SDR)를 생성한다.
데이터 정정기(455)는 메인 데이터(MD)와 신드롬 데이터(SDR)를 수신하고, 신드롬 데이터(SDR)에 기초하여 메인 데이터(MD)의 에러를 정정하고, 정정된 메인 데이터(C_MD)를 출력할 수 있다.
도 9 및 도 10에서 메인 데이터(MD)는 2p 비트(p는 7 이상의 자연수)의 데이터 비트들을 포함할 수 있고, 패리티 데이터(PRT)는 (p+1) 비트의 패리티 비트들을 포함할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 9의 에러 정정 회로에서 사용되는 제1 ECC와 패리티 비트들 사이의 관계를 나타낸다.
도 11에서는, 메인 데이터(MD)는 복수의 서브 데이터 유닛들(SUB1~SUBx, x는 8 이상의 자연수)를 포함하고, 패리티 데이터(PRT)는 8 비트의 패리티 비트들(PB1~PB8)을 포함하는 것으로 가정한다.
도 11을 참조하면, 제1 ECC(ECC1, 415)는 서브 데이터 유닛들(SUB1~SUBx) 및 패리티 데이터에 상응하는 복수의 코드 그룹들(CG1~CGx, PCG)로 분할될 수 있다. 코드 그룹(PCG)은 패리티 비트들(PB1~PB8) 각각에 상응하는 칼럼 벡터들(PV1~PV8)을 포함할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 11의 제1 ECC를 나타낸다.
도 12에서는, 메인 데이터(MD)는 128 비트의 데이터 비트들(d0~d127)을 포함하는 것으로 가정한다. 즉, 도 12에서는 도 11의 x가 8임을 가정한다.
도 12를 참조하면, 메인 데이터(MD)의 데이터 비트들(d0~d127)은 제1 내지 제8 서브 데이터 유닛들(SDU1~SDU8)로 분할될 수 있다. 제1 내지 제8 서브 데이터 유닛들(SDU1~SDU8)은 각각 8 비트의 데이터 비트들을 포함할 수 있다.
제1 ECC(ECC1a)는 제1 내지 제8 서브 데이터 유닛들(SDU1~SDU8)에 대응되는 제1 내지 제8 코드 그룹들(CG11~CG18)을 포함할 수 있다.
도 13은 도 7의 서브 어레이 블록들에 메인 데이터와 패리티 데이터가 저장되는 것을 나타낸다.
도 13에서는 설명의 편의를 위하여 입출력 게이팅 회로(290)를 함께 도시하고, 입출력 게이팅 회로(290)는 제어 신호(CTL1)에 응답하여 턴-온/오프되는 복수의 스위치들(291~29s, s는 3 이상의 자연수)를 포함할 수 있다.
도 13을 참조하면, 도 7의 서브 어레이 블록들 중 로우 어드레스(R_ADDR)가 지정하는 제2 방향의 로우 블록 중 (k+1) 개(k는 4이상의 짝수)의 타겟 서브 어레이 블록들에 메인 데이터(MD)와 패리티 데이터(PRT)가 저장된다. 타겟 서브 어레이 블록들 중 일부에는 메인 데이터(MD)와 패리티 데이터(PRT)가 함께 저장된다.
예를 들어, 타겟 서브 어레이 블록들이 인덱스(SINX)로 표현되는 제1 내지 제(k+1) 서브 어레이 블록들을 포함하는 경우, 제k/2 서브 어레이 블록, 제(k/2+1) 서브 어레이 블록 및 제(k/2+3) 서브 어레이 블록에는 메인 데이터(MD)와 패리티 데이터(PRT)가 함께 저장되고, 나머지 서브 어레이 블록들에는 메인 데이터(MD)가 저장된다. 제1 내지 제(k+1) 서브 어레이 블록들 중 메인 데이터(MD)의 데이터 비트들이 저장되는 서브 어레이 블록들을 제1 세트의 서브 어레이 블록이라 하고, 메인 데이터(MD)의 데이터 비트들과 패리티 데이터(PRT)의 패리티 비트들이 함께 저장되는 서브 어레이 블록들을 제2 세트의 서브 어레이 블록이라 호칭한다. 도 13에서 실선은 메인 데이터(MD)가 저장되는 경로를 나타내고, 점선은 패리티 데이터(PRT)가 저장되는 경로를 나타낸다.
입출력 게이팅 회로(290)의 스위치들(291~29u)은 제어 신호(CTL1)에 응답하여 메인 데이터(MD)와 패리티 데이터(PRT)는 대응되는 서브 어레이 블록들에 제공할 수 있다.
도 14a 및 도 14c는 본 발명의 실시예들에 따른 도 11의 코드 그룹들을 나타낸다.
도 14a 내지 도 14c에서는 도 13의 k가 8임을 가정한다.
도 14a 내지 도 14c를 참조하면, 제1 코드 그룹(CG11)은 제1 서브 데이터 유닛(SDU11)의 데이터 비트들(d0~d15)에 상응하는 칼럼 벡터들(CV11~CV116)을 포함하고, 칼럼 벡터들(CV11~CV116) 각각의 원소들은 서로 같을 수 있고, 데이터 비트들(d0~d15)은 서브 어레이 블록(SCB1)에 저장될 수 있다. 제2 코드 그룹(CG12)은 제2 서브 데이터 유닛(SDU12)의 데이터 비트들(d16~d31)에 상응하는 칼럼 벡터들(CV21~CV216)을 포함하고, 칼럼 벡터들(CV21~CV216) 각각의 원소들은 서로 같을 수 있고, 데이터 비트들(d16~d31)은 서브 어레이 블록(SCB2)에 저장될 수 있다. 제3 코드 그룹(CG13)은 제3 서브 데이터 유닛(SDU13)의 데이터 비트들(d32~d47)에 상응하는 칼럼 벡터들(CV31~CV316)을 포함하고, 칼럼 벡터들(CV31~CV316) 각각의 원소들은 서로 같을 수 있고, 데이터 비트들(d32~d47)은 서브 어레이 블록(SCB3)에 저장될 수 있다.
또한 제4 코드 그룹(CG14’)은 제4 서브 데이터 유닛(SDU14)의 데이터 비트들(d48~d62)에 상응하는 칼럼 벡터들(CV411~CV415)와 패리티 비트(PB4)에 상응하는 칼럼 벡터(PV7)를 포함한다. 칼럼 벡터들(CV411~CV415) 각각의 원소들은 서로 동일하고, 칼럼 벡터(PV7)와는 다르다. 데이터 비트들(d48~d62)과 패리티 비트(PB4)는 서브 어레이 블록(SCB4)에 저장된다. 패리티 비트들(PB1~PB6)과 데이터 비트들(d63, d95)는 서브 어레이 블록(SCB5)에 저장된다. 제5 코드 그룹(CG15)은 제5 서브 데이터 유닛(SDU15)의 데이터 비트들(d64~d79)에 상응하는 칼럼 벡터들(CV51~CV516)을 포함하고, 칼럼 벡터들(CV51~CV516) 각각의 원소는 서로 동일하다.
제6 코드 그룹(CG16’)은 제6 서브 데이터 유닛(SDU16)의 데이터 비트들(d80~d94)에 상응하는 칼럼 벡터들(CV61~CV615) 및 패리티 비트(PB8)에 상응하는 칼럼 벡터(PV8)을 포함하고, 칼럼 벡터들(CV61~CV615) 각각의 원소들은 서로 동일하고, 칼럼 벡터(PV8)와는 다르다. 데이터 비트들(d80~d94) 및 패리티 비트(PB8)는 서브 어레이 블록(SCA7)에 저장된다. 제7 코드 그룹(CG17)은 제7 서브 데이터 유닛(SDU17)의 데이터 비트들(d96~d111)에 상응하는 칼럼 벡터들(CV71~CV716)을 포함하고, 칼럼 벡터들(CV71~CV716) 각각의 원소는 서로 동일하다. 데이터 비트들(d96~d111)은 서브 어레이 블록(SCA8)에 저장된다. 제8 코드 그룹(CG18)은 제8 서브 데이터 유닛(SDU18)의 데이터 비트들(d112~d127)에 상응하는 칼럼 벡터들(CV81~CV816)을 포함하고, 칼럼 벡터들(CV81~CV816) 각각의 원소는 서로 동일하다. 데이터 비트들(d112~d127)은 서브 어레이 블록(SCB9)에 저장된다.
도 14a 내지 도 14c에서, 데이터 비트들에 해당하는 칼럼 벡터들을 포함하는 코드 그룹들(CG11, CG12, CG13, CG15, CG17, CG18)을 제1 세트의 코드 그룹들로 칭하고, 데이터 비트들과 패리티 비트들에 해당하는 칼럼 벡터들을 포함하는 코드 그룹들(CG14’, PCG’, CG16’)를 제2 세트의 코드 그룹들이라 칭한다.
제1 그룹의 코드 그룹들 각각의 칼럼 벡터들 각각의 원소는 동일하므로, 제1 그룹의 코드 그룹들에 대응되는 서브 데이터 유닛들 중 제1 서브 데이터 유닛에서 다중 에러 비트들이 발생하는 경우, 상기 다중 에러 비트들에 의하여 발생하는 오정정 비트도 상기 제1 서브 데이터 유닛에서 발생하게 된다. 그 이유는 제1 그룹의 코드 그룹들 각각의 칼럼 벡터들 각각의 원소는 동일하므로, 코드 그룹들 중 임의의 하나의 코드 그룹에서 두 개의 칼럼 벡터에 대한 배타적 오어 연산을 수행한 결과는 다시 하나의 코드 그룹의 칼럼 벡터의 원소와 동일하기 때문이다.
또한 제2 그룹이 코드 그룹들 중 코드 그룹들(CG14’, PCG’) 각각의 칼럼 벡터들의 7 번째 원소의 값은 ‘0’이고 코드 그룹(CG16’)의 칼럼 벡터들의 7 번째 원소의 값은 ‘1’이다. 따라서, 제2 그룹의 코드 그룹들 중 하나의 코드 그룹에서 두 개의 칼럼 벡터에 대한 배타적 오어 연산을 수행한 결과로 획득한 칼럼 벡터의 7 번째 원소의 값은 ‘0’이므로 오정정 비트를 나타내는 칼럼 벡터가 코드 그룹들(CG14’, PCG’) 칼럼 벡터들과 유사하여 메모리 컨트롤러(100)는 오정정 비트를 정정할 수 있다.
즉 본 발명의 실시예에 따른 에러 정정 회로(400a)가 이용하는 제1 ECC(415)의 칼럼 벡터들은 제1 ECC(415)를 이용하여 정정할 수 없는, 다중 에러 비트들에 의하여 발생한 오정정 비트가 발생하는 서브 데이터 유닛의 위치를 제약하는 원소들을 가진다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 메인 데이터와 패리티 데이터를 저장하는 방법을 나타낸다.
도 15a 및 15b를 참조하면, 도 5의 제어 로직 회로(210)는 에러 정정 회로(400)를 제어하여 로우 어드레스(R_ADDR)가 지정하는 메모리 셀 어레이의 타겟 페이지의 타겟 영역에 메인 데이터(MD)와 패리티 데이터(PRT)를 저장하되, 타겟 영역의 가상의 중심선(CL)을 기준으로 하여 패리티 비트들(PB1)이 대칭되도록 메인 데이터(MD)와 패리티 데이터(PRT)를 인터리빙하고, 로우 어드레스(R_ADDR)의 최하위 비트에 기초하여 메인 데이터(MD)와 패리티 데이터(PRT)로 구성되는 서브 데이터 패턴들(EP11, EP12, EP13)과 서브 데이터 패턴(EP21, EP22, EP23)이 달라지도록 한다.
도 15a를 참조하면 로우 어드레스(R_ADDR)의 최하위 비트가 짝수 타겟 페이지를 지정하는 경우, 서브 데이터 패턴(EP11)은 셀 인덱스들(CINX: 0~3)이 지정하는 메모리 셀들에 저장된 데이터 비트들(DB)과 패리티 비트(PB)를 포함하고, 서브 데이터 패턴(EP12)은 셀 인덱스들(CINX: 4~7)이 지정하는 메모리 셀들에 저장된 데이터 비트들과 패리티 비트들을 포함하고, 서브 데이터 패턴(EP13)은 셀 인덱스들(CINX: 8~9)이 지정하는 메모리 셀들에 저장된 데이터 비트와 패리티 비트를 포함한다.
도 15b를 참조하면 로우 어드레스(R_ADDR)의 최하위 비트가 짝수 타겟 페이지를 지정하는 경우, 서브 데이터 패턴(EP21)은 셀 인덱스들(CINX: 0~1)이 지정하는 메모리 셀들에 저장된 데이터 비트들(DB)과 패리티 비트(PB)를 포함하고, 서브 데이터 패턴(EP22)은 셀 인덱스들(CINX: 2~5)이 지정하는 메모리 셀들에 저장된 데이터 비트들과 패리티 비트들을 포함하고, 서브 데이터 패턴(EP23)은 셀 인덱스들(CINX: 6~9)이 지정하는 메모리 셀들에 저장된 데이터 비트들과 패리티 비트를 포함한다.
도 16은 본 발명의 다른 실시예들에 따른 도 5의 에러 정정 회로를 나타내는 블록도이다.
도 16을 참조하면, 에러 정정 회로(400b)는 제1 ECC(ECC11, 415a)를 저장하는 메모리(410a), 메모리에 연결되는 ECC 인코더(430a) 및 ECC 디코더(450a), 데이터 인터리버(460), 패리티 인터리버(465), 데이터 디인터리버(470), 패리티 디인터리버(475) 및 데이터 디인터리버(480)를 포함할 수 있다. ECC 인코더(430a) 및 ECC 디코더(450a)는 ECC 엔진을 구성할 수 있다.
데이터 인터리버(460)는 로우 어드레스의 최하위 비트(LSB_RA)에 기초하여 메인 데이터(MD)를 선택적으로 인터리빙하여 중간 메인 데이터(IRMD)를 ECC 인코더(430a)에 제공한다. ECC 인코더(430a)는 제1 ECC(415a)를 이용하여 중간 메인 데이터(IRMD)에 대하여 ECC 인코딩을 수행하여 패리티 데이터(PRT2)를 생성하고, 패리티 데이터(PRT2)를 패리티 인터리버(465)에 제공한다. 패리티 인터리버(465)는 로우 어드레스의 최하위 비트(LSB_RA)에 기초하여 패리티 데이터(PRT2)를 선택적으로 인터리빙하여 패리티 데이터(IRPRT2)를 출력한다. 메인 데이터(MD)와 패리티 데이터(IRPRT2)는 코드워드(CW2)로서 도 5의 입출력 게이팅 회로(290)를 통하여 타겟 페이지의 타겟 영역에 저장되며, 패리티 데이터(IRPRT2)의 패리티 비트들은 타겟 영역의 가상의 중심선을 기준으로 대칭적으로 저장된다.
데이터 디인터리버(470)는 타겟 영역으로부터 독출된 메인 데이터(MD)를 디인터리빙하여 중간 데이터(DRMD)를 ECC 디코더(450a)에 제공한다. 패리티 디인터리버(475)는 로우 어드레스의 최하위 비트(LSB_RA)에 기초하여 타겟 영역으로부터 독출된 패리티 데이터(IRPRT2)를 선택적으로 디인터리빙하여 중간 패리티 데이터(DRPRT2)를 ECC 디코더(450a)에 제공한다. ECC 디코더(450a)는 중간 패리티 데이터(DRPRT2)를 이용하여 중간 데이터(DRMD)에 ECC 디코딩을 수행하여 에러 비트를 정정하고 정정된 중간 데이터(C_DRMD)를 데이터 디인터러버(480)에 제공한다. 데이터 디인터러버(480)는 로우 어드레스의 최하위 비트(LSB_RA)에 기초하여 정정된 중간 데이터(C_DRMD)를 선택적으로 디인터리빙하여 정정된 메인 데이터(C_MD)를 출력한다.
실시예에 있어서, 로우 어드레스의 최하위 비트(LSB_RA)가 짝수 타겟 페이지를 지정하는 경우에는, 메인 데이터(MD)와 패리티 데이터(PRT2)의 비트들의 순서는 유지되고, 로우 어드레스의 최하위 비트(LSB_RA)가 홀수 타겟 페이지를 지정하는 경우에는, 메인 데이터(MD)의 비트들의 순서는 유지되고, 패리티 데이터(PRT2)의 비트들의 순서는 반전될 수 있다.
도 17은 도 16의 에러 정정 회로에서 ECC 인코더의 동작을 나타낸다.
도 17을 참조하면, 메인 데이터(MD)가 데이터 비트들(d0~d5)를 포함하는 경우에 ECC 인코더(430a)는 제1 ECC(415a)를 이용하여 데이터 비트들(d0~d5)에 ECC 인코딩을 수행하여 패리티 비트들(p0~p3)을 포함하는 패리티 데이터(PRT2)를 생성한다.
도 18은 도 16의 에러 정정 회로에서 제1 ECC의 예를 나타낸다.
도 18을 참조하면, 제1 ECC(ECC11a)는 데이터 비트들(d0~d5)과 패리티 비트들(p0~p3)에 상응하는 칼럼 벡터들(CV0~CV9)을 포함할 수 있다.
칼럼 벡터들(CV0~CV9) 각각은 비트들(d0, p0, d1, d2, p1, p2, d3, d4, p3, d5) 각각에 해당할 수 있고, 도 15a를 다시 참조하면, 서브 데이터 패턴(EP11)은 칼럼 벡터들(CV0~CV3)에 대응되고, 서브 데이터 패턴(EP12)은 칼럼 벡터들(CV4~CV7)에 대응되고, 서브 데이터 패턴(EP13)은 칼럼 벡터들(CV8~CV9)에 대응된다.
따라서, 서브 데이터 패턴(EP11)에서 다중 에러 비트가 발생하는 경우, 다중 에러 비트로 인한 오정정 비트는 서브 데이터 패턴(EP11) 또는 서브 데이터 패턴(EP12)에서 발생하고, 서브 데이터 패턴(EP12)에서 다중 에러 비트가 발생하는 경우, 다중 에러 비트로 인한 오정정 비트는 서브 데이터 패턴(EP11) 또는 서브 데이터 패턴(EP12)에서 발생하고, 서브 데이터 패턴(EP13)에서 다중 에러 비트가 발생하는 경우, 다중 에러 비트로 인한 오정정 비트는 서브 데이터 패턴(EP12) 또는 서브 데이터 패턴(EP23)에서 발생한다. 즉 제1 ECC(ECC11a)의 칼럼 벡터들은 하나의 서브 데이터 패턴의 다중 에러 비트로 인하여 발생하는 오정정 비트가 최대 두 개의 서브 데이터 패턴에서 발생하도록 오정정 비트가 발생하는 서브 데이터 패턴의 위치를 제약하는 원소들을 가진다. 메모리 컨트롤러(100)의 제2 ECC 회로(130)는 두 개의 서브 데이터 패턴에서 발생하는 에러 비트들을 정정할 수 있는 에러 정정 능력을 가지므로, 다중 에러 비트와 오정정 비트를 정정할 수 있다.
상기 설명은 도 15b의 경우에도 동일하게 적용될 수 있다. 즉 즉 제1 ECC(ECC11a)의 칼럼 벡터들은 다중 에러 비트로 인한 오정정 비트가 다중 에러 비트가 발생한 서브 데이터 패턴 또는 다른 하나의 서브 데이터 패턴에 포함되도록 하는 원소들을 가질 수 있다.
도 19는 로우 어드레스의 최하위 비트가 짝수 타겟 페이지를 지정하는 경우 도 16의 ECC 회로의 동작을 나타낸다.
도 19를 참조하면, 로우 어드레스의 최하위 비트(LSB_RA)가 짝수 타겟 페이지를 지정하는 경우에, 데이터 인터리버(460)는 메인 데이터(MD)의 데이터 비트들(ed0~ed5)을 유지하여 중간 데이터(IRMD1)를 제공하고 ECC 인코더(430a)는 중간 데이터(IRMD1)에 ECC 인코딩을 수행하여 패리티 데이터(PRT2)를 생성하고, 패리티 인터리버(465)는 로우 어드레스의 최하위 비트(LSB_RA)에 응답하여 패리티 데이터(PRT2)의 패리티 비트들(p0~p3)을 유지하여 패리티 데이터(IRPRT21)를 출력하고, 데이터 비트들(ed0~ed5)와 패리티 비트들(p0~p3)은 타겟 영역(395)에 저장된다.
도 20은 로우 어드레스의 최하위 비트가 홀수 타겟 페이지를 지정하는 경우 도 16의 ECC 회로의 동작을 나타낸다.
도 20을 참조하면, 로우 어드레스의 최하위 비트(LSB_RA)가 홀수 타겟 페이지를 지정하는 경우에, 데이터 인터리버(460)는 메인 데이터(MD)의 데이터 비트들(od0~od5)의 순서를 반전하여 중간 데이터(IRMD2)를 제공하고 ECC 인코더(430a)는 중간 데이터(IRMD2)에 ECC 인코딩을 수행하여 패리티 데이터(PRT2)를 생성하고, 패리티 인터리버(465)는 로우 어드레스의 최하위 비트(LSB_RA)에 응답하여 패리티 데이터(PRT2)의 패리티 비트들(p0~p3)의 순서를 반전하여 패리티 데이터(IRPRT22)를 출력하고, 데이터 비트들(od0~od5)과 패리티 비트들(p3~p0)은 타겟 영역(395)에 저장된다.
즉 에러 정정 회로(400b)는 로우 어드레스의 최하위 비트(LSB_RA)가 짝수 타겟 페이지를 지정하는 경우에 패리티 데이터(PRT2)의 패리티 비트들의 순서가 유지되도록 패리티 데이터(PRT2)를 인터리빙하고, 로우 어드레스의 최하위 비트(LSB_RA)가 홀수 타겟 페이지를 지정하는 경우에 패리티 데이터(PRT2)의 패리티 비트들의 순서가 반전되도록 패리티 데이터(PRT2)를 인터리빙한다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 5 내지 도 20을 참조하면, 메모리 셀 어레이(300)를 구비하는 반도체 메모리 장치(200)의 동작 방법에서는, 에러 정정 회로(400)에서 제1 ECC(415)를 이용하여 메인 데이터(MD)에 기초하여 패리티 데이터(PRT)를 생성한다(S110).
상기 제1 ECC는 생성 매트릭스로 표현되고, 복수의 칼럼 벡터들을 포함하고, 상기 칼럼 벡터들은 메인 데이터의 서브 데이터 유닛들 및 패리티 데이터에 상응하는 복수의 코드 그룹들로로 분할될 수 있다. 또한 칼럼 벡터들은 상기 메인 데이터의, 제1 ECC를 이용하여 정정할 수 없는, 다중 에러 비트들에 의하여 발생한 오정정 비트가 발생하는 서브 데이터 유닛의 위치를 제약하는 원소들을 가질 수 있다.
에러 정정 회로(400)는 입출력 게이팅 회로(290)를 통하여 메인 데이터(MD)와 패리티 데이터(PRT)를 메모리 셀 어레이(300)의 서브 어레이 블록에 저장하되 서브 어레이 블록의 일부에는 메인 데이터(MD)와 패리티 데이터(PRT)를 함께 저장한다(S220). 에러 정정 회로(400)는 입출력 게이팅 회로(290)를 통하여 메인 데이터(MD)와 패리티 데이터(PRT)를 메모리 셀 어레이(300)로부터 독출한다(S230). 에러 정정 회로(400)는 제1 ECC(415)를 이용하여 메인 데이터(MD)에 기초하여 체크 비트들(CHB)을 생성한다(S140). 에러 정정 회로(400)는 패리티 데이터(PRT)와 체크 비트들(CHB)의 비교에 기초하여 메인 데이터(MD)의 에러를 정정한다(S150).
예를 들어, 메인 데이터(MD)가 에러 정정 회로(400)가 정정/검출할 수 없는 다중 에러 비트들을 포함하는 경우, 제1 ECC(415)는 홀수 에러 비트들과 홀수 에러 비트들에 의한 오정정 비트를 하나의 심볼에 군집시키는 칼럼 벡터들을 가지므로, 메모리 컨트롤러(100)에서 메인 데이터(MD)의 홀수 에러 비트들을 심볼 단위로 정정할 수 있다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템의 동작을 나타낸다.
도 1 내지 도 20 및 도 22를 참조하면, 반도체 메모리 장치(200)와 반도체 메모리 장치(200)를 제어하는 메모리 컨트롤러(100)를 구비하는 메모리 시스템(20)의 동작 방법에서는 메모리 컨트롤러(100)의 에러 정정 회로(130)는 제2 ECC(155)를 이용하여 반도체 메모리 장치(200)에 전송될 기입 데이터에 기초하여 패리티 데이터(PRTc)를 생성하고(S210), 패리티 데이터(PRTc)를 버퍼(145)에 저장한다.
메모리 컨트롤러(100)는 기입 데이터를 반도체 메모리 장치(200)에 전송한다(S220).
반도체 메모리 장침(200)의 에러 정정 회로(400)는 제1 ECC(415)를 이용하여 기입 데이터에 대하여 ECC 인코딩을 수행하여 패리티 데이터를 생성하고, 기입 데이터와 패리티 데이터를 메모리 셀 어레이(300)에 저장한다.
반도체 메모리 장치(200)의 에러 정정 회로(400)는 메모리 컨트롤러(100)로부터의 독출 커맨드에 응답하여 데이터와 패리티 데이터를 메모리 셀 어레이(300)로부터 독출하고, 제1 ECC(415)를 이용하여 독출된 데이터에 대하여 ECC 디코딩을 수행하고, 독출된 데이터를 메모리 컨트롤러(100)에 전송한다.
메모리 컨트롤러(100)는 기입 데이터에 응답하는 독출 데이터를 반도체 메모리 장치(200)로부터 수신한다(S230). 메모리 컨트롤러(100)의 ECC 디코더(160)는 제2 ECC(155)를 이용하여 독출 데이터에 기초하여 체크 비트들(CHBc)을 생성한다(S240). 메모리 컨트롤러(100)의 ECC 디코더(160)는 패리티 데이터(PRTc)와 체크 비트들(CHBc)의 비교에 기초하여 독출 데이터의 다중 에러 비트들을 심볼 단위로 정정한다(S250).
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적 블록도이다.
도 23을 참조하면, 반도체 메모리 장치(600)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 제1 그룹 다이(610)와 제2 그룹 다이(620)를 포함할 수 있다.
상기 제1 그룹 다이(610)는 적어도 하나의 버퍼 다이(Buffer Die, 611)를 포함할 수 있다. 상기 제2 그룹 다이(620)는 상기 버퍼 다이(611) 의 상부에 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들(620-1,620-2,...,620-u)을 포함할 수 있다.
상기 복수의 메모리 다이들(620-1,620-2,...,620-u) 각각은 셀 코어(622)와 에러 정정 회로(624)를 포함할 수 있고, 상기 셀 코어(622)는 제1 방향과 제2 방향을 따라 배치되는 서브 어레이 블록들을 구비하는 메모리 셀 어레이를 포함할 수 있다. 에러 정정 회로(624)는 ECC 회로라 호칭될 수 있고, 도 9의 에러 정정 회로(400a) 또는 도 16의 에러 정정 회로(400b)로 구현될 수 있다. 따라서 에러 정정 회로(624)는 다중 에러 비트에 의한 오정정 비트가 발생하는 위치를 제약하는 칼럼 벡터들로 구성되는 제1 ECC를 포함할 수 있다.
버퍼 다이(611)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 에러 정정 회로(612)를 포함할 수 있다. 여기서, 에러 정정 회로(612)는 전송로의 페일을 정정하기 위한 회로이므로 비아 에러 정정 회로로 칭해질 수 있다.
반도체 메모리 장치(600)는 상기 TSV 라인들을 통해 상기 데이터 및 제어신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
전송 데이터에 발생된 전송 에러는 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성될 수 있다. 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성되는 데이터 페일은 메모리 다이 자체에 기인하여 발생되는 데이터 페일과는 구별되는 것이므로 소프트 데이터 페일일 수 있다. 이러한 소프트 데이터 페일은 전송로 전송 페일에 의해 발생된 것이므로 ECC 동작 구현에 의해 검출 및 구제될 수 있다.
전송 데이터가 128비트인 경우에 상기 전송 패리티 비트들은 8비트로 설정될 수 있다. 실시예들에 따라서, 설정되는 비트수는 가변될 수 있다.
따라서, 하나의 메모리 다이(620-u)에 형성되는 데이터 TSV 라인 그룹(632)은 128개의 TSV 라인들(L1~Lu)로 구성될 수 있고, 패리티 TSV 라인 그룹(634)은 8개의 TSV 라인들(L10~Lv)로 구성될 수 있다
데이터 TSV 라인 그룹(632)의 TSV 라인들(L1~Lu)과 패리티 TSV 라인 그룹(634)의 TSV 라인들(L10~Lv)은 복수의 메모리 다이들(620-1~620-u)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
복수의 메모리 다이들(620-1~620-u)들 각각은 하나의 액세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 셀들을 가질 수 있다.
반도체 메모리 장치(600)는 데이터 버스(B10)를 통해 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(610)는 데이터 버스(B10)를 통해 메모리 컨트롤러 연결될 수 있다.
에러 정정 회로(612)는 데이터 TSV 라인 그룹(632)을 통해 수신되는 전송 데이터에 전송 에러가 발생되었는 지의 여부를 패리티 TSV 라인 그룹(634)을 통해 수신되는 전송 패리티 비트들을 이용하여 체크한다.
전송 에러가 발생되는 경우에 에러 정정 회로(612)는 전송 패리티 비트들을 이용하여 전송 데이터에 대한 전송 에러를 정정한다. 전송 에러의 비트 수가 정정 불가한 경우에 에러 정정 회로(612)는 데이터 에러 발생을 알리는 정보를 출력할 수 있다.
도 24는 본 발명의 실시예들에 따른 도 23의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 24는 인터포저 층의 개재 없이 호스트와 HBM을 직접 적으로 연결한 3D 칩 구조(700)를 나타낸다.
도 24를 참조하면, PCB(720)의 상부에는 플립 칩 범프(FB)들을 통해 SoC, CPG, 혹은 GPU 일 수 있는 호스트 다이(710)가 배치된다.
상기 호스트 다이(710)의 상부에는 도 23의 메모리 다이들(620)과 같은 HBM 구조를 형성하기 위한 메모리 다이들(D11~D14)이 적층된다.
도 24에서는 도 23의 버퍼 다이(610) 혹은 로직 다이가 생략되어 있으나, 메모리 다이(D11)와 호스트 다이(710) 사이에 버퍼 다이(610)가 배치될 수 있다.
HBM(620) 구조를 구현하기 위해 메모리 다이들(D11~D14)에는 실리콘 관통 전극이라 불려지는 TSV 라인들이 형성된다. TSV 라인들은 메모리 다이들 사이에 형성된 마이크로 범프(MCB)들과 전기적으로 연결될 수 있다. 또한 메모리 다이들(D11~D14) 각각은 도 9의 에러 정정 회로(400a) 또는 도 16의 에러 정정 회로(400b)와 같은 에러 정정 회로가 포함할 수 있다.
도 25는 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 25를 참조하면, 반도체 패키지(900)는 하나 이상의 적층형 메모리 장치(910) 및 그래픽 프로세서(GPU, 920)를 포함할 수 있고, 그래픽 프로세서(920)는 메모리 컨트롤러(925)를 포함할 수 있다.
상기 적층형 메모리 장치(910) 및 그래픽 프로세서(920)는 인터포저(Interposer, 930) 상에 장착되고, 적층형 메모리 장치(910) 및 그래픽 프로세서(920)가 장착된 인터포저(930)는 패키지 기판(940) 상에 장착될 수 있다. 메모리 컨트롤러(925) 도 1의 메모리 컨트롤러(100)와 실질적으로 동일한 기능을 수행할 수 있다.
적층형 메모리 장치(910)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 적층형 메모리 장치(910)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다. 이에 따라, 적층형 메모리 장치(910)는 버퍼 다이 및 복수의 메모리 다이들을 포함하고 복수의 메모리 다이들은 각각 메모리 셀 어레이 및 에러 정정 회로를 포함할 수 있다.
인터포저(930) 상에는 다수 개의 적층형 메모리 장치(910)들이 장착될 수 있으며, 그래픽 프로세서(920)는 다수개의 적층형 메모리 장치(910)들과 통신할 수 있다. 일 예로서, 적층형 메모리 장치(910)들 각각과, 그래픽 프로세서(920)는 물리 영역을 포함할 수 있으며, 물리(PHY) 영역을 통해 적층형 메모리 장치(910)들과 그래픽 프로세서(920) 사이에서 통신이 수행될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에서는 ECC가 데이터 비트들 및 패리티 데이터에 상응하는 복수의 칼럼 벡터들을 포함하고, 상기 칼럼 벡터들은 복수의 코드 그룹으로 분할되고, 칼럼 벡터들은 상기 메인 데이터의 다중 에러 비트에 의한 오정정 비트가 발생하는 위치를 제약하는 원소들을 가질 수 있다.
따라서, 에러 정정 회로가 정정/검출할 수 없는 다중 에러 비트들이 발생하여도, 오정정 비트는 상기 다중 에러 비트들과 동일한 서브 데이터 유닛 또는 특정한 서브 데이터 유닛에 포함되므로, 메모리 컨트롤러의 에러 정정 회로는 상기 다중 에러 비트들과 오정정 비트를 포함하는 서브 데이터 유닛을 정정할 수 있다. 따라서 에러 정정의 성능과 신뢰도를 높일 수 있다.
본 발명은 ECC를 채용하는 반도체 메모리 장치 및 메모리 시스템에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 워드라인들과 비트라인들에 연결되는 휘발성 메모리 셀들을 포함하고, 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되는 복수의 서브 어레이 블록들로 구분되는 메모리 셀 어레이;
    생성 매트릭스로 표현되는 에러 정정 코드(error correction code; 이하 ‘ECC’)를 이용하여, 메인 데이터를 기초로 패리티 데이터를 생성하는 에러 정정 회로;
    상기 메모리 셀 어레이와 상기 에러 정정 회로 사이에 연결되는 입출력 게이팅 회로; 및
    외부의 메모리 컨트롤러부터의 커맨드 및 어드레스에 기초하여 상기 에러 정정 회로와 상기 입출력 게이팅 회로를 제어하는 제어 로직 회로를 포함하고,
    상기 제어 로직 회로는 상기 메인 데이터 및 상기 패리티 데이터를 상기 서브 어레이 블록들 중 상기 제2 방향의 (k+1) 개(k는 4이상의 짝수)의 타겟 서브 어레이 블록들에 저장하되, 상기 입출력 게이팅 회로를 제어하여 상기 타겟 서브 어레이 블록들 중 일부에는 상기 메인 데이터의 일부와 상기 패리티 데이터를 함께 저장하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 메인 데이터의 복수의 데이터 비트들은 복수의 서브 데이터 유닛들로 분할되고,
    상기 ECC는 상기 서브 데이터 유닛들 및 상기 패리티 데이터에 상응하는 복수의 코드 그룹들로 분할되는 복수의 칼럼 벡터들을 포함하고,
    상기 칼럼 벡터들은 상기 메인 데이터의, 상기 ECC를 이용하여 정정할 수 없는, 다중 에러 비트들에 의하여 발생한 오정정 비트가 발생하는 서브 데이터 유닛의 위치를 제약하는 원소들을 가지는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 (k+1) 개의 서브 어레이 블록은,
    상기 메인 데이터의 상기 데이터 비트들만이 저장되는 제1 세트의 서브 어레이 블록들; 및
    상기 메인 데이터의 상기 데이터 비트들의 일부 및 상기 패리티 데이터의 일부가 함께 저장되는 제2 세트의 서브 어레이 블록들을 포함하고,
    상기 코드 그룹들은
    상기 제1 그룹의 서브 어레이 블록들에 대응되는 제1 세트의 코드 그룹들; 및
    상기 제2 그룹의 서브 어레이 블록들에 대응되는 제2 세트의 코드 그룹들을 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 세트의 코드 그룹들 각각에 포함되는 칼럼 벡터들 각각의 원소들은 서로 동일한 반도체 메모리 장치.
  5. 제3항에 있어서,
    상기 다중 에러 비트들은 제1 에러 비트와 제2 에러 비트를 포함하고,
    상기 제1 에러 비트와 상기 제2 에러 비트가 상기 제1 세트의 서브 어레이 블록들 중 제1 서브 어레이 블록에 저장된 제1 서브 데이터 유닛에 포함되는 경우,
    상기 제1 세트의 코드 그룹들 중 상기 제1 서브 어레이 블록에 대응되는 코드 그룹의 칼럼 벡터들은 상기 제1 에러 비트와 상기 제2 에러 비트로 인하여 발생하는 상기 오정정 비트가 상기 제1 서브 데이터 유닛에 발생하도록 원소들을 가지고,
    상기 메모리 컨트롤러는 상기 제1 서브 데이터 유닛에 포함되는 상기 제1 에러 비트, 상기 제2 에러 비트 및 상기 오정정 비트를 정정하는 반도체 메모리 장치.
  6. 제3항에 있어서,
    상기 다중 에러 비트들은 제1 에러 비트와 제2 에러 비트를 포함하고,
    상기 제1 에러 비트와 상기 제2 에러 비트가 상기 제2 세트의 서브 어레이 블록들 중 하나의 서브 어레이 블록에 저장된 서브 데이터 유닛에 포함되는 경우,
    상기 칼럼 벡터들은 상기 제1 에러 비트와 상기 제2 에러 비트에 의한 상기 오정정 비트가 상기 메모리 컨트롤러에서 정정가능하도록 상기 오정정 비트가 발생하는 서브 데이터 유닛의 위치를 제약하는 원소들을 가지는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 제어 회로는 상기 입출력 게이팅 회로를 제어하여 상기 패리티 데이터의 패리티 비트들을 상기 (k+1) 개의 서브 어레이 블록들 중 제k/2 서브 어레이 블록, 제(k/2+1) 서브 어레이 블록 및 제(k/2+3) 서브 어레이 블록에 저장하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 에러 정정 회로는
    상기 ECC를 저장하는 메모리;
    상기 메모리에 연결되고, 기입 동작에서, 상기 ECC를 이용하여 상기 메인 데이터에 ECC 인코딩을 수행하여 상기 패리티 데이터를 생성하는 ECC 인코더; 및
    상기 메모리에 연결되고, 독출 동작에서, 상기 ECC를 이용하고, 상기 패리티 데이터에 기초하여 상기 메인 데이터에 대하여 ECC 디코딩을 수행하는 ECC 디코더를 포함하는 반도체 메모리 장치.
  9. 제1항에 있어서,
    적어도 하나의 버퍼 다이;
    상기 적어도 하나의 버퍼 다이 상에 적층되는 복수의 메모리 다이들’ 및
    상기 메모리 다이들을 관통하는 복수의 관통 실리콘 비아(through silicon via)들을 포함하고,
    상기 메모리 다이들 중 적어도 하나는 상기 메모리 셀 어레이 및 상기 에러 정정 회로를 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 버퍼 다이는 상기 관통 실리콘 비아(through silicon via)들을 통하여 전송된 데이터에 포함되는 전송 에러를 정정하는 비아 에러 정정 회로를 포함하는 반도체 메모리 장치.
  11. 복수의 뱅크 어레이들을 구비하고, 상기 뱅크 어레이들 각각은 워드라인들과 비트라인들에 연결되는 복수의 휘발성 메모리 셀들을 구비하는 메모리 셀 어레이;
    생성 매트릭스로 표현되는 에러 정정 코드(error correction code; 이하 ‘ECC’)를 이용하여, 메인 데이터를 기초로 패리티 데이터를 생성하는 에러 정정 회로;
    상기 메모리 셀 어레이와 상기 에러 정정 회로 사이에 연결되는 입출력 게이팅 회로; 및
    외부의 메모리 컨트롤러부터의 커맨드 및 어드레스에 기초하여 상기 에러 정정 회로와 상기 입출력 게이팅 회로를 제어하는 제어 로직 회로를 포함하고,
    상기 에러 정정 회로는 상기 메인 데이터와 상기 패리티 데이터를 상기 메모리 셀 어레이의, 상기 어드레스가 지정하는 타겟 페이지의 타겟 영역에 저장하되, 상기 타겟 영역의 가상의 중심선을 기준으로 하여 상기 패리티 데이터의 패리티 비트들이 대칭되도록 상기 메인 데이터와 상기 패리티 데이터를 인터리빙하고, 상기 타겟 페이지를 지정하는 상기 어드레스의 최하위 비트에 기초하여 상기 타겟 영역에 저장된 상기 메인 데이터와 상기 패리티 데이터로 구성되는 서브 데이터 패턴들이 달라지도록 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 메인 데이터는 복수의 데이터 비트들을 포함하고, 상기 패리티 데이터는 복수의 패리티 비트들을 포함하고,
    상기 ECC는 상기 데이터 비트들 및 상기 패리티 비트들에 대응되는 복수의 칼럼 벡터들을 포함하고,
    상기 칼럼 벡터들은 상기 메인 데이터의, 상기 ECC를 이용하여 정정할 수 없는, 에러 비트들에 의하여 발생한 오정정 비트가 발생하는 서브 데이터 패턴의 위치를 제약하는 원소들을 가지는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 서브 데이터 패턴들 중 제1 서브 데이터 패턴이 상기 에러 비트들을 포함하는 경우, 상기 칼럼 벡터들은 상기 오정정 비트가 상기 제1 서브 데이터 패턴에 포함되거나 상기 서브 데이터 패턴들 중 상기 제1 서브 데이터 패턴을 제외한 서브 데이터 패턴들 중 하나에 포함되도록 하는 원소들을 가지는 반도체 메모리 장치.
  14. 제12항에 있어서,
    상기 서브 데이터 패턴들 중 제1 서브 데이터 패턴이 상기 에러 비트들을 포함하는 경우,
    상기 칼럼 벡터들은 상기 에레 비트들에 의한 오정정 비트가 상기 메모리 컨트롤러에서 정정가능하도록 상기 오정정 비트가 발생하는 서브 데이터 유닛의 위치를 제약하는 원소들을 가지는 반도체 메모리 장치.
  15. 제11항에 있어서,
    상기 어드레스의 상기 최하위 비트가 상기 타겟 페이지가 짝수 페이지임을 나타내는 경우, 상기 에러 정정 회로는 상기 패리티 데이터의 패리티 비트들의 순서가 유지되도록 상기 패리티 데이터를 인터리빙하는 반도체 메모리 장치.
  16. 제11항에 있어서,
    상기 어드레스의 상기 최하위 비트가 상기 타겟 페이지가 홀수 페이지임을 나타내는 경우, 상기 에러 정정 회로는 상기 패리티 데이터의 패리티 비트들의 순서가 반전되도록 상기 패리티 데이터를 인터리빙하는 반도체 메모리 장치.
  17. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 반도체 메모리 장치는
    워드라인들과 비트라인들에 연결되는 휘발성 메모리 셀들을 포함하고, 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되는 복수의 서브 어레이 블록들로 구분되는 메모리 셀 어레이;
    생성 매트릭스로 표현되는 제1 에러 정정 코드(error correction code; 이하 ‘ECC’)를 이용하여, 메인 데이터를 기초로 패리티 데이터를 생성하는 제1 에러 정정 회로;
    상기 메모리 셀 어레이와 상기 제1 에러 정정 회로 사이에 연결되는 입출력 게이팅 회로; 및
    외부의 메모리 컨트롤러부터의 커맨드 및 어드레스에 기초하여 상기 에러 정정 회로와 상기 입출력 게이팅 회로를 제어하는 제어 로직 회로를 포함하고,
    상기 제어 로직 회로는 상기 메인 데이터 및 상기 패리티 데이터를 상기 서브 어레이 블록들 중 상기 제2 방향의 (k+1) 개(k는 4이상의 짝수)의 서브 어레이 블록들에 저장하되, 상기 입출력 게이팅 회로를 제어하여 상기 (k+1) 개의 서브 어레이 블록들 중 일부에는 상기 메인 데이터의 일부와 상기 패리티 데이터를 함께 저장하는 메모리 시스템.
  18. 제17항에 있어서,
    상기 메인 데이터의 복수의 데이터 비트들은 복수의 서브 데이터 유닛들로 분할되고,
    상기 ECC는 상기 서브 데이터 유닛들 및 상기 패리티 데이터에 상응하는 복수의 코드 그룹들로 분할되는 복수의 칼럼 벡터들을 포함하고,
    상기 칼럼 벡터들은 상기 메인 데이터의, 상기 ECC를 이용하여 정정할 수 없는, 에러 비트들에 의하여 발생한 오정정 비트가 발생하는 서브 데이터 유닛의 위치를 제약하는 원소들을 가지는 메모리 시스템.
  19. 제18항에 있어서,
    상기 메모리 컨트롤러는 생성 매트릭스로 표현되는 제2 ECC를 이용하여 에러를 정정하는 제2 에러 정정 회로를 포함하고,
    상기 (k+1) 개의 서브 어레이 블록은,
    상기 메인 데이터의 상기 데이터 비트들만이 저장되는 제1 세트의 서브 어레이 블록들; 및
    상기 메인 데이터의 상기 데이터 비트들의 일부 및 상기 패리티 데이터의 일부가 함께 저장되는 제2 세트의 서브 어레이 블록들을 포함하고,
    상기 코드 그룹들은
    상기 제1 그룹의 서브 어레이 블록들에 대응되는 제1 세트의 코드 그룹들; 및
    상기 제2 그룹의 서브 어레이 블록들에 대응되는 제2 세트의 코드 그룹들을 포함하고,
    상기 다중 에러 비트들은 제1 에러 비트와 제2 에러 비트를 포함하고,
    상기 제1 에러 비트와 상기 제2 에러 비트가 상기 제1 세트의 서브 어레이 블록들 중 제1 서브 어레이 블록에 저장된 제1 서브 데이터 유닛에 포함되는 경우,
    상기 제1 세트의 코드 그룹들 중 상기 제1 서브 어레이 블록에 대응되는 코드 그룹의 칼럼 벡터들은 상기 제1 에러 비트와 상기 제2 에러 비트로 인하여 발생하는 상기 오정정 비트가 상기 제1 서브 데이터 유닛에 발생하도록 원소들을 가지고,
    상기 제2 에러 정정 회로는 상기 제2 ECC를 이용하여 상기 다중 비트 에러와 상기 오정정 비트를 정정하는 메모리 시스템.
  20. 제18항에 있어서,
    상기 메모리 컨트롤러는 생성 매트릭스로 표현되는 제2 ECC를 이용하여 에러를 정정하는 제2 에러 정정 회로를 포함하고,
    상기 (k+1) 개의 서브 어레이 블록은,
    상기 메인 데이터의 상기 데이터 비트들만이 저장되는 제1 세트의 서브 어레이 블록들; 및
    상기 메인 데이터의 상기 데이터 비트들의 일부 및 상기 패리티 데이터가 함께 저장되는 제2 세트의 서브 어레이 블록들을 포함하고,
    상기 코드 그룹들은
    상기 제1 세트의 서브 어레이 블록들에 대응되는 제1 세트의 코드 그룹들; 및
    상기 제2 세트의 서브 어레이 블록들에 대응되는 제2 세트의 코드 그룹들을 포함하고,
    상기 다중 에러 비트들은 제1 에러 비트와 제2 에러 비트를 포함하고,
    상기 제1 에러 비트와 상기 제2 에러 비트가 상기 제2 세트의 서브 어레이 블록들 중 하나의 서브 어레이 블록에 저장된 서브 데이터 유닛에 포함되는 경우,
    상기 칼럼 벡터들은 상기 제1 에러 비트와 상기 제2 에러 비트에 의한 상기 오정정 비트가 상기 메모리 컨트롤러에서 정정가능하도록 상기 오정정 비트가 발생하는 서브 데이터 유닛의 위치를 제약하는 원소들을 가지고,
    상기 제2 에러 정정 회로는 상기 제2 ECC를 이용하여 상기 다중 비트 에러와 상기 오정정 비트를 정정하는 메모리 시스템.
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