CN109785894B - 半导体存储器装置、存储器系统和操作方法 - Google Patents

半导体存储器装置、存储器系统和操作方法 Download PDF

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Abstract

本申请提供一种半导体存储器装置、存储器系统和操作半导体存储器装置的方法。所述半导体存储器装置可包括存储器单元阵列、错误校正电路、输入/输出(I/O)门控电路和控制逻辑电路。在第一写操作模式下，所述控制逻辑电路可控制所述I/O门控电路以选择子页，从所述子页读取包括第一子单元数据、第二子单元数据和第一奇偶数据的第一单元数据，以及将所述第一单元数据提供至错误校正电路。所述控制逻辑电路还可控制所述错误校正电路，以对第一单元数据执行错误校正码解码以产生综合数据，基于第一单元数据的一部分产生第二奇偶数据，以及基于写奇偶数据、第二奇偶数据和综合数据产生第三奇偶数据。

Description

半导体存储器装置、存储器系统和操作方法
相关申请的交叉引用
本申请要求于2017年11月14日在韩国知识产权局提交的韩国专利申请No.10-2017-0151195的优先权，该申请的公开内容通过引用方式整体并入本文中。
技术领域
根据示例实施例的设备和方法涉及存储器，并且更具体地说，涉及半导体存储器装置、存储器系统和操作半导体存储器装置的方法。
背景技术
可将半导体存储器装置分为诸如闪速存储器装置的非易失性存储器装置或诸如动态随机存取存储器(DRAM)的易失性存储器装置。 DRAM的高速操作和成本效率使得DRAM可用于系统存储器。为了从其制造工艺实现更高的产量，制造工艺在大小方面已连续地缩小，并因此DRAM中存储器单元的位错误持续增加。因此，需要提高半导体存储器装置的完整性。
发明内容
根据示例实施例的一方面，一种半导体存储器装置可包括存储器单元阵列、错误校正电路、输入/输出(I/O)门控电路和控制逻辑电路。I/O门控电路可连接在错误校正电路与存储器单元阵列之间。控制逻辑电路可通过解码从外部存储器控制器接收到的命令产生控制信号。在第一写操作模式下，控制逻辑电路可控制I/O门控电路和错误校正电路，以使得I/O门控电路选择目标页的子页，从子页读取包括(i)第一子单元数据、(ii)第二子单元数据和(iii)第一奇偶数据的第一单元数据，并且将第一单元数据提供至错误校正电路。控制逻辑电路还可控制错误校正电路，以对第一单元数据执行错误校正码(ECC)解码以产生综合数据，基于第一单元数据的一部分产生第二奇偶数据，以及基于写奇偶数据、第二奇偶数据和综合数据产生第三奇偶数据。写奇偶数据可以是从外部存储器控制器提供的，并且可与待写入子页中的主数据关联。
根据示例实施例的一方面，一种存储器系统可包括至少一个半导体存储器装置和被构造为控制所述至少一个半导体存储器装置的存储器控制器。所述半导体存储器装置可包括存储器单元阵列、错误校正电路、输入/输出(I/O)门控电路和控制逻辑电路。I/O门控电路可连接在错误校正电路与存储器单元阵列之间。控制逻辑电路可通过解码从存储器控制器接收到的命令产生控制信号。在第一写操作模式下，控制逻辑电路可控制I/O门控电路和错误校正电路，以使得 I/O门控电路选择目标页的子页，从子页读取包括(i)第一子单元数据、(ii)第二子单元数据和(iii)第一奇偶数据的第一单元数据，并且将第一单元数据提供至错误校正电路。控制逻辑电路还可控制错误校正电路，以对第一单元数据执行错误校正码(ECC)解码以产生综合数据，基于第一单元数据的一部分产生第二奇偶数据，以及基于写奇偶数据、第二奇偶数据和综合数据产生第三奇偶数据。写奇偶数据可以是从存储器控制器提供的，并且可与待写入子页中的主数据关联。
根据示例实施例的一方面，一种操作包括存储器单元阵列的半导体存储器装置的方法可包括以下步骤：从外部存储器控制器接收命令、地址、主数据、数据屏蔽信号和与主数据关联的写奇偶数据；基于从与所述地址相对应的存储器区读取的、包括(i)第一子单元数据、(ii)第二子单元数据和(iii)第一奇偶数据的第一单元数据的一部分产生第二奇偶数据和校验位；基于第一奇偶数据和校验位产生综合数据；基于写奇偶数据、第二奇偶数据和综合数据产生第三奇偶数据；以及将主数据和第三奇偶数据写入存储器区中。第二奇偶数据可以是响应于数据屏蔽信号，基于第一子单元数据和第二子单元数据中的一个而产生的。
因此，当半导体存储器装置要执行屏蔽的写操作时，半导体存储器装置可以：从存储器控制器接收主数据和写奇偶数据；以及基于从主数据待存储在其中的存储器位置读取的第一单元数据，通过产生奇偶数据和综合数据来执行内部读-修改-写操作；以及基于所述写奇偶数据、所述综合数据和所述奇偶数据来产生待存储在所述存储器位置的新奇偶数据。因此，因为半导体存储器装置能够响应于一个命令来执行写操作和错误校正操作，所以半导体存储器装置可在系统等级提高性能、降低功耗、以及减少执行内部读-修改-写操作所需的时间。
附图说明
根据下面结合附图对示例实施例的描述，以上和/或其它方面将变得清楚并且更容易理解，在附图中：
图1是示出根据示例实施例的存储器系统的框图；
图2是示出根据示例实施例的图1中的存储器控制器中的第一错误校正电路的框图；
图3是示出根据示例实施例的图1中的半导体存储器装置的框图；
图4示出了图3的半导体存储器装置中的第一分块阵列的示例；
图5示出了在读操作期间图3的半导体存储器装置的一部分；
图6示出了在写操作模式下图3的半导体存储器装置的一部分；
图7示出了图3的半导体存储器装置中显示的分块阵列和第二错误校正电路；
图8是示出根据示例实施例的图3中显示的第二错误校正电路的框图；
图9示出了根据示例实施例的图8的第二错误校正电路中的ECC 引擎；
图10示出了在图5中的半导体存储器装置中执行读操作；
图11示出了在图6中的半导体存储器装置中执行写操作；
图12是示出根据示例实施例的半导体存储器装置的框图；
图13是示意性地示出图12中的错误校正电路之间的连接的示图；
图14示出了响应于图1的存储器系统中的第一命令来执行内部读-修改-写操作；
图15是示出操作根据示例实施例的半导体存储器装置的方法的流程图；
图16是采用根据示例实施例的图12的半导体存储器装置的3D 芯片结构的剖视图；以及
图17是示出采用根据示例实施例的半导体存储器装置的智能电话的框图。
具体实施方式
下文中，将参照其中示出了示例实施例的附图来更全面地描述各个示例实施例。
图1是示出根据示例实施例的存储器系统的框图。
参照图1，存储器系统20可包括存储器控制器100(例如，外部存储器控制器)和至少一个半导体存储器装置200。
存储器控制器100可控制存储器系统20的整体操作。存储器控制器100可控制外部主机与半导体存储器装置200之间的整体数据交换。例如，存储器控制器100可响应于来自主机的请求，将数据写入半导体存储器装置200中或者从半导体存储器装置200读取数据。
另外，存储器控制器100可向半导体存储器装置200发出操作命令，以控制半导体存储器装置200。存储器控制器100可包括第一错误校正电路110。第一错误校正电路110(由第一ECC电路指示) 可被称作第一错误校正码(ECC)电路。
在一些示例实施例中，半导体存储器装置200是包括多个动态存储器单元的存储器装置，所述动态存储器单元诸如动态随机存取存储器(DRAM)、双数据率4(DDR4)同步DRAM(SDRAM)或低功率DDR4 (LPDDR4)SDRAM。
存储器控制器100将时钟信号CLK、命令CMD、地址(信号)ADDR、写奇偶数据WP和数据屏蔽信号DM发送至半导体存储器装置200，并且与半导体存储器装置200交换主数据MD。第一错误校正电路110 使用第一ECC对主数据MD执行ECC编码，以产生写奇偶数据WP。数据屏蔽信号DM可指示主数据MD是否被屏蔽。也就是说，数据屏蔽信号DM可指示主数据MD的大小是否小于半导体存储器装置200的码字的大小。
半导体存储器装置200包括存储主数据MD的存储器单元阵列 300、错误校正电路块400和控制逻辑电路210。错误校正电路块400 可包括与包括在存储器单元阵列300中的多个分块阵列相对应的多个第二错误校正电路。
所述多个第二错误校正电路中的连接至一个分块阵列的一个第二错误校正电路可选择目标页的子页，从所述子页读取包括第一子单元数据、第二子单元数据和奇偶数据的第一单元数据，对第一单元数据执行ECC解码以产生综合数据，基于第一单元数据的一部分产生第二奇偶数据，以及基于写奇偶数据、第二奇偶数据和综合数据产生第三奇偶数据。写奇偶数据WP是从存储器控制器100提供的，并且与待写入子页中的主数据MD关联。
图2是示出根据示例实施例的图1中的存储器控制器中的第一错误校正电路的框图。
参照图2，第一错误校正电路110可包括奇偶产生器111、ECC 解码器113和存储器115。存储器115可存储第一ECC 117，并且耦接至奇偶产生器111和ECC解码器113。第一ECC117可被表示为生成矩阵。
奇偶产生器111可通过使用第一ECC 117，通过对待发送至半导体存储器装置200的主数据MD1执行ECC编码来产生写奇偶数据WP。例如，当主数据MD1包括64位时，写奇偶数据WP可包括8位。
ECC解码器113通过使用第一ECC 117对从半导体存储器装置 200接收到的主数据MD2执行ECC解码，校正主数据MD2中的至少一个错误位，并且输出校正的主数据C_MD。ECC解码器113将校正的主数据C_MD提供至主机。
图3是示出根据示例实施例的图1中的半导体存储器装置的框图。
参照图3，半导体存储器装置200包括控制逻辑电路210、地址寄存器220、分块控制逻辑230、刷新计数器245、行地址多路复用器240、列地址锁存器250、行解码器260、列解码器270、存储器单元阵列300、读出放大器单元285、I/O门控电路块290、错误校正电路块400和数据I/O缓冲器295。
错误校正电路块400包括多个第二错误校正电路400a–400h，并且I/O门控电路块290包括与多个分块阵列相对应的多个I/O门控电路。在存储器控制器100中可包括额外错误校正电路(例如，图1 的第一错误校正电路110)。
存储器单元阵列300包括第一分块阵列310至第八分块阵列380。行解码器260包括分别耦接至第一分块阵列310至第八分块阵列380 的第一分块行解码器260a至第八分块行解码器260h，列解码器270 包括分别耦接至第一分块阵列310至第八分块阵列380的第一分块列解码器270a至第八分块列解码器270h，并且读出放大器单元285包括分别耦接至第一分块阵列310至第八分块阵列380的第一分块读出放大器285a至第八分块读出放大器285h。第一分块阵列310至第八分块阵列380、第一分块行解码器260a至第八分块行解码器260h、第一分块列解码器270a至第八分块列解码器270h和第一分块读出放大器285a至第八分块读出放大器285h可形成第一分块至第八分块。第一分块阵列310至第八分块阵列380中的每一个包括形成在多条字线WL与多条位线BTL的交叉部分的多个存储器单元MC。
地址寄存器220从存储器控制器100接收包括分块地址 BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220将接收到的分块地址BANK_ADDR提供至分块控制逻辑230，将接收到的行地址ROW_ADDR提供至行地址多路复用器240，并且将接收到的列地址COL_ADDR提供至列地址锁存器250。
分块控制逻辑230响应于分块地址BANK_ADDR而产生分块控制信号。第一分块行解码器260a至第八分块行解码器260h中的与分块地址BANK_ADDR相对应的一个是响应于分块控制信号而激活的，并且第一分块列解码器270a至第八分块列解码器270h中的与分块地址BANK_ADDR相对应的一个是响应于分块控制信号而激活的。
行地址多路复用器240从地址寄存器220接收行地址ROW_ADDR，并且从刷新计数器245接收刷新行地址REF_ADDR。行地址多路复用器240选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR，以作为行地址RA。从行地址多路复用器240输出的行地址RA施加至第一分块行解码器260a至第八分块行解码器260h。
第一分块行解码器260a至第八分块行解码器260h中的通过分块控制逻辑230激活的一个解码从行地址多路复用器240输出的行地址RA，并且激活与行地址RA相对应的字线。例如，激活的分块行解码器将字线驱动电压施加至与行地址RA相对应的字线。
列地址锁存器250从地址寄存器220接收列地址COL_ADDR，并且临时存储接收到的列地址COL_ADDR。在一些示例实施例中，在突发模式下，列地址锁存器250产生相对于接收到的列地址COL_ADDR 递增的列地址。列地址锁存器250将临时存储的或产生的列地址施加至第一分块列解码器270a至第八分块列解码器270h。
第一分块列解码器270a至第八分块列解码器270h中的被激活的一个通过I/O门控电路块290激活与分块地址BANK_ADDR和列地址 COL_ADDR相对应的读出放大器。I/O门控电路块290中的I/O门控电路中的每一个包括用于对输入/输出数据进行门控的电路，并且还包括用于存储从第一分块阵列310至第八分块阵列380输出的数据的读数据锁存器以及用于将数据写至第一分块阵列310至第八分块阵列 380的写驱动器。
从第一分块阵列310至第八分块阵列380的一个分块阵列读取的码字CW是通过耦接至待从其读取数据的一个分块阵列的读出放大器读出的，并且被存储在读数据锁存器中。可在通过对应的第二错误校正电路对码字CW执行ECC解码之后，将存储在读数据锁存器中的码字CW经数据I/O缓冲器295提供至存储器控制器100。可将待写入第一分块阵列310至第八分块阵列380中的一个分块阵列中的主数据MD从存储器控制器100提供至数据I/O缓冲器295，在通过对应的第二错误校正电路对主数据MD执行ECC编码以产生第三奇偶数据之后，通过写驱动器将其与第三奇偶数据一起写入一个分块阵列中。
在半导体存储器装置200的写操作中，数据I/O缓冲器295可基于时钟信号CLK将主数据MD从存储器控制器100提供至错误校正电路块400，并且在半导体存储器装置200的读操作中，可将主数据 MD从错误校正电路块400提供至存储器控制器100。
在第一写操作模式下，I/O门控电路块290中的I/O门控电路中的一个可选择一个分块阵列中的目标页的子页，可从子页读取包括第一子单元数据、第二子单元数据和第一奇偶数据的第一单元数据，并且可将第一单元数据提供至第二错误校正电路400a–400h中的对应的第二错误校正电路。
在第一写操作模式下，第二错误校正电路400a–400h中的对应的第二错误校正电路可对第一单元数据执行ECC解码以产生综合数据，可基于第一单元数据的一部分产生第二奇偶数据，可基于与待写入子页中的主数据MD、第二奇偶数据和综合数据关联的写奇偶数据 WP产生第三奇偶数据，并且可在子页中写回主数据MD和第三奇偶数据，这被称作内部读-修改-写操作。
在第二写操作模式下，第二错误校正电路400a–400h中的每一个可将主数据MD和写奇偶数据WP写入对应的分块阵列的存储器区中。
另外，在读操作中，错误校正电路块400中的第二错误校正电路400a–400h中的每一个可从I/O门控电路块290接收从一个分块阵列读取的码字CW。第二错误校正电路400a–400h中的每一个可基于码字CW中的奇偶数据对主数据MD执行ECC解码，可校正主数据 MD中的至少一个错误位，并且可将校正的主数据提供至数据I/O缓冲器295。
控制逻辑电路210可控制半导体存储器装置200的操作。例如，控制逻辑电路210可产生用于半导体存储器装置200的控制信号，以便执行写操作或读操作。控制逻辑电路210包括解码从存储器控制器 100接收到的命令CMD的命令解码器211和设置半导体存储器装置 200的操作模式的模式寄存器212。
例如，命令解码器211可通过解码写使能信号、行地址选通信号、列地址选通信号、芯片选择信号等产生与命令CMD相对应的控制信号。控制逻辑电路210可产生控制I/O门控电路块290的第一控制信号CTL1和控制错误校正电路块400的第二控制信号CTL2。
图4示出了图3的半导体存储器装置中的第一分块阵列的示例。
参照图4，第一分块阵列310具有多条字线WL1–WLm(其中m 是大于二的自然数)、多条位线BTL1–BTLn(其中n是大于二的自然数)、以及布置在字线WL1–WLm与位线BTL1–BTLn之间的交叉部分的多个存储器单元MC。存储器单元MC中的每一个包括耦接至字线 WL1–WLm中的每一条和位线BTL1–BTLn中的每一条的单元晶体管和连接至所述单元晶体管的单元电容器。
图5示出了在读操作期间图3的半导体存储器装置的一部分。
在图5中，示出了控制逻辑电路210、第一分块阵列310、I/O 门控电路290a和第二错误校正电路400a。
参照图5，第一分块阵列310包括正常单元阵列NCA和冗余单元阵列RCA。正常单元阵列NCA包括多个第一存储器块MB0–MB15，即， 311–313，并且冗余单元阵列RCA包括至少第二存储器块314。第一存储器块311–313是确定半导体存储器装置200的存储器容量的存储器块。第二存储器块314用于ECC和/或冗余修复。由于用于ECC 和/或冗余修复的第二存储器块314用于ECC、数据线修复和块修复，以修复在第一存储器块311–313中产生的“失效”单元，因此第二存储器块314也被称作EDB块。
在第一存储器块311–313中的每一个中，多个第一存储器单元按照行和列排列。在第二存储器块314中，多个第二存储器单元按照行和列排列。连接至字线WL与位线BTL的交叉部分的第一存储器单元可为动态存储器单元。连接至字线WL与位线RBTL的交叉部分的第二存储器单元可为动态存储器单元。
I/O门控电路290a包括分别连接至第一存储器块311–313和第二存储器块314的多个开关电路291a–291d。在半导体存储器装置 200中，可同时访问与突发长度(BL)的数据相对应的位线，以支持用于指示可访问的列位置的最大数量的BL。例如，BL可设为8。
第二错误校正电路400a可通过第一数据线GIO[0:127]和第二数据线EDBIO[0:7]连接至开关电路291a–291d。
控制逻辑电路210可解码命令CMD，以产生用于控制开关电路 291a–291d的第一控制信号CTL1和用于控制第二错误校正电路400a 的第二控制信号CTL2。
当命令CMD是读命令时，控制逻辑电路210将第一控制信号CTL1 提供至I/O门控电路290a，从而将存储在第一分块阵列310中的页的子页中的第一单元读码字RCW提供至第二错误校正电路400a。
第二错误校正电路400a响应于第二控制信号CTL2对第一单元读码字RCW执行读-修改-写操作。在示例实施例中，第二错误校正电路400a使用读码字RCW中的奇偶数据来校正读码字RCW中的子单元数据的错误位，将校正的子单元数据(例如，部分码字pCW1)写回至与第一分块阵列310中的子页的子单元数据相对应的存储器位置，并且可将校正的主数据C_MD经数据I/O缓冲器295提供至存储器控制器100。
I/O门控电路290a和第二错误校正电路400a可在控制逻辑电路 210的控制下顺序地对第一分块阵列310中的存储器单元的一页中的多个子页执行读-修改-写操作。
图6示出了在写操作模式下图3的半导体存储器装置的一部分。
参照图6，当命令CMD指明第一写操作模式时，控制逻辑电路 210将第一控制信号CTL1提供至I/O门控电路290a，以将存储在第一分块阵列310中的页的子页中的第一单元读码字RCW提供至第二错误校正电路400a。
在示例实施例中，第二错误校正电路400a响应于第二控制信号 CTL2对第一单元读码字RCW执行ECC解码以产生综合数据，基于第一单元读码字RCW的一部分产生第二奇偶数据，基于第二奇偶数据、综合数据和与待写入子页中的主数据MD关联的写奇偶数据WP产生第三奇偶数据，以及将部分码字pCW2写入子页中，这被称作内部读- 修改-写操作。
图7示出了图3的半导体存储器装置中显示的分块阵列和第二错误校正电路。
在图7中，为了方便起见，示出了第一分块阵列310，然而，可将本文讨论的涉及第一分块阵列310的细节应用于其它分块阵列 320–380。
参照图7，第一分块阵列310的每个页具有8Kb的大小，并且所述页的每个子页具有128位的大小。针对每个子页存储8位的奇偶数据。来自具有128位的大小的每个子页的数据和具有8位的大小的对应的奇偶数据是被顺序地读取的，并且被提供至第二错误校正电路400a。
图8是示出根据示例实施例的图3中显示的第二错误校正电路的框图。
参照图8，第二错误校正电路400a包括多路复用器405、ECC 引擎420、缓冲器单元410和数据校正器470。缓冲器单元410可包括第一缓冲器411至第四缓冲器414。
在第二写操作中，多路复用器405响应于第一选择信号SS1，向 ECC引擎420提供写数据WMD。在读操作和第二写操作中，多路复用器405响应于第一选择信号SS1，向ECC引擎420提供来自缓冲器412 的读数据RMD。例如，第一选择信号SS1在第二写操作期间可为第一逻辑电平，并且在读操作和第一写操作期间可为其他的第二逻辑电平。
在示例实施例中，响应于模式信号MS，在写操作期间启用缓冲器411和413，并且将写数据WMD和奇偶数据PD3提供至I/O门控电路290a。在示例实施例中，响应于模式信号MS，在读操作期间启用缓冲器412和414，缓冲器412将读数据RMD提供至多路复用器405 和数据校正器470，并且缓冲器414将第一奇偶数据PD1提供至ECC 引擎420。
在示例实施例中，在第一写操作期间，ECC引擎420基于写奇偶数据WP、第一奇偶数据PD1和读数据RMD产生第三奇偶数据PD3，并且将第三奇偶数据PD3提供至缓冲器413。在示例实施例中，在读操作期间，ECC引擎420基于来自缓冲器414的第一奇偶数据PD1对来自多路复用器405的读数据RMD执行ECC解码，以将综合数据SDR 提供至数据校正器470。
数据校正器470基于来自ECC引擎420的综合数据SDR来校正读数据RMD中的错误位，以提供校正的主数据C_MD。在图8中，来自控制逻辑电路210的第二控制信号CTL2中可包括第一选择信号 SS1和模式信号MS。
图9示出了根据示例实施例的图8的第二错误校正电路中的ECC 引擎。
参照图9，ECC引擎420包括奇偶产生器430、综合产生器440、多路分配器445和奇偶控制器460。
奇偶产生器430包括第一子奇偶产生器431、第二子奇偶产生器 432、多路复用器433、异或门434和存储第二ECC 437的存储器435。存储器435耦接至第一子奇偶产生器431和第二子奇偶产生器432。第二ECC 437可被表示为生成矩阵，并且可与第一ECC 117相同(完全相同)。
第一子奇偶产生器431通过使用第二ECC 437，基于读数据RMD 的第一子单元数据SUB1产生第一子奇偶数据SPD1。第二子奇偶产生器432通过使用第二ECC 437，基于读数据RMD的第二子单元数据SUB2 产生第二子奇偶数据SPD2。异或门434(即，第一异或门)对第一子奇偶数据SPD1的位和第二子奇偶数据SPD2的位中的每个对应位执行异或操作，以产生校验位CHB。多路复用器433响应于选择信号SS2 来选择第一子奇偶数据SPD1和第二奇偶数据SPD2中的一个，以输出第二奇偶数据PD2。
综合产生器440基于校验位CHB和第一奇偶数据PD1产生综合数据SDR，并且将综合数据SDR提供至多路分配器445。综合数据SDR 的位可指示读数据RMD中的至少一个错误位的位置和数量。多路分配器445在读操作中将综合数据SDR提供至数据校正器470，并且在第一写操作(模式)中将综合数据SDR提供至奇偶控制器460。
奇偶控制器460包括奇偶合并器461、信号产生器463和多路复用器465。奇偶合并器461将第二奇偶数据PD2、写奇偶数据WP和综合数据SDR合并以产生第三奇偶数据PD3。奇偶合并器461可包括异或门462(即，第二异或门)，并且可对第二奇偶数据PD2的位、写奇偶数据WP的位和综合数据SDR的位中的对应位执行异或操作，以输出第三奇偶数据PD3的位。
信号产生器463可响应于指示是否屏蔽主数据MD的数据屏蔽信号DM来产生选择信号SS2和SS3，将选择信号SS2提供至多路复用器433，以及将选择信号SS3提供至多路复用器465。多路复用器465 响应于选择信号SS3来输出第三奇偶数据PD3和写奇偶数据WP中的一个。
当数据屏蔽信号DM指示屏蔽主数据MD时，多路复用器465响应于选择信号SS3来输出第三奇偶数据PD3。当数据屏蔽信号DM指示不屏蔽主数据MD时，多路复用器465响应于选择信号SS3来输出写奇偶数据WP。
当数据屏蔽信号DM指示主数据MD中的与第二子单元数据SUB2 相对应的数据时，多路复用器433响应于选择信号SS2来输出第二子奇偶数据SPD2。当数据屏蔽信号DM指示主数据MD中的与第一子单元数据SUB1相对应的数据时，多路复用器433响应于选择信号SS2来输出第一子奇偶数据SPD1。数据屏蔽信号DM包括2个位，并且可指示主数据MD未被屏蔽、或者与第一子单元数据SUB1相对应的数据和与第二子单元数据SUB2相对应的数据中的一个被屏蔽。
当第一子单元数据SUB1和第二子单元数据SUB2中的一个包括错误位时，第二奇偶数据PD2中的对应位和综合数据SDR中的对应位可指示所述错误位，第三奇偶数据PD3可包括相对于所述错误位校正的位。
图10示出了在图5中的半导体存储器装置中执行的读操作。
参照图5和图7至图10，当命令CMD是读命令时，从第一分块阵列310中的页的子页读取包括64位第一子单元数据511、64位第二子单元数据513和8位第一奇偶数据PD1的第一单元码字CW，并且将第一单元码字CW提供至ECC引擎420，如由参考标号521所指示的。例如，可从子页的第一存储器位置中取第一子单元数据，并且可从子页的第二存储器位置读取第二子单元数据。第二子单元数据 513可包括错误位ER。ECC引擎420对第一单元码字CW执行ECC解码，校正第二子单元数据513中的错误位ER，并且将校正的第二子单元数据513’提供至I/O门控电路290a，如由参考标号522所指示的。I/O门控电路290a将校正的第二子单元数据513’读回与子页的第二子单元数据513相对应的存储器位置中(523)，并且将校正的主数据提供至数据I/O缓冲器295。
图11示出了在图6中的半导体存储器装置中执行的写操作。
参照图6至图9和图11，当命令CMD是指示第一写操作的写命令时，从第一分块阵列310中的页的子页读取包括64位第一子单元数据511、64位第二子单元数据513和8位第一奇偶数据PD1的第一单元码字CW，并且将第一单元码字CW提供至ECC引擎420，如由参考标号531所指示的。第二子单元数据513可包括错误位ER。ECC 引擎420对第一单元码字CW执行ECC解码，校正第二子单元数据513 中的错误位ER，基于第一单元码字CW产生综合数据SDR和第二奇偶数据PD2，并且将综合数据SDR和第二奇偶数据PD2提供至奇偶控制器460，如由箭头AR以及参考标号532所指示的。
奇偶控制器460基于综合数据SDR、第二奇偶数据PD和8位写奇偶数据WP产生第三奇偶数据PD2，如由参考标号533所指示的。 ECC引擎420将主数据MD提供至I/O门控电路290a，并且奇偶控制器460将第三奇偶数据PD3提供至I/O门控电路290a。I/O门控电路 290a将主数据MD和第三奇偶数据PD3写入子页中，如由参考标号534 所指示的。在这种情况下，I/O门控电路290a可将校正的第二子单元数据513’写入子页中。
因此，根据示例实施例，当半导体存储器装置200要执行屏蔽的写操作时，半导体存储器装置200从存储器控制器100接收主数据 MD和写奇偶数据WP，并且基于主数据MD待存储在其中的存储器位置读取的第一单元数据，通过产生奇偶数据和综合数据来执行内部读- 修改-写操作，以及基于写奇偶数据WP、综合数据和奇偶数据来产生待存储在所述存储器位置中的新奇偶数据。因此，因为半导体存储器装置200响应于一个命令来执行写操作和错误校正操作，所以半导体存储器装置200可在系统等级提高性能，可降低功耗，并且可减少执行内部读-修改-写操作的时间。
图12是示出根据示例实施例的半导体存储器装置的框图。
参照图12，在堆叠的芯片结构中，半导体存储器装置600可包括提供软错误分析和校正功能的第一组晶片610(例如，缓冲器晶片) 和第二组晶片620。第二组晶片620可为高带宽存储器(HBM)。
第一组晶片610可包括至少一个缓冲器晶片。第二组晶片620 可包括堆叠在第一组晶片610上并且通过多条硅通孔(TSV)线传递数据的多个存储器晶片620-1至620-p。
存储器晶片620-1至620-p中的至少一个可包括基于将被发送至第一组晶片610的传输数据来产生传输奇偶位(即，传输奇偶数据) 的第一类型的ECC电路(即，第一类型的错误校正电路)622。第一类型的错误校正电路622可被称作单元核错误校正电路。第一类型的错误校正电路622可采用图8的第二错误校正电路400a。
缓冲器晶片可包括第二类型的ECC引擎(即，第二类型的错误校正电路或通孔错误校正电路)612，当从通过TSV线接收到的传输数据中检测到传输错误时，其使用传输奇偶位来校正传输错误，并且产生校正了错误的数据。第二类型的错误校正电路612可被称作通孔错误校正电路或通孔ECC电路。
半导体存储器装置600可为通过TSV线来传递数据和控制信号的堆叠芯片类型存储器装置或堆叠的存储器装置。TSV线也可被称作穿通电极。
如上所述，第一类型的错误校正电路622可执行内部读-写-修改操作，以在第一写操作模式下基于写奇偶数据和预存储的码字产生第三奇偶数据。
第一类型的错误校正电路622可在发送所述传输数据之前对从存储器晶片620-p输出的数据执行错误校正。
在传输数据处发生的传输错误可由于在TSV线处发生的噪声而导致。由于在TSV线处发生的噪声导致的数据失效可有别于由于存储器晶片的故障操作而导致的数据失效，因此这可看作是软数据失效 (或软错误)。软数据失效可由于传输路径上的传输故障而产生，并且可通过ECC操作来检测和纠正。
例如，当传输数据为64位数据时，传输奇偶位可设为8位。然而，本公开的范围和精神不限于此。传输奇偶位的数量可增加或减少。
根据以上描述，在一个存储器晶片620-p处形成的TSV线组632 可包括64个TSV线L1至Lp，并且奇偶TSV线组634可包括8个TSV 线L10至Lq。
数据TSV线组632的TSV线L1至Lp和奇偶TSV线组634的奇偶TSV线L10至Lq可连接至在存储器晶片620-1至620-p中对应地形成的微凸块MCB。
存储器晶片620-1至620-p中的至少一个可包括DRAM单元，每个DRAM单元包括至少一个存取晶体管和一个存储电容器。
半导体存储器装置600可具有三维(3D)芯片结构或者2.5D芯片结构，以通过数据总线B10与主机通信。缓冲器晶片610可通过数据总线B10与主机通信。
表示为单元核ECC电路的第一类型的错误校正电路622可分别通过奇偶TSV线组634和数据TSV线组632输出传输奇偶位以及传输数据。输出的传输数据可为通过第一类型的错误校正电路622校正了错误的数据。
表示为通孔ECC电路的第二类型的错误校正电路612可基于通过奇偶TSV线组634接收到的传输奇偶位来确定在通过数据TSV线组 632接收到的传输数据处是否发生传输错误。当检测到传输错误时，第二类型的错误校正电路612可使用传输奇偶位校正传输数据上的传输错误。当传输错误不可校正时，第二类型的错误校正电路612 可输出指示着发生不可校正的数据错误的信息。
当在高带宽存储器(HBM)或堆叠的存储器结构中从读数据检测到错误时，该错误是在通过TSV发送数据的同时由于噪声而发生的错误。
根据示例实施例，如图12所示，存储器晶片中可包括单元核错误校正电路622，并且缓冲器晶片中可包括第二类型的错误校正电路 612。因此，检测和校正软数据失效是可能的。软数据失效可包括当通过TSV线发送数据时由于噪声而产生的传输错误。
图13是示意性地示出在图12中的错误校正电路之间的连接的示图。
参照图13，单元核错误校正电路622和第二类型的错误校正电路612可通过数据TSV线组632和奇偶TSV线组634连接。
更具体地说，一个存储器晶片可包括存储器单元阵列，并且所述存储器单元阵列可包括存储主数据MD的数据区625和存储第三奇偶数据PD3的奇偶区626。
在读数据的情况下，码字628可包括来自数据区625的主数据 MD和来自奇偶区626的奇偶数据PRT(即，第一奇偶数据)。单元核错误校正电路622可通过内部数据总线IB10接收主数据MD以及通过内部奇偶总线IB12接收奇偶数据PRT(第一奇偶数据)。单元核错误校正电路622可使用奇偶数据PRT来检查主数据MD上的读错误，并且可基于检查结果执行错误校正。在第一写操作模式下，单元核错误校正电路622可通过奇偶总线B22接收奇偶数据PRT(即，写奇偶数据)，以产生奇偶数据PRT(即，第三奇偶数据)。
单元核错误校正电路622可通过数据总线B20输出校正了错误的数据作为传输数据，并且可通过奇偶总线B22输出传输奇偶数据。此处，传输奇偶数据可为与第三奇偶数据PD3相同的信息。所述第二类型的错误校正电路612可通过数据总线B30接收传输数据以及通过奇偶总线B32接收传输奇偶数据。数据总线B20和数据总线B30可利用参照图12描述的数据TSV线组632来实现。奇偶总线B22和奇偶总线B32可利用参照图12描述的奇偶TSV线组634来实现。
通孔错误校正电路612可基于通过奇偶TSV线组634接收的传输奇偶数据，对通过数据TSV线组632接收的传输数据执行错误校正。当通过错误校正检测到传输错误时，第二类型的错误校正电路612 可基于传输奇偶数据来校正传输数据上的传输错误。例如，在可校正数据位的数量为一的情况下，当出现包括两个或更多个错误位的传输错误时，错误校正可为不可能的。在这种情况下，第二类型的错误校正电路612可将指示着出现数据错误的信息输出至数据总线B10。
图14示出了在图1的存储器系统中响应于第一命令来执行内部读-修改-写操作。
参照图14，存储器控制器100将指明第一写操作模式、主数据 MD、写奇偶数据WP和数据屏蔽信号DM的写命令WR_CMD施加至半导体存储器装置200，并且半导体存储器装置200在校正读数据中的错误位的同时响应于写命令WR_CMD来执行内部读-修改-写操作540，以将主数据MD写入存储器单元阵列300的数据区DR中，以及将第三奇偶数据写入存储器单元阵列300的奇偶区PR中。例如，可将第三奇偶数据PD3写入从其读取第一奇偶数据的第三存储器位置。
图15是示出根据示例实施例的操作半导体存储器装置的方法的流程图。
参照图1至图15，在操作包括存储器单元阵列300的半导体存储器装置200的方法中，半导体存储器装置200从外部存储器控制器 100接收命令CMD、地址ADDR、主数据MD、数据屏蔽信号DM以及与主数据MD关联的写奇偶数据WP(S610)。ECC引擎420基于从与地址ADDR相对应的存储器区读取的包括第一子单元数据、第二子单元数据和第一奇偶数据PD1的第一单元数据的一部分，产生第二奇偶数据PD2和校验位CHB(S620)。
ECC引擎420中的综合产生器440基于第一奇偶数据PD1和校验位CHB产生综合数据SDR(S630)。ECC引擎420中的奇偶控制器460 基于写奇偶数据WP、第二奇偶数据PD2和综合数据SDR产生第三奇偶数据PD3(S640)。第二错误校正电路400a将主数据MD和第三奇偶数据PD3提供至I/O门控电路290a。I/O门控电路290a将主数据 MD和第三奇偶数据PD3写入与地址ADDR相对应的存储器区中(S650)。
可响应于数据屏蔽信号DM，基于第一子单元数据和第二子单元数据中的一个来产生第二奇偶数据PD2。
图16是采用根据示例实施例的图12的半导体存储器装置的3D 芯片结构的剖视图。
图16显示了其中主机与HBM在不具有介入层的情况下直接连接的3D芯片结构700。
参照图16，可使用倒装芯片凸块FB将诸如系统芯片(SoC)、中央处理单元(CPU)或图形处理单元(GPU)的主机晶片710布置在印刷电路板(PCB)720上。可将存储器晶片D11至D14堆叠在主机晶片720上，以实现HBM结构。在图16中，省略了图12的缓冲器晶片610或逻辑晶片。然而，缓冲器晶片610或逻辑晶片可布置在存储器晶片D11与主机晶片720之间。为了实现HBM(620)结构，可在存储器晶片D11和D14处形成TSV线。TSV线可与位于存储器晶片之间的微凸块MCB电连接。
图17是示出采用根据示例性实施例的半导体存储器装置的智能电话的框图。
参照图17，可利用移动计算装置来实现智能电话800。例如应用处理器810(例如，移动应用处理器)的应用处理器(AP)可控制智能电话800的组件815、820、841和850。
应用处理器810可使用移动DRAM 815作为工作存储器(即，系统存储器)。存储器装置821可用作基带处理器820的工作和程序存储器。
在图17中，移动DRAM 815可利用图3的半导体存储器装置200 实现。包括在应用处理器810中的存储器控制器(MCT)811可控制对移动DRAM 815的访问。包括在应用处理器810中的显示驱动器813 可控制显示器850。
基带处理器820可允许在无线收发器830与应用处理器810之间交换数据。可将通过基带处理器820处理的数据发送至应用处理器 810，或者可将其存储在存储器装置821。可利用易失性存储器或非易失性存储器来实现存储器装置821。
可通过无线收发器830的方式将通过天线ANT接收的无线数据发送至基带处理器820，并且可通过无线收发器830将从基带处理器 820输出的数据转换为无线数据。可通过天线ANT输出经转换的无线数据。
图像信号处理器841可处理来自相机(或图像传感器)840的信号，并且可将仅处理的数据传递至应用处理器810。
如上所述，根据示例实施例，当半导体存储器装置要执行屏蔽的写操作时，半导体存储器装置从存储器控制器接收主数据和写奇偶数据，并且基于主数据待存储在其中的存储器位置读取的第一单元数据，通过产生奇偶数据和综合数据来执行内部读-修改-写操作，并且基于写奇偶数据、综合数据和奇偶数据产生待存储在所述存储器位置的新奇偶数据。因此，因为半导体存储器装置响应于一个命令来执行写操作和错误校正操作，所以半导体存储器装置可在系统等级提高性能、降低功耗、以及减少执行内部读-修改-写操作所需的时间。
可将本公开的各方面应用于使用半导体存储器装置的系统。
以上是对示例实施例的说明，并且不应被理解为是限制示例实施例。虽然已经描述了几个示例实施例，但是本领域技术人员应该容易理解，在不实质脱离本发明构思的新颖教导和优点的情况下，示例实施例中的许多修改都是可能的。因此，所有这些修改旨在被包括在如权利要求书中限定的本发明构思的保护范围内。

Claims (20)

1.一种半导体存储器装置，包括：
存储器单元阵列；
错误校正电路；
输入/输出门控电路，其连接至所述错误校正电路和所述存储器单元阵列；以及
控制逻辑电路，其被构造为通过解码从外部存储器控制器接收到的命令产生控制信号，
其中，在第一写操作模式下，所述控制逻辑电路被构造为控制所述输入/输出门控电路和所述错误校正电路，以使得：
所述输入/输出门控电路选择目标页的子页，以从所述子页读取包括(i)第一子单元数据、(ii)第二子单元数据和(iii)第一奇偶数据的第一单元数据，并且将所述第一单元数据提供至所述错误校正电路；以及
所述错误校正电路对所述第一单元数据执行错误校正码解码以产生综合数据，基于所述第一单元数据的一部分产生第二奇偶数据，以及基于写奇偶数据、所述第二奇偶数据和所述综合数据产生第三奇偶数据，其中，所述写奇偶数据是从所述外部存储器控制器提供的，并且与待写入所述子页中的主数据关联。
2.根据权利要求1所述的半导体存储器装置，其中，所述第一子单元数据是从所述子页的第一存储器位置读取的，并且所述第二子单元数据是从所述子页的第二存储器位置读取的，并且
其中，所述错误校正电路还被构造为当在所述第一存储器位置写入所述主数据时，基于所述第二子单元数据产生所述第二奇偶数据。
3.根据权利要求2所述的半导体存储器装置，其中，所述错误校正电路还被构造为当所述第二子单元数据包括至少一个错误位时，基于所述综合数据校正所述至少一个错误位，以将校正的第二子单元数据提供至所述输入/输出门控电路。
4.根据权利要求2所述的半导体存储器装置，其中，所述控制逻辑电路还被构造为控制所述输入/输出门控电路，以使得在所述第一存储器位置写入所述主数据以及在从其读取所述第一奇偶数据的第三存储器位置写入所述第三奇偶数据。
5.根据权利要求1所述的半导体存储器装置，其中，所述第一子单元数据是从所述子页的第一存储器位置读取的，并且所述第二子单元数据是从所述子页的第二存储器位置读取的，并且
其中，所述错误校正电路还被构造为当在所述第二存储器位置写入所述主数据时，基于所述第一子单元数据产生所述第二奇偶数据。
6.根据权利要求5所述的半导体存储器装置，其中，所述错误校正电路还被构造为当所述第一子单元数据包括至少一个错误位时，基于所述综合数据校正所述至少一个错误位，以将校正的第一子单元数据提供至所述输入/输出门控电路。
7.根据权利要求5所述的半导体存储器装置，其中，所述控制逻辑电路还被构造为控制所述输入/输出门控电路，以使得在所述第二存储器位置写入所述主数据以及在从其读取所述第一奇偶数据的第三存储器位置写入所述第三奇偶数据。
8.根据权利要求1所述的半导体存储器装置，其中，所述外部存储器控制器还被构造为利用第一错误校正码产生所述写奇偶数据；
其中，所述错误校正电路还被构造为使用与所述第一错误校正码相同的第二错误校正码产生所述第二奇偶数据；并且
其中，所述存储器单元阵列包括多个动态存储器单元，所述多个动态存储器单元连接至多条字线和多条位线。
9.根据权利要求1所述的半导体存储器装置，其中，所述错误校正电路还被构造为还基于数据屏蔽信号产生所述第三奇偶数据，并且所述数据屏蔽信号指示是否屏蔽所述主数据。
10.根据权利要求1所述的半导体存储器装置，其中，所述错误校正电路包括：
奇偶产生器，其被构造为基于所述第一子单元数据和所述第二子单元数据产生所述第二奇偶数据和校验位；
综合产生器，其被构造为基于所述校验位和所述第一奇偶数据产生所述综合数据；以及
奇偶控制器，其被构造为处理所述第二奇偶数据、所述综合数据、以及来自所述外部存储器控制器的所述写奇偶数据和数据屏蔽信号。
11.根据权利要求10所述的半导体存储器装置，其中，所述奇偶产生器包括：
第一子奇偶产生器，其被构造为基于所述第一子单元数据产生第一子奇偶数据；
第二子奇偶产生器，其被构造为基于所述第二子单元数据产生第二子奇偶数据；
第一异或门，其被构造为对所述第一子奇偶数据和所述第二子奇偶数据的对应位执行异或操作，以产生所述校验位；以及
多路复用器，其被构造为响应于选择信号而选择所述第一子奇偶数据和所述第二子奇偶数据中的一个，以输出所述第二奇偶数据，
其中，所述选择信号是基于所述数据屏蔽信号而产生的。
12.根据权利要求10所述的半导体存储器装置，其中，所述奇偶控制器包括：
奇偶合并器，其被构造为将所述第二奇偶数据、所述写奇偶数据和所述综合数据合并，以产生所述第三奇偶数据；以及
信号产生器，其被构造为响应于所述数据屏蔽信号而产生选择信号。
13.根据权利要求12所述的半导体存储器装置，其中，所述奇偶合并器包括第二异或门，其被构造为对所述第二奇偶数据、所述写奇偶数据和所述综合数据的对应位执行异或操作，以输出所述第三奇偶数据的位。
14.根据权利要求1所述的半导体存储器装置，还包括：
第一组晶片，其包括至少一个缓冲器晶片；以及
第二组晶片，其包括多个存储器晶片，所述多个存储器晶片堆叠在所述第一组晶片上，并且通过多条硅通孔线传递数据，
其中，所述多个存储器晶片中的至少一个包括所述存储器单元阵列和所述错误校正电路，
其中，所述错误校正电路还被构造为使用待发送至所述第一组晶片的传输数据产生传输奇偶位，
其中，所述至少一个缓冲器晶片包括通孔错误校正电路，其被构造为当从通过所述多条硅通孔线接收的所述传输数据中检测到传输错误时，使用所述传输奇偶位校正所述传输错误，并且
其中，所述半导体存储器装置是高带宽存储器。
15.根据权利要求14所述的半导体存储器装置，其中，所述错误校正电路被构造为在将所述传输数据发送至所述至少一个缓冲器晶片之前校正从所述多个存储器晶片输出的错误。
16.一种存储器系统，包括：
至少一个半导体存储器装置；以及
存储器控制器，其被构造为控制所述至少一个半导体存储器装置，
其中，所述至少一个半导体存储器装置包括：
存储器单元阵列；
错误校正电路；
输入/输出门控电路，其连接在所述错误校正电路与所述存储器单元阵列之间；以及
控制逻辑电路，其被构造为通过解码从所述存储器控制器接收到的命令产生控制信号，
其中，所述控制逻辑电路在第一写操作模式下被构造为控制所述输入/输出门控电路和所述错误校正电路，以使得：
所述输入/输出门控电路被构造为选择目标页的子页，以从所述子页读取包括(i)第一子单元数据、(ii)第二子单元数据和(iii)第一奇偶数据的第一单元数据，并且被构造为将所述第一单元数据提供至所述错误校正电路，并且
所述错误校正电路被构造为对所述第一单元数据执行错误校正码解码以产生综合数据，基于所述第一单元数据的一部分产生第二奇偶数据，以及基于写奇偶数据、所述第二奇偶数据和所述综合数据产生第三奇偶数据，其中，所述写奇偶数据是从所述存储器控制器提供的并且与待写入所述子页中的主数据关联。
17.根据权利要求16所述的存储器系统，其中，所述存储器控制器包括：
额外错误校正电路，其被构造为使用第一错误校正码，基于所述主数据产生所述写奇偶数据，并且
其中，所述错误校正电路还被构造为使用与所述第一错误校正码相同的第二错误校正码产生所述第二奇偶数据。
18.根据权利要求16所述的存储器系统，其中，所述第一子单元数据是从所述子页的第一存储器位置读取的，并且所述第二子单元数据是从所述子页的第二存储器位置读取的，
其中，所述错误校正电路被构造为当在所述第一存储器位置写入所述主数据时，基于所述第二子单元数据产生所述第二奇偶数据，并且
其中，所述错误校正电路被构造为当在所述第二存储器位置写入所述主数据时，基于所述第一子单元数据产生所述第二奇偶数据。
19.根据权利要求16所述的存储器系统，其中，所述错误校正电路包括：
奇偶产生器，其被构造为基于所述第一子单元数据和所述第二子单元数据产生所述第二奇偶数据和校验位；
综合产生器，其被构造为基于所述校验位和所述第一奇偶数据产生所述综合数据；以及
奇偶控制器，其被构造为处理所述第二奇偶数据、所述综合数据、以及来自所述存储器控制器的所述写奇偶数据和数据屏蔽信号。
20.一种操作包括存储器单元阵列的半导体存储器装置的方法，所述方法包括以下步骤：
从外部存储器控制器接收命令、地址、主数据、数据屏蔽信号和与所述主数据关联的写奇偶数据；
基于从与所述地址相对应的存储器区读取的、包括(i)第一子单元数据、(ii)第二子单元数据和(iii)第一奇偶数据的第一单元数据的一部分产生第二奇偶数据和校验位；
基于所述第一奇偶数据和所述校验位产生综合数据；
基于所述写奇偶数据、所述第二奇偶数据和所述综合数据产生第三奇偶数据；以及
将所述主数据和所述第三奇偶数据写入与所述地址相对应的所述存储器区中，
其中，所述第二奇偶数据是响应于所述数据屏蔽信号，基于所述第一子单元数据和所述第二子单元数据中的一个而产生的。
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