CN101404183A - 半导体存储装置 - Google Patents

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Abstract

在半导体存储装置中，相对于与字线正交的方向形成的数据线，在沿数据线的延伸方向上，列状地邻接配置数据锁存器(300)、多路转换器(601、602)、ECC电路部(401)、输入输出电路部(500)，以位片状地形成数据总线系统的布局。进而，为了使各比特的延迟时间均一化，均等地分散配置奇偶校验位。在搭载了ECC功能的比特宽度宽广的存储器装置中，带来从存储器阵列部到电路的数据总线的布线布局及延迟时间的增大。另外，加大ECC电路的处理比特宽度后，由于电路级数的增加，存取性能恶化，布局的面积也增大。

Description

半导体存储装置
技术领域
本发明涉及半导体存储装置，特别涉及具备错误检出纠正(ErrorChecking and Correcting：ECC)电路的半导体存储装置。
背景技术
伴随着近几年来的半导体制造技术的突飞猛进，元件越来越细微化，以动态随机存取存储器(以下称作“DRAM”)及静态随机存取存储器(以下称作“SRAM”)为代表的半导体存储装置的集成度，也越来越高。
为了提高DRAM及SRAM成品率，将不良存储单元置换成预备的存储单元的冗余救济技术，已经广为人知。但是，作为伴随着存储单元及读出放大器等元件的细微化而出现的课题，对于元件的特性在使用的期间劣化后产生的不良，和α射线及宇宙射线引起的软出错(soft error)而产生的不良，不能够采用冗余救济技术进行处理。对于这种可靠性课题，采用ECC电路的自我纠正技术也广为人知。
另外，现有技术将系统装入多个芯片中，但是由于细微化带来的集成度的提高，在一个芯片上混载DRAM及SRAM和逻辑电路及CPU等的SOC(System On Chip)的需要正在增大。作为SOC的特征，能够比较自由地设定搭载的存储器的总线宽度，对于通用的单个存储器而言，可以采用宽度非常大的总线结构(例如256比特)。采用如此大的总线结构后，能够提高CPU和存储器之间的数据传输速度，大幅度提高其性能。
作为内置ECC功能的半导体存储装置的众所周知的例子，例如专利文献1公布了具备单元阵列及读出放大器的集合体、分成若干个块的数据总线放大器及数据写入放大器、校正子(syndrome)编制电路和纠错电路的半导体存储装置，所述各块具有对所述校正子编制电路生成的校正子进行解码的校正子解码电路后构成，使布线数量得到减少的例子。另外，专利文献2公布了用多个ECC电路实施错误检查、纠正，作为使ECC处理单位的数据互不邻接的配置结构，避免发生软出错时的多比特错误的例子。
另一方面，作为实施比特宽度大的ECC处理的例子，专利文献3公布了对于DRAM的读出放大器列而言邻接配置ECC电路的结构，是对于多比特处理而言有效的例子。
进而，专利文献4公布了使用垂直水平奇偶码，控制水平组及垂直组的选择开关，以便使以与形成一个水平组或垂直组的比特数对应的单位小组化的、位于物理性地邻接的位置的多个存储单元及检出单元的每一个不属于同一个水平组及同一个垂直组，从而用完全相同的电路结构实现水平组奇偶检验及垂直组奇偶检验的例子。
专利文献1：美国专利第5384789号
专利文献2：美国专利第7237175号
专利文献3：美国专利申请公告第2007年/0038919号公报
专利文献4：日本国特开昭62-248198号公报
可是，采用专利文献1后，由于对于各块而言，共同构成校正子编制电路、校正子解码电路及纠错电路，而且配置在相互离开的位置，所以进行ECC处理的比特宽度增大后，布线区域增大，带来布局面积增大，还由于布线长度也变长，带来处理时间增大。另外，采用专利文献2后，对于4比特的标准数据(normal date)，需要3比特的检查比特，显然使检查比特所占的比例增大，芯片尺寸也大幅度增大。反之，进行ECC处理的比特宽度增大时，虽然能够使检查比特所占的比例变小，但是却带来存储器阵列和ECC处理电路之间的布线根数增大、芯片面积增大。进而，由于所述存储器阵列和ECC处理电路之间的布线变长，以及在比特间布线长容易失衡，所以带来ECC处理性能的下降。对于多比特ECC处理而言，它们都存在着芯片尺寸增大及ECC处理性能下降的课题。
另一方面，作为实施比特宽度大的ECC处理的例子，专利文献3采用了对于DRAM的读出放大器列而言邻接配置ECC电路的结构，虽然对于多比特处理而言有效，但是各读出放大器列均需要ECC处理电路，在存储器阵列内具有多个读出放大器列的DRAM中，带来芯片面积的大幅度增大。
进而，专利文献4是使用垂直水平奇偶码的例子，采用纵向连接错误检出电路的结构，在近几年来的低电压化的细微化工艺中实际上不可能得到应用，而且虽然是分散配置奇偶用单元的结构，但是由于不能够使标准用单元及奇偶用单元形成等间距的配置关系，所以在采用汉明码的ECC处理中应用时，奇偶校验位(parity bit)的配置就不均匀，致使处理性能不均匀，其结果在处理性能较低的比特中处理性能被限制。
发明内容
本发明就是针对上述情况研制的，其目的在于提供能够抑制芯片面积伴随着搭载奇偶单元而增大，改善ECC处理性能，进而内置能够既缩小芯片面积又维持成品率及可靠性的ECC功能的半导体存储装置。
采用本发明的半导体存储装置，具备存储器阵列(该存储器阵列包含存储通常数据的标准阵列，和存储旨在对所述通常数据进行错误检出的奇偶数据的奇偶阵列)、多个第1数据线(这些第1数据线对所述存储器阵列进行写入及读出)、多个第1数据锁存器(这些第1数据锁存器与所述多个第1数据线连接)、ECC电路部(该ECC电路部根据写入所述标准阵列的数据，生成所述奇偶阵列存储的奇偶数据，而且根据从所述多个第1数据锁存器中读出的标准数据及奇偶数据，对读出的数据进行错误检知纠正)、输入输出部(该输入输出部用作所述ECC电路部与外部的接口)、多个第2数据线(这些第2数据线与所述多个第1数据锁存器的输出连接)、多个第3数据线(这些第3数据线与经所述ECC电路部纠错后的数据连接)；所述多个第2数据线，被输入所述ECC电路部；所述ECC电路部输出的所述多个第3数据线，与所述输入输出部连接；所述多个第1数据锁存器，在所述多个第1数据线的延伸方向上，靠近所述存储器阵列地列状配置；所述ECC电路部，靠近所述多个第1数据锁存器地配置；所述多个第1数据锁存器及所述ECC电路部，大致在配置所述多个第1数据线的宽度中形成。这样，由于能够不增加存储器阵列部的面积地实现从存储器阵列中读出或向存储器阵列写入最大的数量和比特数的根数的数量相同的数据，同时对多比特的数据进行ECC处理，所以能够减小奇偶阵列的占有率。
一般来说，进行使用汉明码的1比特纠错的ECC处理时，如果使最低限度的必要的奇偶数为标准位与奇偶校验位之比，就需要16比特∶5比特、32比特∶6比特、64比特∶7比特、128比特∶8比特、256比特∶9比特…。根据上述关系，ECC处理比特数越大，奇偶校验位的占有率就越小，从而可以缩小面积。
进而，对于存储器阵列，在数据线的延伸上，配置ECC处理电路及接口电路后，能够使从半导体存储装置的外部到存储器阵列的数据的总线最短，能够将进行ECC处理导致的速度性能的下降抑制到最小限度。
另一方面，增大ECC处理比特数后，在能够削减奇偶校验位的同时，却要增加ECC处理部所需的逻辑门级数，降低ECC处理速度。虽然在ECC处理比特数导致的面积缩小效果和速度下降之间，存在着顾此失彼的关系，但是速度下降有可能使系统不能够成立。
进而具备多个第1多路转换器(multiplexer，这些第1多路转换器与第1地址信号对应地进行多路转换)和多个第4数据线(这些第4数据线与所述多个第1多路转换器的输出连接)；所述多个第1数据线，被输入所述多个第1多路转换器；所述多个第4数据线，与所述多个第1数据锁存器连接；所述多个第1多路转换器，在所述存储器阵列和所述多个第1数据锁存器之间列状配置。这样，能够构成符合满足速度性能而且缩小面积要求的ECC处理比特。
对于同时选择的所述多个第4数据线而言，各自对应的所述多个第1数据线被物理性互不邻接地配置。这样，就成为即使存在物理性地邻接的所述多个第1数据线的不良，也能够利用ECC处理进行纠正的结构。
进而具备多个第2多路转换器(这些第2多路转换器与第2地址信号对应地进行多路转换)和多个第5数据线(这些第5数据线与所述多个第2多路转换器的输出连接)；所述多个第5数据线，与所述ECC电路部连接；所述多个第3数据线，与所述输入输出部连接。这样，就可以提高旨在满足速度性能和缩小奇偶校验位的关系的自由度，获得更合适的ECC结构。
进而具备多个第1多路转换器(这些第1多路转换器与第1地址信号对应地进行多路转换)和多个第4数据线(这些第4数据线与所述多个第1多路转换器的输出连接)；所述多个第2数据线，被输入所述多个第1多路转换器；所述多个第4数据线，与所述ECC电路部连接；所述多个第1多路转换器，在所述多个第1数据锁存器和所述ECC电路部之间列状配置。这样，就可以构成适合于满足速度性能而且缩小面积的ECC处理比特，进而还能够适应DRAM页面模式动作，能够将页面长度设定得较长。
对于同时选择的所述多个第4数据线而言，各自对应的所述多个第2数据线及所述多个第1数据线被物理性互不邻接地配置。这样，就成为即使在物理性地邻接的所述多个第1数据线不良的基础上，还存在与所述多个第2数据线及所述第1锁存器邻接的比特不良，也能够利用ECC处理进行纠正的结构。
进而具备多个第2多路转换器(这些第2多路转换器与第2地址信号对应地进行多路转换)和多个第5数据线(这些第5数据线与所述多个第2多路转换器的输出连接)；所述多个第5数据线，与所述ECC电路部连接；所述多个第3数据线，与所述输入输出部连接。这样，就可以提高旨在满足速度性能和缩小奇偶校验位的关系的自由度，获得更合适的ECC结构。
进而具备多个第2数据锁存器，这些第2数据锁存器选择性地闩锁所述多个第3数据线和来自外部的输入数据。这样，即使进行ECC处理的数据比特宽度和外部端子的数据比特宽度不同时，以及是具有字节存取功能的半导体存储装置时，也用第2数据锁存器闩锁从存储器阵列中读出后进行ECC处理的数据，按照从外部输入的写入数据，选择性地改写所述第2数据锁存器的数据，从而可以生成奇偶数据。
在所述存储器阵列和所述ECC电路部之间配置的、与所述标准阵列对应的区域和与所述奇偶阵列对应的区域，将输入所述ECC电路部的1比特的数据作为单位比特，与所述单位比特对应的电路组的布局图案，在各自的单位比特中相同而且连续地形成。这样，因为需要与存储器阵列对应的非常密的布局图案，而且还配置读出放大器及总线放大器的电路，所以能够使布局图案均匀化，抑制元件的离差。这样，就有利于用标准位和奇偶校验位使特性均匀化。
所述多个第1数据锁存器，至少具备与所述多个第1数据线连接的读出锁存电路、写入缓冲器电路及数据线预充电(pre-charge)电路。这样，就成为DRAM及SRAM进而包括快速存储器等可以改写的非易失性存储器的具体的结构。
所述多个第1数据线，是与所述存储器阵列内的存储单元连接的位线；所述读出锁存电路，具有检知放大所述位线的电位的读出放大器功能。这样，就适用于SRAM及快速存储器等，成为有效的结构，共有读出放大器功能及数据锁存器功能后，能够削减电路元件。
所述多个第1数据线，是通过数据线连接开关作媒介，选择性地与所述存储器阵列内的多个读出放大器连接的公共数据线；所述读出锁存电路，具有检知放大所述公共数据线的电位的总线放大器功能。这样，就适用于DRAM，成为有效的结构，共有总线放大器功能及数据锁存器功能后，能够削减电路元件。
所述读出放大器，与多个动态型存储单元共同连接的互补位线连接，被同时ECC处理的数据与物理性互不连接的所述互补位线对应地配置。这样，就成为即使存在DRAM的邻接位线短路及跨越多个存储单元的块不良时，也能够利用ECC进行纠正的结构。
所述多个第1数据锁存器的锁存控制信号线，在与所述存储器阵列内的多个字线贴里布线平行的方向，在第1布线层中形成；所述多个第1数据线、所述多个第2数据线和所述多个第3数据线，在与所述字线贴里布线正交的方向，在第2布线层中形成。这样，能够统一存储器阵列部和包含ECC电路部在内的数据总线部的布线层及布线方向，能够使数据总线的布线路线最短，还有利于缩小布局面积。
将所述存储器阵列，分割成多个由所述标准阵列及所述奇偶阵列构成的子存储器阵列，用一定的间距配置所述多个子存储器阵列。这样，能够在存储器阵列内均等地分散配置奇偶阵列，有利于在各奇偶校验位之间使写入、读出特性均匀化。
在用字线贴里区域隔开的子字区域中，包含n个(n为1以上的自然数)所述子存储器阵列，用一定的间距配置各自的所述子字区域。这样，能够使子字区域的阵列结构彼此相同，有利于使字线存取时的特性均匀化。
在所述子字区域中，靠近所述字线贴里区域地配置所述奇偶阵列。这样，对于奇偶校验位而言，就成为有利于抑制存取负担的结构。
所述ECC电路部，具备校正子生成部(该校正子生成部输入从所述存储器阵列中读出的由标准数据及奇偶数据构成的所述多个第1数据线，生成校正子数据)、错误检出部(该错误检出部对输入的所述校正子数据进行解码，检出有无错误及错误位)、错误纠正部(该错误纠正部使用所述错误检出部输出的数据，纠正所述标准数据)、奇偶生成部(该奇偶生成部根据输入的外部写入数据，生成奇偶数据)；靠近所述存储器阵列，依次配置所述校正子生成部、所述错误检出部、所述错误纠正部、所述奇偶生成部。这样，就成为可以缩短ECC电路部的数据总线的方块配置。
所述校正子生成部的输入管脚，配置在所述多个第1数据线的延伸上，用最短距离连接。这样，这样由于能够用最短的距离将第1数据线输入ECC电路部的各比特，所以能够在使数据延迟最小化的同时，还缩小布局面积。
将输入所述校正子生成部的数据作为单位比特，与所述单位比特对应的所述错误检出部的单位电路及所述错误纠正部的单位电路，在所述多个第1数据线的延伸方向上配置。这样，能够使错误检出部及错误纠正部的单位电路的配置间距与ECC处理比特一致，有利于使ECC电路部内的数据总线最短化。
所述校正子生成部的输出信号管脚，配置在所述校正子生成部的中央附近，对于所述错误检出部而言，大致作为均等的布线长度。这样，就有利于使生成各校正子比特的处理时间均匀化，和生成的各校正子比特的负荷均匀化。
至少具备所述存储器阵列部，所述多个第1数据锁存器和所述ECC电路部，作为整体，网眼状地构成电源线或接地线。这样，就能够实现电源线及接地线的低电阻化及均匀化，能够提高电路动作的稳定性。
具备存储器阵列(该存储器阵列包含存储通常数据的标准阵列，和存储旨在对所述通常数据进行错误检出的奇偶数据的奇偶阵列)、多个第1数据线(这些第1数据线对所述存储器阵列进行写入及读出)、多个第1数据锁存器(这些第1数据锁存器与所述多个第1数据线连接)、ECC电路部(该ECC电路部根据写入所述标准阵列的数据，生成所述奇偶阵列存储的奇偶数据，而且根据从所述多个第1数据锁存器中读出的标准数据及奇偶数据，对读出的数据进行错误检知纠正)、输入输出部(该输入输出部用作所述ECC电路部与外部的接口)、多个第2数据线(这些第2数据线与所述多个第1数据锁存器的输出连接)、多个第3数据线(这些第3数据线与经所述ECC电路部纠错后的数据连接)；所述多个第2数据线，被输入所述ECC电路部；所述ECC电路部输出的所述多个第3数据线，与所述输入输出部连接；所述多个第1数据锁存器，在所述多个第1数据线的延伸方向上，靠近所述存储器阵列地列状配置；所述ECC电路部，靠近所述多个第1数据锁存器地配置；所述多个第1数据锁存器及所述ECC电路部，构成大致在配置所述多个第1数据线的宽度中形成的存储器块；具备多个所述存储器块，多个所述存储器块以相同的地址循环并列动作。这样，就能够一边将速度性能的下降抑制到最小限度，一边实现更多比特的ECC处理。另外，还能够不增加面积负担地提高纠错效率。
至少2个以上的所述存储器块，在字线的延伸方向上列状配置，所述存储器块的各自的字线被共同连接，用共同的字线驱动器驱动。这样，就可以连续配置存储器块，和使字线驱动器共有化，能够缩小布局面积。
多个所述存储器块的各自的电路及布局结构相同。这样，就能够使各存储器块的存取的性能均匀化，能够提高布局设计效率。
具备存储器阵列(该存储器阵列包含存储通常数据的标准阵列，和存储旨在对所述通常数据进行错误检出的奇偶数据的奇偶阵列)、多个第1数据线(这些第1数据线对所述存储器阵列进行写入及读出)、多个第1数据锁存器(这些第1数据锁存器与所述多个第1数据线连接)、ECC电路部(该ECC电路部使用汉明码方式，根据写入所述标准阵列的数据，生成所述奇偶阵列存储的奇偶数据，而且根据从所述多个第1数据锁存器中读出的标准数据及奇偶数据，对读出的数据进行错误检知纠正)、多路转换器单元(该多路转换器单元将所述多个第1数据线的数量选择成1/n个(n为1以上的自然数))，而且不具备冗余用的预备位线。这样，对于不搭载ECC功能、具备纵列冗余功能的半导体存储装置而言，不良救济效率高，能够提高成品率。另外，对于具备ECC功能和纵列冗余功能等两者的半导体存储装置而言，因为不需要冗余用的预备位线，所以可以获得很大的面积缩小效果。
具备冗余用的预备字线和低位冗余判定及低位冗余切换电路。这样，由于对于不能够通过ECC处理进行错误纠正的字线系统的不良，可以进行冗余救济，所以能够进一步提高成品率。
本发明是适用于内置ECC功能特别是多比特数据结构的半导体存储装置的有效的技术，能够在抑制伴随着搭载奇偶单元而出现的芯片面积的增大的同时，还改善ECC处理性能。进而，采用本申请的电路技术后，即使不搭载纵列冗余功能也能够确保理想的成品率及可靠性，提供有利于缩小芯片面积的结构。
附图说明
图1是表示采用第1实施方式的半导体存储装置的结构的方框图。
图2是表示采用第1实施方式的变形例1的半导体存储装置的结构的方框图。
图3是表示采用第1实施方式的变形例2的半导体存储装置的结构的方框图。
图4是表示采用第1实施方式的变形例3的半导体存储装置的结构的方框图。
图5是表示采用第1实施方式的变形例4的半导体存储装置的结构的方框图。
图6是具体地表示采用第1实施方式的变形例4的半导体存储装置的一部分的结构的方框图。
图7是具体地表示采用第1实施方式的半导体存储装置的数据锁存器的电路图。
图8是表示采用第2实施方式的半导体存储装置的ECC电路部的方框结构的方框图。
图9是表示采用第2实施方式的ECC电路的校正子生成部的具体的电路图。
图10是表示采用第2实施方式的ECC电路的错误检出部的具体的电路图。
图11是表示采用第2实施方式的ECC电路的错误纠正部的具体的电路图。
图12是表示采用第2实施方式的ECC电路的奇偶生成部的具体的电路图。
图13是表示采用第2实施方式的ECC电路的布局配置的示意图。
图14是表示采用第2实施方式的变形例1的半导体存储装置的ECC电路的结构的方框图。
图15(a)～(c)是采用第2实施方式的存储器阵列部的布局配置的例子。
图16是表示采用第2实施方式的半导体存储装置的电源布线结构的示意图。
图17是表示采用第3实施方式的半导体存储装置的结构的方框图。
图18是表示采用第4实施方式的半导体存储装置的结构的方框图。
具体实施方式
(第1实施方式)
图1是表示具备采用本发明的第1实施方式的ECC电路的半导体存储装置的简要结构的图形，是在DRAM中采用的代表例。主要着眼于讲述数据的读出路线。
存储器阵列100，由存储通常的数据的标准阵列100a和存储旨在对标准阵列进行错误检出的检查数据的奇偶阵列100b构成。虽然图中没有详细绘出，但是标准阵列100a和奇偶阵列100b都是将相同的存储单元矩阵状地配置而成。字线WL与地址信号对应，被字线驱动器/低位解码器200选择、驱动。标准阵列100a及奇偶阵列100b被用共同的字线WL选择，存储单元的数据被多个位线读出。用读出放大器检知放大被位线读出的数据，读出通过开关门作媒介选择的许多第1标准数据线DL<511:0>及第1奇偶数据线PDL<9:0>。读出放大器通常与各位线对应，列状地配置在存储器阵列内，由多列构成。
在与字线WL正交的方向上形成位线。在这里，在和位线平行的方向上形成许多第1标准数据线DL<511:0>及第1奇偶数据线PDL<9:0>十分有利，使用多层布线后，能够不给面积增加负担地构成。
第1数据锁存器列300，由第1标准锁存器300a及第1奇偶锁存器300b构成，在存储器阵列100和第1数据锁存器列300之间，通过第1标准数据线DL<511:0>及第1奇偶数据线PDL<9:0>作媒介进行连接。用第1数据锁存器列300闩锁数据后，存储器阵列100能够移动到下一个动作。在第1实施方式中，第1标准数据线DL<511:0>与标准数据对应，用512比特构成；第1奇偶数据线PDL<9:0>与奇偶数据对应，用10比特构成。
在图1中虽然没有详细绘出ECC电路部400，但是该ECC电路部400根据用第1数据锁存器300闩锁的标准数据及奇偶数据，生成校正子数据，对生成的校正子数据进行解码后，再进行错误的检出及纠错。另外，还根据从外部写入的数据，生成奇偶数据，写入奇偶阵列100b。
输入输出部500，是ECC电路部400及第1数据锁存器列300和外部端子的数据的接口部分，在本实施方式中，包含与第3输入数据线DI<511:0>连接的输入缓冲器和与第3输出数据线DO<511:0>连接的输出缓冲器。
在采用上述结构的半导体存储装置中，对于在与字线WL正交的方向形成的第1标准数据线DL<511:0>及第1奇偶数据线PDL<9:0>而言，在字线的延伸方向上列状构成第1数据锁存器列300，尽可能靠近存储器阵列100地配置。这时，为了缓和布局间距，还可以将第1数据锁存器列300分割成许多列。
进而，靠近第1数据锁存器列300，在第1数据线的延伸方向上配置ECC电路部400，在其外侧靠近配置输入输出电路部500。如上所述地配置各块后，能够用最短的距离形成从存储器阵列100到输入输出电路部500的数据总线。这时，分别在用形成存储器阵列100的宽度Y规定的区域，大致均等地布局配置第1数据锁存器列300、ECC电路部400、输入输出电路部500。
综上所述，在与字线正交的方向上使数据总线系统的布线距离成为最短地靠近配置后，同时对于512比特的多比特ECC处理，能够不增加布线面积地对应，而且能够抑制多比特读出及写入的延迟时间，所以能够极力抑制伴随着ECC处理而出现的存取负担。
在第1实施方式中，对于512比特的标准数据，必要的奇偶校验位可以是10比特，能够大幅度降低奇偶校验位的占有率。
此外，本实施方式表示了在DRAM中应用的一个例子，但是其它的半导体存储装置(SRAM、快速存储器等)在应用，也可以获得同样的效果。
(第1实施方式的变形例1)
图2是表示具备本发明的第1实施方式的变形例1的ECC电路的半导体存储装置的简要结构的图形，其特征在于：对于存储器阵列100进行读出及写入的第1数据线组，例如按照3比特的地址信号ADI<2:1>，通过选择的第1多路转换器列600作媒介，与第1数据锁存器列301连接。
在本实施方式中，采用具有8:1的选择功能的多路转换器，构成由多个第1标准的多路转换器列600a和多个第1奇偶多路转换器列600b组成的第1多路转换器列600。例如对于第1标准数据线DL<0>～第1标准数据线DL<7>而言，输出第4标准数据线D4<0>。另外，对于奇偶数据也同样对于第1奇偶数据线PDL<0>～第1奇偶数据线PDL<7>而言，输出第4奇偶数据线PD4<0>。
被多路转换的第4数据线组，成为64比特的标准位和7比特的奇偶校验位。用第1数据锁存器列301闩锁该第4数据线组的数据，用ECC电路部400进行纠错处理。
在上述第1实施方式的结构(参照图1)中，由于不使用多路转换器而直接用第1数据锁存器列闩锁512比特的标准位和10比特的奇偶校验位，进行ECC处理，所以ECC处理比特数多达512比特，处理门级数增大，从而导致ECC需要的处理时间延迟。另外，ECC电路部400的布局面积也增大。
与此不同，在本实施方式中，使用多路转换器后，能够将ECC处理比特数削减成64比特，能够抑制ECC需要的处理时间。另外，还能够削减ECC电路部400的门规模，能够缩小布局面积。进而，还能够将第1数据锁存器列301的锁存器单元数削减到64比特+7比特，能够缓和布局间距及削减面积。
在这里，在存储器阵列100和第1数据锁存器列300之间的、用形成存储器阵列100的宽度Y规定的区域，位片状地列状配置各数据比特，与各块邻接配置第1多路转换器列600，从而能够使数据总线的数据传输不中断地进行布线。另外，还能够在标准位部和奇偶校验位部之间，用相同的电路结构，进行大致均等的布局配置。
进而，具备第1多路转换器列600后，用相同的动作循环进行ECC处理的数据，是第1数据线组中的例如DL<0>、DL<8>、DL<16>…DL<504>及PDL<0>、PDL<8>、PDL<16>…PDL<48>，各第1数据线组物理性互不邻接地配置后，即使存储器阵列100出现由于灰尘等引起的缺陷，产生使邻接的数据线短路之类的多个比特不良，也由于在处理的时刻由于成为1比特的不良，所以能够纠错。
此外，在本实施方式中，采用了8:1的多路转换器，但是也可以是其它结构，最好在能够满足速度性能的范围内，考虑搭载奇偶阵列引起的面积负担等后决定。
(第1实施方式的变形例2)
图3是表示具备本发明的第1实施方式的变形例2的ECC电路的半导体存储装置的简要结构的图形。其特征在于：用第1数据锁存器列301闩锁的第2数据线组，例如按照3比特的地址信号ADI<2:1>，通过选择的第1多路转换器列600作媒介，与ECC电路部400连接。特别是在具有页面模式动作的半导体存储装置中应用后，效果更佳。
第1多路转换器列600的结构，和第1实施方式的变形例1(参照图2)一样。例如对于第2标准数据线DQ<0>～第2标准数据线DQ<7>而言，输出第4标准数据线D4<0>。另外，对于奇偶数据也同样对于第2奇偶数据线PDQ<0>～第2奇偶数据线PDQ<7>而言，输出第4奇偶数据线PD4<0>。
被多路转换的第4数据线组，成为64比特的标准位和7比特的奇偶校验位。对该第4数据线组的数据，用ECC电路部400进行纠错处理。
本实施方式的特征在于：在第1数据锁存器列300的后级，配置了第1多路转换器列600，作为布局结构，与第1数据锁存器列300邻接，在用形成存储器阵列100的宽度Y规定的区域，位片状地列状配置第1多路转换器列600。是第1数据锁存器列300的数量等于第1数据线组的数量的结构。这样，能够将用1次低位地址循环存取存储器阵列100的数据全部锁存，可以在DRAM的页面模式中较长地设定页面。另外，因为能够对于被第1数据锁存器列300闩锁的数据依次存取，所以不需要在每个ECC处理循环中都存取存储器阵列100，能够使存取时间高速化。
另外，还和第1实施方式的变形例1(参照图2)一样，可以获得具备多路转换器后带来的效果。
(第1实施方式的变形例3)
图4是表示具备本发明的第1实施方式的变形例3的ECC电路的半导体存储装置的简要结构的图形，其特征在于：与第1实施方式(参照图1)不同，采用分别在第1数据锁存器列301的前级及ECC电路部401的后级，配置了各自的多路转换器的结构，使ECC处理的比特数为128比特。
在本实施方式中，对于存储器阵列100的第1数据线组，通过第1多路转换器列601作媒介，选择性地输入第1数据锁存器列301，再将第1数据锁存器列301的输出输入ECC电路部401，对于用ECC电路部401纠错的第5数据线组，则通过第2多路转换器列602作媒介，输入输入输出电路部500。
第1多路转换器列601，由128个第2标准的多路转换器601a和8个第2奇偶多路转换器601b构成，具有例如按照2比特的地址信号ADI<1:0>，进行4:1的选择功能。例如对于第1标准数据线DL<0>～第1标准数据线DL<3>而言，输出第4标准数据线D4<0>。另外，对于奇偶数据也同样对于第1奇偶数据线PDL<0>～第1奇偶数据线PDL<3>而言，输出第4奇偶数据线PD4<0>。
第2多路转换器列602，由64个多路转换器构成，具有例如按照1比特的地址信号AD2，进行2:1的选择功能。例如对于第5数据线D5<0>～第5数据线D5<1>而言，输出第3数据线DO<0>。
在用存储器阵列100的宽度Y规定的区域，列状构成上述各电路块，对于存储器阵列100而言，依次邻接配置第1多路转换器列601、第1数据锁存器列301、ECC电路部401、第2多路转换器列602及输入输出电路部500，沿着数据路线位片状地配置后，能够使数据路线的布线长度最短，在同一个方向上形成，所以能够一边抑制布线延迟，一边高效率地进行布局配置。
此外，对于第1数据锁存器列301而言，能够减小第2多路转换器列602的电路规模时，可以在同一列上配置ECC电路部401和第2多路转换器列602，进而还可以在同一列上配置输入输出电路部500。最好在能够允许的速度范围内，想方设法地进一步缩小布局面积。
进而，第1实施方式的变形例1(参照图2)及第1实施方式的变形例2(参照图3)的第1标准数据线为512条、第3数据线为64条，在本实施方式中虽然也是相同数量的结构，但是采用将ECC电路部401作为128比特对应，分别在第1数据锁存器列301的前级配置第1多路转换器列601、在ECC电路部401的后级配置第2多路转换器列601的结构后，能够削减奇偶校验位数和芯片面积。另一方面，关于ECC电路部401的处理时间及电路规模的增加和第2多路转换器列602的追加，比较轻微。
在本实施方式中，采用使第1多路转换器列601为4:1、第2多路转换器列602为2:1的结构，但是并没有特别限定，发明的本质是使其成为自由度更高的结构后，可以按照各种存储器结构及性能要求，选择最佳的ECC处理单位，即使是其它结构也可以获得同样的效果。
(第1实施方式的变形例4)
图5是表示具备本发明的第1实施方式的变形例4的ECC电路的半导体存储装置的简要结构的图形，与第1实施方式(参照图1)不同，采用在ECC电路部401的前级及后级，配置了各自的多路转换器的结构，使ECC处理的比特数为128比特。
在本实施方式中，对于用第1数据锁存器列300闩锁的第2数据线组，通过第1多路转换器列601作媒介，选择性地输入ECC电路部401，对于用ECC电路部401纠错的第5数据线组，则通过第2多路转换器列602作媒介，输入输入输出电路部500。
第1多路转换器列601，由128个第2标准的多路转换器601a和8个第2奇偶多路转换器601b构成，具有例如按照2比特的地址信号AD1<1:0>，进行4:1的选择功能。例如对于第2标准数据线DQ<0>～第2标准数据线DQ<3>而言，输出第4标准数据线D4<0>。另外，对于奇偶数据也同样对于第2奇偶数据线PDQ<0>～第2奇偶数据线PDQ<3>而言，输出第4奇偶数据线PD4<0>。
第2多路转换器列602，由64个多路转换器构成，具有例如按照1比特的地址信号AD2，进行2:1的选择功能。例如对于第5数据线D5<0>～第5数据线D5<1>而言，输出第3数据线DO<0>。
在用存储器阵列100的宽度Y规定的区域，列状构成上述各电路块，对于存储器阵列100而言，依次邻接配置第1数据锁存器列300、第1多路转换器列601、ECC电路部401、第2多路转换器列602及输入输出电路部500，沿着数据路线位片状地配置后，能够使数据路线的布线长度最短，在同一个方向上形成，所以能够一边抑制布线延迟，一边高效率地进行布局配置。
此外，对于第1数据锁存器列301而言，能够减小第2多路转换器列602的电路规模时，可以在同一列上配置ECC电路部401和第2多路转换器列602，进而还可以在同一列上配置输入输出电路部500。最好在能够允许的速度范围内，想方设法地进一步缩小布局面积。
进而，第1实施方式的变形例1(参照图2)及第1实施方式的变形例2(参照图3)的第1标准数据线为512条、第3数据线为64条，在本实施方式中虽然也是相同数量的结构，但是采用将ECC电路部401作为128比特对应，分别在前级配置第1多路转换器列601、在后级配置第2多路转换器列601的结构后，能够削减奇偶校验位数和芯片面积。另一方面，关于ECC电路部401的处理时间及电路规模的增加和第2多路转换器列602的追加，比较轻微。
在本实施方式中，采用使第1多路转换器列601为4:1、第2多路转换器列602为2:1的结构，但是并没有特别限定，发明的本质是使其成为自由度更高的结构后，可以按照各种存储器结构及性能要求，选择最佳的ECC处理单位，即使是其它结构也可以获得同样的效果。
图6是更具体地表示本发明的第1实施方式的变形例4(参照图5)中的一部分的结构的方框图，下面使用图6，更具体地讲述具备多路转换器后的效果。
在图6中，在字线WL和位线对BL0～BL15的各交点处有存储单元，该存储单元被阵列状地配置。与各位线对连接的读出放大器SA，在各位线对中交替配置，被选择的字线WL选择的存储单元的数据，被对应的位线对中的一个读出，用读出放大器检知放大。放大的位线对的数据，在连接控制信号SEL<0>～SEL<3>的作用下，被数据线对DL<0>～DL<3>选择性地读出，被读出锁存电路310锁存。被读出锁存电路310闩锁的数据，被4:1的多路转换器610选择后，作为标准的读出数据RD<15:0>及奇偶读出数据PRD<0>，输入ECC电路部401。
数据线对组，与多个读出放大器列共同连接，是纵贯存储器阵列的布线，而且根数非常多地密集地配置，所以在制造工序中产生由于灰尘等导致的缺陷时，往往成为涉及多个布线的不良模式。
由于可以用ECC电路部401纠正的只是1比特，所以不能够对应上述那种不良模式。因此，将输入多路转换器610的数据单位作为单元存储器111，在各单元存储器111内连续配置数据线对DL<0>～DL<3>。进而，使各单元存储器连续而且不与被同时选择的数据线邻接地配置。采用上述那种结构后，被同时选择的数据线就相隔4根，上述那种不良模式的大部分被作为1比特不良而被ECC电路部401纠错，所以能够大幅度降低不良发生概率。
另一方面，在位线对中，也由于按照和数据线的连接控制信号SEL<0>～SEL<3>，将读出放大器的输出多路转换，使与同时被ECC处理的数据对应的位线物理性互不邻接地配置后，邻接的8位线对以内的连续不良及存储单元彼此的块的不良，也同样可以进行纠错，能够大幅度地改善不良率。
此外，在本实施方式中，位线对BL0～BL15及数据线对DL<0>～DL<3>是互相补充的结构，但是采用单端结构也同样能够获得效果。
单元存储器111，可以在标准阵列和奇偶阵列中用相同结构布局，所以能够提高布局图案的均匀性，还具有抑制制造离差的效果。
图7是与图1～图5的第1数据锁存器列300、301对应的单元电路的一个例子。图7的锁存器电路由读出放大器(读出锁存电路)370(该读出放大器370按照控制信号AEN、N AEN，检知放大从存储器阵列中读出的互相补充的数据线DL、NDL的电位差后加以闩锁)、数据线预充电&均压电路350(该数据线预充电&均压电路350利用电源VDLP，按照控制信号EQ，对互相补充的数据线DL、NDL进行预充电及均压)、读出放大器开关360(该读出放大器开关360在读出放大器370动作后，按照控制信号SW，将互相补充的数据线DL、NDL与读出放大器370分离)、读出传输门380(该读出传输门380按照控制信号RTRN，将被读出放大器370闩锁的数据传输给读出数据线RD、NRD)、写入缓冲器390(该写入缓冲器390按照控制信号NWE，对写入数据线WD、NWD的数据进行缓冲后，供给互相补充的数据线DL、NDL)构成。在图7中，Q1～Q5及Q9～Q13是N沟道MOS晶体管，Q6～Q8是P沟道MOS晶体管。
本实施方式示出DRAM的一般的结构，即使是其它的结构，只要是具有同等的功能的结构就行。另外，还可以在SRAM及快速存储器的读出放大器部中应用。
(第2实施方式)
图8是表示在采用本发明的第2实施方式的半导体存储装置中应用的ECC电路部的方框结构和数据传输的图形。在图8中，存储器阵列100由标准阵列100a及奇偶阵列100b构成。虽然图中没有详细绘出，但也可以是包含第1实施方式及其变形例所公布的那种数据锁存器列及多路转换器列的结构，发挥同样的效果。
ECC电路部401，由校正子生成部410(该校正子生成部410将标准的读出数据RD<127:0>和奇偶读出数据PRD<7:0>作为输入数据，将校正子演算结果作为校正子数据SYND<7:0>输出)、错误检出部420(该错误检出部420对所述校正子数据SYND<7:0>进行解码处理，检出错误位，将其结果作为错误标志ERRF<127:0>输出)、错误纠正部430(该错误纠正部430按照所述错误标志ERRF<127:0>，对标准的读出数据RD<127:0>进行纠错，作为正确的数据RO<127:0>输出)、奇偶生成部440(该奇偶生成部440利用使用汉明码方式的奇偶生成行列电路，根据外部输入的数据，输出奇偶写入数据PWD<7:0>构成。WD<127:0>是标准的写入数据。输入输出电路部500，由和外部连接的输出缓冲器及输入缓冲器构成。输出缓冲器与输出数据线DO<127:0>连接，输入缓冲器与输入数据线DI<127:0>连接。
图9是表示所述校正子生成部410的具体例的电路图。与奇偶校验位对应，排列8个用EX-OR(排他性的逻辑和)行列构成的校正子演算单元411，可以获得各校正子演算单元411的输出信号SYND<n>。
图10是表示所述错误检出部420的具体例的电路图。排列128个使用NAND电路对输入的数据进行解码的错误检出单元421，可以根据各解码的结果，获得128比特的错误标志ERRF<n>。
图11是表示所述错误纠正部430的具体例的电路图。排列128个使用EX-OR(排他性的逻辑和)在输入不一致时进行逻辑反转的错误纠正单元431，可以获得纠正此外正确的数据的结果RO<n>。
图12是表示所述奇偶生成部440的具体例的电路图。与奇偶校验位对应，排列8个使用汉明码方式用EX-OR(排他性的逻辑和)行列构成的奇偶演算单元441，可以获得各奇偶演算单元441的输出信号PWD<n>。
此外，图9、图10、图11、图12是一个例子，也可以用其它的电路结构，实现同等的功能。
图13是与图8所示的ECC电路部401的方框结构对应地表示其一部分的布局结构的图形。在图13中，存储器阵列100，表示整个标准阵列及奇偶阵列。子存储器阵列110，是包含标准阵列及奇偶阵列地8分割的部件。ECC电路部401，是进行128比特的处理的部件，其电路结构如前所述。输入输出电路部500，由和外部连接的输出缓冲器及输入缓冲器构成。
ECC电路部401中的各电路块的配置，以靠近存储器阵列100的形式，按照校正子生成部410、错误检出部420、错误纠正部430、奇偶生成部440的顺序，分别靠近地配置。另外，所述各电路块，在用存储器阵列100的宽度Y规定的区域内形成。
在存储器阵列100和ECC电路部401之间，利用128比特的标准的读出数据RD<127:0>及128比特的标准的写入数据WD<127:0>和8比特的奇偶读出数据PRD<7:0>及8比特的奇偶写入数据PWD<7:0>，进行数据的交换。
另外，子存储器阵列110，由16比特的标准的读出数据RD<n×16+15:n×16>及16比特的标准的写入数据WD<n×16+15:n×16>和1比特的奇偶读出数据PRD<n>及1比特的奇偶写入数据PWD<n>构成。在这里，n是0～7的整数。
在本实施方式中，采用等间隔地配置8个子存储器阵列110、等间隔地分散配置奇偶校验位的结构。另外，还与子存储器阵列110的数据线的配置位置对应，使校正子生成部410的数据线输入部的位置一致。这样配置后，能够用最短的距离直线状地形成标准的读出数据RD<127:0>及奇偶读出数据PRD能够使各比特的布线长均等。这样，就能够使数据线的寄生负荷最小化，不需要多余的布线区域，所以能够有效地抑制延迟时间及布局面积。
在校正子生成部410的中央部附近，配置校正子生成部410中的校正子演算结果SYND<7:0>，分散在用宽度Y规定的区域的各EX-OR演算行列的输入，每当经过电路级数时，数据的传输就向中央部集中。这样，能够使各校正子演算单元411中的延迟时间均一化，能够使供给下一级的错误检出部420的输出信号的负荷均一化。
在错误检出部420中，用与ECC处理比特数对应的128个错误检出单元421构成，另外错误纠正部430也用与ECC处理比特数对应的128个错误纠正单元431构成。错误检出单元421和错误纠正单元431，与各标准的读出数据RD<127:0>对应地位片状地配置。采用这种结构后，能够以最短距离，大致直线状地形成标准的读出数据RD<127:0>及错误标志ERRF<127:0>。
在奇偶生成部440中，在如前所述的位片状地配置的标准的读出数据RD<127:0>的附近，使各比特对应地配置输入来自外部的写入信号的管脚的位置，对于各自对应的子存储器阵列110，能够大致直线状地布线地配置输出的奇偶写入数据PWD<7:0>。另外，还使标准的写入数据WD<127:0>也从输入管脚延伸，与对应的子存储器阵列110连接。
另一方面，因为在与各子存储器阵列110的奇偶阵列对应的错误检出部420及错误纠正部430的区域，不需要设置错误检出单元421和错误纠正单元431，所以虽然没有特别的限定，但是可以作为旨在控制第1实施方式讲述的数据锁存器及多路转换器的控制信号及地址信号的缓冲器的配置区域加以利用。另外，配置电源的平滑容量后，可以使电源稳定化，以及配置伪图案后，能够抑制制造离差。
在输入输出电路部500中，也位片状地与各数据比特对应地布局配置输入缓冲器及输出缓冲器。
综上所述，在配置存储器阵列100和ECC电路部401及输入输出电路部500的区域内，分别大致成为一条直线状地而且用最短的距离形成标准的读出数据RD<127:0>、标准的写入数据WD<127:0>、奇偶读出数据PRD<7:0>、奇偶写入数据PWD、错误标志ERRF<127:0>及纠错后的数据RO<127:0>，使它们成为大致相等的布线负荷地配置校正子演算结果SYND<7:0>。
这样，由于能够使有关ECC处理的各数据比特之间的延迟时间均匀化，而且能够用最短距离形成数据总线，所以能够抑制ECC处理所需的处理时间。另外，构成各比特被隔开的位片状的布局后，能够大致直线状地形成数据总线，可以不需要多余的布线区域。还能够在各比特中采用大致相同的布局形状，能够抑制制造时的元件离差等，其结果可以以很高的成品率进行稳定的生产。
此外，在本实施方式中，对数据锁存器列及多路转换器列的结构没有特别的限定。作为一个例子，可以像第1实施方式的变形例4那样，在ECC电路部401的前级及后级配置第2多路转换器列602。这时，第2多路转换器列602与第1数据锁存器列300及第1多路转换器列601相比，可以减小电路规模，所以还能够将第2多路转换器列602的布局装入ECC电路部401的区域及输入输出电路部500的区域。
就是说，可以在不违背本实施方式的宗旨的范围内，想方设法地按照各种电路结构，缩小布局面积。
(第2实施方式的变形例1)
图14是表示在采用本发明的第2实施方式的变形例1的半导体存储装置中应用的ECC电路部的方框结构和数据的传输的图形，与图8的不同之处是：追加了字节数据选择电路460(该字节数据选择电路460根据字节地址信号BAD<n>，从写入数据WI<127:0>中，选择输出字节写入数据WB<7:0>)和(该第2数据锁存器列450闩锁错误纠正部430的输出数据RO<127:0>和字节写入数据WB<7:0>)。
本实施方式是非常适用于可以用字节单位及比特单位进行存取的半导体存储装置的结构。另外，还适用于对于ECC电路部401的处理比特数而言，和外部之间的输入输出数据比特数较少的情况。
在这里，讲述用字节单位进行存取的情况。关于读出动作，和上文所述的第2实施方式的动作同样，但是写入动作时，首先从存储器阵列100中读出用ECC电路部401进行了错误检知纠正后输出的数据RO<127:0>，被第2数据锁存器列450闩锁。另一方面，从外部输入的写入数据WI<127:0>中，使WB<7:0>有效地被字节地址信号BAD<n>选择，只改写与第2数据锁存器列450中的WB<7:0>对应的闩锁单元。
采用上述那种结构后，即使在具备字节存取模式的半导体存储装置中，也可以获得和第2实施方式同样的效果。
(第2实施方式的变形例2)
图15(a)～(c)是表示采用本发明的第2实施方式的变形例2的半导体存储装置的存储器阵列100的布局配置的示意图，为了简单起见，只绘出读出系统的数据线。
在图15(a)～(c)中，子存储器阵列110，由各标准阵列和奇偶阵列构成。与16比特的标准的读出数据RD<n×16+15:n×16>和1比特的奇偶读出数据PRD<n>对应。在这里，n是0～7的整数。另外，虽然用多晶硅形成字线WL，但是为了减少布线电阻，设置了字线贴里(分流器)区域120，用该区域连接上层形成的金属布线和多晶硅的字布线。
在图15(a)中，用等间距配置8个彼此结构相同的子存储器阵列110，在各子存储器阵列110之间，配置字线贴里区域120。采用这种结构后，能够一方面减少字线WL的布线电阻，一方面将各子存储器阵列110的结构共同化，从而能够在各子存储器阵列110中使字线WL的电阻均匀化，作为存储器动作，能够实现均匀化。另外，靠近字线贴里区域120地配置奇偶阵列后，与标准阵列相比，能够减少字线WL的电阻。采用这种结构后，能够抑制奇偶阵列的写入时间的负担，能够改善整体的存取性能。
在图15(b)中，是使子存储器阵列110的配置方向隔开1个地反射镜反转的例子。各子存储器阵列的结构及配置制约，和图15(a)同样。如第2实施方式所述的那样，不需要在奇偶阵列的延伸上的错误检出部及错误纠正部中配置有关SCC处理的电路元件，能够在提高其它的电路块的性能及使动作稳定化时有效利用。采用这种结构后，在字线贴里区域120的两侧，背靠背地配置奇偶阵列区域，包含字线贴里区域在内的区域，成为更大的区域，可以作为旨在将控制信号的缓冲及测试电路等安装到ECC电路部及数据总线电路部的元件配置区域中的区域，更有效地利用。
在图15(c)中，是减少字线贴里区域120的数量的结构，将在奇偶阵列侧背靠背的两个子存储器阵列110作为1组，配置4组。采用这种结构后，能够削减字线贴里区域120的数量，可以缩小芯片面积。
以上，将图15(a)～(c)的结构作为1个例子，讲述了它们的效果。但是只要不违背该目的，还可以采用其它的结构，能够综合考虑子存储器阵列110的结构及配置方向、字线贴里区域120的数量等后予以采用。
此外，在本实施方式中，讲述了字线贴里方式的DEAM。但也可以是阶层字线结构的DEAM，使子字线驱动器区域与上述的字线贴里区域120对应，可以获得同样的效果。
(第2实施方式的变形例3)
图16是表示采用本发明的第2实施方式的变形例3的半导体存储装置的电源布线结构的示意图。在图16中，在第1布线层，在与字线贴里布线UWL<n:0>平行的方向，形成字线贴里布线UWL<n:0>、控制多路转换器的选择的地址信号AD<3:1>、校正子信号SYND<7:0>；在第2布线层，在与字线贴里布线UWL<n:0>正交的方向，形成第1数据线组DL<n:0>及NDL<n:0>、读出数据线RD<0>及写入数据线WD<0>。
在和第1布线层相同的布线层中，在平行方向上形成电源线VDD和接地线VSS；在和第2布线层相同的布线层中，在平行方向上形成电源线VDD和接地线VSS。电源线VDD和接地线VSS，分别在各第1布线层和第2布线层的交点，通过连接孔作媒介，被共同连接，网眼状地构成。
如上所述地构成电源线VDD和接地线VSS后，可以在同时处理许多数据比特的存储器阵列100及ECC电路部400中，在降低电源线VDD和接地线VSS布线电阻的同时，实现布线电阻的均匀化，进行稳定的电路动作。
上述第1布线层及第2布线层，是铝、铜等金属布线，第1布线层和第2布线层的上下关系，没有特别限定。
(第3实施方式)
图17是表示采用第3实施方式的半导体存储装置的存储器阵列及ECC电路部的结构的方框图。是对于第1实施方式的变形例4(参照图5)，构成由除了字线驱动器/低位解码器200之外的各电路部组成的存储器块10，配置4个存储器块10后而成的。各存储器块10，用相同的存取循环，与被相同的地址选择的字线WL<n:0>对应，进行数据的读出及写入。
像本实施方式这样，对于许多存储器块10，构成共同的字线驱动器/低位解码器200，使字线WL<n:0>能够一条直线状地共同连接地连续配置后，可以缩小芯片面积。进而，由于能够使许多存储器块10同时并列动作，所以能够很容易地不使各ECC电路的处理比特数增加地扩大整体的数据比特数。就是说，能够很容易地不使各ECC电路的处理门级数增加地扩大整体的数据比特数，能够在不增加布局面积地维持速度性能的情况下，实现搭载更多的比特数据结构的ECC处理电路的半导体存储装置。
此外，还可以根据字线WL<n:0>的寄生负荷和字线驱动器/低位解码器200的驱动能力的关系，分割字线驱动电路。
另外，虽然没有图示，但是对于各存储器块10，以1:1构成字线驱动器/低位解码器200后，能够构成搭载ECC功能的存储器子块。内置ECC功能的存储器混载SOC时，在芯片内配置多个所述存储器子块后，能够提高芯片布局的自由度。
(第4实施方式)
在半导体存储装置、特别是在DRAM中，将不良存储单元与预备的存储单元置换的冗余救济技术，是通常采用的技术，一般同时采用用字线单位置换的低位冗余和用位线或数据线单位置换的纵列冗余，它们都是用行及列单位实施置换。
另一方面，伴随着近几年来的工艺技术的突飞猛进，起因于制造工序中的灰尘等的生产线系统的不良已经极少，相反起因于元件尺寸离差及杂质浓度离差等的比特系统的不良，却占绝大部分。换言之，现有技术一直使用的冗余救济技术，在近几年的新工艺中效果甚微，难以获得理想的成品率。
如上述实施方式所示的那样，使用了汉明码方式的ECC技术的错误检知/纠正技术，在比特不良的救济上发挥着很大的作用，该技术可以用各低位单位纠正比特不良，对于冗余救济技术而言，能够大幅度提高救济自由度。另外，对于邻接单元、邻接位线及邻接数据线，在用被同时存取的单位物理性互不邻接上下功夫后，ECC技术能够大幅度降低不利的多比特不良。进而，对于起因于软出错等的、实际使用中的不规则的不良模式，也能够在内置ECC技术后，大幅度提高耐性和可靠性。
如上所述，从救济不良单元的角度上说，ECC技术比冗余技术优先，但是作为缺点，则可以列举搭载奇偶单元后导致的芯片面积的增加。
如第1实施方式的变形例4(参照图5)所示的那样，采用128比特单位的ECC处理时，需要8比特的奇偶校验位，导致单元面积增加6.25％。另一方面，采用冗余技术时，如果使自由度为2，那么就要导致单元面积增加1.56％。进而，采用冗余技术时，需要旨在将置换地址作为程序的程序电路，虽然使用激光程序保险丝及电气程序保险丝，但是为了形成这些程序元件的区域占据了不可忽视的面积。使用ECC技术时，最终能够将面积性的负担抑制到能够忽视的程度。
由此可知：使用ECC技术时，例如可以用1条位线单位纠正128比特中的1比特错误；而使用自由度为2的纵列冗余技术时，例如在256条字线和与128比特的数据对应的区域内，可以独立地进行2比特的救济的ECC技术的救济效率则是高效率。但是，对于字线不良及无法通过物理性的配置包含的较大的块的不良，却不能够用ECC技术对应。
因此，对于半导体存储装置而言，采用具备ECC处理电路及奇偶单元和低位方向的冗余救济电路及预备单元、不具备纵列方向的冗余救济电路及预备单元的结构。利用这种结构，能够确保理想的制造成品率和可靠性，进而还可以缩小芯片面积。
图18是表示采用本发明的第4实施方式的半导体存储装置的结构的方框图。图18所示的存储器阵列700，例如相当于图2的存储器阵列100，具有标准的区域700a和奇偶区域700b。而且，图18的半导体存储装置，其特征在于：在图2所示的ECC电路部400等的基础上，具有低位冗余用的预备字线组701、标准的字线驱动器/低位解码器710、冗余字线驱动器711、冗余地址设定部720、冗余判定电路部721、冗余切换电路部722，不具备纵列冗余用的预备位线组。
采用本发明涉及的半导体存储装置，更详细地说是搭载ECC电路、具备自我纠正功能的半导体存储装置，在抑制奇偶单元的搭载容量的同时，还在数据总线系统的布局配置上下功夫后，能够获得缩小芯片面积和ECC处理的高速化的双重效果，进而在提高成品率及可靠性上也可以大有用处。

Claims (27)

1、一种半导体存储装置，具备：
存储器阵列，该存储器阵列包含存储通常数据的标准阵列、和存储旨在对所述通常数据进行错误检出的奇偶数据的奇偶阵列；
多个第1数据线，这些第1数据线对所述存储器阵列进行写入及读出；
多个第1数据锁存器，这些第1数据锁存器与所述多个第1数据线连接；
ECC电路部，该ECC电路部根据写入所述标准阵列的数据，生成存储到所述奇偶阵列的奇偶数据，而且根据从所述多个第1数据锁存器中读出的标准数据及奇偶数据，对读出的数据进行错误检知纠正；
输入输出部，该输入输出部用作所述ECC电路部与外部的接口；
多个第2数据线，这些第2数据线与所述多个第1数据锁存器的输出连接；和
多个第3数据线，这些第3数据线与经所述ECC电路部纠错后的数据连接，
所述多个第2数据线，输入所述ECC电路部；
所述ECC电路部输出的所述多个第3数据线，与所述输入输出部连接；
所述多个第1数据锁存器，在所述多个第1数据线的延伸方向上，靠近所述存储器阵列地列状配置；
所述ECC电路部，靠近所述多个第1数据锁存器地配置；
所述多个第1数据锁存器及所述ECC电路部，大致形成在配置有所述多个第1数据线的宽度中。
2、如权利要求1所述的半导体存储装置，其特征在于：进而具备：
多个第1多路转换器，这些第1多路转换器与第1地址信号对应地进行多路转换；和
多个第4数据线，这些第4数据线与所述多个第1多路转换器的输出连接，
所述多个第1数据线，输入所述多个第1多路转换器；
所述多个第4数据线，与所述多个第1数据锁存器连接；
所述多个第1多路转换器，列状配置在所述存储器阵列与所述多个第1数据锁存器之间。
3、如权利要求2所述的半导体存储装置，其特征在于：对于同时选择的所述多个第4数据线而言，各对应的所述多个第1数据线配置为物理性互不邻接。
4、如权利要求2所述的半导体存储装置，其特征在于：进而具备：
多个第2多路转换器，这些第2多路转换器与第2地址信号对应地进行多路转换；和
多个第5数据线，这些第5数据线与所述多个第2多路转换器的输出连接，
所述多个第5数据线，与所述ECC电路部连接；
所述多个第3数据线，与所述输入输出部连接。
5、如权利要求1所述的半导体存储装置，其特征在于：进而具备：
多个第1多路转换器，这些第1多路转换器与第1地址信号对应地进行多路转换；和
多个第4数据线，这些第4数据线与所述多个第1多路转换器的输出连接，
所述多个第2数据线，输入所述多个第1多路转换器；
所述多个第4数据线，与所述ECC电路部连接；
所述多个第1多路转换器，列状配置在所述多个第1数据锁存器与所述ECC电路部之间。
6、如权利要求5所述的半导体存储装置，其特征在于：对于同时选择的所述多个第4数据线而言，各对应的所述多个第2数据线及所述多个第1数据线配置为物理性互不邻接。
7、如权利要求5所述的半导体存储装置，其特征在于：进而具备：
多个第2多路转换器，这些第2多路转换器与第2地址信号对应地进行多路转换；和
多个第5数据线，这些第5数据线与所述多个第2多路转换器的输出连接，
所述多个第5数据线，与所述ECC电路部连接；
所述多个第3数据线，与所述输入输出部连接。
8、如权利要求1所述的半导体存储装置，其特征在于：进而具备多个第2数据锁存器，这些第2数据锁存器选择性地锁存所述多个第3数据线和来自外部的输入数据。
9、如权利要求1所述的半导体存储装置，其特征在于：在所述存储器阵列与所述ECC电路部之间配置的、与所述标准阵列对应的区域和与所述奇偶阵列对应的区域中，将输入所述ECC电路部的1比特的数据作为单位比特，与所述单位比特对应的电路组的布局图案，在各自的单位比特中相同而且连续地形成。
10、如权利要求1所述的半导体存储装置，其特征在于：所述多个第1数据锁存器，至少具备与所述多个第1数据线连接的读出锁存电路、写入缓冲器电路及数据线预充电电路。
11、如权利要求10所述的半导体存储装置，其特征在于：所述多个第1数据线，是与所述存储器阵列内的存储单元连接的位线；
所述读出锁存电路，具有检知放大所述位线的电位的读出放大器功能。
12、如权利要求10所述的半导体存储装置，其特征在于：所述多个第1数据线，是通过数据线连接开关，选择性地与所述存储器阵列内的多个读出放大器连接的公共数据线；
所述读出锁存电路，具有检知放大所述公共数据线的电位的总线放大器功能。
13、如权利要求12所述的半导体存储装置，其特征在于：所述读出放大器，与多个动态型存储单元共同连接的互补位线连接，同时ECC处理的数据与物理性互不连接的所述互补位线对应配置。
14、如权利要求1所述的半导体存储装置，其特征在于：所述多个第1数据锁存器的锁存控制信号线，沿与所述存储器阵列内的多个字线贴里布线平行的方向，形成在第1布线层；
所述多个第1数据线、所述多个第2数据线和所述多个第3数据线，沿与所述字线贴里布线正交的方向，形成在第2布线层。
15、如权利要求1所述的半导体存储装置，其特征在于：将所述存储器阵列，分割成多个由所述标准阵列及所述奇偶阵列构成的子存储器阵列，以一定的间距配置所述多个子存储器阵列。
16、如权利要求15所述的半导体存储装置，其特征在于：在由字线贴里区域分开的子字区域中，包含n个所述子存储器阵列，以一定的间距配置各自的所述子字区域，n为1以上的自然数。
17、如权利要求16所述的半导体存储装置，其特征在于：在所述子字区域中，靠近所述字线贴里区域地配置所述奇偶阵列。
18、如权利要求1所述的半导体存储装置，其特征在于：所述ECC电路部，具备：
校正子生成部，该校正子生成部输入从所述存储器阵列中读出的由标准数据及奇偶数据构成的所述多个第1数据线，生成校正子数据；
错误检出部，该错误检出部对输入的所述校正子数据进行解码，检出有无错误及错误位；
错误纠正部，该错误纠正部使用所述错误检出部输出的数据，纠正所述标准数据；和
奇偶生成部，该奇偶生成部根据输入的外部写入数据，生成奇偶数据，
靠近所述存储器阵列，依次配置所述校正子生成部、所述错误检出部、所述错误纠正部、所述奇偶生成部。
19、如权利要求18所述的半导体存储装置，其特征在于：所述校正子生成部的输入管脚，配置在所述多个第1数据线的延伸上，以最短距离连接。
20、如权利要求18所述的半导体存储装置，其特征在于：将输入所述校正子生成部的数据作为单位比特，与所述单位比特对应的所述错误检出部的单位电路及所述错误纠正部的单位电路，沿所述多个第1数据线的延伸方向进行配置。
21、如权利要求18所述的半导体存储装置，其特征在于：所述校正子生成部的输出信号管脚，配置在所述校正子生成部的中央附近，对于所述错误检出部而言，大致为均等的布线长度。
22、如权利要求1所述的半导体存储装置，其特征在于：至少具备所述存储器阵列部、所述多个第1数据锁存器和所述ECC电路部，整体看，电源线或接地线构成网眼状。
23、一种半导体存储装置，其特征在于具备：
存储器阵列，该存储器阵列包含存储通常数据的标准阵列、和存储旨在对所述通常数据进行错误检出的奇偶数据的奇偶阵列；
多个第1数据线，这些第1数据线对所述存储器阵列进行写入及读出；
多个第1数据锁存器，这些第1数据锁存器与所述多个第1数据线连接；
ECC电路部，该ECC电路部根据写入所述标准阵列的数据，生成存储到所述奇偶阵列的奇偶数据，而且根据从所述多个第1数据锁存器中读出的标准数据及奇偶数据，对读出的数据进行错误检知纠正；
输入输出部，该输入输出部用作所述ECC电路部与外部的接口；
多个第2数据线，这些第2数据线与所述多个第1数据锁存器的输出连接；
多个第3数据线，这些第3数据线与经所述ECC电路部纠错后的数据连接，
所述多个第2数据线，输入所述ECC电路部；
所述ECC电路部输出的所述多个第3数据线，与所述输入输出部连接；
所述多个第1数据锁存器，在所述多个第1数据线的延伸方向上，靠近所述存储器阵列地列状配置；
所述ECC电路部，靠近所述多个第1数据锁存器地配置；
所述多个第1数据锁存器及所述ECC电路部，构成大致形成在配置有所述多个第1数据线的宽度中的存储器块；
具备多个所述存储器块，多个所述存储器块以相同的地址循环并列动作。
24、如权利要求23所述的半导体存储装置，其特征在于：至少2个以上的所述存储器块，列状配置在字线的延伸方向上，所述存储器块的各自的字线被共同连接，由共同的字线驱动器驱动。
25、如权利要求23所述的半导体存储装置，其特征在于：多个所述存储器块的各自的电路及布局结构相同。
26、一种半导体存储装置，其特征在于具备：
存储器阵列，该存储器阵列包含存储通常数据的标准阵列，和存储旨在对所述通常数据进行错误检出的奇偶数据的奇偶阵列；
多个第1数据线，这些第1数据线对所述存储器阵列进行写入及读出；
多个第1数据锁存器，这些第1数据锁存器与所述多个第1数据线连接；
ECC电路部，该ECC电路部使用汉明码方式，根据写入所述标准阵列的数据，生成所述奇偶阵列存储的奇偶数据，而且根据从所述多个第1数据锁存器中读出的标准数据及奇偶数据，对读出的数据进行错误检知纠正；和
多路转换单元，该多路转换单元将所述多个第1数据线的数量选择成1/n个，n为1以上的自然数，
而且不具备冗余用的预备位线。
27、如权利要求26所述的半导体存储装置，其特征在于：具备冗余用的预备字线和低位冗余判定及低位冗余切换电路。
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