JP5458235B2 - 半導体記憶装置、およびlio分割方法 - Google Patents
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Description
第1の問題点は、1GDDR2では4ビットプリフェッチのため、LIO分割が不要であるが、1GDDR3では、8ビットプリフェッチのため、メモリセルアレイのMAT構成を1GDDR2から変えずに(レイアウトサイズを変えないように)8ビットプリフェッチを実現しようとすると、2本のYSを使用するためにMAT上でのLIOの分割が必要となる。
上記構成からなる本発明の半導体記憶装置では、1GDDR3では8ビットプリフェッチが必要なため、3つのMATの内の真ん中のMAT上でLIO分割をする。このために、冗長YSの一部を使用して、LIOを分割する。
これにより、DDR2の3MAT方式においてLIOをMAT上で分割でき、DDR3の8ビットプリフェッチを実現することができる。
上記構成からなる本発明の半導体記憶装置では、奇数本のYS分割はレイアウト都合で不可能なため、2本のYS領域を使用する。この場合に、「1分割YS+1LIO分割用セル」と「1ダミーYS+1ダミーセル」の2種類のYSを作成し、分割されたLIOに対応するMATの領域(3MAT/2)ごとに奇数本の冗長YSを配置する。
これにより、LIOを2分割できると共に、冗長YSを奇数本にした場合にアドレッシング構成が崩れてしまうのを回避することができる。また、冗長YSの奇数救済が選択できるようになり、1チップ当りの、Row・ColumnのFuseの本数差を小さくできる。
上記構成からなる本発明の半導体記憶装置では、3MATに対し、5本の冗長YSと1分割用YS、および5本の冗長YSと1ダミーYSを配置する。
これによりLIOを2分割できると共に、冗長YSを奇数本にすることができる。また、アドレッシング構成が崩れてしまうのを回避することができる。
これにより、従来のDDR2の半導体記憶装置(SDRAM等)の3MAT方式を使用してLIO分割を行うことができ、DDR3における8ビットプリフェッチを実現することができる。
上記構成からなる本発明の半導体記憶装置では、Row側の救済仕様を「48R/64M(64Mビットあたり、3×16本の冗長WL)」、Col側の救済仕様を「5C/4M(4Mビットあたり、5本の冗長YS)」とする。
これにより、RowリダンダンシFuseエリア、およびColリダンダンシFuseエリアを抱き合わせで構成する場合に、奇数本での救済本数を選択することで、Row側とCol側のFuse本数の差が小さくなるように調整できる。
本発明のLIO分割方法では、1GDDR3では8ビットプリフェッチが必要なため、3つのMATの内の真ん中のMAT上でLIO分割をする。このために、冗長YSの一部を使用して、LIOを分割する。
これにより、DDR2の3MAT方式においてLIOをMAT上で分割でき、DDR3の8ビットプリフェッチを実現することができる。
また、Row/ColのFuseを抱き合わせ構成でFuseエリアを構成するため、Row側とCol側のFuse本数を揃えるには、奇数本での救済本数選択も必要となることがある(偶数本数選択の場合もある)。
「(救済仕様)×(14本:X0-X12の13本+EnableFuseの1本)×16(BANK)」、として求めたものである。
ここで救済仕様は、64Mの1メモリバンク(Row側が16分割されている)に対して、16の整数倍である、64(4×16)、48(3×16)、32(2×16)が選択される。
例えば、救済仕様64R/64Mの場合のFuse本数は、
「64×14×16=14336」となる。
「(救済仕様)×(8本:Y3-Y9の7本+EnableFuseの1本)×16(MAT)×16(BANK)」、として求めたものである。
「6×8×16×16=12288」となる。
なお、救済仕様の6C/4Mは、4Mのメモリ(1.5MAT×16)に対して6つの冗長YSを設ける意味であり、この救済仕様において、先に説明した奇数本(5本)である5C/4Mを選択することができる。
Claims (6)
- メモリセルアレイが複数のMATを配列して構成されると共に、ワード線方向に連続して配置された3つのMAT単位に複数の冗長YSが配置される半導体記憶装置において、
前記3つのMATのうちの真ん中に位置するMAT上において、前記冗長YSを構成するために必要な偶数本の冗長YSの一部の領域を使用して、前記3つのMATのSA(センスアンプ)部に接続されたLIO(ローカルアイオー)を2分割するように構成され、
前記2分割された各LIOに接続されるYSを同時にオンすることにより、前記3つのMATから8ビットプリフェッチを行うように構成されたこと、
を特徴とする半導体記憶装置。 - 前記冗長YSの2本のYSの領域を使用して、1本の分割YSと1つのLIO分割用セル(1分割YS+1LIO分割用セル)とでダミー用の第1のYSを構成し、
1本のダミーYSと1つのダミーセル(1ダミーYS+1ダミーセル)とでダミー用の第2のYSを構成し、
前記分割されたLIOに対応するMATの領域(3MAT/2)ごとに、奇数本の冗長YSが配置されたこと、
を特徴とする請求項1に記載の半導体記憶装置。 - 前記2分割されたLIOに対応するMATの領域(3MAT/2)ごと配置される冗長YSが5本であること、
を特徴とする請求項2に記載の半導体記憶装置。 - 前記半導体記憶装置が、1G(ギガ)のメモリ容量を持つDDR3(double data rate 3)のDRAMである1GDDR3であること、
を特徴とする請求項1から3のいずれかに記載の半導体記憶装置。 - 前記1GDDR3は、64Mビットの記憶容量を持つメモリバンクを16個配置して構成され、
前記1バンクは、前記分割されたLIOに対応するMATの領域(3MAT/2)が、ワード線方向、およびビット線方向にそれぞれ16個ずつ平面的に配列されて構成され、
前記平面的に配列されたMATの領域(3MAT/2)のうちのワード線方向に配列されたMATの領域(3MAT/2)を単位として、それぞれに3本の冗長WL(ワード線)を備えるように救済仕様(3×16本/64Mビット)が設定され、
前記平面的に配列されたMATの領域(3MAT/2)のうちのビット線方向に配列されたMATの領域(3MAT/2)を単位として、それぞれに、5本の冗長YSを備えるように救済仕様(5本/4Mビット)が設定され、
たことを特徴とする請求項4に記載の半導体記憶装置。 - メモリセルアレイが複数のMATを配列して構成されると共に、ワード線方向に連続して配置された3つのMAT単位に複数の冗長YSが配置される半導体記憶装置におけるLIO分割方法であって、
前記3つのMATのうちの真ん中に位置するMAT上において、前記冗長YSを構成するために必要な偶数本の冗長YSの一部の領域を使用して、前記3つのMATのSA(センスアンプ)部に接続されたLIO(ローカルアイオー線)を2分割する手順と、
前記2分割された各LIOに接続されるYSを同時にオンすることにより、前記3つのMATから8ビットプリフェッチを行う手順と、
を含むことを特徴とするLIO分割方法。
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