JP2010177505A - 半導体集積回路及びそのレイアウト方法 - Google Patents

Abstract

【課題】メモリセルアレイ等の矩形セルを正方形に配置した半導体集積回路及びそのレイアウト設計方法を提供する。
【解決手段】それぞれ実質的に同一形状を有する第一乃至第四矩形セルが、第一矩形セルの長辺と第二矩形セルの短辺が矩形枠の第一辺に内接し、第二矩形セルの長辺と第三矩形セルの短辺が矩形枠の第二辺に内接し、第三矩形セルの長辺と第四矩形セルの短辺が矩形枠の第三辺に内接し、第四矩形セルの長辺と第一矩形セルの短辺が矩形枠の第四辺に内接するように配置されたレイアウトパターンを有する。
【選択図】図５

Description

本発明は、半導体集積回路及びそのレイアウト方法に関する。特に、メモリセルアレイなど矩形のセルを配置した半導体集積回路及びそのレイアウト設計方法に関する。

従来、プロセッサなど、ロジック系ＬＳＩチップは、正方形、またはそれに近い形状をしている。これに対し、メモリ系ＬＳＩチップは、長方形となっていることが多い。一般に、チップ形状が長方形になっていくことは、正方形のチップ形状に比べ、端の方のプロセス変動が起こりやすく、温度による変形など、強度的にも弱く、製品の歩留まり低下の原因となり好ましくない。また、ＭＣＰなどチップを積層する場合で、長方形チップと正方形チップを積層する場合、正方形チップは各辺方向に均等に反りが生じるのに対し、長方形チップは長辺方向に強く反りが生じるため、積層チップ間の強い接触により応力が集中する箇所ができることがある。その具体例が図１である。図１は長方形チップの上に正方形チップを積層した際の応力の分布である。（ａ）上面概観図に示すような位置関係で、１の長方形チップ上に２の正方形チップが積層されている。（ａ）の点線で囲んだ箇所の応力分布が（ｂ）であり、さらに、上側チップ２を（ｃ）に、下側チップ１を（ｄ）に、個別に示してある。下側チップ１に関する（ｄ）から明らかなように、上側チップのエッジ部分と下側チップの表面との接触箇所において、応力が集中している。この応力は下側チップのクラックや特性劣化の要因となる。また、ＤＲＡＭを組み込むタイプのチップでは、ＤＲＡＭブロックは大きな面積を占める場合が多く、ＤＲＡＭブロックが長方形の場合、図２に示すように、ともに組み込まれるロジックブロックの配置を左右するばかりか、チップの１辺の長さやチップの横縦比を決定する。以上のように、メモリ全体の概形が長方形しか取れない場合は、様々な不利益がある。

特許文献１には、図３に示すように、アスペクト比が１：２の半導体基板２の主表面を３行３列の９個の領域に等分割し、中央領域以外の各領域にアクペクト比が１：２のサブアレイ３を配置し、中央領域に制御回路４及びパッド５群を設けることが記載されている。特許文献１によれば、アスペクト比が１：２のサブアレイ３を８個配置する場合にも、アクペクト比が１：２のパッケージに高い有効比率で収容できると記載されている。

特許文献２には、図４に示すように、４ＭビットのＤＲＡＭを構成すると考えた場合、メモリセルアレイ２Ａ〜２Ｈに示すように各メモリセルアレイの大ブロックの大きさを、１Ｍビットの３／４の大きさ（７６８ｋｂｉｔ）で構成し、１Ｍビットの１／４の大きさ（２５６ｋｂｉｔ）であるメモリセルアレイの小ブロック１Ａ〜１Ｈを大ブロック２Ａ〜２Ｈのビット線の伸長方向に隣接して配置することにより大容量のＤＲＡＭメモリでも正方形に近づけるようなチップ形状の半導体集積回路装置を提供することが記載されている。

特開平１１−１４５４２０号公報 特開平１１−２８９０６６号公報

以下の分析は本発明において与えられる。特許文献１はサブアレイ３を３行３列に配置することにより、元のサブアレイと同一形状の全体形状を得ているが、元々正方形でなかったセルを正方形に配置することはできない。また、特許文献２では、変則的な並べ替えを行っているので、デコーダ回路なども含めて、アレイ構成の変更が多くなることが予想される。

本発明の１つの側面による半導体集積回路は、それぞれ実質的に同一形状を有する第一乃至第四矩形セルが、前記第一矩形セルの長辺と前記第二矩形セルの短辺が矩形枠の第一辺に内接し、前記第二矩形セルの長辺と前記第三矩形セルの短辺が前記矩形枠の第二辺に内接し、前記第三矩形セルの長辺と前記第四矩形セルの短辺が前記矩形枠の第三辺に内接し、前記第四矩形セルの長辺と前記第一矩形セルの短辺が前記矩形枠の第四辺に内接するように配置されたレイアウトパターンを有する。

また、本発明の他の側面による半導体集積回路のレイアウト設計方法は、それぞれ実質的に同一形状を有する第一乃至第四矩形セルを、前記第一矩形セルの長辺と前記第二矩形セルの短辺が矩形枠の第一辺に内接し、前記第二矩形セルの長辺と前記第三矩形セルの短辺が前記矩形枠の第二辺に内接し、前記第三矩形セルの長辺と前記第四矩形セルの短辺が前記矩形枠の第三辺に内接し、前記第四矩形セルの長辺と前記第一矩形セルの短辺が前記矩形枠の第四辺に内接するように配置する。

本発明によれば、任意の縦横比を有する矩形セルを正方形または正方形に近い形状に配置した半導体集積回路が得られる。さらに、このようにしてできた略正方形状のパーツを組み合わせれば矩形セルを任意の縦横比に配置した半導体集積回路が得られる。

長方形チップの上に正方形チップを積層した構造における応力の分布図である。 長方形のＤＲＡＭブロックをロジックブロックに組み込んだ場合のレイアウト平面図の一例である。 特許文献１に記載の従来のＤＲＡＭチップの構成を示す平面図である。 特許文献２に記載の従来の半導体集積回路のレイアウト構成を示す平面図である。 本発明の一実施例による矩形セルのレイアウト構成を示す平面図である。 本発明の矩形セルと矩形枠との関係を説明する平面図である。 本発明の一実施例によるレイアウト構成が回転対称性を有することを説明する図面である。 ２５６Ｍビットメモリデバイスの一般的なレイアウト構成を示す平面図である。 本発明の一実施例による２５６Ｍビットメモリデバイスのレイアウト構成を示す平面図である。 本発明の一実施例の変形例による矩形セルのレイアウト構成を示す平面図である。 ＤＲＡＭメモリセルの（ａ）レイアウト平面図及び（ｂ）回路図である。 ＤＲＡＭメモリセルの別な（ａ）レイアウト平面図及び（ｂ）回路図である。 ＤＲＡＭメモリセルのさらに別な（ａ）レイアウト平面図及び（ｂ）回路図である。 ＤＲＡＭメモリセルの他の（ａ）レイアウト平面図及び（ｂ）回路図である。 メモリセルアレイのレイアウト構成を示す平面図である。 共有センスアンプ方式のメモリセルサブアレイとその周辺回路の回路図である。 図１６のサブアレイを組み合わせたメモリセルアレイの回路図である。 本発明の一実施例による４バンク構成のメモリデバイスのレイアウト構成を示す平面図である。 本発明の別な実施例による半導体集積回路のレイアウト構成の一例を示す平面図である。 本発明の別な実施例による半導体集積回路の一般的なレイアウト構成を示す平面図である。 本発明のさらに別な実施例による半導体集積回路のレイアウト構成を示す平面図である。

本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。

本発明の一実施形態の半導体集積回路は、例えば図６に示すように、それぞれ実質的に同一形状を有する第一乃至第四矩形セル（［１］〜［４］）が、第一矩形セル［１］の長辺５１と第二矩形セル［２］の短辺５２が矩形枠（５３、５６、５９、６２）の第一辺５３に内接し、第二矩形セル［２］の長辺５４と第三矩形セル［３］の短辺５５が矩形枠の第二辺５６に内接し、第三矩形セル［３］の長辺５７と第四矩形セル［４］の短辺５８が矩形枠の第三辺５９に内接し、第四矩形セル［４］の長辺６０と第一矩形セル［１］の短辺６１が矩形枠の第四辺６２に内接するように配置されたレイアウトパターンを有する。すなわち、同一形状の矩形セル（［１］〜［４］）が矩形枠に内接するように配置され、図５（ｂ）のように、矩形セル［１］と矩形セル［３］が矩形セル［２］と矩形セル［４］に接して配置されていれば、必然的に、矩形枠は正方形になる。また、図１０（ｂ）の様に、矩形セル［１］と矩形セル［３］が矩形セル［２］と矩形セル［４］に対して等間隔を置いて配置されている場合（図１０（ｂ）において、隙間Δが互いに等しい場合）にも矩形枠は正方形になる。たとえば、図１８に示すように、４つの矩形セルの中央に制御回路等配置する場合に、中央に配置する回路の形状によっては、Ｘ軸方向とＹ軸方向の矩形セル間の間隔が異なるために、正確には、正方形にならない場合も考えられるが、元の矩形セルが細長い場合にも容易に正方形に近い形にレイアウトできる。なお、矩形セルはそれぞれ独立したセルであっても、図５（ａ）や図１９（ａ）のように大きなセルアレイの一部をそれぞれ同一形状になるように切り出したものでもよい。

また、本発明の一実施形態の半導体集積回路は、例えば図５（ｂ）、図１０（ｂ）に示すように、第一乃至第四矩形セルが互いに重ならないように配置されているものである。一般的には、セルは重複しないように配置する。しかし、セルの周辺部が互いに重複しても特に問題とならない場合は、その様にレイアウトしてもよい。その場合は、重複している幅が互いに等しくなるように配置すれば、正方形にレイアウトできる。

また、本発明の一実施形態の半導体集積回路は、例えば図１８に示すように、矩形枠の中央には、第一乃至第四矩形セル（［１］〜［４］）を制御する制御回路が配置されている。矩形セルの長辺と短辺との長さには、差があるので、中央部には、隙間（中庭）が生じる。その隙間に矩形セルを制御する制御回路を配置することができる。また、中央部に制御回路を配置することにより、制御回路から各矩形セルまでの距離を等しくできるので、制御回路と各矩形セルとのスキューも低減することができる。

また、本発明の一実施形態の半導体集積回路は、例えば図１９、図２１に示すように、第一乃至第四矩形セル（［１］〜［４］）を配置した矩形枠が一列又は行列状に複数配置されている。矩形枠を複数組み合わせることにより、より大きな正方形に配置することや任意の縦横比を有する矩形に配置することができる。

また、本発明の一実施形態の半導体集積回路は、例えば図１１乃至図１８に示すように、第一乃至第四の矩形セル（図１８のＡ ｂａｎｋ〜Ｄ ｂａｎｋ）が、メモリセルアレイであり、矩形枠の中央には各メモリセルアレイの制御回路（Ａ〜Ｄ ｂａｎｋ ｃｏｎｔｒｏｌｌｅｒ、Ｉ／Ｏ ｃｏｎｔｒｏｌｌｅｒ）が配置されている。メモリの容量が２のべき乗ビットの容量であっても、一般的に、正方形にレイアウトすることは困難である場合があるが、本発明によれば、メモリ容量を４分割すれば、容易に正方形または略正方形にレイアウトできる。

また、本発明の一実施形態の半導体集積回路は、第一乃至第四の矩形セル（［１］〜［４］）が、ヒューズ回路であり、矩形枠の中央にはヒューズ回路の制御回路が配置されている。ヒューズ回路には、デコーダ回路やヒューズが切断されているか否かを検出する読み出し回路が必要であるが、これらの回路を矩形枠の中央部に配置することもできる。

また、半導体集積回路のレイアウト設計方法は、図６に示すようにそれぞれ実質的に同一形状を有する第一乃至第四矩形セル（［１］〜［４］）を、第一矩形セル［１］の長辺５１と第二矩形セル［２］の短辺５２が矩形枠（５３、５６、５９、６２）の第一辺５３に内接し、第二矩形セル［２］の長辺５４と第三矩形セル［３］の短辺５５が矩形枠の第二辺５６に内接し、第三矩形セル［３］の長辺５７と第四矩形セル［４］の短辺５８が矩形枠の第三辺５９に内接し、第四矩形セル［４］の長辺６０と第一矩形セル［１］の短辺６１が矩形枠の第四辺６２に内接するように配置する。上記レイアウト方法によれば、矩形セルの形状が、どのような長辺と短辺の比率を持っていたとしても容易に、正方形又は略正方形の矩形枠の中に配置することができる。

また、半導体集積回路のレイアウト設計方法は、図５（ａ）、（ｂ）、図１０（ｂ）に示すように、大きなセルアレイ３１を４つにした分割したセルアレイ（［１］〜［４］）を生成し、４つに分割したセルアレイを第一乃至第四の矩形セル（［１］〜［４］）として配置する。メモリセルアレイ等の行列上に配置されたセルアレイは、行の数、列の数がそれぞれ２の倍数であれば、比較的容易に同一形状の４つのセルアレイに分割することができる。この４つに分割したセルアレイを第一乃至第四の矩形セルとして配置することができる。分割の方法は、図５（ａ）に示す行、列をそれぞれ２分割する方法の他、行を４分割、列を４分割するものであってもよい。以下、実施例に即し、図面を参照して詳しく説明する。

図５は、本発明の一実施例による矩形セルのレイアウト構成を示す平面図である。図５（ａ）は並べ替える前のセルアレイのレイアウト図である、図５（ａ）では、多数のセルがアレイ状に長方形にレイアウトされている。これをＸ軸、Ｙ軸方向にそれぞれ２分割することにより、全体を［１］〜［４］に４分割し、図５（ｂ）では、分割したセルアレイ［１］〜［４］を、縦向き、横向き、縦向き、横向きと回転させて配置する。すると、横Ａ＝（ａ＋ｂ）／２、縦Ｂ＝（ａ＋ｂ）／２となるため、横縦比Ａ／Ｂはａやｂの値によらず１となる。すなわち、どのような形状の長方形でも、正方形状に再配置できる。

この配置について図６を用いてもう少し詳しく説明する。４分割したセルアレイを［１］〜［４］とすると、４分割したセルアレイ［１］〜［４］は、破線で示す矩形枠（５３、５６、５９、６２）の中にレイアウトされる。さらに、セルアレイ［１］〜［４］をそれぞれ第一矩形セル〜第四矩形セルとすると、第一矩形セル［１］の長辺５１と第二矩形セル［２］の短辺５２が矩形枠の第一辺５３に内接し、第二矩形セル［２］の長辺５４と第三矩形セル［３］の短辺５５が矩形枠の第二辺５６に内接し、第三矩形セル［３］の長辺５７と第四矩形セル［４］の短辺５８が矩形枠の第三辺５９に内接し、第四矩形セル［４］の長辺６０と第一矩形セル［１］の短辺６１が矩形枠の第四辺６２に内接するように配置される。この矩形枠は、矩形セルの長辺と短辺が、図５（ｂ）のように同一線上に重なるように、配置されるか、図１０（ｂ）のようにＸ軸方向とＹ軸方向の間隔Δを等しくすれば、必然的に矩形枠は正方形になる。

さらには、この正方形の矩形枠に配置された図形は、図７に示すような、中心点に対する回転対称性を有する。すなわち、図７（ａ）を、時計回りに９０°回転させると図７（ｂ）となり、反時計回りに９０°回転させると図７（ｃ）となるが、図７（ａ）の要素（矩形セル）である［１］、［２］、［３］、および［４］は、順に９０°ずつ回転しているだけの同じ矩形（長方形）であるため、図７（ａ）〜（ｃ）は、要素の番号が違うだけの、同じ図形となる。図７（ａ）〜（ｃ）の図形の持つ特性は、図７（ｄ）に示す、中心点を中心に４方向に関して互いに対称な、４回対称な図形に集約される。

また、長辺と短辺の長さが異なる矩形セル［１］〜［４］を図１０（ａ）のように短辺と長辺が接するように配置すれば、中央には、矩形セルが配置されないスペースができる。各矩形セルの制御回路をこの中央のスペース（以下、中庭と呼ぶ）に配置することができるが、制御回路が中庭に収まりきらない場合は、図１０（ｂ）のように、矩形セルを間隔を置いて配置することにより、制御回路を中庭に収めることができる。この場合、レイアウト平面をＸＹ平面と考えた場合、Ｘ軸方向の間隔とＹ軸方向の間隔が等しければ、４つの矩形セルを配置する矩形枠も正方形になる。また、Ｘ軸方向の間隔ΔとＹ軸方向の間隔Δが等しくない場合であっても、矩形枠の辺の長さＡ、Ｂに対して間隔Δが小さければ、ほぼ正方形に配置できる。

次に、矩形セル［１］〜［４］がそれぞれメモリセルアレイである場合についてそのレイアウトを詳しく説明する。図１１乃至図１４は本発明に適用できるＤＲＡＭセルのレイアウトの一例である。

図１１は、Ｆを加工寸法とした場合、８Ｆ＾２の面積で構成されるメモリセルを示す。ここでＦの定義はＦ＝（パターン幅＋パターン間隔）／２である。図１１（ａ）はレイアウト図で、セル容量がビット線の上方に形成される、いわゆるＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造をイメージして、描いてある。４本のワード線ＷＬ０〜ＷＬ３の４本が縦方向に、３本のビット線ＢＬ０、ＢＬ０’、ＢＬ１が横方向に、互いに隣接する配線と最小ピッチである２Ｆを保ちながら配線されている。その中の点線領域が１セルユニットに相当する。すなわち、点線領域を、平行移動や反転や回転の操作をしながら敷き詰めると、メモリセルアレイ全体を再構成できる。なお、１セルを規定するユニットの取り方は種種あるが、以下で説明しやすいように、ここでは、当該ワード線１本と、当該ビット線（線対）１本（対）と、当該セル１個を含むものを１セルユニットとした。点線領域は、当該セル容量と接続するセルコンタクト０．５個と、当該ビット線ＢＬ０’と接続するビット線コンタクト０．５個と、これらコンタクトを、当該ワード線ＷＬ２をゲートとして導通させる、セルトランジスタ１個と、隣接セル容量と接続するセルコンタクト０．５個と、隣接ビット線ＢＬ０を０．５本と、隣接ビット線ＢＬ１を０．５本含む。ここで０．５は隣接セルと共有していることを意味する。以上、意味を考慮しながら合計すると、１セルユニットは、当該セル容量１個と、当該セルトランジスタ１個と、当該ワード線１本と、当該ビット線１本と、隣接ビット線１本を含むことになる。この隣接ビット線は、１セルユニットのなかではセル容量を持たないが、回路的には当該ビット線とともに差動増幅に用いられる対線の片方となる。以上を回路図に翻訳したのが図１１（ｂ）である。このように１セルユニットは、ワード線１本とビット線２本（ビット線対１対）を含むので、ワードピッチ２Ｆ、ビットピッチ４Ｆの形状を持ち、面積は８Ｆ＾２となる。この形状では折り返し形ビット線構成が可能で、ノイズ耐性を大きくできるので、ノイズ耐性を重視したい場合に用いる。

図１２は、６Ｆ＾２の面積で構成されるメモリセルのうち、ワードピッチ３Ｆ、ビットピッチ２Ｆのものを示す。図１２（ａ）はレイアウト図で、ＣＯＢ構造をイメージして描いてある。ワード線がＷＬ０〜ＷＬ３の４本、ダミー２本、合計６本、ビット線が、ＢＬ０、ＢＬ１の２本、伸びており、その中の点線領域が１セルユニットに相当する。点線領域は、当該セル容量と接続するセルコンタクト１個と、当該ビット線ＢＬ１と接続するビット線コンタクト０．５個と、これらコンタクトを、当該ワード線ＷＬ３をゲートとして導通させる、セルトランジスタ１個と、隣接ダミーワード線ｄｕｍｍｙを０．５本含む。意味を考慮しながら合計すると、１セルユニットは、当該セル容量１個と、当該セルトランジスタ１個と、当該ワード線１本と、当該ビット線１本と、隣接ダミーワード線０．５本を含むことになる。このダミーワード線はワード線２本に１本の割合で存在することになるので、実効的ワードピッチは３Ｆ（＝６Ｆ／２）となる。以上を回路図に翻訳したのが図１２（ｂ）である。このように１セルユニットは、ワード線１本とダミーワード線０．５本とビット線１本を含むので、ワードピッチ３Ｆ、ビットピッチ２Ｆの形状を持ち、面積は６Ｆ＾２となる。この形状では開放形ビット線構成となるが、８Ｆ＾２よりメモリセルサイズを小さくできるので、面積縮小を重視したい場合に用いる。また、次に述べる、ワードピッチ２Ｆ、ビットピッチ３Ｆの形状も６Ｆ＾２だが、どちらを使用するかの選択は、種種の要請を考慮して行う。

図１３は、６Ｆ＾２の面積で構成されるメモリセルのうち、ワードピッチ２Ｆ、ビットピッチ３Ｆのものを示す。図１３（ａ）はレイアウト図で、ＣＯＢ構造をイメージして描いてある。ワード線がＷＬ０〜ＷＬ３の４本、ビット線が、ＢＬ０、ＢＬ１の２本、伸びており、その中の点線領域が１セルユニットに相当する。点線領域は、当該セル容量と接続するセルコンタクト０．５個と、当該ビット線ＢＬ１と接続するビット線コンタクト０．５個と、これらコンタクトを、当該ワード線ＷＬ２をゲートとして導通させる、セルトランジスタ１個と、隣接セル容量と接続するセルコンタクト０．５個を含む。意味を考慮しながら合計すると、１セルユニットは、当該セル容量１個と、当該セルトランジスタ１個と、当該ワード線１本と、当該ビット線１本を含むことになる。ビット線に関しては、ライン１本に対してスペースを２本分含むため、ビットピッチは３Ｆである。以上を回路図に翻訳したのが図１３（ｂ）である。このように１セルユニットは、ワード線１本とビット線１本と、さらにビット線スペースのみをもう１本分含むので、ワードピッチ２Ｆ、ビットピッチ３Ｆの形状を持ち、面積は６Ｆ＾２となる。前に述べた通り、面積縮小を重視したい場合に用いる。

図１４は、４Ｆ＾２の面積で構成されるメモリセルを示す。図１４（ａ）はレイアウト図で、ワード線とビット線の交点にセルをもつイメージで描いてある。ワード線がＷＬ０〜ＷＬ３の４本、ビット線が、ＢＬ０、ＢＬ１の２本、伸びており、その中の点線領域が１セルユニットに相当する。点線領域は、ワード線とビット線の交点１個に相当する。１セルユニットは、当該ワード線１本と、当該ビット線１本と、その交点に工夫して配置された、当該セル容量と当該セルトランジスタを各１個含む。以上を回路図に翻訳したのが図１４（ｂ）である。このように１セルユニットは、ワード線１本とビット線１本を含むので、ワードピッチ２Ｆ、ビットピッチ２Ｆの形状を持ち、面積は４Ｆ＾２となる。この形状は図１１乃至図１４で説明したセル形状の中で最小の面積を与える。現時点のＤＲＡＭでは開発中の技術となる。

以上のようにメモリセルの形状は、ノイズ耐性重視か面積縮小重視かといった、設計指針によって決まる。

次に、これら形状のメモリセルをアレイ状に配列することを考える。メモリデバイスを使用する際のアドレス情報はアドレスビットとして与えられ、それを内部で２のべき乗通りにデコードし、実アドレスとして使用するため、メモリセルの配列も２のべき乗を規則とするのが普通である。そうしないとデコードが難しくなり、回路規模も増大するからである。そこで、上で議論したメモリセルを、２のべき乗を規則とした配列で並べることを考える。図１５に示すように、ワードピッチｐＷ、ビットピッチｐＤのメモリセルを、横方向をビットピッチｐＤ、縦方向をワードピッチｐＷとして、横方向に２＾ｋ個、縦方向に２＾ｌ個で、敷き詰めるものとする。ここで、ｋ、ｌは０を含む自然数（ｋ，ｌ＝０，１，２，．．．）である。すると、配列後のメモリアレイの横方向長さＡおよび縦方向長さＢは式（１）、式（２）のようになる。

一方、配列後のメモリアレイの容量をＣ［ｂｉｔ］としたとき、ｋ、ｌに関して、式（３）の関係が成り立つ。

式（１）、式（２）より横縦比Ａ／Ｂに関して、式（４）を得る。

式（３）より、ｋ、ｌに関して、式（５）を得る。

式（４）より、ｋ、ｌに関して、式（６）を得る。

式（５）と式（６）を連立して解くと、式（７）、式（８）を得る。

式（７）に関して、ｋ＝０，１，２，．．．を考慮すると、式（９）の関係式を得る。

式（９）自身、および式（９）と式（７）、式（９）と式（８）により、横縦比Ａ／Ｂ、およびｋ、ｌを求める式、式（１０）〜式（１２）を得る。

例えば２５６Ｍビットのメモリデバイスの場合、Ｃ＝２＾２８なので、式（１０）から式（１３）を得る。

式（１３）より、２５６Ｍビットのメモリデバイスで、横縦比Ａ／Ｂが１の正方形を得たければ、メモリセルの横縦比ｐＤ／ｐＷは、式（１４）を満たす必要がある。

式（１４）より、ｐＤ／ｐＷ＝１のときはＩ＝１４である。ｐＤ／ｐＷ＝２のときはＩ＝２７／２であるが、Ｉ＝０，１，２，．．．と、Ｉがゼロを含む自然数であることを考慮すると、解を持たないことになる。ｐＤ／ｐＷ＝２／３やｐＤ／ｐＷ＝３／２のときも解を持たないことは明らかである。ＤＲＡＭメモリセルに関して言えば、８Ｆ＾２セルであればｐＤ／ｐＷ＝４Ｆ／２Ｆ＝２であり、６Ｆ＾２セルであればｐＤ／ｐＷ＝２Ｆ／３Ｆ＝２／３あるいはｐＤ／ｐＷ＝３Ｆ／２Ｆ＝３／２であり、４Ｆ＾２セルであればｐＤ／ｐＷ＝２Ｆ／２Ｆ＝１である。すなわち、４Ｆ＾２セル以外は長方形にしかなりえない。４Ｆ＾２にしても、Ｉ＝１４（＝ｋ＝ｌ）、すなわち、２＾１４×２＾１４の配列の場合しか正方形にならず、他は長方形となる。このようにメモリ全体の概形は長方形になりやすい。また、本計算ではメモリデバイスの特性面は何も考えていないが、これも考慮すると配列はより制限される。

次に２５６Ｍビット配列の具体例として、Ｘアドレス：Ｘ＜１２：０＞、Ｙアドレス：Ｙ＜８：０＞、バンク数：４（Ａ／Ｂ／Ｃ／Ｄ）、語構成：ｘ１６の配置例を図８に示す。なお、本図面では、簡単のため、周辺回路、Ｘデコーダ、Ｙデコーダ、及び、メモリアレイのマット分割に伴う回路領域の面積は考慮していない。図８では、横方向にＹアドレスおよびＤＱを、縦方向にＸアドレスを並べ、１バンクを構成し、この１バンクを縦横に４個配置した。メモリ全体では、横方向に１６ｋビット、縦方向に１６ｋビット、並べた形になる。そのため、寸法は、ワードピッチをｐＷ、ビットピッチをｐＤとした場合、横１６ｋ・ｐＤ、縦１６ｋ・ｐＷとなり、横縦比は横／縦＝ｐＤ／ｐＷになる。したがって図１５のセル配置に対する横縦比は、８Ｆ＾２セルであればｐＤ／ｐＷ＝４Ｆ／２Ｆ＝２であり、６Ｆ＾２セルであればｐＤ／ｐＷ＝２Ｆ／３Ｆ＝２／３あるいはｐＤ／ｐＷ＝３Ｆ／２Ｆ＝３／２であり、４Ｆ＾２セルであればｐＤ／ｐＷ＝２Ｆ／２Ｆ＝１である。なお、図８はｐＤ／ｐＷ＝４Ｆ／２Ｆ＝２の８Ｆ＾２セルの比率で描いてある。このように４Ｆ＾２セル以外は長方形になる。確かに、先の議論の通りである。

しかし、本発明により、図８のメモリセルアレイをＸＹ平面において、Ｘ軸方向、Ｙ軸方向にそれぞれ２分割し、Ａ ｂａｎｋ、Ｂ ｂａｎｋ、Ｃ ｂａｎｋ、Ｄ ｂａｎｋの４つの矩形セルに分割する。それを本発明により再配置すると、図９に示すとおり、正方形に配置することができる。図９は、８Ｆ＾２セルの場合であるが、６Ｆ＾２セルであっても、正方形に配置することができ、従来、正方形に配置することができなかったメモリセルアレイであっても本発明によれば、正方形に配置することができる。また、図８で４箇所だったＸデコーダは、図９でも４箇所のままであり、置き換えによるアレイ構成の変更も必要なくなる。これは、互いに等しい４つのアレイが、４回対称な形に配置されたことによる。なお、言うまでもないことだが、中庭の大きさが足りない場合などに、図１０のように、その空間を確保するため、回転配置されているアレイ間に間隙Δを挿入することができる。

次に本発明によるメモリデバイスの構成例を、ＤＲＡＭを例に、より具体的に説明する。まず、メモリアレイについて説明する。なお、これが必要というわけではないが、ここでは例として、階層化ワード線方式、かつ、共有センスアンプ方式の、８Ｆ＾２セルに関するメモリアレイを、図１６、図１７を用いて説明する。図１６で、４１がメモリセルのサブアレイ（ＣＥＬＬ）である。ここで丸印はメモリセルを示し、図示はしないが、セル容量とセルトランジスタで構成される。４２がロウ選択線であるサブワード線ＳＷＬを駆動するサブワードドライバ（ＳＷＤ）部であり、サブワードドライバは、メインワード線ＭＷＬと、その下位のプリデコード信号であるＦＸＴにより、階層的に選択される。４３がビット線の信号を増幅するためのセンスアンプ（ＳＡ）部であり、センスアンプ制御信号群ＳＡＣにより、プリチャージ、増幅、および、上下ビット線との共有制御が制御され、カラム選択線であるＹセレクトＹＳにより、ローカル入出力線ＬＩＯとビット線ＢＬの接続状態が制御される。サブワードドライバ部、および、センスアンプ部は、メモリセルの書き込み及び読み出し動作の、速度や電流、メモリアレイの面積増減を考慮し、適度に繰り返される。このように、メモリアレイは、サブワードドライバ列とセンスアンプ列に囲まれたサブアレイを構成要素として持つ。図１７では、このように構成されたサブアレイ（４１、４２および４３）が、メモリセルの書き込み及び読み出し動作の、速度や電流、メモリアレイの面積増減を考慮し、さらに適度に繰り返される。メインワード線などのロウ選択線の類はＸデコーダ部ＸＤＥＣにおいて駆動され、Ｙセレクトなどのカラム選択線はＹデコーダ部ＹＤＥＣにおいて駆動される。なお、プリデコードは、ＸはＸデコーダの下のＸ−ｐｒｅＤＥＣにおいて行われ（プリデコード信号ＸＰＤ）、ＹはＹデコーダ内に分散されたＹ−ｐｒｅＤＥＣにおいて行われる。アドレス情報はバス部（Ａｄｄｒｅｓｓ Ｂｕｓ ＆ Ｄａｔａ Ｂｕｓ ＆ Ｃｔｒｌ Ｂｕｓ）から入手する。データに関しては、Ｙセレクトが１本のみ選択されるセンスアンプ群に合わせた長さにＬＩＯを形成し、それをインタセクション部ＩＳでＭＩＯとつなげ、最終的にライトバッファおよびリードアンプで構成されるＩＯポート部（ＷＢＵＦ＆ＲＡＭＰ）とつながる。そのデータはバス部（Ａｄｄｒｅｓｓ Ｂｕｓ ＆ Ｄａｔａ Ｂｕｓ ＆ Ｃｔｒｌ Ｂｕｓ）と授受される。なお、図のように電源制御部（Ｖｏｌｔａｇｅ Ｓｏｕｒｃｅ Ｃｏｎｔｒｏｌｌｅｒ）も一緒に設置するのが、ＤＲＡＭの制御上、望ましい。バス部を通ってきた電源制御線郡ＶＬＴＣが、Ｘ−ｐｒｅＤＥＣ部でバッファリングされ、ＸＤＥＣ部を通じて供給される。これにより、電源のバンク制御を繊細に実施でき、少消費電力化が可能となる。このようにメモリアレイは構成される。

続いて、上記メモリアレイを１バンクとして、４バンク構成のメモリデバイスを構成する方法を図１８に示す。外部との信号の授受は中央のＩＯ制御部Ｉ／Ｏ ｃｏｎｔｒｏｌｌｅｒで行われる。ここでは、入力信号の取り込み、シリアル−パラレル変換、ＦＩＦＯ動作、信号出力などが行われる。各バンクとの信号の授受はバンク制御部Ａ （Ｂ，Ｃ，Ｄ） ｂａｎｋ ｃｏｎｔｒｏｌｌｅｒで行われる。ここでは、Ｉ／Ｏ制御部で取り込んだ信号をバンク毎の信号として取り込みなおし、それを各バンクに渡したり、バンク固有の制御信号を各バンクに渡したり、書き込み及び読み出しデータを授受したりする。バンクの配置は、本発明の回転配置で行う。なお、バンク制御部も回転配置としたほうが、より対称性がよいので、図１８ではそうしている。図１８からも明らかなように、図のような構成では、本発明の４方向の対称性がバンク制御に生かされており、特にバス配線の様子が、バンク間で互いに等しくなっていることが分かる。本構成は、信号間のスキューが問題となる高速デバイスにも適している。

また、ここでの説明では、入出力パッドは中央に配置されるが、エッジパッドであっても、エッジから中央に、上層配線などでジャンパ配線を形成すれば、以後の議論は上述の通りとなる。

なお、ここでは対称性をバンク配置に持たせたが、例えば、配線の対称性のみに着目し、Ｉ／Ｏ信号を４分割し、各分割配線を４方向に伸ばす方法が考えられる。こうすれば、４方向に伸びるバス配線の厚みを１／４とできるであろう。ただし、バンクの制御は対称性を失う。このように、中庭に配置する回路については、一部の対称性を犠牲にして、面積他の特性を優先させるような配置方法であってもよい。

実施例１のように配置されたアレイを１ユニットとして、このユニットを縦横同数並べる方法がある。例えば、図１９に示すように、並べ替え前の長方形を１６等分し、このうち４個を、縦向き、横向き、縦向き、横向きと回転させて配置する。図１９中の［１］〜［４］で構成されるユニットがそれにあたる。そして、同様に作成した［５］〜［８］、［９］〜［１２］、［１３］〜［１６］の３ユニットとともに、図１９に示すように、縦２個、横２個で並べる。すると、横Ａ＝（ａ＋ｂ）／２、縦Ｂ＝（ａ＋ｂ）／２となるため、横縦比Ａ／Ｂはａやｂの値によらず１となる。これを一般化すると図２０になる。４ｎ＾２等分されたアレイのうち４個を、縦向き、横向き、縦向き、横向きと回転させて配置する。すると、縦Ｌ横Ｌの正方形となる。この正方形を、縦ｎ個、横ｎ個で並べると、当然のことながら、縦ｎＬ横ｎＬの正方形となる。なお、各ユニットの制御回路は実施例１のように作成するのが良い。ユニットとの情報の授受、および、異なるユニット間の通信は、上層配線などを用い、中央制御部と信号取り出し用チャネル領域、あるいは中央制御部同士に、ジャンパ配線を形成するのが良い。

実施例１のように配置された１ユニットを、縦横に適当な数配置して、所望の横縦比を得ることができる。例えば図２１のように、並べ替え前の長方形を８等分し、このうち４個を、縦向き、横向き、縦向き、横向きと回転させて配置し、ユニットを作成する。図２１中の［１］〜［４］、［５］〜［８］がそれに相当する。この２ユニットを横に並べると、横Ａ＝（ａ＋２ｂ）／２、縦Ｂ＝（ａ＋２ｂ）／４となるため、横縦比Ａ／Ｂはａやｂの値によらず２となる。ユニットの通信に関しては実施例２の通りである。

また、例えばＥＣＣを内蔵する場合、データ（ＥＣＣの情報ビットに相当）の訂正に必要な冗長ビット（ＥＣＣの検査ビットに相当）を考慮するとＥＣＣ動作の総単位ビットは、データ８ビットの時は冗長４ビットなので１２ビット、データ１６ビットの時は冗長５ビットなので２１ビット、データ３２ビットの時は冗長６ビットなので３８ビット、データ６４ビットの時は冗長７ビットなので７１ビット、データ１２８ビットの時は冗長８ビットなので１３６ビットと、２のべき乗の法則から外れる。この様な場合は、従来の配置方法を取っていたのでは、正方形化はより難しくなると考えられるが、本発明によれば、矩形セル（セルアレイ）毎に冗長回路を設ければ、容易に正方形に配置することができる。

ここに述べた半導体集積回路、半導体集積回路のレイアウト方法はメモリアレイでなくても、正方形でない矩形セルを配置する場合に適用できる。例えば、ヒューズ（レーザータイプ、電気タイプとも）など、アレイ状に並ぶものに対して適用可能である。

以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

２１：長方形チップ
２２：正方形チップ
３１：分割前のセルアレイ
４１：サブアレイ
４２：サブワードドライバ部
４３：センスアンプ部
５１：第一矩形セルの長辺
５２：第二矩形セルの短辺
５３：矩形枠の第一辺
５４：第二矩形セルの長辺
５５：第三矩形セルの短辺
５６：矩形枠の第二辺
５７：第三矩形セルの長辺
５８：第四矩形セルの短辺
５９：矩形枠の第三辺
６０：第四矩形セルの長辺
６１：第一矩形セルの短辺
６２：矩形枠の第四辺

Claims (13)

1. それぞれ実質的に同一形状を有する第一乃至第四矩形セルが、
   前記第一矩形セルの長辺と前記第二矩形セルの短辺が矩形枠の第一辺に内接し、
   前記第二矩形セルの長辺と前記第三矩形セルの短辺が前記矩形枠の第二辺に内接し、
   前記第三矩形セルの長辺と前記第四矩形セルの短辺が前記矩形枠の第三辺に内接し、
   前記第四矩形セルの長辺と前記第一矩形セルの短辺が前記矩形枠の第四辺に内接するように配置されたレイアウトパターンを有することを特徴とする半導体集積回路。
2. 前記矩形枠が正方形であることを特徴とする請求項１記載の半導体集積回路。
3. 前記第一乃至第四矩形セルが互いに重ならないように配置されていることを特徴とする請求項１又は２記載の半導体集積回路。
4. 前記矩形枠の中央には、前記第一乃至第四矩形セルを制御する制御回路が配置されていることを特徴とする請求項１乃至３いずれか１項記載の半導体集積回路。
5. 前記第一矩形セルと第三矩形セルとがそれぞれ前記第二矩形セル及び第四矩形セルと接して配置されていることを特徴とする請求項１乃至４記載の半導体集積回路。
6. 前記第一矩形セルと第三矩形セルとがそれぞれ前記第二矩形セル及び第四矩形セルと間隔をおいて配置されていることを特徴とする請求項１乃至４記載の半導体集積回路。
7. 前記第一乃至第四矩形セルを配置した矩形枠が一列又は行列状に複数配置されていることを特徴とする請求項１乃至６記載の半導体集積回路。
8. 前記第一乃至第四の矩形セルが、メモリセルアレイであり、前記矩形枠の中央には各メモリセルアレイの制御回路が配置されていることを特徴とする請求項１乃至７いずれか１項記載の半導体集積回路。
9. 前記第一乃至第四の矩形セルが、ヒューズ回路であり、前記矩形枠の中央には前記ヒューズ回路の制御回路が配置されていることを特徴とする請求項１乃至７いずれか１項記載の半導体集積回路。
10. それぞれ実質的に同一形状を有する第一乃至第四矩形セルを、
    前記第一矩形セルの長辺と前記第二矩形セルの短辺が矩形枠の第一辺に内接し、
    前記第二矩形セルの長辺と前記第三矩形セルの短辺が前記矩形枠の第二辺に内接し、
    前記第三矩形セルの長辺と前記第四矩形セルの短辺が前記矩形枠の第三辺に内接し、
    前記第四矩形セルの長辺と前記第一矩形セルの短辺が前記矩形枠の第四辺に内接するように配置することを特徴とする半導体集積回路のレイアウト設計方法。
11. 前記矩形枠が正方形であることを特徴とする請求項１０記載の半導体集積回路のレイアウト設計方法。
12. 大きなセルアレイから４つに分割したセルアレイを生成し、前記４つに分割したセルアレイを前記第一乃至第四の矩形セルとして配置することを特徴とする請求項１０又は１１記載のレイアウト設計方法。
13. 前記第一乃至第四の矩形セルが、メモリセルアレイであり、前記矩形枠の中央に各メモリセルアレイの制御回路を配置することを特徴とする請求項１０乃至１２に記載の半導体集積回路のレイアウト設計方法。

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