JPH11150243A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11150243A JPH11150243A JP9317132A JP31713297A JPH11150243A JP H11150243 A JPH11150243 A JP H11150243A JP 9317132 A JP9317132 A JP 9317132A JP 31713297 A JP31713297 A JP 31713297A JP H11150243 A JPH11150243 A JP H11150243A
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Abstract
(57)【要約】
【課題】より高速なメモリアクセスが可能で、金属配線
の加工が容易になり、歩留まりが向上し、ワード線と金
属配線を接続するコンタクト領域および、ワード線駆動
回路の形成領域面積も小さくてすみ、チップ面積を小さ
くできる。 【解決手段】 半導体材料で形成されたワード線２本
に対して１本の割合で幅広の金属配線を設け、ワード線
２本を同時に駆動し、オープンビット方式のセンスアン
プでデータを読み出すように構成される。
の加工が容易になり、歩留まりが向上し、ワード線と金
属配線を接続するコンタクト領域および、ワード線駆動
回路の形成領域面積も小さくてすみ、チップ面積を小さ
くできる。 【解決手段】 半導体材料で形成されたワード線２本
に対して１本の割合で幅広の金属配線を設け、ワード線
２本を同時に駆動し、オープンビット方式のセンスアン
プでデータを読み出すように構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体材料で形
成されるワード線の上層に信号遅延防止用の金属配線を
配置した構成を有する半導体記憶装置に関する。
成されるワード線の上層に信号遅延防止用の金属配線を
配置した構成を有する半導体記憶装置に関する。
【０００２】
【従来の技術】従来のＤＲＡＭなどの半導体記憶装置に
おいて、メモリセルを選択する為のワード線は金属より
高抵抗の半導体材料であるポリシリコンで形成された配
線と、このポリシリコン配線と平行に配置され、ある一
定の距離でそのポリシリコン配線とコンタクトを取って
いる上層の低抵抗の金属配線とからなっている。
おいて、メモリセルを選択する為のワード線は金属より
高抵抗の半導体材料であるポリシリコンで形成された配
線と、このポリシリコン配線と平行に配置され、ある一
定の距離でそのポリシリコン配線とコンタクトを取って
いる上層の低抵抗の金属配線とからなっている。
【０００３】従来のＤＲＡＭはたとえば図８に示したよ
うな構成をとる。同図（a ）は平面図、（ｂ）は( ａ)
図のＡ−Ａ’線断面図、（ｃ) は( ａ) 図のＢ−Ｂ’線
断面図である。
うな構成をとる。同図（a ）は平面図、（ｂ）は( ａ)
図のＡ−Ａ’線断面図、（ｃ) は( ａ) 図のＢ−Ｂ’線
断面図である。
【０００４】図８（ｃ）において、ワード線ＷＬ０，Ｗ
Ｌ２，ＷＬ４と夫々に対応する上層金属配線ＷＭ０、Ｗ
Ｍ２，ＷＭ４とは夫々タップ部ＴＰ１に形成されたコン
タクトＣ０、Ｃ２，Ｃ４により互いに接続される。同様
に、ワード線ＷＬ１，ＷＬ３，ＷＬ５と夫々に対応する
上層金属配線ＷＭ１、ＷＭ３，ＷＭ５とは夫々図８
（ａ）に示したタップ部ＴＰ２に形成されたコンタクト
Ｃ１、Ｃ３，Ｃ５により互いに接続される。
Ｌ２，ＷＬ４と夫々に対応する上層金属配線ＷＭ０、Ｗ
Ｍ２，ＷＭ４とは夫々タップ部ＴＰ１に形成されたコン
タクトＣ０、Ｃ２，Ｃ４により互いに接続される。同様
に、ワード線ＷＬ１，ＷＬ３，ＷＬ５と夫々に対応する
上層金属配線ＷＭ１、ＷＭ３，ＷＭ５とは夫々図８
（ａ）に示したタップ部ＴＰ２に形成されたコンタクト
Ｃ１、Ｃ３，Ｃ５により互いに接続される。
【０００５】このため、図示しないワード線駆動回路か
らのワード線信号は低抵抗の金属配線ＷＭ０−ＷＭ５を
通ってワード線駆動回路から離れたワード線部分にも速
やかに伝わる為、ポリシリコン配線だけの場合に比べ、
ワード線における信号の遅延を大幅に減らすことが出来
る。
らのワード線信号は低抵抗の金属配線ＷＭ０−ＷＭ５を
通ってワード線駆動回路から離れたワード線部分にも速
やかに伝わる為、ポリシリコン配線だけの場合に比べ、
ワード線における信号の遅延を大幅に減らすことが出来
る。
【０００６】
【発明が解決しようとする課題】しかしながら、ワード
線ＷＬ０，ＷＬ２，ＷＬ４と夫々に対応する上層金属配
線ＷＭ０、ＷＭ２，ＷＭ４とは夫々図８( ｃ) に示した
ように互いに１対１の関係にあり、ワード線ＷＬ１，Ｗ
Ｌ３，ＷＬ５と夫々に対応する上層金属配線ＷＭ１、Ｗ
Ｍ３，ＷＭ５も同様の関係にあるから、ＤＲＡＭを含む
ＬＳＩの微細化が進むにつれ、ワード線とともに金属配
線も微細化される。このため、この金属配線の加工がよ
り困難になってきた。
線ＷＬ０，ＷＬ２，ＷＬ４と夫々に対応する上層金属配
線ＷＭ０、ＷＭ２，ＷＭ４とは夫々図８( ｃ) に示した
ように互いに１対１の関係にあり、ワード線ＷＬ１，Ｗ
Ｌ３，ＷＬ５と夫々に対応する上層金属配線ＷＭ１、Ｗ
Ｍ３，ＷＭ５も同様の関係にあるから、ＤＲＡＭを含む
ＬＳＩの微細化が進むにつれ、ワード線とともに金属配
線も微細化される。このため、この金属配線の加工がよ
り困難になってきた。
【０００７】また、金属配線のシート抵抗も、微細化と
ともに配線の幅、厚さを稼げなくなり、大きくなってき
た。それにより、ワード線信号の遅延が無視できなくな
ってきた。
ともに配線の幅、厚さを稼げなくなり、大きくなってき
た。それにより、ワード線信号の遅延が無視できなくな
ってきた。
【０００８】したがって、この発明は、ワード線に付随
して用いられる金属配線の微細化を必要とせずにＬＳＩ
の微細化を可能とし、しかも高速アクセスも可能とする
半導体記憶装置を提供することを目的とする。
して用いられる金属配線の微細化を必要とせずにＬＳＩ
の微細化を可能とし、しかも高速アクセスも可能とする
半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明の半導体記憶装
置は、行列状に配置された複数のメモリセルと、同一行
のメモリセルに接続され、半導体材料からなるワード線
と、前記ワード線より上層で、ワード線方向に平行に配
線され２本のワード線に対して１本の金属配線と、隣接
または１本おきのワード線と金属配線を同電位に保つコ
ンタクトとから構成されている。
置は、行列状に配置された複数のメモリセルと、同一行
のメモリセルに接続され、半導体材料からなるワード線
と、前記ワード線より上層で、ワード線方向に平行に配
線され２本のワード線に対して１本の金属配線と、隣接
または１本おきのワード線と金属配線を同電位に保つコ
ンタクトとから構成されている。
【００１０】また、この発明の半導体記憶装置は、行列
状に配置された複数のメモリセルからなる少なくとも２
個のセルアレイと、同一行のメモリセルに接続され、ゲ
ート材料からなるワード線と、同一列のメモリセルに接
続されるビット線と、前記ワード線より上層で、ワード
線より少ない本数で且つワード線方向に平行に配線され
た金属配線と、隣接または1 本おきのワード線と金属配
線を同電位に保つコンタクトと、隣り合う２つのセルア
レイの対応ビット線間に接続され、ビット線間の差分電
位を増幅するセンスアンプ回路とから構成されている。
状に配置された複数のメモリセルからなる少なくとも２
個のセルアレイと、同一行のメモリセルに接続され、ゲ
ート材料からなるワード線と、同一列のメモリセルに接
続されるビット線と、前記ワード線より上層で、ワード
線より少ない本数で且つワード線方向に平行に配線され
た金属配線と、隣接または1 本おきのワード線と金属配
線を同電位に保つコンタクトと、隣り合う２つのセルア
レイの対応ビット線間に接続され、ビット線間の差分電
位を増幅するセンスアンプ回路とから構成されている。
【００１１】上記の構成によりこの発明では、ＤＲＡＭ
等のたとえば１／２ピッチで配置されているセルアレイ
において、隣り合うワード線同士を同じ電位の１つのワ
ード線として動作させ、金属よりは高抵抗な半導体材料
であるポリシリコンからなるワード線による信号遅延を
防ぐ為にワード線と平行に設けられる低抵抗の上層金属
配線をワード線２本に対して１本とした。
等のたとえば１／２ピッチで配置されているセルアレイ
において、隣り合うワード線同士を同じ電位の１つのワ
ード線として動作させ、金属よりは高抵抗な半導体材料
であるポリシリコンからなるワード線による信号遅延を
防ぐ為にワード線と平行に設けられる低抵抗の上層金属
配線をワード線２本に対して１本とした。
【００１２】これにより、金属配線のデザインルールを
大きく緩めることが出来る。すなわち、金属配線はワー
ド線２本に対して１本設ければよいので、その分だけ金
属配線の幅、厚さを大きくすることができる。これによ
り金属配線のシート抵抗が大幅に減り、ワード線遅延が
大幅に小さくなる。したがって、高速なメモリアクセス
が可能になる。
大きく緩めることが出来る。すなわち、金属配線はワー
ド線２本に対して１本設ければよいので、その分だけ金
属配線の幅、厚さを大きくすることができる。これによ
り金属配線のシート抵抗が大幅に減り、ワード線遅延が
大幅に小さくなる。したがって、高速なメモリアクセス
が可能になる。
【００１３】また、ワード線に比べて金属配線の加工が
容易になるから、製造歩留まりが向上する。また、図８
（ａ）に示した従来の構成では、デザインルールを緩め
る為に、ワード線と金属配線とのコンタクトはメモリセ
ル形成領域の両側のタップ部にて１本おきに互い違いに
取る必要が有ったが、本発明では、セルブロックの片側
のタップ部にてすべての金属配線に対して一列に取る事
が出来、従来と同一のポリシリコン配線遅延量を考える
と、コンタクト領域が半分ですみ、チップ面積を縮小で
きる。更に、金属配線数を半分に出来るのでワード線駆
動回路の出力ピン数も半分ですむ為、チップ上における
ワード線駆動回路の面積も縮小できる。
容易になるから、製造歩留まりが向上する。また、図８
（ａ）に示した従来の構成では、デザインルールを緩め
る為に、ワード線と金属配線とのコンタクトはメモリセ
ル形成領域の両側のタップ部にて１本おきに互い違いに
取る必要が有ったが、本発明では、セルブロックの片側
のタップ部にてすべての金属配線に対して一列に取る事
が出来、従来と同一のポリシリコン配線遅延量を考える
と、コンタクト領域が半分ですみ、チップ面積を縮小で
きる。更に、金属配線数を半分に出来るのでワード線駆
動回路の出力ピン数も半分ですむ為、チップ上における
ワード線駆動回路の面積も縮小できる。
【００１４】
【発明の実施の形態】以下、図面を参照してこの発明の
実施例を詳細に説明する。図１は第１の実施例を示し、
同図（a ）は平面図、（ｂ）は( ａ) 図のＡ−Ａ’線断
面図、（ｃ) は( ａ) 図のＢ−Ｂ’線断面図である。
実施例を詳細に説明する。図１は第１の実施例を示し、
同図（a ）は平面図、（ｂ）は( ａ) 図のＡ−Ａ’線断
面図、（ｃ) は( ａ) 図のＢ−Ｂ’線断面図である。
【００１５】図１(a) において、６本のワード線ＷＬ０
ａ−ＷＬ３ａに対して第１のセルブロックＢ１のビット
線ＢＬ１−ＢＬ３が列方向に配列される。同様にして、
第２のセルブロックＢ２のビット線ＢＬ１−ＢＬ３が列
方向に配列される。このような構成のセルブロックが複
数個縦方向および横方向にマトリクス状に配列され、全
体として1 個のセルアレイが形成される。
ａ−ＷＬ３ａに対して第１のセルブロックＢ１のビット
線ＢＬ１−ＢＬ３が列方向に配列される。同様にして、
第２のセルブロックＢ２のビット線ＢＬ１−ＢＬ３が列
方向に配列される。このような構成のセルブロックが複
数個縦方向および横方向にマトリクス状に配列され、全
体として1 個のセルアレイが形成される。
【００１６】第１のセルブロックＢ１において、ワード
線ＷＬ０ａ、ＷＬ１ａ、ＷＬ２ｂ、ＷＬ３ａとビット線
ＢＬ０との交点には、それぞれメモリセルＣｅ００、Ｃ
ｅ１０，Ｃｅ２０，Ｃｅ３０がシリコン基板ＳＢ中に形
成されたトレンチ構造の記憶素子として形成される。
線ＷＬ０ａ、ＷＬ１ａ、ＷＬ２ｂ、ＷＬ３ａとビット線
ＢＬ０との交点には、それぞれメモリセルＣｅ００、Ｃ
ｅ１０，Ｃｅ２０，Ｃｅ３０がシリコン基板ＳＢ中に形
成されたトレンチ構造の記憶素子として形成される。
【００１７】同様に、ワード線ＷＬ１ｂ、ＷＬ２ａとビ
ット線ＢＬ１との交点にはメモリセルＣｅ１１、Ｃｅ２
１が形成され、ワード線ＷＬ０ａ、ＷＬ１ａ、ＷＬ２
ｂ、ＷＬ３ａとビット線ＢＬ２との交点にはメモリセル
Ｃｅ００、Ｃｅ１０，Ｃｅ２０，Ｃｅ３０と対応する位
置にメモリセルＣｅ０２，Ｃｅ１２，Ｃｅ２２，Ｃｅ３
２が形成される。更に、ワード線ＷＬ１ｂ、ＷＬ２ａと
ビット線ＢＬ３との交点にはメモリセルＣｅ１３，Ｃｅ
２３が形成される。
ット線ＢＬ１との交点にはメモリセルＣｅ１１、Ｃｅ２
１が形成され、ワード線ＷＬ０ａ、ＷＬ１ａ、ＷＬ２
ｂ、ＷＬ３ａとビット線ＢＬ２との交点にはメモリセル
Ｃｅ００、Ｃｅ１０，Ｃｅ２０，Ｃｅ３０と対応する位
置にメモリセルＣｅ０２，Ｃｅ１２，Ｃｅ２２，Ｃｅ３
２が形成される。更に、ワード線ＷＬ１ｂ、ＷＬ２ａと
ビット線ＢＬ３との交点にはメモリセルＣｅ１３，Ｃｅ
２３が形成される。
【００１８】たとえば、ビット線ＢＬ２とメモリセルＣ
ｅ０２，Ｃｅ１２，Ｃｅ２２，Ｃｅ３２との接続は図１
（ｂ）に示すように、ワード線ＷＬ０ａとＷＬ１ａとの
間にコンタクトＣＢ１を形成し、ワード線ＷＬ２ｂとＷ
Ｌ３ａとの間にコンタクトＣＢ２を形成して行う。
ｅ０２，Ｃｅ１２，Ｃｅ２２，Ｃｅ３２との接続は図１
（ｂ）に示すように、ワード線ＷＬ０ａとＷＬ１ａとの
間にコンタクトＣＢ１を形成し、ワード線ＷＬ２ｂとＷ
Ｌ３ａとの間にコンタクトＣＢ２を形成して行う。
【００１９】図１（ｂ）に示すように、シリコン基板Ｓ
Ｂの表面上に形成されたワード線ＷＬ０ａ−ＷＬ３ａの
上には層間絶縁膜Ｉｎを介してアルミニウムなどの金属
材料でなる金属配線ＷＭ０−ＷＭ３が配線される。
Ｂの表面上に形成されたワード線ＷＬ０ａ−ＷＬ３ａの
上には層間絶縁膜Ｉｎを介してアルミニウムなどの金属
材料でなる金属配線ＷＭ０−ＷＭ３が配線される。
【００２０】金属配線ＷＭ１は２本の互いに隣接するワ
ード線ＷＬ１ａ，ＷＬ１ｂが形成されている領域の真上
に同じ幅および長さを有するように形成され、同様に、
金属配線ＷＭ２は２本の互いに隣接するワード線ＷＬ２
ａ，ＷＬ２ｂが形成されている領域の真上に同じ幅およ
び長さを有するように形成される。残りの金属配線ＷＬ
０，ＷＬ３も前記金属配線ＷＭ１，ＷＭ２と同じ寸法に
形成される。
ード線ＷＬ１ａ，ＷＬ１ｂが形成されている領域の真上
に同じ幅および長さを有するように形成され、同様に、
金属配線ＷＭ２は２本の互いに隣接するワード線ＷＬ２
ａ，ＷＬ２ｂが形成されている領域の真上に同じ幅およ
び長さを有するように形成される。残りの金属配線ＷＬ
０，ＷＬ３も前記金属配線ＷＭ１，ＷＭ２と同じ寸法に
形成される。
【００２１】これらの金属配線ＷＭ０−ＷＭ３は、図１
（ａ）、（ｃ）に示したように、タップ部ＴＰ１におい
て、層間絶縁膜Ｉｎおよびビット線層ＢＬを貫通して夫
々コンタクトＣ０−Ｃ３によりワード線ＷＬ０−ＷＬ３
と接続される。
（ａ）、（ｃ）に示したように、タップ部ＴＰ１におい
て、層間絶縁膜Ｉｎおよびビット線層ＢＬを貫通して夫
々コンタクトＣ０−Ｃ３によりワード線ＷＬ０−ＷＬ３
と接続される。
【００２２】他のセルブロックＢ２もタップ部ＴＰ２，
ＴＰ３の間に同様に形成される。図１（ａ）のセルブロ
ックＢ１の構成要素の電気的な接続関係を線図で示すと
図２（a ）のように表される。図において、ビット線Ｂ
Ｌ２上のメモリセルＣｅ０２，Ｃｅ１２に接続されたコ
ンタクトＣＢ１と同じビット線ＢＬ２上のメモリセルＣ
ｅ２２，Ｃｅ３２に接続されたコンタクトＣＢ２との間
のピッチをＰとすると、隣接するビット線ＢＬ３上に設
けられたコンタクトＣＢ３は丁度コンタクトＣＢ１，Ｃ
Ｂ２間のピッチＰの半分１／２ピッチとなっている。
ＴＰ３の間に同様に形成される。図１（ａ）のセルブロ
ックＢ１の構成要素の電気的な接続関係を線図で示すと
図２（a ）のように表される。図において、ビット線Ｂ
Ｌ２上のメモリセルＣｅ０２，Ｃｅ１２に接続されたコ
ンタクトＣＢ１と同じビット線ＢＬ２上のメモリセルＣ
ｅ２２，Ｃｅ３２に接続されたコンタクトＣＢ２との間
のピッチをＰとすると、隣接するビット線ＢＬ３上に設
けられたコンタクトＣＢ３は丁度コンタクトＣＢ１，Ｃ
Ｂ２間のピッチＰの半分１／２ピッチとなっている。
【００２３】また、隣接する２本のワード線ＷＬ１ａ，
ＷＬ１ｂおよびワード線ＷＬ２ａ，ＷＬ２ｂとは夫々タ
ップ部ＴＰ１においてコンタクトＣ１，Ｃ２により互い
に接続されている。
ＷＬ１ｂおよびワード線ＷＬ２ａ，ＷＬ２ｂとは夫々タ
ップ部ＴＰ１においてコンタクトＣ１，Ｃ２により互い
に接続されている。
【００２４】このように、メモリセルの配置が１／２ピ
ッチの場合には、隣り合うワード線ＷＬ１ａ，ＷＬ１ｂ
およびワード線ＷＬ２ａ，ＷＬ２ｂ同士を同じ電位とす
る。したがって、線Ａ−Ａ´で切った図１（ｂ）の断面
図から分かるように、ポリシリコンからなるワード線２
本分のピッチで、上層の金属配線ＷＭ０−ＷＭ３を構成
できる。
ッチの場合には、隣り合うワード線ＷＬ１ａ，ＷＬ１ｂ
およびワード線ＷＬ２ａ，ＷＬ２ｂ同士を同じ電位とす
る。したがって、線Ａ−Ａ´で切った図１（ｂ）の断面
図から分かるように、ポリシリコンからなるワード線２
本分のピッチで、上層の金属配線ＷＭ０−ＷＭ３を構成
できる。
【００２５】次に、図２（b ）および図３を参照して図
１、図２に示した実施例のセルアレイＣＡ１からデータ
を読み出す方法について説明する。今、図２（b ）にお
いて、ワード線ＷＬ１ａにワード信号が供給されると、
ワード線ＷＬ１ａ，ＷＬ１ｂがともにアクティブ状態と
なる。この結果、ビット線ＢＬ０−ＢＬ３が順次選択さ
れたときに、ワード線ＷＬ１ａ，ＷＬ１ｂに接続されて
いるメモリセルＣｅ１０、Ｃｅ１１，Ｃｅ１２，Ｃｅ１
３から各ビット線ＢＬ０−ＢＬ３に出力が出てきてしま
うので、この実施例ではフォールデッドビット方式のセ
ンスアンプを用いることができない。
１、図２に示した実施例のセルアレイＣＡ１からデータ
を読み出す方法について説明する。今、図２（b ）にお
いて、ワード線ＷＬ１ａにワード信号が供給されると、
ワード線ＷＬ１ａ，ＷＬ１ｂがともにアクティブ状態と
なる。この結果、ビット線ＢＬ０−ＢＬ３が順次選択さ
れたときに、ワード線ＷＬ１ａ，ＷＬ１ｂに接続されて
いるメモリセルＣｅ１０、Ｃｅ１１，Ｃｅ１２，Ｃｅ１
３から各ビット線ＢＬ０−ＢＬ３に出力が出てきてしま
うので、この実施例ではフォールデッドビット方式のセ
ンスアンプを用いることができない。
【００２６】そこで、ビット線ＢＬ０からの出力を第１
のセンスアンプＳＡ０の第１の入力端に供給し、他のセ
ルアレイからの参照出力をセンスアンプＳＡ０の第２の
入力端に供給するようにしたオープンビット方式のセン
スアンプ回路を用いることになる。
のセンスアンプＳＡ０の第１の入力端に供給し、他のセ
ルアレイからの参照出力をセンスアンプＳＡ０の第２の
入力端に供給するようにしたオープンビット方式のセン
スアンプ回路を用いることになる。
【００２７】図３はこのオープンビット方式のセンスア
ンプ回路の一例を示すブロック図であり、図１に示した
実施例のセルブロックＢ１, Ｂ２は一方のセルアレイＣ
Ａ１中に含まれているものとする。
ンプ回路の一例を示すブロック図であり、図１に示した
実施例のセルブロックＢ１, Ｂ２は一方のセルアレイＣ
Ａ１中に含まれているものとする。
【００２８】図２（ｂ）に対応させて説明すると、ワー
ド線ＷＬ１ａ，ＷＬ１ｂにワード信号が与えられると、
センスアンプＳＡ０ではメモリセルＣｅ１０からの出力
に基づくビット線ＢＬ０上の電位と他方のセルアレイＣ
Ａ２の参照ビット線ｂＢＬ０上の基準電位との差分増幅
を行い、ビット出力を得る。
ド線ＷＬ１ａ，ＷＬ１ｂにワード信号が与えられると、
センスアンプＳＡ０ではメモリセルＣｅ１０からの出力
に基づくビット線ＢＬ０上の電位と他方のセルアレイＣ
Ａ２の参照ビット線ｂＢＬ０上の基準電位との差分増幅
を行い、ビット出力を得る。
【００２９】メモリセルＣｅ１１からの出力はセンスア
ンプＳＡ１において図示しない第３のセルアレイからの
基準電位を用いて差分増幅を行って得る。同様に、セン
スアンプＳＡ２ではメモリセルＣｅ１２からの出力に基
づくビット線ＢＬ２上の電位と他方のセルアレイＣＡ２
の参照ビット線ｂＢＬ２上の基準電位との差分増幅を行
い、ビット出力を得る。
ンプＳＡ１において図示しない第３のセルアレイからの
基準電位を用いて差分増幅を行って得る。同様に、セン
スアンプＳＡ２ではメモリセルＣｅ１２からの出力に基
づくビット線ＢＬ２上の電位と他方のセルアレイＣＡ２
の参照ビット線ｂＢＬ２上の基準電位との差分増幅を行
い、ビット出力を得る。
【００３０】このようにこの実施例では、２本のワード
線に対して幅広の1 本の金属配線を用いるようにしたの
で、この金属配線やワード線とのコンタクトは従来に比
べてデザインルールに２倍の余裕ができた。図４はこの
関係を図示したもので、（ａ）は従来の１本のポリシリ
コンのワード線と１対１で対応する金属配線を示し、コ
ンタクトエリアが図８の従来例にも示したように、ワー
ド線ごとに交互に形成されている様子を示している。
線に対して幅広の1 本の金属配線を用いるようにしたの
で、この金属配線やワード線とのコンタクトは従来に比
べてデザインルールに２倍の余裕ができた。図４はこの
関係を図示したもので、（ａ）は従来の１本のポリシリ
コンのワード線と１対１で対応する金属配線を示し、コ
ンタクトエリアが図８の従来例にも示したように、ワー
ド線ごとに交互に形成されている様子を示している。
【００３１】これに対して（ｂ）では、2 本のワード線
に対して１本の金属配線を配置してコンタクトエリアの
ピッチが２倍に広がっており、したがって、ワード線の
幅に対して金属配線の幅、厚さを増やす事が出来るの
で、ＬＳＩの微細化が進んでも金属配線のシート抵抗を
低く保つことができ、金属配線部分の遅延を従来に比べ
て大幅に減少できる。
に対して１本の金属配線を配置してコンタクトエリアの
ピッチが２倍に広がっており、したがって、ワード線の
幅に対して金属配線の幅、厚さを増やす事が出来るの
で、ＬＳＩの微細化が進んでも金属配線のシート抵抗を
低く保つことができ、金属配線部分の遅延を従来に比べ
て大幅に減少できる。
【００３２】ワード線駆動回路もその出力の本数が従来
の２本をまとめて１本でよいので、リラックスしてレイ
アウトできる。図１、図２の実施例の場合にはワード線
ＷＬ１ａ，ＷＬ１ｂに対してワード線駆動回路の出力は
１本でよく、ワード線ＷＬ２ａ，ＷＬ２ｂに対してワー
ド線駆動回路の出力も１本でよいから、４本ワード線Ｗ
Ｌ０ａ−ＷＬ３ａをそれぞれＷＬ0 −ＷＬ３とすると、
図５（ｂ）に示したように、デコーダを含むワード線駆
動回路の面積はＴａ＊Ｔｂ’となる。ここで、出力端子
幅Ｔａを従来の８本のワード線出力ＷＬ０−ＷＬ７に対
して同じ値にすると、図５（ａ）に示したように、従来
のデコーダを含むワード線駆動回路の面積はＴａ＊Ｔｂ
となる。したがって、ワード線駆動回路の面積も小さく
できることになる。
の２本をまとめて１本でよいので、リラックスしてレイ
アウトできる。図１、図２の実施例の場合にはワード線
ＷＬ１ａ，ＷＬ１ｂに対してワード線駆動回路の出力は
１本でよく、ワード線ＷＬ２ａ，ＷＬ２ｂに対してワー
ド線駆動回路の出力も１本でよいから、４本ワード線Ｗ
Ｌ０ａ−ＷＬ３ａをそれぞれＷＬ0 −ＷＬ３とすると、
図５（ｂ）に示したように、デコーダを含むワード線駆
動回路の面積はＴａ＊Ｔｂ’となる。ここで、出力端子
幅Ｔａを従来の８本のワード線出力ＷＬ０−ＷＬ７に対
して同じ値にすると、図５（ａ）に示したように、従来
のデコーダを含むワード線駆動回路の面積はＴａ＊Ｔｂ
となる。したがって、ワード線駆動回路の面積も小さく
できることになる。
【００３３】同様に、メモリセルの配置が１／４ピッチ
でも本発明が適用できる。図６はこの一例を示す実施例
であり、図１と対応する部分は同一または類似の参照符
号を付して説明する。
でも本発明が適用できる。図６はこの一例を示す実施例
であり、図１と対応する部分は同一または類似の参照符
号を付して説明する。
【００３４】1 ／4 ピッチの場合には、ビット線ＢＬ０
上のメモリセルＣｅ００，Ｃｅ１０の間のコンタクトＣ
Ｂ０１と、メモリセルＣｅ２０，Ｃｅ３０の間のコンタ
クトＣＢ０２との間の距離をピッチＰとした時の、コン
タクトＣＢ０１と隣接ビット線ＢＬ１上のメモリセルＣ
ｅ１１ａ，Ｃｅ１１ｂ間のコンタクトＣＢ０３との間の
距離を１／４・Ｐだけずらす。
上のメモリセルＣｅ００，Ｃｅ１０の間のコンタクトＣ
Ｂ０１と、メモリセルＣｅ２０，Ｃｅ３０の間のコンタ
クトＣＢ０２との間の距離をピッチＰとした時の、コン
タクトＣＢ０１と隣接ビット線ＢＬ１上のメモリセルＣ
ｅ１１ａ，Ｃｅ１１ｂ間のコンタクトＣＢ０３との間の
距離を１／４・Ｐだけずらす。
【００３５】この場合も、図６（ｂ）に示したように、
２本のワード線ＷＬ１ａ、ＷＬ１ｂあるいは、ＷＬ２
ａ、ＷＬ２ｂに対して共通な金属配線ＷＭ１、ＷＭ２を
ビット線ＢＬと層間絶縁膜Ｉｎとを介して形成する。同
様にして、１本のワード線ＷＬ０ａ，ＷＬ３ａに対して
も金属配線ＷＭ１、ＷＭ２と同じ寸法で金属配線ＷＭ
０、ＷＭ３を形成する。
２本のワード線ＷＬ１ａ、ＷＬ１ｂあるいは、ＷＬ２
ａ、ＷＬ２ｂに対して共通な金属配線ＷＭ１、ＷＭ２を
ビット線ＢＬと層間絶縁膜Ｉｎとを介して形成する。同
様にして、１本のワード線ＷＬ０ａ，ＷＬ３ａに対して
も金属配線ＷＭ１、ＷＭ２と同じ寸法で金属配線ＷＭ
０、ＷＭ３を形成する。
【００３６】この場合、図６（ｃ）に示すように、タッ
プ部ＴＰ１において１つおきの２本のワード線ＷＬ１
ａ，ＷＬ２ａが互いに接続され、さらに、コンタクトＣ
１によって金属配線ＷＭ１と接続される。これにより、
１つおきの２本のワード線ＷＬ１ａ，ＷＬ２ａが互いに
同電位となる。一方、ワード線ＷＬ３ａはコンタクトＣ
３と接続されるとともに金属配線ＷＭ３と接続される。
プ部ＴＰ１において１つおきの２本のワード線ＷＬ１
ａ，ＷＬ２ａが互いに接続され、さらに、コンタクトＣ
１によって金属配線ＷＭ１と接続される。これにより、
１つおきの２本のワード線ＷＬ１ａ，ＷＬ２ａが互いに
同電位となる。一方、ワード線ＷＬ３ａはコンタクトＣ
３と接続されるとともに金属配線ＷＭ３と接続される。
【００３７】同様に、タップ部ＴＰ２において１つおき
の２本のワード線ＷＬ１ｂ，ＷＬ２ｂが互いに接続さ
れ、さらに、コンタクトＣ２によって金属配線ＷＭ２と
接続される。これにより、１つおきの２本のワード線Ｗ
Ｌ１ｂ，ＷＬ２ｂが互いに同電位となる。一方、ワード
線ＷＬ０ａはコンタクトＣ０と接続されるとともに金属
配線ＷＭ０と接続される。
の２本のワード線ＷＬ１ｂ，ＷＬ２ｂが互いに接続さ
れ、さらに、コンタクトＣ２によって金属配線ＷＭ２と
接続される。これにより、１つおきの２本のワード線Ｗ
Ｌ１ｂ，ＷＬ２ｂが互いに同電位となる。一方、ワード
線ＷＬ０ａはコンタクトＣ０と接続されるとともに金属
配線ＷＭ０と接続される。
【００３８】図６の回路において、たとえばワード線Ｗ
Ｌ１ａにワード信号が現れると、ビット線ＢＬ０−ＢＬ
３の走査に従ってメモリセルＣｅ１０，Ｃｅ１１ａ，Ｃ
ｅ２２，Ｃｅ３１から順次出力が現れる。この場合、ビ
ット線ＢＬ０、ＢＬ１にはメモリセルＣｅ１０，Ｃｅ１
１ａからの信号が同時に現れるので、フォールデッドビ
ット方式のセンスアンプを用いることはできない。そこ
で、この実施例の場合も図３に示したオープンビット方
式のセンスアンプを用いる。
Ｌ１ａにワード信号が現れると、ビット線ＢＬ０−ＢＬ
３の走査に従ってメモリセルＣｅ１０，Ｃｅ１１ａ，Ｃ
ｅ２２，Ｃｅ３１から順次出力が現れる。この場合、ビ
ット線ＢＬ０、ＢＬ１にはメモリセルＣｅ１０，Ｃｅ１
１ａからの信号が同時に現れるので、フォールデッドビ
ット方式のセンスアンプを用いることはできない。そこ
で、この実施例の場合も図３に示したオープンビット方
式のセンスアンプを用いる。
【００３９】以上の実施例はいずれもメモリセルがシリ
コン基板中に形成されたトレンチ型であるが、この発明
はこれに限らずメモリセルがスタック型であっても同様
に実施できる。
コン基板中に形成されたトレンチ型であるが、この発明
はこれに限らずメモリセルがスタック型であっても同様
に実施できる。
【００４０】図７はその実施例を示し、メモリの構成が
スタック型であることを除けば図１の実施例と同じであ
る。図７（ａ）における線Ａ−Ａ’で切断した断面図を
図７（ｂ）に示す。ビット線ＢＬ２に関連して４個のス
タック型メモリセルのストレージノードＣｅ０２，Ｃｅ
１２，Ｃｅ２２，Ｃｅ３２が第２層のビット線ＢＬ２の
上の第３層に形成されたプレートＰと対向してストレー
ジキャパシタを構成する。
スタック型であることを除けば図１の実施例と同じであ
る。図７（ａ）における線Ａ−Ａ’で切断した断面図を
図７（ｂ）に示す。ビット線ＢＬ２に関連して４個のス
タック型メモリセルのストレージノードＣｅ０２，Ｃｅ
１２，Ｃｅ２２，Ｃｅ３２が第２層のビット線ＢＬ２の
上の第３層に形成されたプレートＰと対向してストレー
ジキャパシタを構成する。
【００４１】プレートＰの上の第４層には幅広の金属配
線ＷＭ0 −ＷＭ３が形成されるが、これらは図７（ｃ）
に示したように、それぞれコンタクトＣ０−Ｃ３により
タップ部ＴＰ１においてワード線ＷＬ０ａ−ＷＬ３ａ，
すなわち幅広のワード線ＷＬ０−ＷＬ３と接続される。
線ＷＭ0 −ＷＭ３が形成されるが、これらは図７（ｃ）
に示したように、それぞれコンタクトＣ０−Ｃ３により
タップ部ＴＰ１においてワード線ＷＬ０ａ−ＷＬ３ａ，
すなわち幅広のワード線ＷＬ０−ＷＬ３と接続される。
【００４２】メモリセルがスタック型の場合、ワード線
と金属配線の間にセルが入るので、トレンチ型に比べて
高さが大きくなり、コンタクトのアスペクト比が大きく
なってしまう。従来の方式だと高いアスペクトのコンタ
クトを加工する必要があり、かなりの困難を伴う。しか
しながら、この実施例では金属配線のデザインルールが
緩いので、コンタクトサイズを大きく取ることができ、
加工が容易である。この構成のＤＲＡＭの出力の取り出
し方法は前記の実施例と同じオープンビット方式であ
る。
と金属配線の間にセルが入るので、トレンチ型に比べて
高さが大きくなり、コンタクトのアスペクト比が大きく
なってしまう。従来の方式だと高いアスペクトのコンタ
クトを加工する必要があり、かなりの困難を伴う。しか
しながら、この実施例では金属配線のデザインルールが
緩いので、コンタクトサイズを大きく取ることができ、
加工が容易である。この構成のＤＲＡＭの出力の取り出
し方法は前記の実施例と同じオープンビット方式であ
る。
【００４３】
【発明の効果】本発明により、従来では金属配線とワー
ド線とのコンタクトは、デザインルールを緩める為に、
互い違いに取る必要が有ったが、本発明では、一列に取
る事が出来、同一のポリシリコンによる配線遅延を考え
ると、コンタクト領域が半分ですみ、チップ面積を縮小
できる。また、この発明によれば、金属配線の幅、隣り
合うスペースを緩め、ワード線の遅延を減らすことにあ
る。これにより、より高速なメモリアクセスが可能にな
る。さらに、金属配線の加工が容易になり、歩留まりが
向上する。また、ワード線と金属配線を接続するコンタ
クト領域および、ワード線駆動回路が半分ですみ、チッ
プ面積を小さくできる。
ド線とのコンタクトは、デザインルールを緩める為に、
互い違いに取る必要が有ったが、本発明では、一列に取
る事が出来、同一のポリシリコンによる配線遅延を考え
ると、コンタクト領域が半分ですみ、チップ面積を縮小
できる。また、この発明によれば、金属配線の幅、隣り
合うスペースを緩め、ワード線の遅延を減らすことにあ
る。これにより、より高速なメモリアクセスが可能にな
る。さらに、金属配線の加工が容易になり、歩留まりが
向上する。また、ワード線と金属配線を接続するコンタ
クト領域および、ワード線駆動回路が半分ですみ、チッ
プ面積を小さくできる。
【図１】この発明の一実施例の平面図および断面図。
【図２】図１の実施例の各素子の電気的な接続関係を示
す図。
す図。
【図３】図１の実施例のＤＲＡＭから出力を得る方法を
示す図。
示す図。
【図４】従来例と図１の実施例のコンタクトエリアの状
態を示す概略図。
態を示す概略図。
【図５】従来と本発明のワード線駆動回路ならびにその
出力を比較して示す図。
出力を比較して示す図。
【図６】この発明の他の実施例の平面図および断面図。
【図７】この発明のさらに他の実施例の平面図および断
面図。
面図。
【図８】従来のＤＲＡＭの構成の一例を示す平面図なら
びに断面図。
びに断面図。
ＣＡ１，ＣＡ２…セルアレイ ＳＡ０，ＳＡ１，ＳＡ２…センスアンプ Ｂ１，Ｂ２…セルブロック ＴＰ１，ＴＰ２…タップ部 ＷＬ０ａ−ＷＬ３ａ…ワード線 ＢＬ０−ＢＬ３…ビット線 Ｃ０−Ｃ３…コンタクト
Claims (7)
- 【請求項１】 行列状に配置された複数のメモリセル
と、 同一行のメモリセルに接続され、半導体材料からなるワ
ード線と、 前記ワード線より上層で、ワード線方向に平行に配線さ
れ、２本のワード線に対して１本の割合で形成された金
属配線と、 隣り合う２本のワード線とこれに共通に設けられた１本
の金属配線を同電位に保つコンタクトと、 を具備することを特徴とする半導体記憶装置。 - 【請求項２】 行列状に配置された複数のメモリセル
と、 同一行のメモリセルに接続され、半導体材料からなるワ
ード線と、 前記ワード線より上層で、ワード線方向に平行に配線さ
れ、２本のワード線に対して１本の割合で形成された金
属配線と、 一本おきのワード線と１本の金属配線を同電位に保つコ
ンタクトと、を具備することを特徴とする半導体記憶装
置。 - 【請求項３】 前記金属配線は、ワード線よりも小さい
シート抵抗を有することを特徴とする請求項１、２のい
ずれか１項に記載の半導体記憶装置。 - 【請求項４】 前記金属配線のピッチがワード線のピッ
チより大きいことを特徴とする請求項１、２のいずれか
1 項に記載の半導体記憶装置。 - 【請求項５】 行列状に配置された複数のメモリセル
と、 同一行のメモリセルに接続され、半導体材料からなるワ
ード線と、 前記ワード線より上層で、ワード線より少ない本数で且
つワード線の方向に平行に配線された金属配線と、 隣り合う２本のワード線と１本の金属配線を同電位に保
つコンタクトと、 隣り合うワード線を同時に駆動するワード線駆動回路
と、を具備することを特徴とする半導体記憶装置。 - 【請求項６】 行列状に配置された複数のメモリセルか
らなる少なくとも２個のセルアレイと、 同一行のメモリセルに接続され、半導体材料からなるワ
ード線と、 同一列のメモリセルに接続されるビット線と、 前記ワード線より上層で、ワード線より少ない本数で且
つワード線方向に平行に配線された金属配線と、 隣接または１本おきのワード線と金属配線を同電位に保
つコンタクトと、 隣り合う２つのセルアレイの対応ビット線間に接続さ
れ、ビット線間の差分電位を増幅するセンスアンプ回路
と、を具備することを特徴とする請求項１ないし４のう
ちいずれか１項に記載の半導体記憶装置。 - 【請求項７】 半導体基板と、 この半導体基板上に行方向及び列方向にマトリクス状に
形成され、それぞれが複数のメモリセルとこのメモリセ
ル形成領域外に形成されたタップ部とを有するメモリブ
ロックと、 行方向のメモリセルに接続され半導体材料で形成された
複数のワード線と、 列方向のメモリセルに接続され半導体材料で形成された
複数のビット線と、 前記ワード線より上層でワード線と同方向で且つワード
線より少ない数で配列された複数の金属配線と、 隣接または１本おきの少なくとも２本のワード線と一本
の金属配線とを前記タップ部にて層間接続するコンタク
トと、を具備することを特徴とするＤＲＡＭ．
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9317132A JPH11150243A (ja) | 1997-11-18 | 1997-11-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9317132A JPH11150243A (ja) | 1997-11-18 | 1997-11-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11150243A true JPH11150243A (ja) | 1999-06-02 |
Family
ID=18084806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9317132A Pending JPH11150243A (ja) | 1997-11-18 | 1997-11-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11150243A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368134A (ja) * | 2001-06-12 | 2002-12-20 | Hitachi Ltd | 半導体記憶装置 |
| WO2014168130A1 (ja) * | 2013-04-09 | 2014-10-16 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
-
1997
- 1997-11-18 JP JP9317132A patent/JPH11150243A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368134A (ja) * | 2001-06-12 | 2002-12-20 | Hitachi Ltd | 半導体記憶装置 |
| WO2014168130A1 (ja) * | 2013-04-09 | 2014-10-16 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
| US10615121B2 (en) | 2013-04-09 | 2020-04-07 | Longitude Licensing Limited | Semiconductor device having a reduced pitch between lead-out wirings |
| US11049809B2 (en) | 2013-04-09 | 2021-06-29 | Longitude Licensing Limited | Semiconductor device having a reduced pitch between lead-out wirings |
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