JPH0794597A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 フォールデッドＢＬ方式でありながらメモリ
セルサイズを小さくすることができ、メモリセルの高集
積化と共にノイズの低減をはかり得るＤＲＡＭを提供す
ること。 【構成】 ＤＲＡＭおいて、ビット線をメモリセル１０
に直接接続された第１のビット線１１と、第１のビット
線１１の上に配置された第２のビット線１２で構成し、
メモリセルアレイを複数本のワード線毎にビット線方向
に分割し、その分割境界で、奇数番目の第１のビット線
１１が隣接領域の第２のビット線１２に、奇数番目の第
２のビット線１２が隣接領域の第１のビット線１１に切
換え接続され、次の分割境界で、偶数番目の第１のビッ
ト線１１が隣接領域の第２のビット線１２に、偶数番目
の第２のビット線１２が隣接領域の第１のビット線１１
に切換え接続され、第１，第２のビット線１１，１２が
フォールデッドＢＬ構成をなすこと。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置（ＤＲＡＭ）に係わり、特にメモリセルアレイ
の高密度化とノイズの低減の両立を可能とするダイミッ
ク型半導体記憶装置に関する。

【０００２】

【従来の技術】近年、１トランジスタ／１キャパシタの
メモリセル構造を持つＤＲＡＭは、メモリセル構造の改
良と微細加工技術の進歩により著しく高集積化が進んで
おり、ビット線やワード線等の配線，トランジスタの設
計ルールも縮小している。このＤＲＡＭにおけるセンス
アンプ方式としては、１６Ｋビットまではオープン・ビ
ットライン方式（Open Bit Line ：以後オープンＢＬ方
式と記す）が用いられ、１６Ｋビット〜現在の６４Ｍビ
ットまでの世代ではフォールデッド・ビットライン方式
（Folded Bit Line ：以後フォールデッドＢＬ方式と記
す）が用いらているのが現状である。

【０００３】従来のオープンＢＬ方式とフォールデッド
ＢＬ方式の構成を、図１３に示す。（ａ）はオープンＢ
Ｌ方式、（ｂ）はフォールデッドＢＬ方式である。６４
ＫビットＤＲＡＭ時代から現在まで主流のフォールデッ
ドＢＬ方式は、ワード線とビット線の交点のうちの半分
にしかメモリセルがなく、１つのセルアレイ内でビット
線対を構成するため、アレイ内で発生したノイズはビッ
ト線対の両方に乗るためノイズに強い特徴がある。

【０００４】しかしながら、フォールデッドＢＬ方式で
は、ワード線とビット線の交点の半分にしかメモリセル
を配置できず、メモリセル部の面積が大きくなってチッ
プサイズが拡大する問題がある。特に、６４Ｍビット，
２５６Ｍビット以上のＤＲＡＭにおいて、ＤＲＡＭの製
造での困難さから容易に設計ルールを縮小することが不
可能となってきており、現在のフォールデッドＢＬ方式
では、オープンＢＬ方式に比べてメモリセル部の縮小が
困難であることが大きな問題となっている。

【０００５】これに対して、オープンＢＬ方式は、ビッ
ト線とワード線の交点の全てにメモリセルを配置できる
ため、メモリセル部の面積を縮小できる利点があるが、
ビット線対が異なるセルアレイにあるため、１つのアレ
イで発生したノイズは、ビット線対の一方にしか乗ら
ず、ノイズに対して弱い欠点がある。さらに、ビット線
とワード線の交点内全てにメモリセルがつながり、１ワ
ード線当たりのビット線容量が大きいため、ワード線の
数をあまり多くすることはできず、結果としてチップ内
のセンスアンプの数が多くなってしまい、それほどチッ
プサイズを小さくすることができない欠点があった。

【０００６】

【発明が解決しようとする課題】このように従来のＤＲ
ＡＭにおいては、フォールデッドＢＬ方式はノイズに強
いがメモリセルサイズが小さくならず、オープンＢＬ方
式はメモリセルサイズが小さくなるがノイズに弱い欠点
があった。

【０００７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、フォールデッドＢＬ方
式でありながらメモリセルサイズを小さくすることがで
き、メモリセルの高集積化と共にノイズの低減をはかり
得るＤＲＡＭを提供することにある。

【０００８】

【課題を解決するための手段】上記課題を達成するため
に本発明は、次のような構成を採用している。即ち、本
発明（請求項１）は、メモリセルがマトリックス配置さ
れたメモリセルアレイと、メモリセルに接続されたビッ
ト線と、ビット線と交差する方向に配置されたワード線
とを備えたＤＲＡＭおいて、ビット線をメモリセルに直
接接続された第１のビット線と、第１のビット線の上に
配置された第２のビット線で構成し、メモリセルアレイ
を複数本のワード線毎にビット線方向に分割し、その分
割境界で複数本の第１及び第２のビット線のうちの半分
は、第１のビット線を隣接領域の第２のビット線に、第
２のビット線を隣接領域の第１のビット線に切り換え接
続し、第１のビット線と第２のビット線がビット線対を
なすフォールデッドビット線構成としたことを特徴とし
ている。

【０００９】また、本発明（請求項２）は、メモリセル
がマトリックス配置されたメモリセルアレイと、メモリ
セルに接続されたビット線と、ビット線と交差する方向
に配置されたワード線とを備えたＤＲＡＭおいて、ビッ
ト線をメモリセルに直接接続された第１のビット線と、
第１のビット線の上に配置された第２のビット線で構成
し、メモリセルアレイを複数本のワード線毎にビット線
方向に分割し、所定の分割境界で、複数本の第１及び第
２のビット線の半分は立体交差し、残りの半分は次の分
割境界で立体交差し、第１のビット線と第２のビット線
がビット線対をなすフォールデッドビット線構成とした
ことを特徴としている。

【００１０】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第１のビット線はメモリセルに直接接続されておら
ず、第１のビット線の下にビット線方向に分割されて各
々複数個のメモリセルに直接接続された第３のビット線
が配置され、第３のビット線は各々トランスファゲート
を介して第１のビット線に接続されていること。 (2) 第１のビット線と第２のビット線を切り換える境界
部分で、第４又は第４と第５の配線を用いることによ
り、切り換えに用いる全てのコンタクトにおいて、コン
タクト柱とそれに水平に配線される他層間との距離Ｐ1
が第１のビット線，第２のビット線の幅／間隔をＬ1 ／
Ｓ1 ，Ｌ2 ／Ｓ2 とすると、近似的にＰ1 ＝Ｓ1 ，Ｓ2
であり、かつＳ1 ≦Ｐ1 ＜２Ｓ1 ，Ｓ2 ≦Ｐ1 ＜２Ｓ2
であること。

【００１１】

【作用】本発明によれば、第１のビット線とワード線の
交点の全てにメモリセルが存在するため、従来のフォー
ルデッドＢＬ方式の倍メモリセルが配置でき、オープン
ＢＬ方式と同等のメモリセルの高密度化ができる。しか
も、第１のビット線の配線幅／間隔が密に配線されてい
る上に第２のビット線が配置され、アレイの途中で第１
のビット線と第２のビット線が切り換わりしているた
め、第１のビット線と第２のビット線とでフォールデッ
ドＢＬを形成してノイズの低減をはかることができる。

【００１２】また、第１のビット線と第２のビット線の
所定の切り換えの境界で、ビット線対の半分が立体交差
し、次の境界部で残りの半分が立体交差することによ
り、境界部での設計ルールが緩和できる。しかも、第１
と第２のビット線の配線幅／間隔が密に配置できるため
高密度化が可能であり、さらに立体交差することにより
従来のツイスト以上にビット線間ノイズが低減できる。

【００１３】

【実施例】以下、図面を参照しながら実施例を説明す
る。 （実施例１）図１は、本発明の第１の実施例に係わるＤ
ＲＡＭの構成を示す図である。

【００１４】丸印のメモリセル１０に対し、縦方向にワ
ード線ＷＬ（ＷＬ0 ，ＷＬ1 …）が配置され、横方向に
実線の第１のビット線１１が配置されている。隣接する
第１のビット線１１の上側に点線の第２のビット線１２
が配置されている。そして、第１及び第２のビット線１
１，１２がビット線対をなし、左右のセンスアンプ１３
に接続されてフォールデッドＢＬ方式を形成している。

【００１５】黒印は第１及び第２のビット線１１，１２
の接続切り換え点を示す。この図ではセルアレイを大き
く４分割し、例えばＢＬ0 は左半分では第１のビット線
１１につながり、右半分では上の第２のビット線１２に
つながる。逆に、／ＢＬ0 は左半分では通過ビット線と
して上の第２のビット線１２につながり、右半分ではメ
モリセルに接続する第１のビット線１１につながる。そ
して、ＢＬ0 ，／ＢＬ0 はフォールデッドビット線対を
なし、センスアンプ１３につながる。

【００１６】このように第１，第２のビット線１１，１
２を用いることにより、例えばワード線ＷＬ0 が選択さ
れた時、メモリセルデータはＢＬ0 ，／ＢＬ0 のうちＢ
Ｌ0にのみ読み出されるので、フォールデッドＢＬ方式
となる。従って、オープンＢＬ方式よりアレイノイズは
大幅に減少する。これにより、ワード線１本当たりのビ
ット線容量も減り、センスアンプ１３につながるワード
線数も増加してチップサイズを小さくできる。

【００１７】さらに、１層のビット線で構成するフォー
ルデッドＢＬ方式と異なり、本実施例では、例えば図で
第２ビット線１２を除いて見てみるとワード線と第１の
ビット線１１の交点全てにメモリセルが配置されている
ため、メモリセルサイズをフォールデッドＢＬ方式の半
分即ち、オープンＢＬ方式と同等にできる。

【００１８】第１のビット線１１の幅／間隔は、第２の
ビット線１２の幅／間隔に拘らず最密にできる。４分割
したアレイの境界ではビット線対の半分は第１，第２の
ビット線１１，１２の切り換えが行われ、また残りの半
分は第１，第２のビット線１１，１２の立体交差とな
る。この組合せにより後述するように、第１，第２のビ
ット線各々の最密の幅／間隔が実現され、さらに従来の
ビット線のツイスト以上にフォールデッドＢＬ方式のビ
ット線間のカップリングノイズを低減できる。

【００１９】図２（ａ）に、図１のＡ−Ａ′の部分の断
面図の例を示す。メモリセル１０は第１のビット線１１
にビット線ダイコン４によりコンタクトが取られ、第１
のビット線１１の間の上に第２のビット線１２が形成さ
れる。

【００２０】図２（ｂ）は、第１の実施例に適用できる
メモリセルの例を示す。基板表面にトランスファゲート
としてのＭＯＳトランジスタを形成し、基板に設けたト
レンチ１６にキャパシタ１７を設けている。そして、Ｍ
ＯＳトランジスタのゲート１５をワード線ＷＬに接続
し、ソースにキャパシタ１７を接続し、ドレインに第１
のビット線１１を接続している。

【００２１】図３は、第１の実施例の長丸で囲ってある
部分、即ち第１のビット線１１と第２のビット線１２の
つなぎ換え部及びツイスト部のレイアウト図を示す。ま
た、図４は図３のＥ−Ｅ′の断面図を示している。この
レイアウトでは、第１，第２の配線（第１，第２のビッ
ト線１１，１２）の他に、新たに第４の配線２４を用い
ている。

【００２２】左から入る第２のビット線１２のうち／Ｂ
Ｌ0 は第４の配線２４に一度切り換えられ、第２のビッ
ト線１２に戻される。そして、第１のビット線１１とし
てのＢＬ0 と中央で立体交差している。左から入る第１
のビット線１１のうちＢＬ1は第１のビット線１１から
第２のビット線１２につなぎ換えられ、第２のビット線
１２のうち／ＢＬ1 は第４の配線２４を用いて、第２の
ビット線１２から第１のビット線１１に切り換えられ
る。

【００２３】このようにＢＬ0 ，／ＢＬ0 は立体交差、
ＢＬ1 ，／ＢＬ2 は切り換えと、半分を立体交差にし、
つなぎ換えの数を減らし、さらに第４の配線２４を用い
ることにより、つなぎ換え部でのコンタクトと、このコ
ンタクト柱と他の配線間の距離をほぼ各配線の間隔の基
本ルール（Ｆ）まで広げることができる。即ち、図でＰ
1 ＝Ｆとなる。

【００２４】従来法のコンタクトでは、Ｐ1 ＝Ｆとする
とコンタクトサイズをＦ、ライン：ＬをＦとすると、ス
ペース：ＳはＳ＝Ｆ＋Ｆ＋Ｆ＝３Ｆとなってしまう。即
ち、Ｌ≦Ｓ＜２Ｌとすることは困難であるし、Ｐ1 をＳ
以上にする。即ち、Ｓ≦Ｐ1も困難である。上のよう
に、この境界部におけるパターン配置により本実施例で
は、境界のつなぎ換えのルールに決まらず、各配線第１
のビット線，第２のビット線の線幅／間隔を最小ルール
まで縮小でき、小さなメモリセルアレイにすることがで
きる。

【００２５】図５は他の境界のレイアウトの例で、第１
のビット線１１から第２のビット線１２へのコンタクト
を直接取ることができない場合の例を示してる。この場
合、図のように第５の配線２５を用いて、第１のビット
線１１から第５の配線２５へ切り換え、次に第２のビッ
ト線１２に戻している。

【００２６】図６は、図１の実施例で示すような第１，
第２のビット線の立体交差をした場合のビット線間のカ
ップリングを示している。図６の（ａ）（ｂ）（ｃ）
（ｄ）はそれぞれ図１のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−
Ｃ′，Ｄ−Ｄ′の断面に対応している。

【００２７】下側の第１のビット線間の容量（全体の４
分割した１／４の部分）をＣ3 ，上側の第２のビット線
間の容量をＣ1 ，上下のビット線間の容量をＣ2 とする
と、図１の４種類の部分の容量は図６のようになる。こ
こでは、ビット線対ＢＬ1 ，／ＢＬ1 に注目して見てい
る。

【００２８】ビット線を立体交差させることにより、各
ビット線間の容量の総計は、図７のようになる。ビット
線対ＢＬ1 ，／ＢＬ1 各々に対して、他のビット線ＢＬ
2 ，／ＢＬ2 、ＢＬ0 ，／ＢＬ0 からのカップリングは
全て、Ｃ1 ＋Ｃ2 ＋Ｃ3 となり、ＢＬ1 ，／ＢＬ1 は同
じカップリングによるノイズを受けるため、ＢＬ1 ，／
ＢＬ1 の電位差をセンスアンプで読み出す時、これらの
カップリングノイズは全てキャンセルされる。

【００２９】よって、残るノイズはＢＬ1 ，／ＢＬ1 線
間のカップリング４Ｃ2 だけとなり大幅にノイズが低減
できる。従来のビット線のツイストは、ビット線対ＢＬ
a ，／ＢＬa 間の容量Ｃ1 と他のビット線対間と容量Ｃ
2 が等しく、（Ｃ1 ＝Ｃ2 ）ツイストしても、Ｃ2 によ
るカップリングノイズが低減できるだけでノイズが半減
しかしなかったが、本方式ではメモリセルへのコンタク
ト柱間の容量も含む大きなＣ3 の容量やＣ1 の容量が全
てキャンセルでき、容量の小さいＣ1 、（これは第１と
第２のビット線間の層間を大きくすればさらに減る）の
み残るので大幅にノイズが低減できる。

【００３０】図８，図９は第１の実施例の変形例を示
す。いずれも、センスアンプ１３の接続を変えたもので
ある。センスアンプ１３の接続をこのように変えても、
第１のビット線１１と第２のビット線１２が対となって
フォールデッドＢＬ方式をなすことに何等変りない。

【００３１】この組合せにより、ビット線対内のノイズ
はキャンセルされ、ビット線対外のノイズは残るが、全
体としてノイズは減る。このように本実施例によれば、
ビット線とワード線の交点にメモリセルが存在する従来
のフォールデッドＢＬ方式の２倍のメモリセルが配置で
き、オープンＢＬ方式と同等のメモリセルの高密度化が
できる。しかも、第１のビット線１１の配線幅／間隔が
密に配線されている上に第２のビット線１２が配置さ
れ、アレイの途中で第１のビット線１１と第２のビット
線１２が切り換わりしているため、第１のビット線１１
と第２のビット線１２とでフォールデッドＢＬが形成で
きめノイズを大幅に低減がすることができる。さらに、
第１のビット線１１と第２のビット線１２の切り換えの
境界で、ビット線対の半分が第１から第２に、第２から
第１のビット線に切り換わり、残りの半分が立体交差す
ることにより、境界部での設計ルールが緩和でき、第１
及び第２のビット線１１，１２の配線幅／間隔が密に配
置できるため、高密度化が可能となる。しかも、立体交
差することにより、従来のツイスト以上にビット線間ノ
イズが低減できる。 （実施例２）図１０は、本発明の第２の実施例に係わる
ＤＲＡＭの構成を示す図である。なお、図１と同一部分
には同一符号を付して、その詳しい説明は省略する。

【００３２】この実施例が先に説明した第１の実施例と
異なる点は、メモリセル１０に直接接続される第３のビ
ット線２３を新たに設けたことにある。即ち、第１の実
施例では第１のビット線１１に直接メモリセル１０が接
続されていたが、本実施例では４分割されたメモリセル
アレイの第１のビット線１１に、ブロック選択用のトラ
ンジスタ２７を介して複数本の第３のビット線２３を接
続し、さらにこれらの第３のビット線２３にメモリセル
１０を直接接続している。

【００３３】図１１は、図１０のＦ−Ｆ′の断面の例を
示す。第３のビット線２３の上に第１ビット線１１があ
り、その上に第２のビット線１２があり、ビット線が３
層あることになる。

【００３４】このような構成において、例えばワード線
ＷＬ0 が選択された場合、ブロック選択線ＳＷＬ0 も選
択され、メモリセルデータはビット線対ＢＬ0 ，／ＢＬ
0 のうちのＢＬ0 に読み出され、フォールデッドＢＬ方
式となる。この時、選択された部分以外のメモリセルの
容量は、ブロック選択線がオフしているため、第１，第
２のビット線１１，１２に対して見えないため、全体の
ビット線容量が小さくなる。

【００３５】従って本実施例は、第１の実施例よりも多
く、セルアレイ内のワード線数を増加することができ、
結果としてセンスアンプ面積が小さくなりチップサイズ
が縮小できる。勿論、ビット線の交差等、他の効果は第
１の実施例と同じである。これらは勿論、従来のオープ
ン型のセルに対してフォールデッドＢＬ構成にできるの
でチップ面積を小さくしつつノイズが低減できる。 （実施例３）図１２は、本発明の第３の実施例に係わる
ＤＲＡＭの構成を説明するためのもので、第２の実施例
のブロック選択線（ＳＷＬ）の変形例を示している。図
１０ではブロック選択のトランジスタ２７のドレイン側
の両側に第３のビット線２３が配線されているが、図１
２では第３のビット線２３をドレイン側の片側にしか配
線していない。

【００３６】このような構成であっても第２の実施例と
同様の効果が得られる。また、本実施例ではブロック選
択トランジスタ２７の数が増えるが、縦型トランジスタ
が用られない場合や、隣のビット線対にトランジスタが
ないため、ルールを緩和できる利点がある。なお、本発
明は上述した各実施例に限定されるものではなく、その
要旨を逸脱しない範囲で、種々変形して実施することが
できる。

【００３７】

【発明の効果】以上詳述したように本発明によれば、ビ
ット線をメモリセルに直接接続された第１のビット線
と、第１のビット線の上に平行に配置された第２のビッ
ト線で構成し、分割境界で第１及び第２のビット線のう
ちの半分は、第１のビット線を隣接領域の第２のビット
線に、第２のビット線を隣接領域の第１のビット線に切
り換え接続することにより、フォールデッドＢＬ方式で
ありながらメモリセルサイズを小さくすることができ、
メモリセルの高集積化と共にノイズの低減をはかり得る
ＤＲＡＭを実現することが可能となる。

【図面の簡単な説明】

【図１】第１の実施例に係わるＤＲＡＭの構成を示す
図。

【図２】図１のＡ−Ａ′の部分の断面及び使用するメモ
リセルの例を示す図。

【図３】第１の実施例における第１，第２のビット線の
つなぎ換え部及びツイスト部のレイアウト例を示す図。

【図４】図３のＥ−Ｅ′の部分の断面を示す図。

【図５】第１，第２のビット線のつなぎ換え部及びツイ
スト部の他のレイアウト例を示す図。

【図６】ビット線の立体交差をした場合のビット線間の
カップリング容量を示す図。

【図７】ビット線間のカップリング容量をまとめて示す
図。

【図８】第１の実施例の変形例を示す図。

【図９】第１の実施例の別の変形例を示す図。

【図１０】第２の実施例に係わるＤＲＡＭの構成を示す
図。

【図１１】図１０のＦ−Ｆ′の部分の断面を示す図。

【図１２】第３の実施例の係わるＤＲＡＭの構成を示す
図。

【図１３】従来方式を説明するための図。

【符号の説明】

１０…メモリセル １１…第１のビット線 １２…第２のビット線 １３…センスアンプ ２３…第３のビット線 ２４…第４の配線 ２５…第５の配線 ２７…ブロック選択用トランジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】メモリセルがマトリックス配置されたメモ
   リセルアレイと、メモリセルに直接接続された第１のビ
   ット線と、第１のビット線の上に配置された第２のビッ
   ト線と、各々のビット線に交差する方向に配置されたワ
   ード線とを具備してなり、 前記メモリセルアレイは複数本のワード線毎にビット線
   方向に分割され、その分割境界で複数本の第１及び第２
   のビット線のうちの半分は、第１のビット線が隣接領域
   の第２のビット線に、第２のビット線が隣接領域の第１
   のビット線に切り換え接続され、第１のビット線と第２
   のビット線がビット線対をなすフォールデッドビット線
   構成をなすことを特徴とするダイナミック型半導体記憶
   装置。
2. 【請求項２】メモリセルがマトリックス配置されたメモ
   リセルアレイと、メモリセルに直接接続された第１のビ
   ット線と、第１のビット線の上に配置された第２のビッ
   ト線と、各々のビット線に交差する方向に配置されたワ
   ード線とを具備してなり、 前記メモリセルアレイは複数本のワード線毎にビット線
   方向に分割され、所定の分割境界で、複数本の第１及び
   第２のビット線の半分は立体交差し、残りの半分は次の
   分割境界で立体交差し、第１のビット線と第２のビット
   線がビット線対をなすフォールデッドビット線構成をな
   すことを特徴とするダイナミック型半導体記憶装置。
3. 【請求項３】第１のビット線はメモリセルに直接接続さ
   れておらず、第１のビット線の下にビット線方向に分割
   されて各々複数個のメモリセルに直接接続された第３の
   ビット線が配置され、第３のビット線は各々トランスフ
   ァゲートを介して第１のビット線に接続されていること
   を特徴とする請求項１又は２に記載のダイナミック型半
   導体記憶装置。