KR100688237B1 - 반도체 장치 - Google Patents
반도체 장치 Download PDFInfo
- Publication number
- KR100688237B1 KR100688237B1 KR1020027005277A KR20027005277A KR100688237B1 KR 100688237 B1 KR100688237 B1 KR 100688237B1 KR 1020027005277 A KR1020027005277 A KR 1020027005277A KR 20027005277 A KR20027005277 A KR 20027005277A KR 100688237 B1 KR100688237 B1 KR 100688237B1
- Authority
- KR
- South Korea
- Prior art keywords
- data line
- sense amplifier
- data
- lines
- data lines
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 30
- 238000000034 method Methods 0.000 claims description 51
- 239000002184 metal Substances 0.000 claims description 17
- 238000003491 array Methods 0.000 claims description 14
- 238000003754 machining Methods 0.000 claims description 5
- 230000004913 activation Effects 0.000 claims 6
- 238000010586 diagram Methods 0.000 description 31
- 230000010363 phase shift Effects 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 9
- 238000001459 lithography Methods 0.000 description 9
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 230000008901 benefit Effects 0.000 description 7
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000003252 repetitive effect Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012466 permeate Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
Description
Claims (38)
- 제1 데이터선, 상기 제1 데이터선에 인접하는 제2 데이터선, 상기 제2 데이터선에 인접하는 제3 데이터선 및 상기 제3 데이터선에 인접하는 제4 데이터선을 포함하는 제1 데이터선 그룹과 복수의 제1 워드선의 교점에 설치된 복수의 제1 메모리셀을 가지는 제1 메모리 어레이와,제5 데이터선, 상기 제5 데이터선에 인접하는 제6 데이터선, 상기 제6 데이터선에 인접하는 제7 데이터선 및 상기 제7 데이터선에 인접하는 제8 데이터선을 포함하는 제2 데이터선 그룹과 복수의 제2 워드선의 교점에 설치된 복수의 제2 메모리셀을 가지는 제2 메모리 어레이와,상기 제1 메모리 어레이와 상기 제2 메모리 어레이의 사이에 설치되어, 서로 인접하는 제1 센스 앰프 및 제2 센스 앰프를 포함하는 제1 센스 앰프 블록을 구비하고,상기 제1 센스 앰프는 상기 제1 데이터선 및 상기 제2 데이터선 그룹에 포함되는 하나의 데이터선에 결합됨으로써 개방형 데이터선 배치로 이루어지고,상기 제2 센스 앰프는 상기 제4 데이터선 및 상기 제2 데이터선 그룹에 포함되는 다른 하나의 데이터선에 결합됨으로써 개방형 데이터선 배치로 이루어지고,상기 제1 데이터선과 상기 제4 데이터선의 사이에는 상기 제2 및 제3 데이터선이 배치되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 제1 센스 앰프에 접속되는 상기 제2 데이터선 그룹에 포함되는 하나의 데이터선은 상기 제6 데이터선이고,상기 제2 센스 앰프에 접속되는 상기 제2 데이터선 그룹에 포함되는 다른 하나의 데이터선은 상기 제7 데이터선이고,상기 제5 데이터선과 상기 제8 데이터선의 사이에는 상기 제6 및 제7 데이터선이 배치되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 제1 센스 앰프 블록은 상기 제1 센스 앰프에 결합되는 제9 데이터선 및 제10 데이터선과, 상기 제2 센스 앰프에 결합되는 제11 데이터선 및 제12 데이터선을 더 가지고,상기 제9 데이터선과 상기 제12 데이터선의 사이에는 상기 제10 및 제11 데이터선이 배치되며,상기 제1 센스 앰프는 상기 제9 데이터선을 통하여 상기 제1 데이터선에 결합됨과 동시에 상기 제10 데이터선을 통하여 상기 제6 데이터선에 결합되고,상기 제2 센스 앰프는 상기 제11 데이터선을 통하여 상기 제4 데이터선에 결합됨과 동시에 상기 제12 데이터선을 통하여 상기 제7 데이터선에 결합되는 것을 특징으로 하는 반도체 장치.
- 제3항에 있어서,상기 제1 내지 제12 데이터선은 상기 제1 배선층에 형성되고,상기 제1 센스 앰프 블록은 상기 제10 데이터선과 상기 제11 데이터선의 사이에 배치되고, 상기 제1 배선층에 형성된 콘택트 패드를 더 가지는 것을 특징으로 하는 반도체 장치.
- 삭제
- 제2항에 있어서,상기 제1 센스 앰프 블록은 상기 제1 센스 앰프에 결합되는 제9 데이터선 및 제10 데이터선과, 상기 제2 센스 앰프에 결합되는 제11 데이터선 및 제12 데이터선을 더 가지고,상기 제9 데이터선과 상기 제12 데이터선의 사이에는 상기 제10 및 제11 데이터선이 배치되며,상기 제1 센스 앰프는 상기 제9 데이터선을 통하여 상기 제1 데이터선에 결합됨과 동시에 상기 제10 데이터선을 통하여 상기 제6 데이터선에 결합되고,상기 제2 센스 앰프는 상기 제11 데이터선을 통하여 상기 제7 데이터선에 결 합됨과 동시에 상기 제12 데이터선을 통하여 상기 제4 데이터선에 결합되는 것을 특징으로 하는 반도체 장치.
- 삭제
- 삭제
- 제1항에 있어서,상기 제1 센스 앰프에 접속되는 상기 제2 데이터선 그룹에 포함되는 하나의 데이터선은 상기 제5 데이터선이고,상기 제2 센스 앰프에 접속되는 상기 제2 데이터선 그룹에 포함되는 다른 하나의 데이터선은 상기 제8 데이터선이고,상기 제5 데이터선과 상기 제8 데이터선의 사이에는 상기 제6 및 제7 데이터선이 배치되는 것을 특징으로 하는 반도체 장치.
- 제9항에 있어서,상기 제1 센스 앰프 블록은 상기 제1 센스 앰프에 결합되는 제9 데이터선 및 제10 데이터선과, 상기 제1 센스 앰프에 결합되는 제11 데이터선 및 제12 데이터선을 더 가지고,상기 제9 데이터선과 상기 제12 데이터선의 사이에는 상기 제10 및 제11 데이터선이 배치되며,상기 제1 센스 앰프는 상기 제9 데이터선을 통하여 상기 제1 데이터선에 결합됨과 동시에 상기 제10 데이터선을 통하여 상기 제5 데이터선에 결합되고,상기 제2 센스 앰프는 상기 제11 데이터선을 통하여 상기 제8 데이터선에 결합됨과 동시에 상기 제12 데이터선을 통하여 상기 제4 데이터선에 결합되는 것을 특징으로 하는 반도체 장치.
- 삭제
- 제1항에 있어서,상기 제1 및 제5 데이터선은 제1 가상직선 상에 배치되고,상기 제2 및 제6 데이터선은 제2 가상직선 상에 배치되고,상기 제3 및 제7 데이터선은 제3 가상직선 상에 배치되고,상기 제4 및 제8 데이터선은 제4 가상직선 상에 배치되고,상기 제1 내지 제4 가상직선은 소정의 간격으로 평행하게 배치되어 있는 것을 특징으로 하는 반도체 장치.
- 삭제
- 삭제
- 삭제
- 삭제
- 제1 데이터선, 제2 데이터선, 제3 데이터선 및 제4 데이터선과 복수의 제1 워드선과의 교점에 설치된 복수의 제1 메모리셀을 포함하는 제1 메모리 어레이와, 제5 데이터선, 제6 데이터선, 제7 데이터선 및 제8 데이터선과 복수의 제2 워드선과의 교점에 설치된 복수의 제2 메모리셀을 포함하는 제2 메모리 어레이와, 상기 제1 메모리 어레이와 상기 제2 메모리 어레이의 사이에 설치되어, 서로 인접하는 제1 센스 앰프 및 제2 센스 앰프와, 상기 제1 센스 앰프에 결합되는 제9 데이터선 및 제10 데이터선과, 상기 제2 센스 앰프에 결합되는 제11 데이터선 및 제12 데이터선을 포함하는 제1 센스 앰프 블록을 구비하고,상기 제1 센스 앰프는 상기 제9 데이터선을 통하여 상기 제1 데이터선과 결합됨과 동시에 상기 제10 데이터선을 통하여 상기 제6 데이터선에 결합됨으로써 개방형 데이터선 배치로 되고,상기 제2 센스 앰프는 상기 제11 데이터선을 통하여 상기 제8 데이터선과 결합됨과 동시에 상기 제12 데이터선을 통하여 상기 제3 데이터선에 결합됨으로써 개방형 데이터선 배치로 되며,상기 제1 및 제3 데이터선의 사이에는 상기 제2 데이터선이 배치되고, 상기 제2 및 제4 데이터선의 사이에는 제3 데이터선이 배치되며, 상기 제5 및 제7 데이터선의 사이에는 상기 제6 데이터선이 배치되고, 상기 제6 및 제8 데이터선의 사이에는 제7 데이터선이 배치되며, 상기 제9 및 제12 데이터선의 사이에는 상기 제10 및 제11 데이터선이 배치되는 것을 특징으로 하는 반도체 장치.
- 삭제
- 삭제
- 제17항에 있어서,상기 반도체 장치는 또한, 상기 제1 센스 앰프 블록에 대하여 상기 제1 메모리 어레이를 끼워 넣은 위치에 설치되고, 서로 인접하는 제3 센스 앰프 및 제4 센스 앰프를 가지는 제2 센스 앰프 블록과,상기 제1 센스 앰프블록에 대하여 상기 제2 메모리 어레이를 끼워 넣은 위치에 설치되고, 서로 인접하는 제5 센스 앰프 및 제6 센스 앰프를 가지는 제3 센스 앰프 블록을 더 가지고,상기 제3 센스 앰프는 상기 제2 데이터선에 결합되고, 상기 제4 센스 앰프는 상기 제4 데이터선에 결합되며, 상기 제5 센스 앰프는 상기 제5 데이터선과 결합되고, 상기 제6 센스 앰프는 상기 제7 데이터선과 결합되는 것을 특징으로 하는 반도체 장치.
- 삭제
- 삭제
- 제1 데이터선, 상기 제1 데이터선에 인접하는 제2 데이터선, 상기 제2 데이터선에 인접하는 제3 데이터선 및 상기 제3 데이터선에 인접하는 제4 데이터선과 복수의 제1 워드선의 교점에 설치된 복수의 제1 메모리셀을 포함하는 제1 메모리 어레이와,제5 데이터선, 상기 제5 데이터선에 인접하는 제6 데이터선, 상기 제6 데이터선에 인접하는 제7 데이터선 및 상기 제7 데이터선에 인접하는 제8 데이터선과 복수의 제2 워드선의 교점에 설치된 복수의 제2 메모리셀을 포함하는 제2 메모리 어레이와,상기 제1 메모리 어레이와 상기 제2 메모리 어레이의 사이의 영역에 설치되어, 서로 인접하는 제1 센스 앰프 및 제2 센스 앰프를 포함하는 제1 센스 앰프 블록을 구비하고,상기 제1 센스 앰프는 상기 제1 데이터선 및 상기 제6 데이터선에 결합됨으로써 개방형 데이터선 배치로 이루어지고,상기 제2 센스 앰프는 상기 제3 데이터선 및 상기 제8 데이터선에 결합됨으로써 개방형 데이터선 배치로 이루어지고,상기 제1 및 제3 데이터선의 사이에는 상기 제2 데이터선이 배치되고, 상기 제2 및 제4 데이터선의 사이에는 제3 데이터선이 배치되며, 상기 제5 및 제7 데이터선의 사이에는 상기 제6 데이터선이 배치되고, 상기 제6 및 제8 데이터선의 사이에는 제7 데이터선이 배치되며,상기 제1 내지 제4 데이터선은 각각 최소가공치수 F의 약 3배 이상의 간격으로 배치되고, 상기 제5 내지 제8 데이터선은 각각 최소가공치수 F의 약 3배 이상의 간격으로 배치되는 것을 특징으로 하는 반도체 장치.
- 삭제
- 삭제
- 삭제
- 제1 데이터선, 제2 데이터선, 제3 데이터선 및 제4 데이터선과 제1 워드선의 교점에 각각 설치된 제1 메모리셀, 제2 메모리셀, 제3 메모리셀 및 제4 메모리셀을 포함하는 제1 메모리 어레이와,제5 데이터선, 제6 데이터선, 제7 데이터선 및 제8 데이터선과 제2 워드선의 교점에 각각 설치된 제5 메모리셀, 제6 메모리셀, 제7 메모리셀 및 제8 메모리셀을 포함하는 제2 메모리 어레이와,상기 제1 메모리 어레이와 상기 제2 메모리 어레이의 사이의 영역에 설치되어, 서로 인접하는 제1 센스 앰프 및 제2 센스 앰프를 포함하는 센스 앰프 블록을 구비하고,상기 제1 내지 제4 센스 앰프는 순서대로 인접하여 설치됨과 동시에 제1 데이터선 그룹을 형성하고, 상기 제5 내지 제8 데이터선은 순서대로 인접하여 설치됨과 동시에 제2 데이터선 그룹을 형성하며,상기 제1 센스 앰프는 상기 제1 데이터선 그룹에 포함되는 하나의 데이터선 및 상기 제2 데이터선 그룹에 포함되는 하나의 데이터선에 결합됨으로써 개방형 데이터선 배치로 이루어지고,상기 제2 센스 앰프는 상기 제1 데이터선 그룹에 포함되는 다른 하나의 데이터선 및 상기 제2 데이터선 그룹에 포함되는 다른 하나의 데이터선에 결합됨으로써 개방형 데이터선 배치로 이루어지며,상기 제1 내지 제8 메모리셀의 각각은 최소가공치수 F의 2승의 약 6배의 면적(6F2)을 가지는 것을 특징으로 하는 반도체 장치.
- 삭제
- 삭제
- 삭제
- 제1 워드선과 복수의 제1 데이터선에 접속되는 복수의 제1 메모리셀을 갖는 제1 메모리 블록과,제2 워드선과 복수의 제2 데이터선에 접속되는 복수의 제2 메모리셀을 갖는 제2 메모리 블록과,상기 제1 메모리 블록과 상기 제2 메모리 블록의 사이에 배치되고, 복수의 센스 앰프를 갖는 센스 앰프 블록을 구비하고,상기 복수의 센스 앰프 블록의 각각은, 상기 복수의 제1 데이터선 중 하나 및 상기 복수의 제2 데이터선 중 하나에 접속되는 동시에, 제1 및 제2 P형 MISFET와 제1 및 제2 N형 MISFET를 가지며,제1 P형 MISFET의 게이트와 상기 제1 N형 MISFET의 게이트는, 전기적으로 접속되고,제1 P형 MISFET의 드레인과 상기 제1 N형 MISFET의 드레인은, 전기적으로 접속되며,제2 P형 MISFET의 게이트와 상기 제2 N형 MISFET의 게이트는, 전기적으로 접속되고,제2 P형 MISFET의 드레인과 상기 제2 N형 MISFET의 드레인은, 전기적으로 접속되며,상기 제1 P형 MISFET의 드레인을 형성하는 제1 반도체 영역은, 상기 제1 P형 MISFET의 게이트를 형성하는 제1 전극으로 절반 이상 둘러싸여 있는 것을 특징으로 하는 반도체장치.
- 제31항에 있어서,상기 제1 반도체 영역은, N형 웰 내의 제1 활성화 영역 내의 제1 영역에 형성되고,상기 제2 P형 MISFET의 드레인을 형성하는 제2 반도체 영역은, 상기 제1 활성화 영역 내의 제2 영역에 형성되며,상기 제2 P형 MISFET의 소스를 형성하는 제3 반도체 영역은, 상기 제1 활성화 영역 내의 제3 영역에 형성되는 것을 특징으로 하는 반도체 장치.
- 제31항에 있어서,상기 제1 N형 MISFET의 드레인을 형성하는 제4 반도체 영역은, 상기 제1 N형 MISFET의 게이트를 형성하는 제2 전극으로 절반 이상 둘러싸여 있는 것을 특징으로 하는 반도체 장치.
- 제33항에 있어서,상기 제2 N형 MISFET의 드레인을 형성하는 제5 반도체 영역은, 상기 제2 N형 MISFET의 게이트를 형성하는 제3 전극으로 절반 이상 둘러싸여 있는 것을 특징으로 하는 반도체 장치.
- 제31항에 있어서,상기 제1 전극과 상기 제1 N형 MISFET의 게이트를 형성하는 제4 전극은, 다른 배선으로 형성되고, 상기 제1 전극 및 제4 전극이 형성되는 배선층보다 상부의 배선층에 형성되는 금속배선에 의해 접속되는 것을 특징으로 하는 반도체 장치.
- 제1 워드선과 복수의 제1 데이터선에 접속되는 복수의 제1 메모리셀을 갖는 제1 메모리 블록과,제2 워드선과 복수의 제2 데이터선에 접속되는 복수의 제2 메모리셀을 갖는 제2 메모리 블록과,상기 제1 메모리 블록과 상기 제2 메모리 블록의 사이에 배치되고, 복수의 센스 앰프를 갖는 센스 앰프 블록을 구비하고,상기 복수의 센스 앰프 블록의 각각은, 상기 복수의 제1 데이터선 중 하나 및 상기 복수의 제2 데이터선 중 하나에 접속되는 동시에, 제1 및 제2 P형 MISFET와 제1 및 제2 N형 MISFET를 가지며,제1 P형 MISFET의 게이트와 상기 제1 N형 MISFET의 게이트는, 전기적으로 접속되고,제1 P형 MISFET의 드레인과 상기 제1 N형 MISFET의 드레인은, 전기적으로 접속되며,제2 P형 MISFET의 게이트와 상기 제2 N형 MISFET의 게이트는, 전기적으로 접속되고,제2 P형 MISFET의 드레인과 상기 제2 N형 MISFET의 드레인은, 전기적으로 접속되며,상기 제1 N형 MISFET의 드레인을 형성하는 제1 반도체 영역은, 상기 제1 N형 MISFET의 게이트를 형성하는 제1 전극으로 절반 이상 둘러싸여 있는 것을 특징으로 하는 반도체장치.
- 제36항에 있어서,상기 제1 반도체 영역은, P형 웰 내의 제1 활성화 영역 내의 제1 영역에 형성되고,상기 제2 N형 MISFET의 드레인을 형성하는 제2 반도체 영역은, 상기 제1 활성화 영역 내의 제2 영역에 형성되며,상기 제2 N형 MISFET의 소스를 형성하는 제3 반도체 영역은, 상기 제1 활성화 영역 내의 제3 영역에 형성되는 것을 특징으로 하는 반도체 장치.
- 제36항에 있어서,상기 제1 전극과 상기 제1 N형 MISFET의 게이트를 형성하는 제4 전극은, 다른 배선으로 형성되고, 상기 제1 전극 및 제4 전극이 형성되는 배선층보다 상부의 배선층에 형성되는 금속배선에 의해 접속되는 것을 특징으로 하는 반도체 장치.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-1999-00344241 | 1999-12-03 | ||
JP34424199 | 1999-12-03 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020084062A KR20020084062A (ko) | 2002-11-04 |
KR100688237B1 true KR100688237B1 (ko) | 2007-02-28 |
Family
ID=18367730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020027005277A KR100688237B1 (ko) | 1999-12-03 | 2000-11-29 | 반도체 장치 |
Country Status (6)
Country | Link |
---|---|
US (4) | US6400596B2 (ko) |
KR (1) | KR100688237B1 (ko) |
CN (1) | CN1260810C (ko) |
AU (1) | AU1648801A (ko) |
TW (1) | TW503396B (ko) |
WO (1) | WO2001041211A1 (ko) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW503396B (en) * | 1999-12-03 | 2002-09-21 | Hitachi Ltd | Semiconductor device |
JP2001273788A (ja) * | 2000-03-29 | 2001-10-05 | Hitachi Ltd | 半導体記憶装置 |
JP4392680B2 (ja) * | 2002-09-05 | 2010-01-06 | エルピーダメモリ株式会社 | 半導体記憶装置 |
US7146596B2 (en) * | 2003-08-29 | 2006-12-05 | International Business Machines Corporation | Integrated circuit chip having a ringed wiring layer interposed between a contact layer and a wiring grid |
KR100706233B1 (ko) * | 2004-10-08 | 2007-04-11 | 삼성전자주식회사 | 반도체 기억 소자 및 그 제조방법 |
US7547936B2 (en) * | 2004-10-08 | 2009-06-16 | Samsung Electronics Co., Ltd. | Semiconductor memory devices including offset active regions |
KR100621554B1 (ko) * | 2005-08-01 | 2006-09-11 | 삼성전자주식회사 | 반도체 메모리 장치 |
JP4509887B2 (ja) * | 2005-08-05 | 2010-07-21 | パナソニック株式会社 | 半導体記憶装置 |
JP4907967B2 (ja) * | 2005-12-01 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
KR100827694B1 (ko) * | 2006-11-09 | 2008-05-07 | 삼성전자주식회사 | 반도체 메모리 장치의 서브워드라인 드라이버들의 레이아웃구조 |
WO2008121376A2 (en) | 2007-03-30 | 2008-10-09 | Rambus, Inc. | Adjustable width strobe interface |
US7800965B2 (en) | 2008-03-10 | 2010-09-21 | Micron Technology, Inc. | Digit line equilibration using access devices at the edge of sub-arrays |
JP2012043486A (ja) * | 2010-08-13 | 2012-03-01 | Elpida Memory Inc | 半導体装置 |
KR20120018016A (ko) * | 2010-08-20 | 2012-02-29 | 삼성전자주식회사 | 비트 라인 감지 증폭기 레이아웃 어레이와 이의 레이아웃 방법, 및 상기 어레이를 포함하는 장치들 |
KR101906946B1 (ko) | 2011-12-02 | 2018-10-12 | 삼성전자주식회사 | 고밀도 반도체 메모리 장치 |
TWI630607B (zh) * | 2016-09-09 | 2018-07-21 | 東芝記憶體股份有限公司 | Memory device |
JP2019054102A (ja) * | 2017-09-14 | 2019-04-04 | 東芝メモリ株式会社 | 記憶装置およびその製造方法 |
CN114255802B (zh) * | 2020-09-22 | 2023-09-15 | 长鑫存储技术有限公司 | 集成电路 |
TWI746303B (zh) * | 2020-12-07 | 2021-11-11 | 華邦電子股份有限公司 | 字元線布局及其形成方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6413290A (en) * | 1987-07-07 | 1989-01-18 | Oki Electric Ind Co Ltd | Semiconductor memory |
JP2691280B2 (ja) * | 1988-05-12 | 1997-12-17 | 三菱電機株式会社 | 半導体記憶装置 |
JPH0541081A (ja) | 1991-08-02 | 1993-02-19 | Fujitsu Ltd | ダイナミツクram |
JP3302796B2 (ja) * | 1992-09-22 | 2002-07-15 | 株式会社東芝 | 半導体記憶装置 |
US5838038A (en) * | 1992-09-22 | 1998-11-17 | Kabushiki Kaisha Toshiba | Dynamic random access memory device with the combined open/folded bit-line pair arrangement |
JPH08172169A (ja) | 1994-12-16 | 1996-07-02 | Toshiba Microelectron Corp | 半導体記憶装置 |
JP3247573B2 (ja) * | 1995-04-12 | 2002-01-15 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
JP3305919B2 (ja) * | 1995-05-17 | 2002-07-24 | 株式会社東芝 | 露光用マスクと露光方法 |
JP2803712B2 (ja) | 1995-11-10 | 1998-09-24 | 日本電気株式会社 | 半導体記憶装置 |
US6043562A (en) * | 1996-01-26 | 2000-03-28 | Micron Technology, Inc. | Digit line architecture for dynamic memory |
JP3633354B2 (ja) * | 1999-03-29 | 2005-03-30 | 株式会社日立製作所 | 半導体装置 |
TW503396B (en) * | 1999-12-03 | 2002-09-21 | Hitachi Ltd | Semiconductor device |
-
2000
- 2000-10-23 TW TW089122250A patent/TW503396B/zh not_active IP Right Cessation
- 2000-11-29 KR KR1020027005277A patent/KR100688237B1/ko active IP Right Grant
- 2000-11-29 CN CNB008160392A patent/CN1260810C/zh not_active Expired - Fee Related
- 2000-11-29 WO PCT/JP2000/008424 patent/WO2001041211A1/ja active Application Filing
- 2000-11-29 AU AU16488/01A patent/AU1648801A/en not_active Abandoned
- 2000-11-29 US US09/725,107 patent/US6400596B2/en not_active Expired - Lifetime
-
2002
- 2002-05-07 US US10/139,330 patent/US6538912B2/en not_active Expired - Lifetime
-
2003
- 2003-01-30 US US10/354,122 patent/US6671198B2/en not_active Expired - Lifetime
- 2003-10-02 US US10/676,110 patent/US6845028B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
CN1391702A (zh) | 2003-01-15 |
AU1648801A (en) | 2001-06-12 |
US6400596B2 (en) | 2002-06-04 |
WO2001041211A1 (fr) | 2001-06-07 |
US6671198B2 (en) | 2003-12-30 |
TW503396B (en) | 2002-09-21 |
CN1260810C (zh) | 2006-06-21 |
US20010002702A1 (en) | 2001-06-07 |
US20030142528A1 (en) | 2003-07-31 |
US20040080971A1 (en) | 2004-04-29 |
US6538912B2 (en) | 2003-03-25 |
KR20020084062A (ko) | 2002-11-04 |
US6845028B2 (en) | 2005-01-18 |
US20020126520A1 (en) | 2002-09-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100688237B1 (ko) | 반도체 장치 | |
US8102689B2 (en) | Semiconductor memory device having dummy sense amplifiers and methods of utilizing the same | |
US5629887A (en) | Dynamic semiconductor memory device | |
US7729195B2 (en) | Semiconductor memory device having split word line driver circuit with layout patterns that provide increased integration density | |
US20010009519A1 (en) | Dynamic ram and semiconductor device | |
US5815428A (en) | Semiconductor memory device having hierarchical bit line structure | |
US6545933B2 (en) | Semiconductor memory | |
US20080265284A1 (en) | Semiconductor device | |
US8477556B2 (en) | Memory architecture having multiple partial wordline drivers and contacted and feed-through bitlines | |
JP3862096B2 (ja) | 半導体記憶装置 | |
US20230274777A1 (en) | Memory subword driver circuits and layout | |
US6288927B1 (en) | Semiconductor memory device with column gate and equalizer circuitry | |
US6240006B1 (en) | Semiconductor memory device having reduced interconnection resistance | |
KR20000071493A (ko) | 반도체 장치 | |
JPH11163291A (ja) | 半導体集積回路装置 | |
US6404698B1 (en) | Semiconductor memory device having column redundancy function | |
EP0788109B1 (en) | Semiconductor integrated circuit having improved wiring in input terminal | |
JPH0794597A (ja) | ダイナミック型半導体記憶装置 | |
US6870752B2 (en) | High density mask ROM having flat-type bank select | |
JPH11145426A (ja) | Dram及びそのメモリセルアレイ | |
JP3695962B2 (ja) | 半導体記憶装置 | |
JP4063502B2 (ja) | Dramメモリ | |
KR100204537B1 (ko) | 서브 워드라인과 스트랩 구조를 갖는 반도체 메모리 장치 | |
JP2002368134A (ja) | 半導体記憶装置 | |
JPH04252485A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
N231 | Notification of change of applicant | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130201 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20140204 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20150120 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20160212 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20170210 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20180209 Year of fee payment: 12 |