JP4063502B2 - Ｄｒａｍメモリ - Google Patents
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Description
【０００１】
本発明は、ＤＲＡＭメモリに関する。
【０００２】
【従来の技術】
ＤＲＡＭ（ダイナミック ランダム アクセス メモリ）メモリセルおよびメモリは、デジタル情報を記憶するための重要な種類のメモリを表す。ＤＲＡＭとは、アドレスを入力した後にデータを記憶し、このアドレスの元で再びデータを読み出すことのできるメモリのことである。それぞれＤＲＡＭメモリセルまたはメモリの中では、情報は回路の切替え状態として記憶されるのではなく、容量の中の電荷量として記憶される。このようなメモリセルは、このようにして１つの記憶コンデンサだけ、および１つの選択トランジスタだけで形成することができる。ＤＲＡＭメモリセルの例は、図１に示される。各コンデンサには漏れ電流があり、漏れ電流は選択トランジスタを介して流れるため、ＤＲＡＭメモリセル内の情報は連続して削減される。したがって、メモリセルの情報コンテンツは時間とともに失われていく。これを回避するために、メモリセルのコンテンツは定期的に読み出され、メモリコンテンツが評価され、メモリセルは再び書き込まれる。つまり、記憶コンデンサの電荷内容が再びリフレッシュされる。
【０００３】
ＤＲＡＭセルは、通常、メモリセルアレイを形成するために互いに接続され、ＤＲＡＭメモリは１つまたは複数のこのようなメモリセルアレイを有する。概して、セル領域と呼ばれ、本質的に矩形形状を有する、限られた領域だけが、個々のメモリセル構成要素（記憶コンデンサおよび選択トランジスタ）を形成するために使用できる。セル領域は、通常、幅方向よりも長手方向において、より大きな範囲を有する。それぞれメモリセルの、またはその個々の構成要素パーツの個々の構成要素は、概して、ほぼ１列に、セル領域の境界内で互いの後で互いから一定の距離をおいて配列される。その結果生じるメモリセルの範囲およびセル領域の範囲も、それぞれ長手方向における範囲であると理解される。それに対する垂直方向でのメモリセルの範囲、つまりセル領域の結果として生じる範囲は、それぞれ側面方向での範囲であると理解される。各メモリセルは、１本のワード線および１本のビット線を介してセル周辺部に結線可能であり、メモリセル上に伝達され、互いに略垂直に向いている。メモリセルのこのような構成は、図１の例によって示される。あるワード線を活性化することによって、それに繋がれているすべてのメモリセルを読み出す、書き込む、あるいはそれらのビット線を介してそれらの情報コンテンツに関してリフレッシュすることができる。
【０００４】
ＤＲＡＭ開発の本質的な目的とは、パターンの縮小である。一方、リソグラフィで生成される最小パターンサイズＦは、生成のたびにほぼ１／√２の係数によってサイズが縮小される。他方、メモリセルのアーキテクチャは、ビットあたりの面積の消費が下がるように変更される。
【０００５】
個々のセルのビット線配線は、読取り／書込み増幅器もその中に導入しつつグリッドを確立する。読取り／書込み増幅器の基本的なタスクとは、ビット線の中から読み出される信号を評価、増幅することである。
【０００６】
メモリセルごとの配線に必要とされる総面積は、メモリセルアーキテクチャのサイズの縮小が面積の節約につながるセル領域の最小サイズから定める。この最小セルサイズ以下になることは、このような配線のスペース要件が、配線グリッドに固定されて実現可能なセルサイズとしては無意味だろう。
【０００７】
例えば、図４に図示されているようなこれまで使用されてきたいわゆる「折りたたまれた」ビット線アーキテクチャは、図の説明においてさらに詳細に説明され、セルあたりの配線に必要とされる最小面積は８Ｆ2である。図２でも見ることができる。「折りたたまれた」ビット線アーキテクチャでは、個々のビット線は、各ケースで互いに隣合うように配列される。これは、各ケースで２本のビット線、すなわち評価されるビット線ＢＬと基準（参照）ビット線ＢＢＬを必要とする。基準ビット線ＢＢＬには、ビット線から読み出される信号、またはそれぞれ、評価されるメモリセルを基準値と比較するというタスクがある。これは、簡略な例によって説明されるだろう。
【０００８】
ＤＲＡＭメモリセル内において、デジタル情報は、例えば、論理「０」と「１」という形で記憶できる。これらの論理情報アイテムのそれぞれに対し、一定の電圧値が割り当てられる。例えば、論理「０」の電圧値はゼロボルトである場合があるが、論理「１」の電圧値は、例えば２ボルトである。メモリセルが読み出される前に、例えば１ボルトという電圧である基準電圧がすべてのビット線に適用される。メモリセルが読み出されると、電圧値は、メモリセルの情報内容に応じて増加するか、減少するかのどちらかとなる。この電圧の変化が、依然として基準ビット線内に存在する１ボルトという基準電圧と比較される。評価されるビット線内の電圧値が基準電圧値より高い場合、情報内容の論理「１」がメモリセル内に書き込まれる。電圧値が低い場合には、情報論理「０」がメモリセル内に書き込まれる。評価されるビット線および基準ビット線の中から読み出された電圧信号は、調整され、例えば読取り／書込み増幅器内で増幅されるなど、さらに処理される。
【０００９】
「折りたたまれた」ビット線という概念では、２本のワード線ＷＬが、各メモリセル上を伝達される。１つのワード線は、隣接するセルを通過する間、選択されたセルを活性化する一方、当隣接するビット線を非活性化する。第２ワード線は呼び出されるセルのみを通過し、隣接するセルを選択時に活性化する。メモリセル上で並列で伝えられる１本のビット線ＢＬおよび２本のワード線ＷＬを備える配線アーキテクチャは、図２に図示されているように少なくとも８Ｆ2の面積を必要とする。「折りたたまれた」ビット線概念は、このようにして８Ｆ2以上のセルだけに適切である。
【００１０】
４Ｇｂｉｔを超える世代となり、ＤＲＡＭメモリセルのアーキテクチャは、８Ｆ2未満の面積消費を必要とする。その場合、配線は、それがセル配置のスペース要件を決定しないような方法で変更されなければならない。これは、各セルで単一ワード線だけを伝達することによって達成される。これは、例えば、図３に図示されている。この図から分かるように、配線の最小スペース要件は４Ｆ2に低下する。ビット線アーキテクチャの重要性は、「折りたたまれた」ビット線概念からいわゆる「開放」ビット線概念への遷移である。このような「開放」概念は、例えば図５に示され、図の説明においてさらに詳細に説明されるだろう。図５から分かるように、従来のワード線とビット線の配列により、メモリセルのサイズに関係なく、読取り／書込み増幅器ＳＡのグリッドは８Ｆから４Ｆに縮小されている。グリッドは突然縮小され、それはこのグリッドが、それが７Ｆ2のセルであるのか、６Ｆ2のセルであるのか、４Ｆ2のセルであるのか、あるいは同等なセルであるのかに関係なく、８Ｆ2未満のセルごとに必要とされることを意味する。
【００１１】
図４と図５から分かるように、読取り／書込み増幅器のグリッド（ＳＡグリッド）は、とりわけ、ビット線ＢＬの幅、ビット線間の距離、およびビット線ＢＬと基準ビット線ＢＢＬの配列によって決定される。
【００１２】
８Ｆ2未満のセルの場合、単一ワード線ＷＬだけをセルごとに供給できる。この結果、隣接するセルも読み出され、隣接するビット線は、図４に図示される「折りたたまれた」ビット線概念で可能であったように、基準ビット線として使用することができない。代わりに、隣接セルアレイからのビット線ＢＢＬが基準ビット線として使用される。この結果、「開放」ビット線概念が生じ、ＳＡグリッドは突然、セルサイズとは無関係に８Ｆから４Ｆに縮小される。
【００１３】
従来のビット線アーキテクチャでは、隣接ビット線間の距離は、例えば、図１で分かるように、セルの長手方向の方向でのビット線の向きから生じる。２本の隣接するビット線間の距離は、このようにして、メモリセルの幅により固定される。メモリセルの幅は、その結果、メモリセル構成要素の１Ｆパターン幅、および隣接メモリセルからの１Ｆ距離から生じる２Ｆの最小可能値に一致する。
【００１４】
８Ｆ2未満のアーキテクチャを持ついわゆる「トレンチセル」への進展に沿って、深いトレンチとゲート間の距離が縮小される。深いトレンチコンデンサとは、集積回路内の基板表面に垂直に位置合わせされる円筒形のコンデンサである。ゲートとは、例えば、選択トランジスタのゲートのことである。記憶コンデンサとゲート間の距離が縮小される場合、記憶セルは、例えば、図１で見られる長手方向に対応してサイズが縮小される。ビット線はメモリセルの長手方向で位置合わせされるか、長手方向に向けられているため、隣接ビット線間のビット線距離は、セルのサイズの縮小に関係なく一定のままである。
【００１５】
ビット線グリッドおよび読取り／書込み増幅器グリッドにおける、８Ｆから４Ｆへの突然の縮小は、特に「開放」ビット線アーキテクチャにおいて問題を呈する。この理由とは、とりわけ、それがその中から確立されるプレーナトランジスタを備える、２分の１に縮小されたグリッド内での読取り／書込み増幅器のレイアウトが非常に困難であるということである。
【００１６】
【発明が解決しようとする課題】
したがって、上記した不利な点が回避されるＤＲＡＭメモリセルおよび対応するＤＲＡＭメモリセル配線を有するＤＲＡＭメモリを提供することが本発明の目的である。特に、前述された方法でかなりの度合いで読取り／書込み増幅器のグリッドを突然縮小することなく、「折りたたまれた」概念から「開放」概念への遷移によってメモリパターンを縮小することが可能にならなければならない。
【００１７】
【課題を解決するための手段】
本発明の第１態様に従って、この目的は、少なくとも本質的に矩形セル領域という領域内に形成される１つの記憶コンデンサおよび１つの選択コンデンサを備える１つの集積ＤＲＡＭメモリにより達成され、セル領域は、幅方向より長手方向でかなりの範囲を有し、１本のワード線および１本のビット線を介してセル周辺部に結線することができ、ワード線およびビット線がメモリセル上で伝達され、少なくとも互いに略垂直に向けられている。本発明に従って、ＤＲＡＭメモリセルは、ビット線がメモリセルの幅方向でメモリセルの長手方向に垂直に向けられているという点で特徴付けられている。
【００１８】
このようにして、ビット線アーキテクチャは、８Ｆ2未満のＤＲＡＭメモリセルの応力を受けない（unstressed）読取り／書込み増幅器グリッドを達成できる手段によって作製される。
【００１９】
前述された問題（「折りたたまれた」ビット線概念から「開放」ビット線概念への遷移時の８Ｆから４Ｆという読取り／書込み増幅器グリッドの激しい突然の縮小）を解決するための根本的な考えは、ビット線をセルの長手方向に垂直に配列することにある。ＤＲＡＭメモリおよび読取り／書込み増幅器グリッドを形成するための個々のＤＲＡＭメモリセルの組み合わせから生じるビット線グリッドは、メモリセルの長手方向の関数となる。これは、本発明に従ったＤＲＡＭメモリに関してさらに詳細に後述される。したがって、本発明に従ったＤＲＡＭメモリセルの優位点、影響および動作に加えて、本発明に従ったＤＲＡＭメモリに関するそれ以降の説明の完全な内容も参照される。読取り／書込み増幅器グリッド尺度は、ここでメモリセルの長手方向と直線状に変化する。その結果、これまで存在してきた、前記に説明されている読取り／書込み増幅器のレイアウト問題を、縮小することができる。
【００２０】
本発明に従ったＤＲＡＭメモリセルの有利な実施態様はサブクレームから得られる。
【００２１】
有利なことに、ＤＲＡＭメモリセルは、８Ｆ2未満のセル領域を有する。本発明によって、７Ｆ2のセル、６Ｆ2のセル等が、好ましくは達成することができる。
【００２２】
有利なことに、ビット線および／またはワード線は、１Ｆの幅を有する。
【００２３】
メモリセルの幅は、好ましくは２Ｆであるが、メモリセルは好ましくは４Ｆ未満のセル長さを有する。
【００２４】
本発明の第２態様に従って、前述されたように本発明に従った多くのＤＲＡＭメモリセルを有するＤＲＡＭメモリが提供される。各ケースにおけるメモリセルは、１つまたは複数のメモリセルアレイを形成し、各ケースでは１つのメモリセルアレイの多くのメモリセルが１本の共通ワード線および１本の共通ビット線に接続され、ワード線はワード線グリッドを形成し、ビット線はビット線グリッドを形成する。
【００２５】
本発明に従ったＤＲＡＭメモリの優位点、影響および動作に加えて、本発明に従ったＤＲＡＭメモリセルに関する前記説明の完全な内容も参照される。
【００２６】
各セルの個々のビット線は、ここではメモリセルの長手配向に垂直に、つまりその長手方向に垂直に、およびその幅方向に平行に向けられる。その場合、メモリセルの長さが、例えば選択トランジスタと記憶コンデンサのゲート間の距離を縮小することによって縮小されると、距離のこの縮小は、隣接するビット線間の距離でも、これらがメモリセルの短縮の度合いまで互いに近く移動するように顕著になる。しかしながら、このプロセスでは、距離の縮小の度合いは流れるようであり、本説明の導入部で説明された従来の「開放」ビット線アーキテクチャへの従来の「折りたたまれた」ビット線アーキテクチャからの遷移の場合のように突然ではない。
【００２７】
本発明に従ったＤＲＡＭメモリの有利な実施態様は、サブクレームから得られる。
【００２８】
有利なことに、ＤＲＡＭメモリは、「開放」パターンを有することができる。このようなパターンは、前述された方法でＤＲＡＭメモリの連続する縮小化を考慮に入れる。
【００２９】
これに関連して、別のメモリセルアレイからのビット線は、読み出されるメモリセルのビット線用の基準ビット線として使用できる。
【００３０】
有利なことに、ビット線グリッドは、メモリセルの長手方向の関数として形成される。これには前述された優位点がある。
【００３１】
前記に説明された構成要素から離れて、ＤＲＡＭメモリは、概して、ビット線を介して伝送される信号の評価および追加処理のために後者に配線される１つまたは複数の読取り／書込み増幅器を有する。読取り／書込み増幅器は、追加使用法ステップに関してそれぞれのケースで必要とされる信号値に、通常非常に小さい信号値だけを有するビット線を介して通過する信号を増幅するというタスクを有する。
【００３２】
好ましくは、読取り／書込み増幅器は、読取り／書込み増幅器のグリッドが、メモリセルの長手方向と尺度で線形に変化するようにビット線グリッドに一致するグリッド内に配列される。これは、例えば、以下の公式により示される。
ＳＡグリッド＝２・ＢＬグリッド＝２・セルサイズ／２Ｆ＝セルサイズ／Ｆこの場合、ＳＡグリッド＝読取り／書込み増幅器グリッド、ＢＬグリッド＝ビット線グリッド、およびＦ＝最小印刷パターンサイズである。
【００３３】
各ケースでは、有利なことに、隣接するメモリセルの多くのゲート、特に４つのゲートをワード線を介して互いに繋ぐことによりアイランドを形成することができる。
【００３４】
このようにして、その完全性が１つのワード線グリッドを形成するワード線の特に有利な配列は、ビット線、またはビット線グリッドにそれぞれ垂直に実現できる。ゲートは、例えば、各メモリセルに提供される選択トランジスタのゲートである。
【００３５】
有利なことに、このワード線は、ポリシリコン（ｐｏｌｙｓｉｌｉｃｏｎ）線として形成することができる。
【００３６】
それぞれのケースで隣接するメモリセルをアイランド状に互いに繋ぐことのできるこれらのワード線は、その結果、個々のアイランド、特にポリシリコンアイランドが、個々のメモリセル内の金属ワード線を介して互いに繋がれるように、一定の間隔で追加の金属ワード線に繋がれる。
【００３７】
ＤＲＡＭメモリ内の２本のワード線は、好ましくは互いの上に配列される。
【００３８】
各ケースにおいて、各ビット線には１つのメモリセルだけが読み出されることを確実にするために、互いに隣に通る２本の金属ワード線は、各ケースにおいて、さまざまなタイプのメモリセルゲートに交互に接触できる。この例は、図６に関して示されている。
【００３９】
アイランドを実現するために、隣接するメモリセルをアイランド状に繋ぐワード線は、例えば深いトレンチコンデンサなどの記憶コンデンサを選択トランジスタに繋ぐメモリセル（複数の場合がある）のそれぞれのソース−ドレイン領域の上で伝達されなければならない。
【００４０】
後続の本文では、これに関して考えられる生産変形が説明されている。ソース−ドレイン領域上でワード線を伝達するときに必要とされる隔離は、例えば、しかしながら追加のフォトリソグラフィック平面を必要とするいわゆるＳＴＩ（浅いトレンチ隔離）プロセスを介して実現することができる。ＳＴＩ方法は、隣接するトランジスタまたは集積回路のその他の活性化された領域が、トレンチにより側面方向に隔離され、トレンチがモノクリスタルシリコンにエッチングされ、絶縁材を充填されるトレンチ隔離方法である。
【００４１】
前述されたパターンを生じさせるために、例えば、まず、選択トランジスタのゲートを、例えば適切なゲート酸化物およびゲートポリマーおよびゲート窒化物の付着を介して製作することができる。その後で、ゲートはパターン化される。この後に、ＳＴＩエッチングが行われ、続いてエッチングされた領域の酸化物での充填が行われる。それから、パターンは適切なＣＭＰ（化学機械研磨）方法によって研磨できる。それから、隣接するメモリセルの島状のゲートの接続は、個々のポリシリコンアイランドが必要とされる場所に付着され、追加の写真石版面を介してパターン化されるという点でワード線、例えばポリシリコンワード線を介して作製される。
【００４２】
要約すると、本発明に係るＤＲＡＭメモリセル、および本発明に係るＤＲＡＭメモリ、およびその結果生じる新しいメモリセルとビット線のアーキテクチャは、多くの優位点を示す。例えば、セルの長手方向と線形に尺度が変化する読取り／書込み増幅器グリッドを最初に言及することができる。これは、同時にビット線グリッドも拡大する。これは、隣接するビット線間の距離に反比例して増加する隣接ビット線間の不利な結合キャパシタンスの削減につながる。ワード線の抵抗を低く保つために、個々のゲートをアイランド状に繋ぐ例えばポリシリコン線などのワード線は、一定の間隔で金属ワード線によって接触される。これらの接点では、ビット線間の距離は対応して拡大されなければならない。これらの接点は、本発明から生じるビット線アーキテクチャの追加スペース要件なしに行うことができる。接点の数は、従来のビット線アーキテクチャにおいてよりはるかに多い。このようにして、これがワード線の抵抗を削減する。
【００４３】
図１は、ＤＲＡＭメモリセル１０の構造を図式で示したものである。例示的な本実施態様においては、これは、いわゆる二重トレンチセルである。ＤＲＡＭメモリセル１０には、同じように形成された２つのセル構成要素がある。
【００４４】
ＤＲＡＭメモリセル１０は、本発明のケースではいわゆる深いトレンチコンデンサとして形成されている２つの記憶コンデンサ１１を有する。さらに、各ケースで、対応するゲート１３とソース−ドレイン領域１４を有する合計２個の選択トランジスタ１２が提供される。それは、本発明のケースでは二重トレンチセルであるため、ビット線１５によって接触されるソース−ドレイン領域１４は、両方のセル部分によって共同で使用される。
【００４５】
メモリセル１０の個々の構成要素は、少なくとも略矩形のセル領域２０内で形成され、セル領域２０は、幅方向Ｂより長手方向Ｌでより大きな範囲を有する。メモリセル１０の個々の構成要素、つまり記憶コンデンサ１１と選択トランジスタ１２は、Ｆを最小リソグラフパターンサイズとして、１Ｆの最小パターン幅を有する。さらに、各メモリセル１０は、合計で２Ｆのセル幅２２が本発明の例示的な実施態様で得られるように、各ケースで隣接するセルに対し１Ｆの距離を有する。セル長２１は、本実施形態において４Ｆとして得られるように、類似した方法で決定される。メモリセル１０のセル部分のセル面積２０は、このようにして８Ｆ2として得られる。
【００４６】
メモリセル１０の各セル部分は、ワード線１６，１７およびビット線１５を介してセル周辺部１８に結線することができる。ワード線１６、１７およびビット線１５は、メモリセル１０の上を伝達され、互いに略垂直に向けられる。
【００４７】
メモリセル１０は、ビット線１５がメモリセル１０の長手方向Ｌで、つまりメモリセル１０の長手方向２１に平行に向けられる従来の技術から既知のタイプである。
【００４８】
図１に示されているメモリセル１０は、大幅に簡略された形で図２にも示されている。図２に図示されているメモリセルのタイプを使用して、いわゆる「折りたたまれた」ビット線アーキテクチャを有するＤＲＡＭメモリ３０が達成できる。「折りたたまれた」ビット線アーキテクチャのある従来の技術から既知であるこのようなＤＲＡＭメモリ３０は、図４に示されている。
【００４９】
図４に従った「折りたたまれた」ビット線概念では、ビット線（ＢＬ）３２および対応する基準ビット線（ＢＢＬ）３３が、それぞれのケースで、互いに隣接して配列される。このようなＤＲＡＭメモリ３０の動作は、説明に対する導入で詳細に説明したので、ここでは省略する。このような「折りたたまれた」概念は、２本のワード線（ＷＬ）１６、１７が、図２で分かるように、各メモリセル１０で伝達される。ワード線１６は、隣接するセル、およびこのようにして隣接ビット線を非活性化したままにする一方で、選択されたメモリセル１０を活性化する。第２ワード線１７は、読み出されるメモリセル１０のみを通過し、選択時に隣接するセルを活性化する。１本のビット線（ＢＬ）１５および２本のワード線（ＷＬ１、ＷＬ２）１６、１７のあるＤＲＡＭメモリセルの結線は、（図２に図示されているように）少なくとも８Ｆ2のセル面積を必要とし、そのため８Ｆ2以上のセルだけに適切である。
【００５０】
しかしながら、パターンおよびＤＲＡＭメモリ３０の縮小につれ、８Ｆ2未満の面積の消費は、メモリセル１０のセル面積２０にとってますます必要とされる。それから、配線は、メモリセルアレイ３１のスペース要件を決定しないような方法で変更されなければならない。これは、各メモリセル１０の上で１つのワード線（ＷＬ）１６だけを伝達することにより達成される。この場合、図３に図示されるように、配線のための最小スペース要件は４Ｆ2に低下する。その結果、ビット線アーキテクチャの重要性は、「折りたたまれた」概念（図４を参照のこと）から図５に図示されているような「開放」概念への遷移である。
【００５１】
図５は、従来の技術から既知であり、このような「開放」概念を有するＤＲＡＭメモリ３０を示す。すでに言及されたように、単一ワード線１６だけが、メモリセルあたり８Ｆ2未満のセル面積２０を有するメモリセルに供給できる。この結果、隣接するセルがつねに読み出され、読み出されるビット線ＢＬ（３２）に対する隣接するビット線（ＢＢＬ）３３は、図４に従った「折りたたまれた」ビット概念で可能であったように、基準ビット線として使用することはできない。代わりに、隣接メモリセルアレイ３１からのビット線は、基準ビット線（ＢＢＬ）３３として使用される。これが、ＤＲＡＭメモリ３０にも提供される読取り／書込み増幅器３４のグリッドを縮小する。図５に図示されているワード線１６とビット線１５（やはり図３を参照すること）の従来の配列においては、読取り／書込み増幅器（ＳＡ）３４のこのグリッドがメモリセル１０の実際のサイズとは無関係に８Ｆから４Ｆに縮小される。しかしながら、２分の１に縮小されるグリッド内の読取り／書込み増幅器３４のレイアウトは、通常、読取り／書込み増幅器を構築するために使用されるプレーナトランジスタで依然として非常に問題がある。
【００５２】
これらの問題を回避する１つの可能性が、図６から図８にかけて関連して示されている。
【００５３】
図６は、多くのＤＲＡＭメモリセル５１を有する本発明に従ったＤＲＡＭメモリ５０を示す。個々のＤＲＡＭメモリセル５１は、（図１のメモリセル１０と関連して示されるように）各ケースで、深いトレンチコンデンサとして構築できる１つの記憶コンデンサ５２、および１つの選択トランジスタを有することができる。個々の構成要素は、各ケースにおいて、セル領域５９の面積に形成される。各選択トランジスタは、多くのゲート５３を有する。選択トランジスタのソース−ドレイン領域では、ビット線５５との接点５４が提供される。
【００５４】
図１から図５に示される解決策とは対照的に、ビット線５５は、もはや、メモリセルの長手方向Ｌには向けられていない（図１を参照すること）。代わりに、ビット線５５は、メモリセル５１の長手方向に垂直に向けられている（比較のため、図１の図も参照すること）。これにより、ビット線グリッド、およびこのようにして読取り／書込み増幅器グリッドもメモリセル５１の長手方向の関数となることができる。その結果、読取り／書込み増幅器グリッドは、メモリセルの長さと尺度で線形に変化する。
【００５５】
例えば、メモリセル５１の長手方向も短縮するように、深いトレンチコンデンサ５２と選択トランジスタのゲート５３間の距離が短縮されると、読取り／書込み増幅器のグリッドも、従来の技術から既知である８Ｆから４Ｆへのグリッドのサイズの突然の縮小、およびその結果である不利な点と問題点を生じさせることなく、同じ方法で「流れるように」サイズを縮小することができる。
【００５６】
ビット線５５は、いまメモリセル５１の長手方向に垂直にメモリセル５１上で伝達されるため、メモリセル５１上で伝達されるワード線５６，５７は、いま、メモリセル５１の長手方向Ｌの向き、つまりメモリセル５１の長手方向と平行な向きを有する。
【００５７】
ビット線５５に垂直なワード線５６，５７の特に有利な配列を達成するために、図６の例示的な実施態様に従って、隣接するメモリセルの個々のゲートが、各ケースで、第 1 ワード線５７によりアイランド状に互いに繋がれ、この第 1 ワード線５７は本ケースのポリシリコン線として構築されることが提案される。ポリシリコンの第 1 ワード線５７に繋がれる選択トランジスタのゲートは、図６に従った例示的な実施態様で符号６０により示される。さらに明快にするために、ポリシリコンの第 1 ワード線５７は「二重線」として示されている。
【００５８】
図６に従った例示的な実施態様では、隣接するメモリセル５１の４つのゲート６０は、各ケースで、ポリシリコンの第 1 ワード線５７によりアイランド状に互いに繋がれる。個々のポリシリコンアイランドは、その結果、金属の第２ワード線５６により互いに繋がれる。第２ワード線５６は、好ましくはポリシリコンの第１ワード線５７の上に直に配列される。金属の第２ワード線５６のコースは、例えば、図６のＤＲＡＭメモリセル５１の右側列から生じる。ポリシリコンのワード線をさらに明確に示すことができる様にするために、メモリセル５１の左側の２つの列について、金属の第２ワード線５６は偏位されて示される。しかしながら、図面の上部の小さい矢印は、偏位して示されるこれらの金属の第２ワード線５６が、実際には、ポリシリコンの第１ワード線５７上を直接的に通ることを示している。
【００５９】
ポリシリコンの第１ワード線５７は、対応する接点５８を介して一定間隔で金属の第２ワード線５６に繋がれている。
【００６０】
１つのメモリセル５１だけが各ビット線５５の上に読み出されることを確実にするために、互いに隣接して通る２本の第２ワード線５６が、各ケースでさまざまなタイプのアイランド６０に交互に接触する。アイランド６０を実現するために、ポリシリコンの第１ワード線５７が、深いトレンチ記憶コンデンサ５２を選択トランジスタに繋ぐソース−ドレイン領域上を通らなければならない。しかしながら、これに必要な隔離は、追加フォトリソグラフ平面が必要となる修正された「隆起ＳＴＩ」プロセスによって達成することができる。
【００６１】
最終的に、図７と図８は、ビット線７１に相応して最適化されたアーキテクチャを有するＤＲＡＭメモリレイアウト７０のための２つの例示的な実施態様を示す。いずれのＤＲＡＭメモリ７０とも、６Ｆ2メモリセルとして形成される多くのメモリセルを有する。ビット線７１とＤＲＡＭメモリセルの間の接点７３は、交差ボックスにより示される。金属ワード線７２とそれぞれのポリシリコンアイランドの間の接点７４は、円が書かれた正方形で示されている。
【００６２】
図７に示されるレイアウト例では、ビット線７１は、少なくとも１Ｆの距離が、各ケースで個々の要素間で維持されるように通る。その結果、ビット線７１のいくつかが偏位を有する。ビット線７１と接点７４間の距離が図８に図示されるように１／２Ｆに縮小されると、ビット線７１は、同一のグリッドのあるＤＲＡＭメモリのメモリセル上でまっすぐに通ることができる。
【図面の簡単な説明】
本発明は、ここで例示的な実施態様によって、および添付図面を参照してさらに詳細に説明されるだろう。
【図１】 図１は、従来のワード線／ビット線向きでのＤＲＡＭメモリセルの基本的なレイアウトを示す。
【図２】 図２は、ワード線とビット線配線のための２本のワード線を有するＤＲＡＭメモリの最小スペース要件を概略図で示す。
【図３】 図３は、１本のワード線だけを使用するときに、ワード線およびビット線配線のためのＤＲＡＭメモリセルの最小スペース要件を概略図で示す。
【図４】 図４は、既知の「折りたたまれた」ビット線アーキテクチャを概略図で示す。
【図５】 図５は、既知の「開放」ビット線アーキテクチャを概略図で示す。
【図６】 図６は、部分的に示されている本発明に従ったＤＲＡＭメモリの例示的な実施態様を概略図で示す。
【図７】 図７は、６Ｆ2メモリセルを有する本発明に従ったＤＲＡＭメモリのレイアウトの有利な変形を示す。
【図８】 図８は、６Ｆ2メモリセルを有する本発明に従ったＤＲＡＭメモリのレイアウトの別の変形を示す。
本発明は、ＤＲＡＭメモリに関する。
【０００２】
【従来の技術】
ＤＲＡＭ（ダイナミック ランダム アクセス メモリ）メモリセルおよびメモリは、デジタル情報を記憶するための重要な種類のメモリを表す。ＤＲＡＭとは、アドレスを入力した後にデータを記憶し、このアドレスの元で再びデータを読み出すことのできるメモリのことである。それぞれＤＲＡＭメモリセルまたはメモリの中では、情報は回路の切替え状態として記憶されるのではなく、容量の中の電荷量として記憶される。このようなメモリセルは、このようにして１つの記憶コンデンサだけ、および１つの選択トランジスタだけで形成することができる。ＤＲＡＭメモリセルの例は、図１に示される。各コンデンサには漏れ電流があり、漏れ電流は選択トランジスタを介して流れるため、ＤＲＡＭメモリセル内の情報は連続して削減される。したがって、メモリセルの情報コンテンツは時間とともに失われていく。これを回避するために、メモリセルのコンテンツは定期的に読み出され、メモリコンテンツが評価され、メモリセルは再び書き込まれる。つまり、記憶コンデンサの電荷内容が再びリフレッシュされる。
【０００３】
ＤＲＡＭセルは、通常、メモリセルアレイを形成するために互いに接続され、ＤＲＡＭメモリは１つまたは複数のこのようなメモリセルアレイを有する。概して、セル領域と呼ばれ、本質的に矩形形状を有する、限られた領域だけが、個々のメモリセル構成要素（記憶コンデンサおよび選択トランジスタ）を形成するために使用できる。セル領域は、通常、幅方向よりも長手方向において、より大きな範囲を有する。それぞれメモリセルの、またはその個々の構成要素パーツの個々の構成要素は、概して、ほぼ１列に、セル領域の境界内で互いの後で互いから一定の距離をおいて配列される。その結果生じるメモリセルの範囲およびセル領域の範囲も、それぞれ長手方向における範囲であると理解される。それに対する垂直方向でのメモリセルの範囲、つまりセル領域の結果として生じる範囲は、それぞれ側面方向での範囲であると理解される。各メモリセルは、１本のワード線および１本のビット線を介してセル周辺部に結線可能であり、メモリセル上に伝達され、互いに略垂直に向いている。メモリセルのこのような構成は、図１の例によって示される。あるワード線を活性化することによって、それに繋がれているすべてのメモリセルを読み出す、書き込む、あるいはそれらのビット線を介してそれらの情報コンテンツに関してリフレッシュすることができる。
【０００４】
ＤＲＡＭ開発の本質的な目的とは、パターンの縮小である。一方、リソグラフィで生成される最小パターンサイズＦは、生成のたびにほぼ１／√２の係数によってサイズが縮小される。他方、メモリセルのアーキテクチャは、ビットあたりの面積の消費が下がるように変更される。
【０００５】
個々のセルのビット線配線は、読取り／書込み増幅器もその中に導入しつつグリッドを確立する。読取り／書込み増幅器の基本的なタスクとは、ビット線の中から読み出される信号を評価、増幅することである。
【０００６】
メモリセルごとの配線に必要とされる総面積は、メモリセルアーキテクチャのサイズの縮小が面積の節約につながるセル領域の最小サイズから定める。この最小セルサイズ以下になることは、このような配線のスペース要件が、配線グリッドに固定されて実現可能なセルサイズとしては無意味だろう。
【０００７】
例えば、図４に図示されているようなこれまで使用されてきたいわゆる「折りたたまれた」ビット線アーキテクチャは、図の説明においてさらに詳細に説明され、セルあたりの配線に必要とされる最小面積は８Ｆ2である。図２でも見ることができる。「折りたたまれた」ビット線アーキテクチャでは、個々のビット線は、各ケースで互いに隣合うように配列される。これは、各ケースで２本のビット線、すなわち評価されるビット線ＢＬと基準（参照）ビット線ＢＢＬを必要とする。基準ビット線ＢＢＬには、ビット線から読み出される信号、またはそれぞれ、評価されるメモリセルを基準値と比較するというタスクがある。これは、簡略な例によって説明されるだろう。
【０００８】
ＤＲＡＭメモリセル内において、デジタル情報は、例えば、論理「０」と「１」という形で記憶できる。これらの論理情報アイテムのそれぞれに対し、一定の電圧値が割り当てられる。例えば、論理「０」の電圧値はゼロボルトである場合があるが、論理「１」の電圧値は、例えば２ボルトである。メモリセルが読み出される前に、例えば１ボルトという電圧である基準電圧がすべてのビット線に適用される。メモリセルが読み出されると、電圧値は、メモリセルの情報内容に応じて増加するか、減少するかのどちらかとなる。この電圧の変化が、依然として基準ビット線内に存在する１ボルトという基準電圧と比較される。評価されるビット線内の電圧値が基準電圧値より高い場合、情報内容の論理「１」がメモリセル内に書き込まれる。電圧値が低い場合には、情報論理「０」がメモリセル内に書き込まれる。評価されるビット線および基準ビット線の中から読み出された電圧信号は、調整され、例えば読取り／書込み増幅器内で増幅されるなど、さらに処理される。
【０００９】
「折りたたまれた」ビット線という概念では、２本のワード線ＷＬが、各メモリセル上を伝達される。１つのワード線は、隣接するセルを通過する間、選択されたセルを活性化する一方、当隣接するビット線を非活性化する。第２ワード線は呼び出されるセルのみを通過し、隣接するセルを選択時に活性化する。メモリセル上で並列で伝えられる１本のビット線ＢＬおよび２本のワード線ＷＬを備える配線アーキテクチャは、図２に図示されているように少なくとも８Ｆ2の面積を必要とする。「折りたたまれた」ビット線概念は、このようにして８Ｆ2以上のセルだけに適切である。
【００１０】
４Ｇｂｉｔを超える世代となり、ＤＲＡＭメモリセルのアーキテクチャは、８Ｆ2未満の面積消費を必要とする。その場合、配線は、それがセル配置のスペース要件を決定しないような方法で変更されなければならない。これは、各セルで単一ワード線だけを伝達することによって達成される。これは、例えば、図３に図示されている。この図から分かるように、配線の最小スペース要件は４Ｆ2に低下する。ビット線アーキテクチャの重要性は、「折りたたまれた」ビット線概念からいわゆる「開放」ビット線概念への遷移である。このような「開放」概念は、例えば図５に示され、図の説明においてさらに詳細に説明されるだろう。図５から分かるように、従来のワード線とビット線の配列により、メモリセルのサイズに関係なく、読取り／書込み増幅器ＳＡのグリッドは８Ｆから４Ｆに縮小されている。グリッドは突然縮小され、それはこのグリッドが、それが７Ｆ2のセルであるのか、６Ｆ2のセルであるのか、４Ｆ2のセルであるのか、あるいは同等なセルであるのかに関係なく、８Ｆ2未満のセルごとに必要とされることを意味する。
【００１１】
図４と図５から分かるように、読取り／書込み増幅器のグリッド（ＳＡグリッド）は、とりわけ、ビット線ＢＬの幅、ビット線間の距離、およびビット線ＢＬと基準ビット線ＢＢＬの配列によって決定される。
【００１２】
８Ｆ2未満のセルの場合、単一ワード線ＷＬだけをセルごとに供給できる。この結果、隣接するセルも読み出され、隣接するビット線は、図４に図示される「折りたたまれた」ビット線概念で可能であったように、基準ビット線として使用することができない。代わりに、隣接セルアレイからのビット線ＢＢＬが基準ビット線として使用される。この結果、「開放」ビット線概念が生じ、ＳＡグリッドは突然、セルサイズとは無関係に８Ｆから４Ｆに縮小される。
【００１３】
従来のビット線アーキテクチャでは、隣接ビット線間の距離は、例えば、図１で分かるように、セルの長手方向の方向でのビット線の向きから生じる。２本の隣接するビット線間の距離は、このようにして、メモリセルの幅により固定される。メモリセルの幅は、その結果、メモリセル構成要素の１Ｆパターン幅、および隣接メモリセルからの１Ｆ距離から生じる２Ｆの最小可能値に一致する。
【００１４】
８Ｆ2未満のアーキテクチャを持ついわゆる「トレンチセル」への進展に沿って、深いトレンチとゲート間の距離が縮小される。深いトレンチコンデンサとは、集積回路内の基板表面に垂直に位置合わせされる円筒形のコンデンサである。ゲートとは、例えば、選択トランジスタのゲートのことである。記憶コンデンサとゲート間の距離が縮小される場合、記憶セルは、例えば、図１で見られる長手方向に対応してサイズが縮小される。ビット線はメモリセルの長手方向で位置合わせされるか、長手方向に向けられているため、隣接ビット線間のビット線距離は、セルのサイズの縮小に関係なく一定のままである。
【００１５】
ビット線グリッドおよび読取り／書込み増幅器グリッドにおける、８Ｆから４Ｆへの突然の縮小は、特に「開放」ビット線アーキテクチャにおいて問題を呈する。この理由とは、とりわけ、それがその中から確立されるプレーナトランジスタを備える、２分の１に縮小されたグリッド内での読取り／書込み増幅器のレイアウトが非常に困難であるということである。
【００１６】
【発明が解決しようとする課題】
したがって、上記した不利な点が回避されるＤＲＡＭメモリセルおよび対応するＤＲＡＭメモリセル配線を有するＤＲＡＭメモリを提供することが本発明の目的である。特に、前述された方法でかなりの度合いで読取り／書込み増幅器のグリッドを突然縮小することなく、「折りたたまれた」概念から「開放」概念への遷移によってメモリパターンを縮小することが可能にならなければならない。
【００１７】
【課題を解決するための手段】
本発明の第１態様に従って、この目的は、少なくとも本質的に矩形セル領域という領域内に形成される１つの記憶コンデンサおよび１つの選択コンデンサを備える１つの集積ＤＲＡＭメモリにより達成され、セル領域は、幅方向より長手方向でかなりの範囲を有し、１本のワード線および１本のビット線を介してセル周辺部に結線することができ、ワード線およびビット線がメモリセル上で伝達され、少なくとも互いに略垂直に向けられている。本発明に従って、ＤＲＡＭメモリセルは、ビット線がメモリセルの幅方向でメモリセルの長手方向に垂直に向けられているという点で特徴付けられている。
【００１８】
このようにして、ビット線アーキテクチャは、８Ｆ2未満のＤＲＡＭメモリセルの応力を受けない（unstressed）読取り／書込み増幅器グリッドを達成できる手段によって作製される。
【００１９】
前述された問題（「折りたたまれた」ビット線概念から「開放」ビット線概念への遷移時の８Ｆから４Ｆという読取り／書込み増幅器グリッドの激しい突然の縮小）を解決するための根本的な考えは、ビット線をセルの長手方向に垂直に配列することにある。ＤＲＡＭメモリおよび読取り／書込み増幅器グリッドを形成するための個々のＤＲＡＭメモリセルの組み合わせから生じるビット線グリッドは、メモリセルの長手方向の関数となる。これは、本発明に従ったＤＲＡＭメモリに関してさらに詳細に後述される。したがって、本発明に従ったＤＲＡＭメモリセルの優位点、影響および動作に加えて、本発明に従ったＤＲＡＭメモリに関するそれ以降の説明の完全な内容も参照される。読取り／書込み増幅器グリッド尺度は、ここでメモリセルの長手方向と直線状に変化する。その結果、これまで存在してきた、前記に説明されている読取り／書込み増幅器のレイアウト問題を、縮小することができる。
【００２０】
本発明に従ったＤＲＡＭメモリセルの有利な実施態様はサブクレームから得られる。
【００２１】
有利なことに、ＤＲＡＭメモリセルは、８Ｆ2未満のセル領域を有する。本発明によって、７Ｆ2のセル、６Ｆ2のセル等が、好ましくは達成することができる。
【００２２】
有利なことに、ビット線および／またはワード線は、１Ｆの幅を有する。
【００２３】
メモリセルの幅は、好ましくは２Ｆであるが、メモリセルは好ましくは４Ｆ未満のセル長さを有する。
【００２４】
本発明の第２態様に従って、前述されたように本発明に従った多くのＤＲＡＭメモリセルを有するＤＲＡＭメモリが提供される。各ケースにおけるメモリセルは、１つまたは複数のメモリセルアレイを形成し、各ケースでは１つのメモリセルアレイの多くのメモリセルが１本の共通ワード線および１本の共通ビット線に接続され、ワード線はワード線グリッドを形成し、ビット線はビット線グリッドを形成する。
【００２５】
本発明に従ったＤＲＡＭメモリの優位点、影響および動作に加えて、本発明に従ったＤＲＡＭメモリセルに関する前記説明の完全な内容も参照される。
【００２６】
各セルの個々のビット線は、ここではメモリセルの長手配向に垂直に、つまりその長手方向に垂直に、およびその幅方向に平行に向けられる。その場合、メモリセルの長さが、例えば選択トランジスタと記憶コンデンサのゲート間の距離を縮小することによって縮小されると、距離のこの縮小は、隣接するビット線間の距離でも、これらがメモリセルの短縮の度合いまで互いに近く移動するように顕著になる。しかしながら、このプロセスでは、距離の縮小の度合いは流れるようであり、本説明の導入部で説明された従来の「開放」ビット線アーキテクチャへの従来の「折りたたまれた」ビット線アーキテクチャからの遷移の場合のように突然ではない。
【００２７】
本発明に従ったＤＲＡＭメモリの有利な実施態様は、サブクレームから得られる。
【００２８】
有利なことに、ＤＲＡＭメモリは、「開放」パターンを有することができる。このようなパターンは、前述された方法でＤＲＡＭメモリの連続する縮小化を考慮に入れる。
【００２９】
これに関連して、別のメモリセルアレイからのビット線は、読み出されるメモリセルのビット線用の基準ビット線として使用できる。
【００３０】
有利なことに、ビット線グリッドは、メモリセルの長手方向の関数として形成される。これには前述された優位点がある。
【００３１】
前記に説明された構成要素から離れて、ＤＲＡＭメモリは、概して、ビット線を介して伝送される信号の評価および追加処理のために後者に配線される１つまたは複数の読取り／書込み増幅器を有する。読取り／書込み増幅器は、追加使用法ステップに関してそれぞれのケースで必要とされる信号値に、通常非常に小さい信号値だけを有するビット線を介して通過する信号を増幅するというタスクを有する。
【００３２】
好ましくは、読取り／書込み増幅器は、読取り／書込み増幅器のグリッドが、メモリセルの長手方向と尺度で線形に変化するようにビット線グリッドに一致するグリッド内に配列される。これは、例えば、以下の公式により示される。
ＳＡグリッド＝２・ＢＬグリッド＝２・セルサイズ／２Ｆ＝セルサイズ／Ｆこの場合、ＳＡグリッド＝読取り／書込み増幅器グリッド、ＢＬグリッド＝ビット線グリッド、およびＦ＝最小印刷パターンサイズである。
【００３３】
各ケースでは、有利なことに、隣接するメモリセルの多くのゲート、特に４つのゲートをワード線を介して互いに繋ぐことによりアイランドを形成することができる。
【００３４】
このようにして、その完全性が１つのワード線グリッドを形成するワード線の特に有利な配列は、ビット線、またはビット線グリッドにそれぞれ垂直に実現できる。ゲートは、例えば、各メモリセルに提供される選択トランジスタのゲートである。
【００３５】
有利なことに、このワード線は、ポリシリコン（ｐｏｌｙｓｉｌｉｃｏｎ）線として形成することができる。
【００３６】
それぞれのケースで隣接するメモリセルをアイランド状に互いに繋ぐことのできるこれらのワード線は、その結果、個々のアイランド、特にポリシリコンアイランドが、個々のメモリセル内の金属ワード線を介して互いに繋がれるように、一定の間隔で追加の金属ワード線に繋がれる。
【００３７】
ＤＲＡＭメモリ内の２本のワード線は、好ましくは互いの上に配列される。
【００３８】
各ケースにおいて、各ビット線には１つのメモリセルだけが読み出されることを確実にするために、互いに隣に通る２本の金属ワード線は、各ケースにおいて、さまざまなタイプのメモリセルゲートに交互に接触できる。この例は、図６に関して示されている。
【００３９】
アイランドを実現するために、隣接するメモリセルをアイランド状に繋ぐワード線は、例えば深いトレンチコンデンサなどの記憶コンデンサを選択トランジスタに繋ぐメモリセル（複数の場合がある）のそれぞれのソース−ドレイン領域の上で伝達されなければならない。
【００４０】
後続の本文では、これに関して考えられる生産変形が説明されている。ソース−ドレイン領域上でワード線を伝達するときに必要とされる隔離は、例えば、しかしながら追加のフォトリソグラフィック平面を必要とするいわゆるＳＴＩ（浅いトレンチ隔離）プロセスを介して実現することができる。ＳＴＩ方法は、隣接するトランジスタまたは集積回路のその他の活性化された領域が、トレンチにより側面方向に隔離され、トレンチがモノクリスタルシリコンにエッチングされ、絶縁材を充填されるトレンチ隔離方法である。
【００４１】
前述されたパターンを生じさせるために、例えば、まず、選択トランジスタのゲートを、例えば適切なゲート酸化物およびゲートポリマーおよびゲート窒化物の付着を介して製作することができる。その後で、ゲートはパターン化される。この後に、ＳＴＩエッチングが行われ、続いてエッチングされた領域の酸化物での充填が行われる。それから、パターンは適切なＣＭＰ（化学機械研磨）方法によって研磨できる。それから、隣接するメモリセルの島状のゲートの接続は、個々のポリシリコンアイランドが必要とされる場所に付着され、追加の写真石版面を介してパターン化されるという点でワード線、例えばポリシリコンワード線を介して作製される。
【００４２】
要約すると、本発明に係るＤＲＡＭメモリセル、および本発明に係るＤＲＡＭメモリ、およびその結果生じる新しいメモリセルとビット線のアーキテクチャは、多くの優位点を示す。例えば、セルの長手方向と線形に尺度が変化する読取り／書込み増幅器グリッドを最初に言及することができる。これは、同時にビット線グリッドも拡大する。これは、隣接するビット線間の距離に反比例して増加する隣接ビット線間の不利な結合キャパシタンスの削減につながる。ワード線の抵抗を低く保つために、個々のゲートをアイランド状に繋ぐ例えばポリシリコン線などのワード線は、一定の間隔で金属ワード線によって接触される。これらの接点では、ビット線間の距離は対応して拡大されなければならない。これらの接点は、本発明から生じるビット線アーキテクチャの追加スペース要件なしに行うことができる。接点の数は、従来のビット線アーキテクチャにおいてよりはるかに多い。このようにして、これがワード線の抵抗を削減する。
【００４３】
図１は、ＤＲＡＭメモリセル１０の構造を図式で示したものである。例示的な本実施態様においては、これは、いわゆる二重トレンチセルである。ＤＲＡＭメモリセル１０には、同じように形成された２つのセル構成要素がある。
【００４４】
ＤＲＡＭメモリセル１０は、本発明のケースではいわゆる深いトレンチコンデンサとして形成されている２つの記憶コンデンサ１１を有する。さらに、各ケースで、対応するゲート１３とソース−ドレイン領域１４を有する合計２個の選択トランジスタ１２が提供される。それは、本発明のケースでは二重トレンチセルであるため、ビット線１５によって接触されるソース−ドレイン領域１４は、両方のセル部分によって共同で使用される。
【００４５】
メモリセル１０の個々の構成要素は、少なくとも略矩形のセル領域２０内で形成され、セル領域２０は、幅方向Ｂより長手方向Ｌでより大きな範囲を有する。メモリセル１０の個々の構成要素、つまり記憶コンデンサ１１と選択トランジスタ１２は、Ｆを最小リソグラフパターンサイズとして、１Ｆの最小パターン幅を有する。さらに、各メモリセル１０は、合計で２Ｆのセル幅２２が本発明の例示的な実施態様で得られるように、各ケースで隣接するセルに対し１Ｆの距離を有する。セル長２１は、本実施形態において４Ｆとして得られるように、類似した方法で決定される。メモリセル１０のセル部分のセル面積２０は、このようにして８Ｆ2として得られる。
【００４６】
メモリセル１０の各セル部分は、ワード線１６，１７およびビット線１５を介してセル周辺部１８に結線することができる。ワード線１６、１７およびビット線１５は、メモリセル１０の上を伝達され、互いに略垂直に向けられる。
【００４７】
メモリセル１０は、ビット線１５がメモリセル１０の長手方向Ｌで、つまりメモリセル１０の長手方向２１に平行に向けられる従来の技術から既知のタイプである。
【００４８】
図１に示されているメモリセル１０は、大幅に簡略された形で図２にも示されている。図２に図示されているメモリセルのタイプを使用して、いわゆる「折りたたまれた」ビット線アーキテクチャを有するＤＲＡＭメモリ３０が達成できる。「折りたたまれた」ビット線アーキテクチャのある従来の技術から既知であるこのようなＤＲＡＭメモリ３０は、図４に示されている。
【００４９】
図４に従った「折りたたまれた」ビット線概念では、ビット線（ＢＬ）３２および対応する基準ビット線（ＢＢＬ）３３が、それぞれのケースで、互いに隣接して配列される。このようなＤＲＡＭメモリ３０の動作は、説明に対する導入で詳細に説明したので、ここでは省略する。このような「折りたたまれた」概念は、２本のワード線（ＷＬ）１６、１７が、図２で分かるように、各メモリセル１０で伝達される。ワード線１６は、隣接するセル、およびこのようにして隣接ビット線を非活性化したままにする一方で、選択されたメモリセル１０を活性化する。第２ワード線１７は、読み出されるメモリセル１０のみを通過し、選択時に隣接するセルを活性化する。１本のビット線（ＢＬ）１５および２本のワード線（ＷＬ１、ＷＬ２）１６、１７のあるＤＲＡＭメモリセルの結線は、（図２に図示されているように）少なくとも８Ｆ2のセル面積を必要とし、そのため８Ｆ2以上のセルだけに適切である。
【００５０】
しかしながら、パターンおよびＤＲＡＭメモリ３０の縮小につれ、８Ｆ2未満の面積の消費は、メモリセル１０のセル面積２０にとってますます必要とされる。それから、配線は、メモリセルアレイ３１のスペース要件を決定しないような方法で変更されなければならない。これは、各メモリセル１０の上で１つのワード線（ＷＬ）１６だけを伝達することにより達成される。この場合、図３に図示されるように、配線のための最小スペース要件は４Ｆ2に低下する。その結果、ビット線アーキテクチャの重要性は、「折りたたまれた」概念（図４を参照のこと）から図５に図示されているような「開放」概念への遷移である。
【００５１】
図５は、従来の技術から既知であり、このような「開放」概念を有するＤＲＡＭメモリ３０を示す。すでに言及されたように、単一ワード線１６だけが、メモリセルあたり８Ｆ2未満のセル面積２０を有するメモリセルに供給できる。この結果、隣接するセルがつねに読み出され、読み出されるビット線ＢＬ（３２）に対する隣接するビット線（ＢＢＬ）３３は、図４に従った「折りたたまれた」ビット概念で可能であったように、基準ビット線として使用することはできない。代わりに、隣接メモリセルアレイ３１からのビット線は、基準ビット線（ＢＢＬ）３３として使用される。これが、ＤＲＡＭメモリ３０にも提供される読取り／書込み増幅器３４のグリッドを縮小する。図５に図示されているワード線１６とビット線１５（やはり図３を参照すること）の従来の配列においては、読取り／書込み増幅器（ＳＡ）３４のこのグリッドがメモリセル１０の実際のサイズとは無関係に８Ｆから４Ｆに縮小される。しかしながら、２分の１に縮小されるグリッド内の読取り／書込み増幅器３４のレイアウトは、通常、読取り／書込み増幅器を構築するために使用されるプレーナトランジスタで依然として非常に問題がある。
【００５２】
これらの問題を回避する１つの可能性が、図６から図８にかけて関連して示されている。
【００５３】
図６は、多くのＤＲＡＭメモリセル５１を有する本発明に従ったＤＲＡＭメモリ５０を示す。個々のＤＲＡＭメモリセル５１は、（図１のメモリセル１０と関連して示されるように）各ケースで、深いトレンチコンデンサとして構築できる１つの記憶コンデンサ５２、および１つの選択トランジスタを有することができる。個々の構成要素は、各ケースにおいて、セル領域５９の面積に形成される。各選択トランジスタは、多くのゲート５３を有する。選択トランジスタのソース−ドレイン領域では、ビット線５５との接点５４が提供される。
【００５４】
図１から図５に示される解決策とは対照的に、ビット線５５は、もはや、メモリセルの長手方向Ｌには向けられていない（図１を参照すること）。代わりに、ビット線５５は、メモリセル５１の長手方向に垂直に向けられている（比較のため、図１の図も参照すること）。これにより、ビット線グリッド、およびこのようにして読取り／書込み増幅器グリッドもメモリセル５１の長手方向の関数となることができる。その結果、読取り／書込み増幅器グリッドは、メモリセルの長さと尺度で線形に変化する。
【００５５】
例えば、メモリセル５１の長手方向も短縮するように、深いトレンチコンデンサ５２と選択トランジスタのゲート５３間の距離が短縮されると、読取り／書込み増幅器のグリッドも、従来の技術から既知である８Ｆから４Ｆへのグリッドのサイズの突然の縮小、およびその結果である不利な点と問題点を生じさせることなく、同じ方法で「流れるように」サイズを縮小することができる。
【００５６】
ビット線５５は、いまメモリセル５１の長手方向に垂直にメモリセル５１上で伝達されるため、メモリセル５１上で伝達されるワード線５６，５７は、いま、メモリセル５１の長手方向Ｌの向き、つまりメモリセル５１の長手方向と平行な向きを有する。
【００５７】
ビット線５５に垂直なワード線５６，５７の特に有利な配列を達成するために、図６の例示的な実施態様に従って、隣接するメモリセルの個々のゲートが、各ケースで、第 1 ワード線５７によりアイランド状に互いに繋がれ、この第 1 ワード線５７は本ケースのポリシリコン線として構築されることが提案される。ポリシリコンの第 1 ワード線５７に繋がれる選択トランジスタのゲートは、図６に従った例示的な実施態様で符号６０により示される。さらに明快にするために、ポリシリコンの第 1 ワード線５７は「二重線」として示されている。
【００５８】
図６に従った例示的な実施態様では、隣接するメモリセル５１の４つのゲート６０は、各ケースで、ポリシリコンの第 1 ワード線５７によりアイランド状に互いに繋がれる。個々のポリシリコンアイランドは、その結果、金属の第２ワード線５６により互いに繋がれる。第２ワード線５６は、好ましくはポリシリコンの第１ワード線５７の上に直に配列される。金属の第２ワード線５６のコースは、例えば、図６のＤＲＡＭメモリセル５１の右側列から生じる。ポリシリコンのワード線をさらに明確に示すことができる様にするために、メモリセル５１の左側の２つの列について、金属の第２ワード線５６は偏位されて示される。しかしながら、図面の上部の小さい矢印は、偏位して示されるこれらの金属の第２ワード線５６が、実際には、ポリシリコンの第１ワード線５７上を直接的に通ることを示している。
【００５９】
ポリシリコンの第１ワード線５７は、対応する接点５８を介して一定間隔で金属の第２ワード線５６に繋がれている。
【００６０】
１つのメモリセル５１だけが各ビット線５５の上に読み出されることを確実にするために、互いに隣接して通る２本の第２ワード線５６が、各ケースでさまざまなタイプのアイランド６０に交互に接触する。アイランド６０を実現するために、ポリシリコンの第１ワード線５７が、深いトレンチ記憶コンデンサ５２を選択トランジスタに繋ぐソース−ドレイン領域上を通らなければならない。しかしながら、これに必要な隔離は、追加フォトリソグラフ平面が必要となる修正された「隆起ＳＴＩ」プロセスによって達成することができる。
【００６１】
最終的に、図７と図８は、ビット線７１に相応して最適化されたアーキテクチャを有するＤＲＡＭメモリレイアウト７０のための２つの例示的な実施態様を示す。いずれのＤＲＡＭメモリ７０とも、６Ｆ2メモリセルとして形成される多くのメモリセルを有する。ビット線７１とＤＲＡＭメモリセルの間の接点７３は、交差ボックスにより示される。金属ワード線７２とそれぞれのポリシリコンアイランドの間の接点７４は、円が書かれた正方形で示されている。
【００６２】
図７に示されるレイアウト例では、ビット線７１は、少なくとも１Ｆの距離が、各ケースで個々の要素間で維持されるように通る。その結果、ビット線７１のいくつかが偏位を有する。ビット線７１と接点７４間の距離が図８に図示されるように１／２Ｆに縮小されると、ビット線７１は、同一のグリッドのあるＤＲＡＭメモリのメモリセル上でまっすぐに通ることができる。
【図面の簡単な説明】
本発明は、ここで例示的な実施態様によって、および添付図面を参照してさらに詳細に説明されるだろう。
【図１】 図１は、従来のワード線／ビット線向きでのＤＲＡＭメモリセルの基本的なレイアウトを示す。
【図２】 図２は、ワード線とビット線配線のための２本のワード線を有するＤＲＡＭメモリの最小スペース要件を概略図で示す。
【図３】 図３は、１本のワード線だけを使用するときに、ワード線およびビット線配線のためのＤＲＡＭメモリセルの最小スペース要件を概略図で示す。
【図４】 図４は、既知の「折りたたまれた」ビット線アーキテクチャを概略図で示す。
【図５】 図５は、既知の「開放」ビット線アーキテクチャを概略図で示す。
【図６】 図６は、部分的に示されている本発明に従ったＤＲＡＭメモリの例示的な実施態様を概略図で示す。
【図７】 図７は、６Ｆ2メモリセルを有する本発明に従ったＤＲＡＭメモリのレイアウトの有利な変形を示す。
【図８】 図８は、６Ｆ2メモリセルを有する本発明に従ったＤＲＡＭメモリのレイアウトの別の変形を示す。
Claims (11)
- 少なくとも１つのメモリセル領域を形成する複数のメモリセルを有し、前記複数のメモリセルにおけるそれぞれのメモリセルがワード線およびビット線により結合されるＤＲＡＭメモリであって、前記メモリセルは、
記憶コンデンサおよび
１つのゲートを含む選択トランジスタを具備し、
前記記憶コンデンサおよび前記選択トランジスタは、幅方向より長手方向に長い略矩形の前記メモリセル領域を形成し、
前記複数のメモリセルにおいて前記ワード線および前記ビット線は、それぞれのメモリセルに案内され、
前記ビット線は、それぞれの前記メモリセル領域の長手方向に略垂直であるとともに、前記メモリセル領域の幅方向に向けられて配置され、
前記ワード線は、第１ワード線および第２ワード線を形成し、
隣接する前記メモリセルにおける複数の前記ゲートがそれぞれの前記第１ワード線により結合された前記メモリセルの集合であるアイランドを形成し、
前記第１ワード線は、予め決められた距離で前記第１ワード線上に配置された前記第２ワード線と結合され、
前記第２ワード線は、前記メモリセル領域の長手方向に略平行に複数本配置され、
前記メモリセル領域の長手方向に沿って互いに隣接する異なる前記アイランド中の前記メモリセル同士が前記ビット線を共有し、
互いに隣接して通る２本の前記第２ワード線が、前記メモリセル領域の長手方向に沿って、前記異なるアイランドに交互につながっていることを特徴とするＤＲＡＭメモリ。 - 前記複数のゲートは、４つのゲートから構成されることを特徴とする請求項１記載のＤＲＡＭメモリ。
- 前記メモリセル領域の面積は、最小のリソグラフパターンサイズをＦとして、略８Ｆ2より小さいことを特徴とする請求項１または２記載のＤＲＡＭメモリ。
- 少なくとも１つの前記ビット線および前記ワード線は、最小のリソグラフパターンサイズをＦとして、略１Ｆの幅を有することを特徴とする請求項１〜３のいずれかに記載のＤＲＡＭメモリ。
- 前記メモリセル領域は、最小のリソグラフパターンサイズをＦとして、幅方向に略２Ｆの長さを有することを特徴とする請求項１〜４のいずれかに記載のＤＲＡＭメモリ。
- 前記メモリセル領域は、最小のリソグラフパターンサイズをＦとして、長手方向に略４Ｆより小さい長さを有することを特徴とする請求項１〜５のいずれかに記載のＤＲＡＭメモリ。
- １つの前記メモリセルからの前記ビット線は、他の前記メモリセルのための参照ビット線として使用されることを特徴とする請求項１〜６のいずれかに記載のＤＲＡＭメモリ。
- 複数の読取り／書込み増幅器をさらに具備し、それぞれの前記読取り／書込み増幅器の領域の長手方向の長さが前記メモリセル領域の長手方向の長さと同じ比で線形に変化するように、前記読取り／書込み増幅器の領域の長手方向の長さが互いに隣接する前記ビット線間のビット線ピッチの２倍に略等しいことを特徴とする請求項１〜７のいずれかに記載のＤＲＡＭメモリ。
- 前記第1ワード線は、ポリシリコン線として形成されることを特徴とする請求項１〜８のいずれかに記載のＤＲＡＭメモリ。
- 前記第２ワード線は、金属のワード線として形成されることを特徴とする請求項１〜９のいずれかに記載のＤＲＡＭメモリ。
- 「開放」ビット線アーキテクチャとして配置された複数の前記ビット線を具備することを特徴とする請求項１〜１０のいずれかに記載のＤＲＡＭメモリ。
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