JPH02146769A - 配線構造を有する半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、−船釣には半導体記憶装置の配線構造に関
し、特に、半導体記憶装置の信号線のための「ツィステ
ィッド・ワイヤリング・ペア」方式に関するものである
。この発明は、ダイナミック型ランダム・アクセス・メ
モリ（ＤＲＡＭ）のフォールデイラド・ビット線方式の
分野に特に有用である。

［従来の技術］ この発明はダイナミック型ランダム・アクセス・メモリ
に適用されたとき、最も好ましい効果が得られるので、
以下、ダイナミック型ランダム・アクセス・メモリにつ
いて説明する。

ダイナミック型ランダム・アクセス・メモリは既によく
知られている。第８図はそのような従来のダイナミック
型ランダム・アクセス・メモリ（以下、ＤＲＡＭと称す
る。）の全体構成の一例を示すブロック図である。

第８図を参照して、ＤＲＡＭは、記憶部分である複数の
メモリセルを含むメモリセルアレイ４１と、そのアドレ
スを選択するアドレスバッファに接続された行デコーダ
４２１列デコーダ４３と、入出力回路に接続されたセン
スアンプを含む入出力インターフェイス部とを備える。

記憶部分である複数のメモリセルは、マトリクスとして
構成されている、行デコーダ４２に接続されたワード線
と、列デコーダ４３に接続されたビット線との各交点に
接続され、それによってメモリセルアレイ４１を構成し
ている。外部から与えられる行アドレス信号と列アドレ
ス信号を受けて、行デコーダ４２と列デコーダ４３によ
り選択された各１本のワード線とビット線の交点にある
メモリセルが選択される。選択されたメモリセルにデー
タが書込まれたり、あるいはそのメモリセルに蓄えられ
ていたデータが読出されたりする。このデータの続出／
書込の指示は制御回路に与えられる読出／書込制御信号
によって行なわれる。

データはＮ　（＝ｎＸｍ）ビットのメモリセルアレイ４
１に蓄積される。読出／書込を行なおうとするメモリセ
ルに関する情報は、行および列アドレスバッファに保存
され、行デコーダ４２による特定のワード線の選択（ｎ
本のワード線のうち、１本のワード線の選択）によって
ｍビットのメモリセルがセンスアンプに結合される。次
に、列デコーダによる特定のビット線の選択（ｍ本のビ
ット線のうち、１本のビット線の選択）によって、その
中の１個のセンスアンプが入出力回路に結合され、制御
回路の指令に従って読出し、あるいは書込みが行なわれ
る。

第９図はメモリセルの書込／読出動作を説明するために
示されたＤＲＡＭの１つのメモリセル４０の等価回路図
である。この図によれば、１つのメモリセル４０は１組
の電界効果型トランジスタＱとキャパシタＣｓとからな
る。電界効果型トランジスタＱのゲート電極はワード線
２００に接続され、キャパシタＣｓにつながるソース／
ドレイン電極はビット線３００に接続されている。デー
タの書込み時には、ワード線２００に所定の電圧が印加
されることによって電界効果型トランジスタＱが導通ず
るので、ビット線３００に印加された電荷がキャパシタ
Ｃｓに蓄えられる。一方、データの読出し時には、ワー
ド線２００に所定の電圧が印加されることによって電界
効果型トランジスタＱが導通するので、キャパシタＣｓ
に蓄えられていた電荷がビット線３００を介して取出さ
れる。

半導体記憶装置、たとえば、第８図に示されたＤＲＡＭ
において各メモリセルからの情報をセンスアンプへ伝達
する信号線の配線方式として、２本１組で同一方向にセ
ンスアンプから配置されているビット線方式（フォール
デイラドピット線方式と呼ばれている。）が知られてい
る。その−例を第１０図を参照して説明する。

第１０図は従来のフォールデイラドピット線の等価回路
構成を示す模式図である。第１０図に示すように、１つ
のセンスアンプＳＡから同一方向に２本のビット線（（
ＢＬｏ、ＢＬｏ）、（ＢＬｌ、■Ｔ〒）、・、−、（Ｂ
Ｌｍ、８１丁））がペアで配置され、各ビット線に複数
個のメモリセルが連結されている。このとき、たとえば
、仮想配線としてＡという他の配線が一方のビット線Ｂ
ＬＯに近接して配置されている場合、この配線Ａに何ら
かの電位が与えられると、配線Ａとビット線ＢＬｏとの
間の容量Ｃが大きいとき、雑音となり、ビット線ＢＬ、
の電位が変動する。一方、ビット線ＢＬ、は配線Ａから
離れているため、配線Ａの電位の影響を受けにくい。そ
の結果、センスアンプＳＡによってビット線ＢＬ、とビ
ット線ＢＬ。

との電位差を比較、検知しようとする場合に、方のビッ
ト線ＢＬ、の電位が変動しているため、他方のビット線
丁丁丁との比較の結果が反転する、いわゆる誤動作が生
じてしまう。

このような問題に対して、第１１図に示すように、２本
のビット線を交互に複数回交差させる、いわゆるツィス
ティッドビット線方式が提案されている。仮想配線とし
て近接した配線Ａを例にとって説明すると、配線Ａから
の雑音は、近接した配線（この場合は、ビット線ＢＬｏ
、ビット線πＴ丁の両者との負荷容量ｃが同じになるよ
うに交差回数、距離等が設定されているものとする。）
、すなわち、ビット線ＢＬｏ、ビット線ＢＬ丁に均等に
影響を与える。その結果、ビット線ＢＬｏとビット線Ｂ
ＬＯの電位差を比較、検知する場合、雑音の影響はほと
んど無視して行なわれ得るので、誤動作が発生しにくい
という利点を有する。

上述のようなツィスティッドビット線方式については種
々の配線が提案されている。たとえば、Ｐａｔｒｉｃｋ
　　Ｗ、Ｂｏｓｓｈａｒｔ　　ｅｔａｌ、　　“Ａ　　
５５３１ｃｍＴｒａｎｓｉｓｔｏｒＬＩＳＰ　　Ｐｒｏ
ｃｅｓｓｏｒ　　Ｃｈｉｐ　　ｌ５ＳＣＣ’８７　　Ｄ
ｉｇｅｓｔ　　ｏｆ　　Ｔｅｃｈｎｉｃａｌ　　ｐａｐ
ｅｒｓ　　Ｐ、２０２には、２本１組のビット線を１回
交差させた配線が開示されている。特開昭６０−２５４
４８９号公報には、１つおきのビット線対ごとに、２本
のビット線を途中で交差させた配線が開示されている。

また、特開昭６２−５１０９６号公報には、偶数箇所で
互いに交差させたビット線対と奇数箇所で互いに交差さ
せたビット線対とが交互に配置された配線が開示されて
いる。米国特許第３９４２１６４号には、センスアンプ
から同一方向に出ている２本１組の信号線をその距離の
２分の１ないしは４分の１の位置において交差させた配
線が開示されている。さらに、特開昭６３−２６８９５
号公報にはセンスアンプに接続される１対のビット線が
複数の交差箇所を有し、隣接する１対のビット線の交差
箇所は互いに一致しないで配列された配線が開示されて
いる。

［発明が解決しようとする課題］ しかしながら、ツィスティッドピット線方式に従った種
々の配線方式は上述のように提案されているが、その方
式を実現するための配線構造、すなわち、配線層の平面
的配置および断面構造については未だ提案されていない
。近年、メモリの高集積化に伴ってメモリセルの微細化
が進められている。各メモリセルに接続されるビット線
等の信号線も、その間隔が縮小されてきている。その結
果、ＤＲＡＭ等の半導体記憶装置には、各メモリセルに
接続される信号線の微細化が進むにつれて、他の配線か
らの雑音による情報伝達の誤り、いわゆる誤動作が発生
する問題が顕在化してきている。

したがって、近接する他の配線からの雑音を１対の信号
線に均等に配分することにより、情報伝達の誤動作を抑
制することが可能なツィスティッドピット線方式を実現
するための具体的な配線層の配置および構造の提案が望
まれている。

そこで、この発明は上記のような課題を解決するために
なされたもので、近接する他の配線からの雑音を各２本
の信号線に均等に配分することにより、情報伝達の誤動
作を抑制することが可能な配線構造を有する半導体記憶
装置を提供することを目的とする。

好ましくは、この発明は、ツィスティッドピット線方式
を実現するために信号伝達の高速性を損なうことがない
配線構造を有する半導体記憶装置を提供することを目的
とする。

また、好ましくは、この発明は、ツィスティッドピット
線方式を実現するために配線抵抗値を低下させることが
可能な配線構造を有する半導体記憶装置を提供すること
を目的とする。

さらに好ましくは、この発明は、ツィスティッドピット
線方式を実現するための配線において付加容量を最小限
に抑えることが可能な半導体記憶装置を提供することを
目的とする。

［課題を解決するための手段］ この発明に従った配線構造を有する半導体記憶装置は、
半導体基板と、ワード線とビット線と、メモリセルと、
センスアンプ手段とを備えている。

半導体基板は主表面を有する。ワード線とビット線は、
半導体基板の主表面の上で互いに交差する。

ビット線は、平行に延びるビット線対の形で配置されて
いる。メモリセルは、ワード線とビット線とが交差する
位置に配置されている。センスアンプ手段は、ビット線
対の電圧差を感知し、増幅するためのものである。ビッ
ト線対のビット線は半導体基板の第１のレベルに位置し
ている。ビット線対の各ビット線の対応する部分は、ビ
ット線対の長さ方向に沿って半導体基板の上で横方向に
交替している。ビット線対は、少なくとも１つの交差部
分を有している。ビット線対の少なくとも１つの交差部
分は、第１のレベルと異なる半導体基板の第２のレベル
に位置している。

この発明の半導体記憶装置の好ましい実施例によれば、
第２のレベルに位置する交差部分は、半導体基板の主表
面上に形成され、交差部分の近傍でコンタクト孔を介し
て接続された不純物領域を含む。また、好ましくは、第
２のレベルに位置する交差部分は、交差部分の近傍でコ
ンタクト孔を介して接続された付加導電層を含む。この
付加導電層は、下位にレベルが変位した導電層、あるい
は上位にレベルが変位した導電層を含むものであればよ
い。

さらに、この発明に従った配線構造を有する半導体記憶
装置の好ましい実施例によれば、ビット線対は、記憶素
子が形成される領域において交差部分を有する。その記
憶素子はダイナミック型記憶素子、またはスタティック
型記憶素子であればよい。

［作用］ この発明においては、ビット線対の各ビット線の対応す
る部分は、半導体基板の上で横方向に交替している。ビ
ット線対の交差部分は、第１のレベルと異なる第２のレ
ベルに位置している。そのため、ビット線対を構成する
各ビット線の対応する部分は、ビット線対の長さ方向に
沿って、半導体基板の上で同一条件下に置かれるように
、横方向に交替され得る。したがって、隣接する配線か
らのノイズによる影響を最小限に抑えることが可能な配
線構造が提供され得る。

［実施例］ 以下、この発明の一実施例を図について説明する。

第１図は、この発明に従った配線構造を有する半導体記
憶装置の一例として、ＤＲＡＭに適用された例を示す部
分平面図である。第１図を参照して、最上層にはビット
線３ａ、？下線３ｂが同一方向に延びるように形成され
ている。ビット線３ａはコンタクト孔１０ａを介してメ
モリセルに接続されている。また、ビット線３ｂはコン
タクト孔１０ｂを介してメモリセルに接続されている。

各メモリセルは活性領域１００の領域内で１組の電界効
果型トランジスタＱ１、Ｑ２．ＱＢとキャパシタＣｓ１
．Ｃｓ２．Ｃｓ３とから構成される。

各トランジスタＱｌ、Ｑ２．Ｑ３を構成するゲート電極
はワード線２００に連なっている。ビット線３ａとＦ下
線３ｂとはメモリセルから離れた領域で交差している。

この交差している部分の断面、すなわち、■−■線にお
ける断面は第２Ａ図または第２Ｂ図に示されている。

第２Ａ図はビット線３ａとビット線３ｂとを付加的な橋
渡し配線層を１層用いて交差させた場合を示す断面図で
ある。この図によれば、シリコン基板１上にシリコン酸
化膜２が形成されている。

シリコン酸化膜２の上には層間絶縁膜４を介して、たと
えば、アルミニウムからなるビット線３ａおよびビット
線３ｂが形成されている。ビット線３ａと？７）線３ｂ
とが交差するように、ビット線３ａの下には層間絶縁膜
４を介して、たとえば、高融点金属シリサイドなどから
なる低抵抗値を有する橋渡し配線層８が部分的に形成さ
れている。

ビア下線３ｂと橋渡し配線層８とはコンタクト孔１０ｃ
、ｌＱｄを介して接続されている。この場合、層間絶縁
膜４は５ｉ０２等の低誘電体からなる絶縁膜を厚く形成
することによって接続部分の付加容量が最小限に抑えら
れる。

また、第２Ｂ図は交差部分において不純物拡散層によっ
てＶ下線３ｂの橋渡しを行なった場合を示す断面図であ
る。この図によれば、たとえば、Ｐ型シリコン基板１の
上にＮ型不純物拡散領域による不純物拡散配線層９が形
成されている。この不純物拡散配線層９がビット線３ｂ
の橋渡し配線層として用いられている。ビット線３ｂと
不純物拡散配線層９とはコンタクト孔１０ｃ、１０ｄに
よって接続されている。不純物拡散配線層９の上方には
層間絶縁Ｍ４を介してビット線３ａが形成されている。

このようにして、不純物拡散配線層を用いてビット線を
交差させることも可能である。

ところが、この構造の場合、橋渡し層として不純物拡散
層を用いるため、ビット線抵抗値を下げること、付加容
量を抑制すること等が困難である。

したがって、信号伝達の高速性の向上を図るためには、
１層のみの橋渡し配線層を用いてビット線を交差させる
場合、第２Ａ図に示された配線構造を適用することが好
ましい。

第３図はこの発明に従った配線構造の別の実施例を示す
部分平面図である。この図によれば、ビット線３ａとＺ
７下線３ｂとをそれぞれ異なる橋渡し配線層５，７を２
層用いて交差させた場合が示されている。この配線構造
の断面、すなわち、第３図のＩＶ−ＩＶ線における断面
は第４Ａ図または第４Ｂ図に示されている。

第４Ａ図を参照して、ビット線３ａとＰ下線３ｂは、シ
リコン基板１上に形成されたシリコン酸化膜２の上に形
成されている。ビット線３ｂとビット線３ａとを交差さ
せるために、その上層にたとえば、アルミニウムからな
る橋渡し配線層５７が形成されている。橋渡し配線層５
は層間絶縁膜４の上に形成され、コンタクト孔１０ｅを
介してＦ下線３ｂに接続されている。また、橋渡し配線
層７は層間絶縁膜６の上に形成され、コンタクト孔１０
ｆを介してビット線３ａに接続されている。このように
して、２層の橋渡し配線層を用いてビット線を交差させ
ることができる。この場合、橋渡し配線層５，７のどち
らか一方をビット線の下に配置して形成してもよい。第
４Ｂ図は橋渡し配線層５をビット線３ｂの下に配置し、
橋渡し配線層７をビット線３ａの上に配置して形成した
場合を示す断面図である。いずれの場合でも、アルミニ
ウム等の低抵抗値を有する材料からなる橋渡し配線層を
形成することによって、ビット線抵抗値を下げるととも
に、層間絶縁膜６に厚い絶縁膜を用いることによって付
加容量を最小限に抑えることができる。したがって、ビ
ット線による信号伝達の高速性を損なわずに２本のビッ
ト線の交差を実現することが可能である。

また、第１図に示される配線の配置においては、ビット
線が交差する部分がメモリセル形成領域以外のところで
設けられている。しかしながら、第５図に示されるよう
に、メモリセル形成領域の上方においてビット線の交差
部分が形成されてもよい。このようにメモリセル形成領
域の上方でビット線が交差するように橋渡し配線層８を
形成しても同様の効果を奏するのは言うまでもない。メ
モリセル形成領域の上方において交差部分を有するよう
に配線層を形成することは、付加的に交差部分形成領域
を設ける必要がなくなり、メモリの高集積化に寄与し得
る。

このとき、メモリセルの構造が平坦化された構造であれ
ば、メモリセル形成領域の上方においてビット線の交差
あるいは橋渡しが容易・に行なわれ得る。第１２図は、
このような平坦化された構造を有するメモリセルの一例
を示す部分断面図である。第１２図に示された断面は、
第５図のＸ■Ｘ■線に沿った断面に相当する。

第１２図を参照して、シリコン基板１には、素子形成領
域を囲むように厚い酸化膜からなる素子間分離領域１３
が形成されている。メモリセルは電界効果トランジスタ
とキャパシタとから構成される。電界効果トランジスタ
は、ゲート電極（ワド線）１４ａと不純物拡散層９１．
９２とを有する。一方の不純物拡散層９１にはキャパシ
タが電気的に接続されている。このキャパシタは、方の
不純物拡散層９１に接続されたストレージノード（蓄積
電極）１５と、このストレージノード１５の表面を覆う
ように形成されたキャパシタ誘電体膜１６と、このキャ
パシタ誘電体膜１６を介してストレージノード１５に対
向するように形成されたセルプレート電極１７とを有す
る。この例では、円筒型のスタックド・キャパシタ構造
が示されている。この構造によれば、ストレージノード
１５が、平面部分と垂直部分とを有し、垂直部分の両面
がキャパシタとして利用されるため、小さな占有平面領
域において大きなキャパシタ容量を有するキャパシタが
形成され得る。なお、セルプレート電極１７の下であっ
てストレージノード１５が形成されていない領域には、
シリコン窒化膜等の絶縁膜１８が形成されている。この
キャパシタ部分をすべて覆うように、厚い層間絶縁膜４
が形成されている。電界効果トランジスタの他方の不純
物拡散層９２には、コンタクト孔１０ｂを介して接続す
るようにコンタクト部埋込層１１が形成されている。層
間絶縁膜４は、その上表面が平坦になるように形成され
ている。そのため、ビット線３８　％　５　ｙＴ線３ｂ
は、容易にその層間絶縁膜４の上表面上に形成され得る
。７７丁線３ｂは、コンタクト部埋込層１１を通じて不
純物拡散層９２に電気的に接続されている。ビット線３
ａには、層間絶縁膜６に形成されたコンタクト孔１０ｃ
を介して橋渡し配線層８が接続されている。

橋渡し配線層８の上には、層間絶縁膜１２か形成されて
いる。このように、凹凸のある表面を有するメモリセル
構造においても、すなわち、シリコン基板の上方領域に
蓄積電極を設けるいわゆる積層型キャパシタ構造を採用
した場合でも、層間絶縁膜をキャパシタの全面上を覆う
ように平坦に形成することによって、ビット線とビット
線の橋渡し配線が容易に形成され得る。その結果、付加
的に交差部分形成領域を設ける必要がなくなるので、こ
の配線構造を採用することは、メモリの高集積化に寄与
し得る。

次に、この発明に従った配線構造を有する半導体記憶装
置の製造方法について説明する。第６Ａ図〜第６Ｄ図は
第３図のＩＶ−ＩＶ線における断面を工程順に示す。以
下、ｍ４Ａ図に示された断面を有する配線構造の形成方
法について説明する。

まず、第６Ａ図を参照して、シリコン基板１の上に、シ
リコン酸化膜２が形成される。その後、ビット線３ａと
゛ビワ１−線３ｂとか、シリコン酸化膜２の上に、たと
えば、多結晶シリコン層が堆積され、それにパターニン
グが施されることによって形成される。

次に、第６Ｂ図を参照して、全面上にＳｉＯ２等からな
る層間絶縁膜４が形成される。このとき、７７丁線３ｂ
の上にはコンタクト孔１０ｅが開口される。

さらに、第６Ｃ図を参照して、所定のパターンに従って
橋渡し配線層５がアルミニウム等の低抵抗値を有する材
料によって形成される。

そして、第６Ｄ図に示すように、全面上に層間絶縁膜６
が堆積された後、コンタクト孔１０ｆが開口される。そ
の後、コンタクト孔１０ｆにおいてビット線３ａと接続
するように、所定のパターンに従って橋渡し配線層７が
低抵抗値を有する材料によって形成される。このように
して、２層の橋渡し配線層５，７を用いてビット線３ａ
とＰ丁線３ｂとの交差部分が形成される。

なお、上記製造工程の一例においては、ビット線として
多結晶シリコン層、橋渡し配線層としてアルミニウム層
を用いた例を示したが、それ以外の低抵抗値を有する材
料からなる層でもよく、高融点金属層、高融点金属シリ
サイド層、あるいは多結晶シリコン層と高融点金属層と
からなる複合膜、アルミニウム以外の低融点金属層等か
ら配線層を構成してもよい。

また、上記実施例では１組のビット線に適用した場合に
ついて説明したが、複数組のビット線に適用できるのは
もちろんである。ビット線が交互に交差する交差部分が
１カ所である場合について上記実施例では示されている
が、複数箇所の交差部分を有するビット線についても適
用される。

さらに、上記実施例ではＤＲＡＭにおけるビット線に適
用した例を示しているが、基準線と比較線といった互い
に比較される信号を伝達する信号線の組合わせであれば
、種々の配線に本発明は適用されることができ、同様の
効果が期待できる。

たとえば、ＤＲＡＭ以外の半導体記憶装置において互い
に比較される信号を伝達する１＃１の信号線のすべてに
適用され得る。

第７図はこの発明に従った配線構造が適用され得る別の
半導体記憶装置の全体構成の一例を示すブロック図であ
る。第７図はスタティック型ランダム・アクセス・メモ
リ（以下、ＳＲＡＭと称する。）の全体構成を示してい
る。

第７図を参照して、ＳＲＡＭは、記憶部分である複数の
メモリセル４０を含むメモリセルアレイ４１と、そのア
ドレスを選択するアドレスバッファに接続されたＸデコ
ーダ４２．Ｘデコーダ４３と、出力バッファに接続され
たセンスアンプを含む人出力インターフェイス部とを備
える。記憶部分である複数のメモリセル４０は、マトリ
ックスとして構成されている、Ｘデコーダ４２に接続さ
れたワード線と、Ｘデコーダ４３に接続されたビット線
との各交点に接続され、それによってメモリセルアレイ
４１を構成している。外部から与えられる行アドレス信
号と列アドレス信号を受けて、Ｘデコーダ４２とＸデコ
ーダ４３により選択された各１本のワード線とビット線
の交点にあるメモリセル４０が選択される。

メモリセル４０に保持された情報が読出されるときは、
ワード線に所定の電圧が印加される。その結果、ビット
線、Ｖ下線にそれぞれ、状態に対応した電位が現われる
。メモリセル４０に書込みを行なうときは、ワード線に
所定の電圧が印加される。その状態でビット線、Ｚ下線
の各々に所望の書込まれるべき状態に対応した電位が印
加される。このように、ビット線とビット線は比較され
る２つの信号を伝達するために設けられている。したが
って、ＳＲＡＭにおけるビット線についても、ＤＲＡＭ
におけるビット線と同様に本発明に従った配線構造を適
用することが可能である。

［発明の効果コ 以上のように、この発明によれば、近接する配線からの
雑音による影響を最小限に抑えることができる配線構造
が提供され得る。また、好ましくは、信号線が交差する
部分において付加導電層を形成することによって、信号
伝達の高速性を損なわずに信号線の交差を実現すること
が可能な配線構造が得られる。すなわち、この付加導電
層によって配線抵抗値を下げることができるとともに、
付加容量を最小限に抑えることができる。

【図面の簡単な説明】

第１図はこの発明に従った配線構造を有する半導体記憶
装置の一実施例を示す部分平面図である。 第２Ａ図、第２Ｂ図は第１図の■−■線における断面を
示す断面図で、この発明に従った配線構造の２つの例を
示している。 第３図はこの発明に従った配線構造の別の実施例を示す
部分平面図である。 第４Ａ図、第４Ｂ図は第３図のｒＶ−ｒＶ線における断
面を示す断面図であり、この発明に従った配線構造の２
つの例を示している。 第５図はこの発明に従った配線構造を有する半導体記憶
装置のさらに別の実施例を示す部分平面図である。 第６Ａ図、第６Ｂ図、第６Ｃ図、第６Ｄ図は第４Ａ図に
示された断面を有する配線構造の製造方法を工程順に示
す断面図である。 第７図はこの発明に従った配線構造が適用され得る他の
半導体記憶装置の全体構成の例を示すブロック図である
。 第８図は配線構造を有する半導体記憶装置の例として従
来のＤＲＡＭの全体構成を示すブロック図である。 第９図は第８図に示されたＤＲＡＭの１つのメモリセル
に対応する等価回路図である。 第１０図は従来のフォールデイラドピット線方式を示す
等価回路構成の模式図である。 第１１図は従来から提案されているツィスティッドビッ
ト線方式を示す等価回路構成の模式図である。 第１２図は第５図のＸ■−Ｘ■線における断面を示す断
面図である。 図において、１はシリコン基板、３ａはビット線、３ｂ
はＦ下線、４．６は層間絶縁膜、５゜７．８は橋渡し配
線層、９は不純物拡散配線層、１０ａ、１０ｂ、１０ｃ
、１０ｄ、１０ｅ、１０ｆはコンタクト孔である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 主表面を有する半導体基板と、 前記半導体基板の主表面の上で互いに交差するワード線
   とビット線とを備え、 前記ビット線は、平行に延びるビット線対の形で配置さ
   れており、 前記ワード線と前記ビット線とが交差する位置に配置さ
   れたメモリセルと、 前記ビット線対の電圧差を感知し、増幅するためのセン
   スアンプ手段とを備え、 前記ビット線対の前記ビット線は、前記半導体基板の第
   １のレベルに位置しており、 前記ビット線対の各ビット線の対応する部分は、前記ビ
   ット線対の長さ方向に沿って前記半導体基板の上で横方
   向に交替しており、前記ビット線対は、少なくとも１つ
   の交差部分を有しており、前記ビット線対の少なくとも
   １つの交差部分が、前記第１のレベルと異なる前記半導
   体基板の第２のレベルに位置している、配線構造を有す
   る半導体記憶装置。