JP2000133784A - 強誘電体メモリ装置 - Google Patents

強誘電体メモリ装置

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Abstract

(57)【要約】 【課題】 １つのワードラインに１つのプレートライン
を対応させるセル構造を有するＦｅＲＡＭを全体面積の
増加なしに具現することができる強誘電体メモリ装置を
提供する。 【解決手段】 各々２つのメモリセルを有する複数の活
性領域グループと、各々絶縁層を介して隔離されている
ワードラインＷＬ１'〜ＷＬ４'とプレートラインＰＬ
１'〜ＰＬ４'を有し、かつ互いに平行して配置されてな
る導電ラインを複数有する導電ライン対を備え、各活性
領域は各導電ライン対に接続されているので、集積度の
損失なしにフォルデッドビットライン構造で１つのワー
ドラインに１つのプレートラインを対応させたＦｅＲＡ
Ｍを実現することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリ装
置に関し、より詳細には、フォルデッド（folded）ビッ
トライン構造を有する強誘電体メモリ（Ferroelectric
Random Access Memory、FeRAM）装置に関する。
【０００２】
【従来の技術】一般的に、ＦｅＲＡＭは、ＤＲＡＭ（Dy
namic Random Access Memory）とほとんど同じセル構造
であるが、キャパシタの誘電体として強誘電物質（ferr
oelectric material）を使用して非揮発性を有するとい
う点で差異がある。したがって、ＤＲＡＭと同様にＦｅ
ＲＡＭでもオープンビットライン構造（open bit linea
rchitecture）とフォルデッドビットライン構造（folde
d bit line architecture）のセルアレイが適用されて
いる。フォルデッドビットライン構造は、オープンビッ
トライン構造に比べて電気的ノイズにあまり影響を受け
ないという利点がある。
【０００３】図１は、一般的なＦｅＲＡＭのメモリセル
の構成図で、図中符号ＢＬはビットラインを示し、ＷＬ
１とＷＬ２はワードラインを示し、ＰＬ１はプレートラ
イン（plate line）を各々示している。各メモリセルは
１つのトランジスタと１つのキャパシタで構成され、２
つのワードラインＷＬ１、ＷＬ２が１つのプレートライ
ンＰＬ１に対応している。すなわち、隣接するワードラ
インに接続した各メモリセルが、プレートラインＰＬ１
を共通に使用している。
【０００４】ここで、ワードラインＷＬ２が選択されな
い状況で、ワードラインＷＬ１が引続き選択されると仮
定すると、メモリセルに貯蔵されたデータを読み出すた
めには、ワードラインＷＬ１が選択された回数ほどプレ
ートラインＰＬ１に電圧パルスを加える必要がある。と
ころが、このような場合には、ワードラインＷＬ２に接
続された強誘電体キャパシタＣ２に貯蔵されたデータが
消されてしまう可能性がある。
【０００５】強誘電体キャパシタＣ２の記憶ノードＮｊ
が完全にフローティング（floating）されている場合に
は問題はないが、実際にはトランジスタＴＲ２の寄生接
合キャパシタ（parasitic junction capacitance）Ｃｊ
を介して接地される。例えば、強誘電体キャパシタＣ２
と寄生接合キャパシタＣｊの容量比が９：１であり、プ
レートラインが０Ｖから３Ｖまでスイング（swing）す
れば、記憶ノードＮｊは０Ｖから２．７Ｖ間でスイング
することになる。したがって、強誘電体キャパシタＣ２
の両電極間には、０．３Ｖの電圧が繰り返し認可され
る。０．３Ｖの電圧が繰り返し認可されれば、強誘電体
キャパシタＣ２に貯蔵されたデータが順次消失される問
題が発生する。
【０００６】このような問題を解決するために、図２に
示したように、１つのワードラインに１つのプレートラ
インを対応させたＦｅＲＡＭのメモリセルの構造が提案
されている。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うなメモリセルの構造は、プレートラインの数が２倍に
増加されてＦｅＲＡＭメモリ素子の面積が増加し、フォ
ルデッドビットライン構造（folded bit line architec
ture）を有するＦｅＲＡＭを具現することが容易でない
という問題がある。
【０００８】図３は、２つのワードラインに１つのプレ
ートラインが対応される単位セルを有し、フォルデッド
ビットライン構造で具現されたＦｅＲＡＭセルアレイを
示した図である。また、図４は、図３のレイアウト（la
yout）を示した図で、図中符号Ａ、Ｂ、Ｃは、ビットラ
インコンタクト（bit line contact）、ＷＬ１〜ＷＬ４
はワードライン（word line）、ＢＬ１〜ＢＬ３はビッ
トライン（bit line）、符号３０は記憶ノード（storag
e node）、符号３２は活性領域（active area）、符号
３４は記憶ノードコンタクト（storage node contact）
を各々示している。また、符号αは、プレートライン間
の最小ピッチ（pitch）を示している。
【０００９】本発明は、このような問題に鑑みてなされ
たもので、その目的とするところは、１つのワードライ
ンに１つのプレートラインを対応させるセル構造を有す
るＦｅＲＡＭを全体面積の増加なしに具現することがで
きる強誘電体メモリ装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、このような課
題を達成するために、各々２つのメモリセルを有する複
数の活性領域グループと、各々絶縁層を介して隔離され
ているワードラインとプレートラインを有し、かつ互い
に平行に配置されてなる導電ラインを複数有する導電ラ
イン対を備え、前記活性領域グループの各活性領域は各
導電ライン対に接続されていることを特徴とするもので
ある。
【００１１】このような構成により、集積度の損失なし
にフォルデッドビットライン構造で１つのワードライン
に１つのプレートラインを対応させたＦｅＲＡＭを実現
することができ、これによって寄生キャパシタンスによ
る雑音を解決できるため、信頼度が増加され高集積Ｆｅ
ＲＡＭの製造を可能である。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施例について説明する。
【００１３】図５は、本発明に適用される１つのワード
ラインに１つのプレートラインを対応させたＦｅＲＡＭ
のセルアレイを示した図で、図４に示した２つのワード
ラインに１つのプレートラインを対応させたＦｅＲＡＭ
のセルレイアウトと比較すると、従来のものは、図５に
図示された回路を実際に具現するためには、プレートラ
インの数が２倍に増えるためセル面積の増加を避けるこ
とができなかったが、本発明は、図５に示されたＦｅＲ
ＡＭのセルアレイをフォルデッドビットライン構造を具
現しつつ、プレートラインの増加にもかかわらずセル面
積の増加を防止できるものである。
【００１４】図６は、本発明の一実施例に係るＦｅＲＡ
Ｍのセルレイアウトを示した図で、図中符号Ａ'、Ｂ'、
Ｃ'、Ｄ'はビットラインコンタクト、ＢＬ１'〜ＢＬ４'
はビットライン、ＷＬ１'〜ＷＬ４'はワードライン、Ｐ
Ｌ１'〜ＰＬ４'はプレートラインを各々示している。符
号４０は記憶ノード、符号４２は活性領域、符号４４は
記憶ノードコンタクトを各々示している。また、図７及
び図８は本発明に係るＦｅＲＡＭを示した断面図であ
る。
【００１５】図５、図６及び図７、図８を参照すれば、
ＦｅＲＡＭは各々２つのメモリセルを有する複数の活性
領域グループを含んで、各活性領域は所定の間隔ほど離
隔されて配置されている。また、複数の導電ライン対が
各々絶縁層を介して隔離されているワードラインとプレ
ートラインを有しながら互いに平行に配置されている。
この時、活性領域の各導電ライン対に接続して、導電ラ
イン対は隣接活性領域と所定間隔ほど離隔されていて、
所定間隔は最小ピッチ（α）により決定される。
【００１６】互いに平行に配置された複数のビットライ
ンが各導電ライン対に垂直に配列されていて、第１の導
電ライン対に接続した活性領域は、奇数ビットラインに
接続し、第１の導電ライン対に隣接する第２の導電ライ
ン対に接続した活性領域は、偶数番目のビットラインに
接続している。
【００１７】各メモリーセルは、ビットライン１０、ビ
ットライン１０の上部に蒸着された絶縁層８０、絶縁層
８０の上部に形成された下部電極７０、強誘電体膜５
０、及び上部電極６０で構成され、図７に示すように、
下部電極７０がプレートラインと接続して上部電極６０
はワードラインを介してビットラインに接続する記憶ノ
ードで使われる。
【００１８】他の方法として、図８を参照すれば、絶縁
層８１の上部に形成される下部電極７１が記憶ノードで
使われて、上部電極６１がプレートラインに接続される
ようにすることも可能である。なお、符号１１はビット
ライン、５１は強誘電体膜、６１は上部電極を示してい
る。
【００１９】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の技術的思想の範囲内で、多
様な置換、変形及び変更できることは明らかである。
【００２０】
【発明の効果】以上説明したように本発明によれば、各
々２つのメモリセルを有する複数の活性領域グループ
と、各々絶縁層を介して隔離されているワードラインと
プレートラインを有し、かつ互いに平行に配置されてな
る導電ラインを複数有する導電ライン対を備え、活性領
域グループの各活性領域は各導電ライン対に接続してい
るので、集積度の損失なしにフォルデッドビットライン
構造で１つのワードラインに１つのプレートラインを対
応させたＦｅＲＡＭを実現することができ、これによっ
て寄生キャパシタンスによる雑音を解決できるため、信
頼度が増加され高集積ＦｅＲＡＭの製造を可能にする。
【図面の簡単な説明】
【図１】一般的なＦｅＲＡＭの概念的なセルの回路図で
ある。
【図２】寄生キャパシタンスを改善したＦｅＲＡＭのセ
ルの回路図である。
【図３】図１に示したセル構造を基盤とするＦｅＲＡＭ
のセルアレイの回路図である。
【図４】図３に示したセルアレイの回路図である。
【図５】図２に示したセル構造を基盤とするＦｅＲＡＭ
のセルアレイの回路図である。
【図６】本発明の強誘電体メモリ装置の一実施例を示し
た図で、図５に示したセルアレイを具現したＦｅＲＡＭ
のレイアウトを示した図である。
【図７】ＦｅＲＡＭの断面図である。
【図８】ＦｅＲＡＭの断面図である。
【符号の説明】
１０、１１ ビットライン ３０、４０ 記憶ノード（storage node） ３２、４２ 活性領域（active area） ３４、４４ 記憶ノードコンタクト（storage node con
tact） ５０、５１ 強誘電体膜 ６０、６１ 上部電極 ７０、７１ 下部電極 ８０、８１ 絶縁層 ＷＬ１〜ＷＬ４、ＷＬ１'〜ＷＬ４' ワードライン ＰＬ１〜ＰＬ３、ＰＬ１'〜ＰＬ４' プレートライン
（plate line） Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６ キャパシタ Ｃｊ 寄生接合キャパシタ（parasitic junction capac
itance） ＴＲ１、ＴＲ２ トランジスタ Ｎｊ 記憶ノード ＢＬ１〜ＢＬ３、ＢＬ１'〜ＢＬ４' ビットライン Ａ、Ｂ、Ｃ、Ａ'、Ｂ'、Ｃ'、Ｄ' ビットラインコンタ
クト

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 各々２つのメモリセルを有する複数の活
    性領域グループと、 各々絶縁層を介して隔離されているワードラインとプレ
    ートラインを有し、かつ互いに平行に配置されてなる導
    電ラインを複数有する導電ライン対を備え、 前記活性領域グループの各活性領域は各導電ライン対に
    接続されていることを特徴とする強誘電体メモリ装置。
  2. 【請求項２】 前記各導電ライン対に垂直であって、互
    いに平行して配置された複数のビットラインを有し、第
    １の導電ライン対に接続された活性領域は、奇数ビット
    ラインに接続し、前記第１の導電ライン対に隣接する第
    ２の導電ライン対に接続された活性領域は、偶数ビット
    ラインに接続されていることを特徴とする請求項１に記
    載の強誘電体メモリ装置。
  3. 【請求項３】 各メモリーセルは、ビットラインと、該
    ビットラインの上部に蒸着された絶縁層と、該絶縁層の
    上部に形成されて前記プレートラインに接続された下部
    電極とを有することを特徴とする請求項２に記載の強誘
    電体メモリ装置。
  4. 【請求項４】 各活性領域は２つのメモリーセルを有
    し、各メモリーセルは、ビットラインと、該ビットライ
    ンの上部に蒸着された絶縁層と、該絶縁層の上部に形成
    された下部電極と、該下部電極の上部に形成された強誘
    電体層と、該強誘電体層の上部に形成されて前記プレー
    トラインに接続された上部電極とを有することを特徴と
    する請求項２に記載の強誘電体メモリ装置。
  5. 【請求項５】 前記活性領域グループに含まれた複数の
    活性領域は、互いに所定間隔ほど離隔されていることを
    特徴とする請求項３又は４に記載の強誘電体メモリ装
    置。
  6. 【請求項６】 前記導電ライン対は、互いに所定間隔ほ
    ど離隔されていることを特徴とする請求項５に記載の強
    誘電体メモリ装置。
  7. 【請求項７】 前記所定間隔は、最小ピッチにより決定
    されることを特徴とする請求項６に記載の強誘電体メモ
    リ装置。
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