JP2006108691A - 半導体記憶素子及びその製造方法 - Google Patents
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Abstract
【解決手段】この素子は長軸及び短軸を有する棒型の第1及び第2活性領域を含む。前記第1活性領域と前記第2活性領域は各々短軸方向に一定間隔離隔されて配列される。前記第2活性領域は前記第1活性領域から長軸方向に一定間隔離隔されて配置され、短軸方向に前記第1活性領域に対して1/2ピッチ移動して配置される。既存の斜線型の6F2セル構造と異なって、水平軸及び垂直軸方向の棒型の6F2セル構造を有するので、レチクル製作の時、セグメント分割によるドローイング時間に比べてドローイング時間を顕著に減少させることができる。
【選択図】図3
Description
102a、202a 第1活性領域
102b、202b 第2活性領域
104、204、304、404 ワードライン
106b、206b ソースパッド
106d、206d ドレインパッド
108、208 ビットラインプラグ
110、210、310 ビットライン
112、112a、212、212a、312 ストレージプラグ
114、214、314 バッファ電極
116、116a、216、216a 情報貯蔵素子
302 活性領域
307 第1層間絶縁膜
308 コンタクトホール
309 第2層間絶縁膜
311 第3層間絶縁膜
313 第4層間絶縁膜
315 支持層
316a、316A、316b、316c ストレージ電極
405 マスク
407、407a'、407b'、407d 開口部
407c 第2開口部
407c' 第1開口部
Claims (55)
- 複数の活性領域を含み、各活性領域は第1軸方向の長さと第2軸方向の幅とを有し、前記第1軸方向の長さは前記第2軸方向の幅よりも大きく、複数の活性領域は第2軸方向に複数の活性領域コラムを提供し、隣接コラムの活性領域は第2軸方向にオフセットされた基板と、
前記活性領域を囲む基板に形成された素子分離膜とを含むことを特徴とする半導体装置。 - 各コラムで隣接する活性領域は前記第2軸方向に活性領域の幅で離隔されたことを特徴とする請求項1に記載の半導体装置。
- 隣接したコラムの活性領域は前記第2軸方向に活性領域の幅でオフセットされたことを特徴とする請求項2に記載の半導体装置。
- 隣接したコラムの活性領域は前記第2軸方向に活性領域の幅の2倍より小さくオフセットされたことを特徴とする請求項1に記載の半導体装置。
- 隣接したコラムの活性領域は前記第2軸方向に少なくとも活性領域の幅の約半分オフセットされたことを特徴とする請求項1に記載の半導体装置。
- 複数の活性領域の各々は略長方形とされたことを特徴とする請求項1に記載の半導体装置。
- 隣接したコラムは前記第1軸方向に活性領域の幅で離隔されたことを特徴とする請求項1に記載の半導体装置。
- 活性領域の長さは活性領域の幅の5倍であることを特徴とする請求項1に記載の半導体装置。
- 各コラムの活性領域の端部は前記第1軸方向に整列されたことを特徴とする請求項1に記載の半導体装置。
- 前記基板上に複数のワードライン対をさらに含み、各ワードライン対は各コラムの活性領域の上部を横切り、ワードライン対の両側の活性領域に各々第1及び第2ソース領域を定義し、ワードライン対の間のコラムにおける活性領域にドレイン領域を定義することを特徴とする請求項1に記載の半導体装置。
- 前記ワードライン対の各ワードラインは前記活性領域の幅と同一の幅を有することを特徴とする請求項10に記載の半導体装置。
- 前記ワードライン対の各ワードラインは前記活性領域の幅で離隔されたことを特徴とする請求項10に記載の半導体装置。
- 前記活性領域の第1及び第2ソース領域の各々は第1軸方向に前記活性領域の幅と同一の長さを有することを特徴とする請求項10に記載の半導体装置。
- 前記基板上の複数のビットラインをさらに含み、前記ビットラインの各々は複数のワードライン対の上部を横切り、各コラムのドレイン領域のうちの一つに接続されたことを特徴とする請求項10に記載の半導体装置。
- 各ビットラインの一部分は、コラムにおける二つの活性領域の間に配置され、二つの活性領域の各々に平行であることを特徴とする請求項14に記載の半導体装置。
- 各ビットラインは、コラム内の隣接した活性領域のドレイン領域の間に配置されたことを特徴とする請求項14に記載の半導体装置。
- ビットラインとドレイン領域との間に連結されたドレインパッドをさらに含み、前記ドレインパッドの一部分は前記ビットラインと前記素子分離膜との間の基板に対する垂直線上にあることを特徴とする請求項14に記載の半導体装置。
- 各ビットラインは、隣接したコラムのドレイン領域を他方向に横切ることを特徴とする請求項14に記載の半導体装置。
- ビットラインの他方向は前記第1軸方向及び前記第2軸方向と非平行であることを特徴とする請求項18に記載の半導体装置。
- 複数の情報貯蔵素子をさらに含み、各情報貯蔵素子はソース領域に各々連結されたことを特徴とする請求項14に記載の半導体装置。
- 各ワードラインは情報貯蔵素子の一部分と活性領域との間の基板に対する垂直線上に配置されたことを特徴とする請求項20に記載の半導体装置。
- 一コラム内の隣接した活性領域の情報貯蔵素子は少なくとも活性領域の幅で離隔されたことを特徴とする請求項20に記載の半導体装置。
- 複数の活性領域を含み、各活性領域は第1軸方向の長さと第2軸方向の幅とを有し、前記長さは前記幅より大きくて、複数の活性領域は前記第2軸方向に複数の活性領域コラムを提供する基板と、
前記基板上のワードライン対と、
前記複数のワードライン対を横切る複数のビットラインとを含み、
各ワードライン対は各コラムの活性領域を横切ってワードラインの間の各活性領域にドレイン領域を定義し、各ビットラインは各コラムのドレイン領域のうちの一つに電気的に連結され、各ビットラインは隣接した活性領域のドレイン領域の間に配置されたことを特徴とする半導体装置。 - 各活性領域のドレイン領域の間に配置されたビットラインは前記第2軸方向と平行することを特徴とする請求項23に記載の半導体装置。
- 前記活性領域を囲む基板に形成された素子分離膜と、
ビットラインとドレイン領域との間に電気的に連結されたドレインパッドをさらに含み、
前記ドレインパッドは前記ビットラインと前記素子分離膜との間の基板に対する垂直線上に配置されたことを特徴とする請求項23に記載の半導体装置。 - 隣接したコラムの活性領域は前記第2軸方向にオフセットされたことを特徴とする請求項23に記載の半導体装置。
- コラムの隣接した活性領域は前記第2軸方向に活性領域の幅で離隔されたことを特徴とする請求項26に記載の半導体装置。
- 隣接したコラムの活性領域は前記第2軸方向に前記活性領域の幅でオフセットされたことを特徴とする請求項27に記載の半導体装置。
- 隣接したコラムの活性領域は前記第2軸方向に活性領域幅の少なくとも約半分オフセットされたことを特徴とする請求項26に記載の半導体装置。
- 隣接したコラムの活性領域は前記第2軸方向に活性領域幅の2倍より小さくオフセットされたことを特徴とする請求項26に記載の半導体装置。
- 複数の活性領域の各々は略長方形とされたことを特徴とする請求項23に記載の半導体装置。
- 活性領域の長さは活性領域の幅の5倍であることを特徴とする請求項23に記載の半導体装置。
- 複数のワードライン対の各ワードラインの幅は前記活性領域の幅と同一であることを特徴とする請求項23に記載の半導体装置。
- ワードライン対のワードラインは前記活性領域の幅だけ離隔されたことを特徴とする請求項23に記載の半導体装置。
- 前記ワードライン対によって前記活性領域の両端にソース領域が定義され、
複数の情報貯蔵素子をさらに含み、各情報貯蔵素子は各ソース領域に接続されたことを特徴とする請求項23に記載の半導体装置。 - 各ワードラインは隣接した情報貯蔵素子の一部分と基板との間の基板に対する垂直線上に位置することを特徴とする請求項35に記載の半導体装置。
- コラム内で隣接する活性領域の情報貯蔵素子は少なくとも活性領域の幅だけ離隔されたことを特徴とする請求項35に記載の半導体装置。
- 複数の活性領域を含み、各活性領域は第1軸方向の長さ及び第2軸方向の幅を有し、前記第1軸方向の長さは前記第2軸方向の幅より大きくて、複数の活性領域を第2軸方向に活性領域コラムを提供する半導体基板と、
前記半導体基板上の複数のワードライン対と、
前記ワードライン対を横切る複数のビットラインとを含み、
前記ワードライン対は各コラムの活性領域を横切り、ワードライン対のワードラインの間の活性領域にドレイン領域を定義し、各ビットラインは各コラムのドレイン領域のうちの一つに電気的に連結され、各ビットラインは隣接したコラムの活性領域のドレイン領域を他方向に横切ることを特徴とする半導体装置。 - 前記他方向は前記第1軸方向及び前記第2軸方向と非平行であることを特徴とする請求項38に記載の半導体装置。
- 隣接したコラムの活性領域は第2軸方向にオフセットされたことを特徴とする請求項38に記載の半導体装置。
- コラム内で隣接する活性領域は前記第2軸方向に活性領域の幅で離隔されたことを特徴とする請求項40に記載の半導体装置。
- 隣接したコラムの活性領域は前記第2軸方向に前記活性領域の幅でオフセットされたことを特徴とする請求項41に記載の半導体装置。
- 隣接したコラムの活性領域は前記第2軸方向に活性領域幅の少なくとも約半分オフセットされたことを特徴とする請求項40に記載の半導体装置。
- 隣接したコラムの活性領域は前記第2軸方向に活性領域幅の2倍より小さくオフセットされたことを特徴とする請求項40に記載の半導体装置。
- 複数の活性領域の各々は略長方形とされたことを特徴とする請求項38に記載の半導体装置。
- 活性領域の長さは活性領域の幅の5倍であることを特徴とする請求項38に記載の半導体装置。
- 複数のワードライン対の各ワードラインの幅は前記活性領域の幅と同一であることを特徴とする請求項38に記載の半導体装置。
- ワードライン対のワードラインは前記活性領域の幅だけ離隔されたことを特徴とする請求項38に記載の半導体装置。
- 前記ワードライン対によって前記活性領域の両端にソース領域が定義され、
複数の情報貯蔵素子をさらに含み、各情報貯蔵素子は各ソース領域に接続されたことを特徴とする請求項38に記載の半導体装置。 - 各ワードラインは隣接した情報貯蔵素子の一部分と基板との間の基板に対する垂直線上に位置することを特徴とする請求項49に記載の半導体装置。
- コラム内で隣接する活性領域の情報貯蔵素子は少なくとも活性領域の幅で離隔されたことを特徴とする請求項49に記載の半導体装置。
- 幅より大きい長さの活性領域を有する半導体基板と、
前記活性領域を囲む基板に形成された素子分離膜と、
前記基板上に形成されて前記活性領域を横切る第1及び第2ワードラインと、
第1及び第2情報貯蔵素子を含み、前記第1及び第2ワードラインは前記第1及び第2ワードラインの間の活性領域にドレイン領域を定義し、前記活性領域の両端に第1及び第2ソース領域を定義することが特徴であり、
前記第1及び第2情報貯蔵素子は前記第1及び第2ソース領域に各々接続され、前記第1及び第2ワードラインは前記第1及び第2情報貯蔵素子の各々と前記基板との間の基板に対する垂直線上に位置することを特徴とする半導体装置。 - 前記ドレイン領域上のドレインプラグと、
前記第1及び第2ワードラインを横切るビットラインとをさらに含み、
前記ドレインプラグの一部分は前記素子分離膜の上部に伸張され、前記ビットラインは前記ドレインプラグを通じて前記ドレイン領域に電気的に連結され、前記ドレイン領域の一部分は前記ビットラインと前記素子分離膜との間に位置することを特徴とする請求項52に記載の半導体装置。 - 前記ドレイン領域に接続された前記ビットラインの一部分は前記活性領域の長さに対して平行であることを特徴とする請求項53に記載の半導体装置。
- 前記ドレイン領域に電気的に連結されたビットラインをさらに含み、前記ビットラインは前記活性領域の長さ及び幅に対して傾いた方向にドレイン領域を横切ることを特徴とする請求項52に記載の半導体装置。
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