KR20110115969A - 감소된 단위 셀 면적을 갖는 반도체 집적 회로 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 반도체 집적 회로 장치는 반도체 기판, 상기 반도체 기판에, 복수 개가 평행하게 연장되는 워드 라인, 상기 반도체 기판에 복수 개가 평행하게 연장되되, 상기 워드 라인과 각각 교차하도록 배열되어 복수의 교차부 및 복수 개의 단위 메모리 셀을 한정하는 비트 라인, 상기 워드 라인을 사이에 두고 마주하는 한 쌍의 단위 메모리 셀을 제어하며 상기 해당 워드 라인과 상기 교차부 일측의 상기 워드 라인에 콘택되도록 형성되는 복수의 게이트 전극, 상기 단위 메모리 셀 공간에 각각 배치되는 스토리지 노드 콘택, 및 상기 교차부 일측의 상기 비트 라인에 형성되며 상기 비트 라인과 각각 콘택되는 복수의 비트 라인 콘택부를 포함하며, 상기 워드 라인을 사이에 두고 마주하는 상기 단위 메모리 셀들의 게이트 전극들은 해당 워드 라인을 공유하도록 구성되고, 상기 비트 라인을 사이에 두고 마주하는 상기 단위 메모리 셀들의 비트 라인 콘택은 해당 비트 라인을 공유하도록 콘택된다.

Description

감소된 단위 셀 면적을 갖는 반도체 집적 회로 장치 및 그 제조방법{Semiconductor Integrated Circuit Device Having Reduced Cell Area And Method of Manufacturing The Same}
본 발명은 반도체 집적 회로 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 감소된 단위 셀 면적을 갖는 반도체 집적 회로 장치 및 그 제조방법에 관한 것이다.
반도체 집적 회로 장치의 집적 밀도가 증대됨에 따라, 평면적으로 각 단위 메모리 셀들이 차지하는 면적이 감소되고 있다. 단위 메모리 셀의 면적 감소에 대응하여, 스위칭 소자, 비트 라인, 워드 라인, 및 캐패시터간을 연결하기 위한 연결 부재들, 예컨대, 콘택부들을 매몰 형태로 제작하는 등의 다양한 시도가 계속되고 있다.
그 노력의 일환으로, 스위칭 소자로 이용되는 모스 트랜지스터의 소스 및 드레인을 기판면에 대해 수직으로 배치시켜, 수직 채널을 유도하는 수직 채널 반도체 소자가 제안되었다.
수직 채널 MOS 트랜지스터는 반도체 기판에 대해 수직인 필라(pillar), 그 주위에 형성되는 게이트 전극 및, 게이트 전극을 중심으로 필라의 상하 가장자리에 형성되는 소스 및 드레인을 포함하여, 수직 채널을 유도한다.
이와 같은 수직 채널 MOS 트랜지스터는 채널 길이를 증대시켜도, MOS 트랜지스터의 면적이 증대되지 않는다는 이점을 갖는다. 또한, 수직 채널 MOS 트랜지스터를 제작하기 위해, 매몰 비트 라인이 수반되어야 한다.
그런데, 이와 같은 수직 채널 MOS 트랜지스터는 상술한 바와 같이 필라를 제작하여야 하고, 그 외주를 감싸도록 게이트 전극을 형성하여야 하므로, 제작 공정이 매우 복잡하다. 즉, 필라를 이용하여 게이트 전극을 제작하려면, 복잡한 식각 공정이 요구되고, 이러한 복잡한 공정에 의해 트랜지스터의 특성을 확보하기 어렵다.
또한, 상술한 바와 같이, 수직 채널 MOS 트랜지스터를 메모리 장치의 스위칭 소자로 이용하는 경우, 매몰 비트 라인이 수반되어야 하는데, 반도체 기판 내부의 일정 공간내에 금속 비트 라인을 매립시키는 자체가 공정 마진이 높지 않으며, 필라에 형성되는 드레인과의 접촉 특성 또한 열악하다.
그러므로, 한 개의 단위 셀이 차지하는 면적이 증대되지 않으면서, 소자 특성을 확보할 수 있는 메모리 셀 구조가 절실히 요구되고 있다.
본 발명은 단위 셀의 면적을 증대시키지 않는 범위에서 소자 성능을 확보할 수 있는 반도체 집적 회로 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, 반도체 기판, 상기 반도체 기판에, 복수 개가 평행하게 연장되는 워드 라인, 상기 반도체 기판에, 복수 개가 평행하게 연장되되 상기 워드 라인과 각각 교차하도록 배열되어 복수의 교차부 및 복수 개의 단위 메모리 셀을 한정하는 비트 라인, 상기 워드 라인을 사이에 두고 마주하는 한 쌍의 단위 메모리 셀을 제어하며 상기 해당 워드 라인과 상기 교차부 일측의 상기 워드 라인에 콘택되도록 형성되는 복수의 게이트 전극, 상기 단위 메모리 셀 공간에 각각 배치되는 스토리지 노드 콘택, 및 상기 교차부 일측의 상기 비트 라인에 형성되며 상기 비트 라인과 각각 콘택되는 복수의 비트 라인 콘택부를 포함한다. 이때, 상기 워드 라인을 사이에 두고 마주하는 상기 단위 메모리 셀들의 게이트 전극들은 상기 해당 워드 라인을 공유하도록 구성되고, 상기 비트 라인을 사이에 두고 마주하는 상기 단위 메모리 셀들의 비트 라인 콘택은 해당 비트 라인을 공유하도록 콘택된다. 또한, 상기 워드 라인들 중 짝수 번째 워드 라인에 위치하는 어느 하나의 게이트 전극이 홀수 번째 워드 라인들에 위치하는 인접하는 한 쌍의 게이트 전극 사이에 위치되도록 배열되고, 상기 비트 라인들 중 짝수 번째 비트 라인에 위치하는 상기 비트 라인 콘택부는 홀수 번째는 비트 라인에 위치하는 한 쌍의 비트 라인 콘택부 사이에 위치되도록 배열된다.
또한, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는, 교차하는 복수의 워드 라인 및 비트 라인, 그리고, 상기 워드 라인 및 상기 비트 라인에 각각 연결된 복수의 메모리 셀을 포함한다. 이때, 상기 메모리 셀은 상기 워드 라인 및 비트 라인의 교차점 일측의 상기 워드 라인에 위치되는 게이트 전극, 상기 교차점 일측의 상기 비트 라인에 위치되는 비트 라인 콘택, 및 상기 워드 라인 및 비트 라인으로 둘러싸여진 공간에 형성되는 스토리지 노드 콘택을 포함한다.
또한, 본 발명의 또 다른 실시예 따른 반도체 집적 회로 장치는 반도체 기판, 상기 반도체 기판내에 액티브 영역을 한정하도록 형성되는 소자 분리막, 상기 반도체 기판내에 매립되어 구성되며 일정 간격을 두고 복수 개가 평행하게 연장되는 워드 라인, 상기 반도체 기판에 복수 개가 평행하게 연장되되 상기 워드 라인과 각각 교차하도록 배열되어 복수의 교차부 및 복수 개의 단위 메모리 셀을 한정하는 비트 라인, 상기 단위 메모리 셀 공간의 상기 액티브 영역에 각각 배치되는 복수의 스토리지 노드 콘택, 및 상기 교차부 일측에 해당하는 상기 비트 라인의 형성 위치에 형성되며, 상기 비트 라인과 각각 콘택되는 복수의 비트 라인 콘택부를 포함한다. 이때, 상기 워드 라인을 사이에 두고 마주하는 상기 단위 메모리 셀들은 해당 워드 라인을 공유하도록 구성되고, 상기 비트 라인을 사이에 두고 마주하는 상기 단위 메모리 셀들의 비트 라인 콘택은 해당 비트 라인을 공유하도록 콘택된다. 또한, 상기 워드 라인들 중 짝수 번째 워드 라인에 위치하는 어느 하나의 게이트 전극이 홀수 번째 워드 라인들에 위치하는 인접하는 한 쌍의 게이트 전극 사이에 위치되도록 배열되고, 상기 비트 라인들 중 짝수 번째 비트 라인에 위치하는 상기 비트 라인 콘택부는 홀수 번째는 비트 라인에 위치하는 한 쌍의 비트 라인 콘택부 사이에 위치되도록 배열된다.
또한, 본 발명의 다른 견지에 따르면, 본 발명의 반도체 집적 회로 장치의 제조방법은 반도체 기판 내부의 소정 부분에 드레인 영역을 형성하는 단계, 상기 드레인 영역과 콘택되도록 상기 반도체 기판내에 제 1 비트 라인 콘택부를 형성하는 단계, 상기 반도체 기판의 소정 부분에 워드 라인을 형성하는 단계, 상기 워드 라인 양측 및 상기 제 1 비트 라인 콘택부 양측에 해당하는 상기 반도체 기판에 불순물을 주입하여, 소스 영역을 형성하는 단계, 상기 제 1 비트 라인 콘택부 상부에 제 2 비트 라인 콘택부를 선택적으로 형성하는 단계, 상기 제 2 비트 라인 콘택부 상에 상기 워드 라인과 교차하는 방향으로 비트 라인을 형성하는 단계, 및 상기 소스 영역 상부에 스토리지 노드 콘택을 형성하는 단계를 포함한다. 하는 반도체 집적 회로 장치의 제조방법.
이때, 상기 워드 라인을 형성하는 단계는, 상기 반도체 기판의 소정 부분에 트렌치를 형성하는 단계, 상기 트렌치 내벽에 게이트 절연막을 형성하는 단계, 및 상기 트렌치 내부에 도전물을 충진하는 단계를 포함할 수 있다.
또한, 본 발명의 또 다른 견지에 따른 반도체 집적 회로 장치는, 제 1 방향으로 평행하게 연장되는 제 1 내지 제 3 워드 라인, 상기 제 1 방향과 직교하는 제 2 방향으로 평행하게 연장되는 제 1 내지 제 3 비트 라인, 상기 제 1 워드 라인, 제 2 워드 라인, 제 1 비트 라인 및 제 2 비트 라인으로 둘러싸인 공간에 형성되는 제 1 메모리 셀, 상기 제 1 워드 라인, 제 2 워드 라인, 제 2 비트 라인 및 제 3 비트 라인으로 둘러싸인 공간에 형성되는 제 2 메모리 셀, 및 상기 제 2 워드 라인, 제 3 워드 라인, 제 1 비트 라인 및 제 2 비트 라인으로 둘러싸인 공간에 형성되는 제 3 메모리 셀을 포함하며, 상기 제 1 메모리 셀은 상기 제 3 메모리 셀과 상기 제 2 워드 라인을 공유하고, 상기 제 1 메모리 셀과 상기 제 2 메모리 셀은 상기 제 2 비트 라인을 공유한다.
이때, 상기 제 1 내지 제 3 워드 라인은 반도체 기판내에 매립된 형태로 구성된다.
본 발명에 따른 반도체 집적 회로 장치의 메모리 셀 구조는 열 방향으로 인접하는 셀과 워드 라인을 공유하고, 행 방향으로 인접하는 셀과 비트 라인을 공유하도록 구성된다.
이와 같은 본 실시예의 메모리 셀 구조는 워드 라인과 비트 라인의 교차점에 스위칭 소자를 형성하기 위해 복잡한 3차원 구조의 소자를 구현하는 대신, 비트 라인 콘택을 워드 라인과 비트 라인의 교차점으로부터 1F 만큼 이격된 위치로 쉬프트시켜 형성한다.
이에 따라, 3차원 형태의 복잡한 셀 구조를 채택하지 않고도, 한정된 4F2 공간내에 메모리 셀을 구현할 수 있다. 또한, 기존의 수직 채널 디바이스의 제조보다 제조 공정을 줄일 수 있다.
또한, 본 발명의 구조에 따르면, 워드 라인을 반도체 기판 내부에 매립시키므로써, 스토리지 노드 콘택과의 오버랩 부분을 제거할 수, 플레이트 전극의 노이즈 및 커플링 현상등을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 평면도,
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 개략적인 회로도,
도 3은 본 발명의 일 실시예에 따른 게이트 전극 배치를 보여주기 위한 반도체 집적 회로 장치의 개략적인 평면도,
도 4는 본 발명의 일 실시예에 따른 비트 라인 콘택부의 배치를 보여주기 위한 반도체 집적 회로 장치의 개략적인 평면도,
도 5는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단위 메모리 셀 관계를 보여주기 위한 개략적인 평면도,
도 6은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 단위 메모리 셀의 사시도,
도 7 내지 도 9는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 공정 순서별 평면도,
도 10 내지 도 13은 도 7 내지 도 9 그리고 도 1의 a-a' 방향으로 절단하여 나타낸 단면도,
도 14 내지 도 17은 도 7 내지 도 9, 그리고 도 1의 b-b' 방향으로 절단하여 나타낸 단면도,
도 18은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 평면도, 및
도 19는 도 18의 b-b'선을 따라 절단하여 나타낸 단면도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 개략적인 평면도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 개략적인 회로도이다.
도 1 및 도 2를 참조하면, 반도체 집적 회로 장치(100)는 워드 라인(WL1,WL2,WL3:160), 비트 라인(BL1,BL2,BL3:190), 스위칭 트랜지스터(T), 비트 라인 콘택부(BC:175) 및 스토리지 노드(SN:190)를 포함할 수 있다. 본 실시예에서는 설명의 편의를 위하여 3개의 워드 라인 및 3개의 비트 라인으로 구성되는 셀 어레이(array)에 대해 예를 들어 설명하기로 한다.
복수의 워드 라인(WL1,WL2,WL3)은 반도체 기판(10)에 일정 간격을 가지고, 도면의 X 방향을 따라 평행하게 연장된다. 이들 워드 라인(WL1,WL2,WL3)은 실질적으로 동일한 선폭 및 간격을 가지고 배열된다. 상기 선폭 및 간격은 반도체 소자를 제작할 수 있는 최소 선폭(mimimum features size :F)일 수 있다. 이러한 워드 라인(WL1,WL2,WL3)은 스위칭 트랜지스터(T)를 구성하는 게이트 전극(G)과 전기적으로 연결된다.
복수의 비트 라인(BL1,BL2,BL3) 역시 일정 간격을 가지고, 상기 반도체 기판에 상기 워드 라인(WL1,WL2,WL3)과 교차할 수 있도록 배치된다. 이에 따라, 셀 어레이는 복수의 워드 라인(WL1,WL2,WL3) 및 복수의 비트 라인(BL1,BL2,BL3)으로 둘러싸여지는 매트릭스 공간(M) 및 복수의 워드 라인(WL1,WL2,WL3) 및 복수의 비트 라인(BL1,BL2,BL3)의 교차 영역(C)으로 구분될 수 있다. 여기서, 상기 매트릭스 공간(M)을 단위 셀 메모리 영역으로 설명할 수도 있다. 이때, 비트 라인(BL1,BL2,BL3)의 선폭 및 간격 역시 반도체 소자를 제작할 수 있는 최소 선폭일 수 있다. 이에 따라, 매트릭스 공간은 1F2의 면적을 갖게 된다.
스위칭 트랜지스터(T)는 워드 라인(WL1,WL2,WL3)과 연결되는 게이트 전극(150:G), 상기 게이트 전극(150:G) 양측의 상기 메모리 셀 영역(MC)에 해당하는 반도체 기판(도시되지 않음)에 형성되는 소스 영역(도시되지 않음), 및 상기 비트 라인(BL1,BL2,BL3) 하부의 반도체 기판(도시되지 않음)에 해당하는 드레인 영역(도시되지 않음)으로 구성될 수 있다.
비트 라인 콘택부(BC:175)는 상기 교차 영역(C)을 제외한 비트 라인(BL)의 소정 부분과 콘택되도록 형성될 수 있다.
스토리지 노드(SN:190)는 매트릭스 공간(M) 각각에 형성될 수 있다. 스토리지 노드(SN:190)는 잘 알려진 바와 같이, 저장 매체인 캐패시터의 하부 전극과 상기 소스 영역간을 연결시키는 노드이다. 대용량을 확보하기 위하여, 스토리지 노드(SN:190)가 한정된 면적에 가능한 한 복수 개가 설치됨이 바람직하다.
본 실시예예의 반도체 집적 회로 장치는 도 2에 도시된 바와 같이, 메모리 셀(MC)이 인접하는 다른 메모리 셀들과 워드 라인 및 비트 라인을 각각 공유하도록 설계될 수 있다.
이에 따라, 게이트 전극(G:150) 및 비트 라인 콘택부(BC:175)는 일정한 규칙을 가지고 배열되어야 한다.
먼저, 게이트 전극(G:150)은 교차부(C) 이외의 워드 라인(WL1,WL2,WL3) 상에 위치된다. 게이트 전극(G:150)은 워드 라인(WL1,WL2,WL3)을 사이에 두고 마주하는 단위 메모리 셀에 대해 공통으로 형성된다. 게이트 전극(G)은 그것과 콘택되는 워드 라인(WL1,WL2,WL3)을 사이에 두고 마주하는 단위 메모리 셀(MC)의 공통 게이트 전극이 된다.
즉, 도 3에 도시된 바와 같이, 본 실시예의 워드 라인(WL1,WL2,WL3) 각각은 순수 워드 라인 영역 및 교차 영역(C)이 반복되어 구성될 수 있다. 이때, 게이트 전극(G:150 )은 상기 순수 워드 라인 영역에 배치되되, 하나 건너마다 하나씩 배치될 수 있다. 아울러, 해당 워드 라인(예를 들어, WL2)에 인접하는 워드 라인(WL1,WL3)의 게이트 전극(G:150)은 해당 워드 라인(WL2)의 게이트 전극(G)으로 부터 각각 "1F" 만큼 쉬프트된 위치에서 상기의 규칙을 가지면서 배열된다.
이에 따라, 해당 게이트 전극(G:150)은 그것의 동일 행(row) 상에 위치하며, 행 방향으로 인접한 단위 메모리 셀의 게이트 전극()과는 별개로 동작될 수 있도록, 예를 들어, 홀수 행의 워드 라인(WL1,WL3)의 게이트 전극(G:150)들 사이에 짝수 행의 워드 라인(WL2)의 게이트 전극(G:150)이 위치된다.
비트 라인 콘택부(BC) 역시 게이트 전극(G)과 유사한 규칙을 가지고 배열될 수 있다.
도 4에 도시된 바와 같이, 비트 라인 콘택부(BC)는 교차부(C)를 제외한 비트 라인(BL1,BL2,BL3) 상에 배치되되, 홀수 열의 비트 라인(BL1,BL3)의 비트 라인 콘택부(BC:175)들 사이에 짝수 열의 비트 라인(BL2)의 비트 라인 콘택부(BC:175)가 위치하도록 배치된다.
보다 구체적으로, 비트 라인(BL1,BL2,BL3) 역시 순수 비트 라인 영역 및 교차 영역(C)이 반복되어 구성된다. 이때, 비트 라인 콘택부(BC:)는 순수 비트 라인 영역에 배치되되, 하나 건너마다 배치된다. 아울러, 인접하는 비트 라인(BL1,BL2,BL3)의 비트 라인 콘택부(BC)는 해당 비트 라인의 비트 라인 콘택부(BC)로 부터 "1F" 만큼 쉬프트된 위치에서 상기의 규칙으로 배열된다.
이와 같은 단위 메모리 셀(MC1,MC2,MC3)는 전체적인 셀 어레이의 레이아웃 측면에서 볼 때, 도 5 및 도 6 도시된 것과 같이, 워드 라인(WL) 및 비트 라인(BL)에 대해 대각선 형태로 배열될 수 있다. 아울러, 단위 메모리 셀(MC1,MC2,MC3)은 워드 라인 방향 및 비트 라인 방향 각각으로 2F 만큼의 길이를 차지하여,총 4F2의 면적을 갖게 된다.
또한, 개개의 메모리 셀(MC1,MC2,MC3) 측면에서 볼 때, 선택된 메모리 셀(MC1)은 이웃하는 제 1 메모리 셀(MC2)와 비트 라인 콘택부(BC:175)를 공유하고, 이웃하는 제 2 메모리 셀(MC3)와 게이트 전극(G:1150)을 공유한다.
이하, 본 실시예의 반도체 집적 회로 장치의 제조방법에 대해 각 공정별로 설명하기로 한다.
도 7 내지 도 9는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 평면도이고, 도 10 내지 도 13는 도 7 내지 도 9 그리고 도 1의 a-a' 방향으로 절단하여 나타낸 단면도이고, 도 14 내지 도 13은 도 7 내지 도 9, 그리고 도 1의 b-b' 방향으로 절단하여 나타낸 단면도이다.
도 7, 도 10 및 도 13을 참조하면, 반도체 기판(100) 상부에 패드 산화막(105) 및 실리콘 질화막(110)을 순차적으로 형성한 다음, 비트 라인 예정 영역이 노출되도록 마스크 패턴(도시되지 않음)을 형성한다. 상기 마스크 패턴의 형태로 실리콘 질화막(110), 패드 산화막(105) 및 반도체 기판(10)을 순차적으로 식각하여, 예비 라인홀(PH)을 형성한다. 그후, 상기 마스크 패턴을 제거한다.
상기 예비 라인홀(PH)의 바닥부에 n형 불순물을 주입하여, 제 1 접합 영역(120)을 형성한다. 예비 라인홀(PH)의 측벽부에 절연막을 이용하여, 측벽 스페이서(125)를 형성한다. 다음, 상기 예비 라인홀(PH) 내부가 충진되도록 도전층을 충진시킨 다음, 소정 두께만큼 리세스(recess)시켜, 라인 콘택부(130)를 형성한다. 라인 콘택부(130)를 보호할 수 있도록, 라인 콘택부(130) 상부의 예비 라인홀(PH)상에 캡 절연막(135)을 형성한다.
도 8, 도 11 및 도 15를 참조하면, 반도체 기판(10) 상부에 예비 액티브 마스크(도시되지 않음)를 형성한다. 상기 예비 액티브 마스크의 형태로, 반도체 기판(10) 결과물을 식각하여, 트렌치(T)를 형성한 다음, 상기 예비 액티브 마스크를 제거한다. 다음, 트렌치(T)내에 절연물을 매립하여, 예비 액티브 영역(P_ACT)을 한정하는 소자 분리막(140)이 형성된다. 상기 예비 액티브 마스크의 형태는 상기 예비 액티브 영역(P_ACT)와 반대 위상을 가질 수 있다. 다시 말해, 소자 분리막(140)과 동일한 형태로 예비 액티브 마스크가 형성된다.
예비 액티브 영역(P_ACT)의 한정으로, 소자 분리막(140)에 의해 제 1 접합 영역(120)은 실질적으로 1F2의 면적을 갖는 드레인 영역(120a)으로 분리되고, 라인 콘택부(130) 역시 실질적으로 1F2의 면적을 갖는 제 1 비트 라인 콘택부(130a)로 분리된다.
이에 따라 예비 액티브 영역(P_ACT)은 드레인 영역(혹은 제 1 비트 라인 콘택부) 및 그 양측에 각각 1F2 면적을 갖는 실리콘 질화막 영역(110)으로 구성되며, 1F×3F의 면적을 갖는 라인 구조를 가질 수 있다. 이러한 예비 액티브 영역(P_ACT)은 복수의 행 형태로 배열될 수 있으며, 해당 행의 예비 액티브 영역(P_ACT)은 인접하는 예비 액티브 영역(P_ACT)들로 이루어진 행에 대해 소정 길이만큼 쉬프트된 상태로 배열될 수 있다.
도 9, 도 12 및 도 16을 참조하면, 게이트 전극용 마스크를 이용하여, 예비 액티브 영역(p_ACT) 사이의 소자 분리막(140) 중 소정 부분을 노출시킨 다음, 노출된 소자 분리막(140)이 상기 트렌치(T)의 바닥부에만 잔류할 수 있도록 상기 소자 분리막(140)을 리세스시킨다(도 16 참조). 도면 부호 140'은 잔류 소자 분리막을 지시한다. 다음, 잔류 소자 분리막(140') 상부의 트렌치(T') 측벽에 절연막으로 측벽 스페이서(145)를 형성한 후, 상기 트렌치(T) 내부에 도전 물질을 충진하고 평탄화하여, 게이트 전극(150)을 형성한다. 여기서, 측벽 스페이서(145)는 실질적인 게이트 절연막 역할을 한다. 이에 따라, 게이트 전극(150)은 측벽 스페이서(!45) 및 잔류 소자 분리막(140')으로 둘러싸여진다.
계속해서, 반도체 기판(10) 상부에 잔류하는 실리콘 질화막(110)을 제거하여, 패드 산화막(105)을 노출시킨 다음, 노출된 패드 산화막(105)을 관통하여 n형의 불순물을 주입하여, 제 2 접합 영역을 형성한다. 상기 제 2 접합 영역은 게이트 전극(150)의 양측 및 상기 제 1 비트 라인 콘택부(130a)의 양측에 각각 형성되어, 트랜지스터의 소스 영역(155)이 된다. 이때, 일정 높이를 갖는 실리콘 질화막(110)의 제거에 의해 상기 게이트 전극(150), 소자 분리막(140), 제 1 비트 라인 콘택부(130a) 및 캡 절연막(135)은 반도체 기판(10) 표면으로부터 소정 높이만큼 돌출된 형태를 갖게 된다.
그 후, 도 1, 도 13 및 도 117을 참조하면, 상기 돌출된 부분을 평탄화시키기 위하여, 반도체 기판(10) 결과물 상부에 절연막을 증착하고, 게이트 전극(150) 상부 표면이 오픈되도록 평탄화시킨다. 반도체 기판(10) 결과물 상부에 워드 라인용 도전층을 형성한 다음, 상기 워드 라인용 도전층을 상기 게이트 전극(150)과 콘택되면서 상기 예비 액티브 영역(p_ACT) 사이의 공간 중 도면의 x 방향과 평행한 방향(도 8의 'P_WL'로 표시) 방향을 따라 연장될 수 있도록 식각하여, 워드 라인(160)을 형성한다. 워드 라인(160)의 측벽에 절연막으로 된 워드 라인 스페이서(165)를 형성하고, 도 17에는 도시되지 않았지만, 워드 라인(160) 상부에 하드 마스크막(도시되지 않음)이 더 형성될 수 있다. 이때, 워드 라인 스페이서(165)는 이후 형성될 비트 라인과 워드 라인(160)간의 절연을 제공한다. 또한, 상기 워드 라인 스페이서(165) 및 하드 마스크막으로 실리콘 질화막이 이용될 수 있다.
워드 라인(160)이 형성된 반도체 기판(10) 결과물 상부에 층간 절연막(168)을 형성한 다음, 상기 제 1 비트 라인 콘택부(130a)가 노출될 수 있도록 상기 층간 절연막(168)을 소정 부분 식각하여, 비트 라인 콘택홀(도시되지 않음)을 형성한다. 상기 비트 라인 콘택홀 측벽에 절연막으로 비트 라인 콘택 스페이서(170)를 공지의 방식으로 형성한다. 비트 라인 콘택 스페이서(170) 역시 절연 물질로 형성된다. 상기 비트 라인 콘택홀 내부에 도전 물질을 매립하여, 제 2 비트 라인 콘택부(172)를 형성한다. 여기서, 제 1 및 제 2 비트 라인 콘택부(130a,172)는 이후 형성될 비트 라인과 드레인 영역(120a)을 전기적으로 연결시키는 비트 라인 콘택(175)이 된다.
비트 라인 콘택(175) 상부에 금속막을 증착하고, 상기 금속막을 패터닝하여, 비트 라인(180)을 형성한다. 이때, 비트 라인(180)은 금속막의 증착 및 패터닝에 의해 형성되기 때문에, 매립을 하는 경우보다 금속막의 물질 및 선폭 특성을 확보할 수 있다. 그 후, 비트 라인(180) 양측벽에 비트 라인 스페이서(185)를 절연물질로 형성한다.
비트 라인(180)이 형성된 반도체 기판(100) 결과물 상부에 층간 절연막(188)을 더 형성한다. 상기 소스 영역(155)이 노출될 수 있도록 층간 절연막들(168,188)을 식각하여, 스토리지 노드 콘택홀(도시되지 않음)을 형성한다.
다음, 상기 스토리지 노드 콘택홀에 공지의 방식으로 측벽 스페이서를 형성한다음, 상기 스토리지 노드 콘택홀 내에 도전물을 충진하여, 스토리지 노드 콘택(190)을 각 소스 영역(155) 마다 형성한다. 스토리지 노드 콘택(190) 상부 각각에 공지의 방식으로 스토리지 캐패시터(200)를 형성한다. 스토리지 캐패시터(200)는 공지된 바와 같이, 스토리지 전극(195), 유전막(197) 및 상부 플레이트 전극(199)으로 구성될 수 있으며, 스토리지 전극(195)은 다양한 형태를 갖도록 구현될 수 있다. 본 실시예에서는 예를 들어, 실린더 형태로 스토리지 전극(195)을 형성한다.
본 실시예에 따른 메모리 셀 구조는 예를 들어 열 방향으로 인접하는 셀과 워드 라인을 공유하고, 행 방향으로 인접하는 셀과 비트 라인을 공유하도록 구성된다.
이와 같은 본 실시예의 메모리 셀 구조는 워드 라인과 비트 라인의 교차점에 스위칭 소자를 형성하기 위해 복잡한 3차원 구조의 소자를 구현하는 대신, 비트 라인 콘택을 워드라인과 비트 라인의 교차점으로 부터 1F만큼 이격된 위치에 쉬프트 시켜 형성한다.
3차원 형태의 복잡한 셀 구조를 채택하지 않고도, 한정된 4F2 공간내에 메모리 셀을 구현할 수 있다. 이에 따라, 제조 공정을 줄일 수 있다.
또한, 본 실시예에서는 공정의 일 예를 설명하는 것일 뿐, 여기에 국한되는 것은 아니며, 다양한 공정 단계를 통해, 상기한 구조가 제작되는 것이라면 모두 여기에 포함된다.
도 18은 본 발명의 다른 실시예에 반도체 집적 회로 장치의 평면도이고, 도 19는 도 18의 b-b'선을 따라 절단하여 나타낸 단면도이다.
이전 실시예의 경우, 도 17에 도시된 바와 같이, 워드 라인(WL1,WL2,WL3: 165)이 반도체 기판(10) 상부에 형성되어, 스토리지 노드 콘택(190)과 부분적으로 오버랩을 이루게 된다.
이러한 경우, 스토리지 노드 콘택(190) 및 워드 라인(WL1,WL2,WL3: 165) 사이에 신호 간섭 및 커플링이 발생될 수 있고, 신호 간섭 및 커플링에 의해 플레이트 전극(199)의 노이즈(noise)가 발생 및 그 밖의 전기적인 문제점들이 야기될 수도 있다.
본 실시예에서는 플레이트 전극(199)의 노이즈 마진을 줄일 수 있도록, 워드 라인(150WL1,150WL2,150WL3)을 반도체 기판(10) 내부에 매립시킨다.
본 실시예에 따른 매립형 워드 라인(150WL1,150WL2,150WL3)은 상술한 실시예에서 게이트 전극(150)의 형성시, 게이트 전극용 홀을 형성하는 대신(도 9, 도 12 및 도 16 참조), 상기 워드 라인 예정 영역 대응하는 부분(도 8의 'P_WL')에 소정의 라인 홀(도시되지 않음)을 형성하고, 상기 라인 홀에 내측 표면에 게이트 절연막(145)을 형성한 다음, 도전층을 매립시켜서 형성될 수 있다.
이에 따라, 워드 라인(150WL1,150WL2,150WL3)은 프리 액티브 영역(P_ACT) 행 사이의 공간(도 8의 'P_WL')에 해당하는 소자 분리막(140) 영역에 트렌치의 형태로 구축된다.
이와 같이, 워드 라인(150WL1,150WL2,150WL3)이 반도체 기판(10) 내부에 매립됨에 따라, 워드 라인(150WL1,150WL2,150WL3)과 스토리지 노드 콘택(190) 사이의 오버랩되는 부분이 제거된다. 그러므로, 워드 라인(150WL1,150WL2,150WL3)과 스토리지 노드 콘택(190) 사이의 신호 간섭 및 커플링 현상을 줄일 수 있어, 플레이트 전극 노이즈와 같은 전기적 문제점들을 해결할 수 있다.
또한, 비트 라인과 달리, 워드 라인의 경우 현재 도핑된 폴리실리콘막으로 형성되고 있으므로, 반도체 기판내에 매립이 용이할 뿐만 아니라, 워드 라인 특성을 확보하는 데 어려움이 없다.
아울러, 워드 라인 형성으로 인한 기판 표면에서의 단차를 줄일 수 있기 때문에, 평탄화 공정을 줄일 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다
10 : 반도체 기판 120 : 드레인 영역
150 : 게이트 전극 155 : 소스 영역
160 : 워드 라인 130a : 제1 비트 라인 콘택부
175 : 비트 라인 콘택 180 : 비트 라인
190 : 스토리지 노드 콘택

Claims (34)

  1. 반도체 기판;
    상기 반도체 기판에, 복수 개가 평행하게 연장되는 워드 라인;
    상기 반도체 기판에, 복수 개가 평행하게 연장되되, 상기 워드 라인과 각각 교차하도록 배열되어, 복수의 교차부 및 복수 개의 단위 메모리 셀을 한정하는 비트 라인;
    상기 워드 라인을 사이에 두고 마주하는 한 쌍의 단위 메모리 셀을 제어하며, 상기 해당 워드 라인과 상기 교차부 일측의 상기 워드 라인에 콘택되도록 형성되는 복수의 게이트 전극;
    상기 단위 메모리 셀 공간에 각각 배치되는 스토리지 노드 콘택; 및
    상기 교차부 일측의 상기 비트 라인에 형성되며 상기 비트 라인과 각각 콘택되는 복수의 비트 라인 콘택부를 포함하며,
    상기 워드 라인을 사이에 두고 마주하는 상기 단위 메모리 셀들의 게이트 전극들은 상기 해당 워드 라인을 공유하도록 구성되고, 상기 비트 라인을 사이에 두고 마주하는 상기 단위 메모리 셀들의 비트 라인 콘택은 해당 비트 라인을 공유하도록 콘택되되,
    상기 워드 라인들 중 짝수 번째 워드 라인에 위치하는 어느 하나의 게이트 전극이 홀수 번째 워드 라인들에 위치하는 인접하는 한 쌍의 게이트 전극 사이에 위치되도록 배열되고,
    상기 비트 라인들 중 짝수 번째 비트 라인에 위치하는 상기 비트 라인 콘택부는 홀수 번째는 비트 라인에 위치하는 한 쌍의 비트 라인 콘택부 사이에 위치되도록 배열되는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 게이트 전극은 상기 반도체 기판내에 매립된 형태로 구성되는 반도체 집적 회로 장치.
  3. 제 2 항에 있어서,
    상기 워드 라인 영역에 해당하는 상기 반도체 기판에 소자 분리막이 더 형성되는 반도체 집적 회로 장치.
  4. 제 3 항에 있어서,
    상기 게이트 전극은 상기 소자 분리막내에 트렌치 구조의 형태로 구비되는 반도체 집적 회로 장치.
  5. 제 4 항에 있어서,
    상기 게이트 전극은 그 측벽에 형성되는 게이트 절연막을 더 포함하는 반도체 집적 회로 장치.
  6. 제 2 항에 있어서,
    상기 워드 라인 및 상기 게이트 전극은 일체로 상기 소자 분리막내에 매립되어 구성되는 반도체 집적 회로 장치.
  7. 제 1 항에 있어서,
    상기 게이트 전극은 상기 복수의 워드 라인 및 비트 라인에 대해 사선을 이루는 형태로 배열되는 반도체 집적 회로 장치.
  8. 제 7 항에 있어서,
    상기 비트 라인 콘택부는 상기 사선을 이루는 인접하는 한 쌍의 게이트 전극 사이에 각각 위치되는 반도체 집적 회로 장치.
  9. 제 1 항에 있어서,
    상기 워드 라인, 상기 비트 라인 및 상기 단위 메모리 셀의 일변의 길이 각각은 최소 선폭에 해당하는 길이를 갖는 반도체 집적 회로 장치.
  10. 제 1 항에 있어서,
    상기 비트 라인 콘택은 상기 비트 라인으로부터 상기 반도체 기판 내부까지 연장되어 있는 반도체 집적 회로 장치.
  11. 제 10 항에 있어서,
    상기 비트 라인 콘택의 저부에 해당하는 상기 반도체 기판에 불순물 영역이 더 형성되어 있는 반도체 집적 회로 장치.
  12. 제 11 항에 있어서,
    상기 스토리지 노드 콘택이 형성되는 상기 매트릭스 공간에 해당하는 상기 반도체 기판에 불순물 영역이 더 형성되어 있는 반도체 집적 회로 장치.
  13. 교차하는 복수의 워드 라인 및 비트 라인; 및
    상기 워드 라인 및 상기 비트 라인에 각각 연결된 복수의 메모리 셀을 포함하고,
    상기 메모리 셀은,
    상기 워드 라인 및 비트 라인의 교차점 일측의 상기 워드 라인에 위치되는 게이트 전극;
    상기 교차점 일측의 상기 비트 라인에 위치되는 비트 라인 콘택; 및
    상기 워드 라인 및 비트 라인으로 둘러싸여진 공간에 형성되는 스토리지 노드 콘택을 포함하는 반도체 집적 회로 장치.
  14. 제 13 항에 있어서,
    상기 게이트 전극은 해당 메모리 셀 및 상기 워드 라인을 사이에 두고 인접하는 다른 메모리 셀을 공통 제어하도록 구성되는 반도체 집적 회로 장치.
  15. 제 14 항에 있어서,
    상기 워드 라인 및 비트 라인은 각각 복수개로 구성되며,
    상기 게이트 전극들은 각각의 워드 라인 및 비트 라인들 교차점 일측마다 배치되면서, 상기 워드 라인 및 비트 라인 각각에 대해 사선을 이루는 형태로 배열되는 반도체 집적 회로 장치.
  16. 제 15 항에 있어서,
    상기 게이트 전극은,
    짝수 번째 워드 라인에 위치하는 어느 하나의 게이트 전극이 홀수번째 워드 라인에 위치하는 인접하는 한 쌍의 게이트 전극 사이에 위치되도록 배열되는 반도체 집적 회로 장치.
  17. 제 15 항에 있어서,
    상기 비트 라인 콘택부는 상기 사선을 이루는 인접하는 한 쌍의 게이트 전극 사이에 각각 위치되는 반도체 집적 회로 장치.
  18. 반도체 기판;
    상기 반도체 기판내에 액티브 영역을 한정하도록 형성되는 소자 분리막;
    상기 반도체 기판내에 매립되어 구성되며, 일정 간격을 두고 복수 개가 평행하게 연장되는 워드 라인;
    상기 반도체 기판에, 복수 개가 평행하게 연장되되, 상기 워드 라인과 각각 교차하도록 배열되어, 복수의 교차부 및 복수 개의 단위 메모리 셀을 한정하는 비트 라인;
    상기 단위 메모리 셀 공간의 상기 액티브 영역에 각각 배치되는 복수의 스토리지 노드 콘택; 및
    상기 교차부 일측에 해당하는 상기 비트 라인의 형성 위치에 형성되며, 상기 비트 라인과 각각 콘택되는 복수의 비트 라인 콘택부를 포함하며,
    상기 워드 라인을 사이에 두고 마주하는 상기 단위 메모리 셀들은 해당 워드 라인을 공유하도록 구성되고, 상기 비트 라인을 사이에 두고 마주하는 상기 단위 메모리 셀들의 비트 라인 콘택은 해당 비트 라인을 공유하도록 콘택되되,
    상기 워드 라인들 중 짝수 번째 워드 라인에 위치하는 어느 하나의 게이트 전극이 홀수 번째 워드 라인들에 위치하는 인접하는 한 쌍의 게이트 전극 사이에 위치되도록 배열되고,
    상기 비트 라인들 중 짝수 번째 비트 라인에 위치하는 상기 비트 라인 콘택부는 홀수 번째는 비트 라인에 위치하는 한 쌍의 비트 라인 콘택부 사이에 위치되도록 배열되는 반도체 집적 회로 장치.
  19. 제 18 항에 있어서,
    상기 워드 라인은 상기 소자 분리막내에 트렌치 구조로 구비되는 형성되는 반도체 집적 회로 장치.
  20. 제 19 항에 있어서,
    상기 워드 라인은 그 측벽에 형성되는 게이트 절연막을 더 포함하는 반도체 집적 회로 장치.
  21. 제 18 항에 있어서,
    상기 비트 라인 콘택은 상기 한 쌍의 스토리지 노드 사이에 위치되고,
    상기 한 쌍의 스토리지 노드 및 그 사이에 위치되는 상기 비트 라인 콘택으로 상기 액티브 영역이 한정되는 반도체 집적 회로 장치.
  22. 제 18 항에 있어서,
    상기 워드 라인, 상기 비트 라인 및 상기 매트릭스 공간 각각은 최소 선폭에 해당하는 길이를 갖는 반도체 집적 회로 장치.
  23. 제 18 항에 있어서,
    상기 비트 라인 콘택은 상기 비트 라인으로부터 상기 반도체 기판 내부까지 연장되어 있는 반도체 집적 회로 장치.
  24. 제 23 항에 있어서,
    상기 비트 라인 콘택의 저부에 해당하는 상기 반도체 기판에 불순물 영역이 더 형성되어 있는 반도체 집적 회로 장치.
  25. 제 23 항에 있어서,
    상기 스토리지 노드 콘택이 형성되는 상기 매트릭스 공간에 해당하는 상기 반도체 기판에 불순물 영역이 더 형성되어 있는 반도체 집적 회로 장치.
  26. 제 18 항에 있어서,
    상기 게이트 전극은 상기 복수의 워드 라인 및 비트 라인에 대해 사선을 이루는 형태로 배열되는 반도체 집적 회로 장치.
  27. 제 26 항에 있어서,
    상기 비트 라인 콘택부는 상기 사선을 이루는 인접하는 한 쌍의 게이트 전극 사이에 각각 위치되는 반도체 집적 회로 장치.
  28. 반도체 기판 내부의 소정 부분에 드레인 영역을 형성하는 단계;
    상기 드레인 영역과 콘택되도록 상기 반도체 기판내에 제 1 비트 라인 콘택부를 형성하는 단계;
    상기 반도체 기판의 소정 부분에 워드 라인을 형성하는 단계;
    상기 워드 라인 양측 및 상기 제 1 비트 라인 콘택부 양측에 해당하는 상기 반도체 기판에 불순물을 주입하여, 소스 영역을 형성하는 단계;
    상기 제 1 비트 라인 콘택부 상부에 제 2 비트 라인 콘택부를 선택적으로 형성하는 단계;
    상기 제 2 비트 라인 콘택부 상에 상기 워드 라인과 교차하는 방향으로 비트 라인을 형성하는 단계; 및
    상기 소스 영역 상부에 스토리지 노드 콘택을 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법.
  29. 제 28 항에 있어서,
    상기 워드 라인을 형성하는 단계는,
    상기 반도체 기판의 소정 부분에 트렌치를 형성하는 단계;
    상기 트렌치 내벽에 게이트 절연막을 형성하는 단계; 및
    상기 트렌치 내부에 도전물을 충진하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법.
  30. 제 28 항에 있어서,
    상기 제 1 비트 라인 콘택부를 형성하는 단계 및 상기 제 2 비트 라인 콘택부를 형성하는 단계 사이에,
    상기 제 1 비트 라인 콘택부의 측벽에 절연 스페이서를 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법.
  31. 제 28 항에 있어서,
    상기 제 2 비트 라인 콘택부를 형성하는 단계와, 상기 비트 라인을 형성하는 단계 사이에,
    상기 제 2 비트 라인 콘택부의 측벽에 절연 스페이서를 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법.
  32. 제 28 항에 있어서,
    상기 비트 라인을 형성하는 단계와, 상기 스토리지 노드 콘택을 형성하는 단계 사이에,
    상기 비트 라인 측벽에 절연 스페이서를 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법.
  33. 제 1 방향으로 평행하게 연장되는 제 1 내지 제 3 워드 라인;
    상기 제 1 방향과 직교하는 제 2 방향으로 평행하게 연장되는 제 1 내지 제 3 비트 라인;
    상기 제 1 워드 라인, 제 2 워드 라인, 제 1 비트 라인 및 제 2 비트 라인으로 둘러싸인 공간에 형성되는 제 1 메모리 셀;
    상기 제 1 워드 라인, 제 2 워드 라인, 제 2 비트 라인 및 제 3 비트 라인으로 둘러싸인 공간에 형성되는 제 2 메모리 셀; 및
    상기 제 2 워드 라인, 제 3 워드 라인, 제 1 비트 라인 및 제 2 비트 라인으로 둘러싸인 공간에 형성되는 제 3 메모리 셀을 포함하며,
    상기 제 1 메모리 셀은 상기 제 3 메모리 셀과 상기 제 2 워드 라인을 공유하고,
    상기 제 1 메모리 셀과 상기 제 2 메모리 셀은 상기 제 2 비트 라인을 공유하는 반도체 집적 회로 장치.
  34. 제 33 항에 있어서,
    상기 제 1 내지 제 3 워드 라인은 반도체 기판내에 매립된 형태로 구성되는 반도체 집적 회로 장치.
KR1020110034636A 2010-04-16 2011-04-14 감소된 단위 셀 면적을 갖는 반도체 집적 회로 장치 및 그 제조방법 KR20110115969A (ko)

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